半導体記憶装置およびその製造方法
【課題】ゲートの端部に集中する電界を緩和し、電荷のトラップおよびトンネル絶縁膜の破壊を抑制し、信頼性を向上させる。
【解決手段】半導体記憶装置は、半導体基板上に設けられたアクティブエリアを備えている。素子分離部が、アクティブエリア間に設けられ、絶縁膜で充填されている。データを記憶する複数のメモリセルがアクティブエリアに形成されている。空洞が、アクティブエリアのメモリセルが形成された部分の上端縁部と素子分離部内の絶縁膜との間に設けられている。
【解決手段】半導体記憶装置は、半導体基板上に設けられたアクティブエリアを備えている。素子分離部が、アクティブエリア間に設けられ、絶縁膜で充填されている。データを記憶する複数のメモリセルがアクティブエリアに形成されている。空洞が、アクティブエリアのメモリセルが形成された部分の上端縁部と素子分離部内の絶縁膜との間に設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭは、データを記憶可能な複数のメモリセルからなるメモリセルアレイ領域と、メモリセルアレイを制御する周辺回路領域とを備えている。ワード線方向に隣接するメモリセル間には、素子分離部としてＳＴＩ（Shallow Trench Isolation）が設けられている。
【０００３】
ＳＴＩのトレンチ形成は、フローティングゲートの加工と同じ工程で連続的に行われる場合がある。この場合、半導体基板上にトンネル絶縁膜を形成した後、フローティングゲート材料を堆積する。その後、フローティングゲートの加工と同時にＳＴＩのトレンチの形成も行う。このトレンチに絶縁膜を埋め込むことによってＳＴＩが形成される。
【０００４】
このように、ＳＴＩのトレンチ形成をフローティングゲートの加工と同時に実行すると、製造工程数が削減できる一方、フローティングゲート、トンネル絶縁膜、半導体基板（アクティブエリア）が順テーパーとなる。この場合、必然的にフローティングゲートの底面がアクティブエリアの上面よりも狭くなってしまう。
【０００５】
フラッシュメモリは、データ消去動作においてコントロールゲートと半導体基板との間に大きな電圧（例えば、２０Ｖ）を印加することによって、フローティングゲート内の電荷を引き抜く。このように、半導体基板とフローティングゲートとの間に大きな電圧が印加される場合、フローティングゲートの底端部とアクティブエリアとの間に大きな電界が集中しやすい。上述のように、フローティングゲートの底面がアクティブエリアの上面よりも狭く、フローティングゲートの底端部がアクティブエリアの上面上にあると、フローティングゲートの底端部にさらに大きな電界が集中する。この場合、フローティングゲートの底端部に電荷がトラップされ易くなり、尚且つ、トンネル絶縁膜が破壊され易くなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−８７９８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ゲートの端部に集中する電界を緩和し、電荷のトラップおよびトンネル絶縁膜の破壊を抑制し、信頼性を向上させた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体記憶装置は、半導体基板上に設けられたアクティブエリアを備えている。素子分離部が、アクティブエリア間に設けられ、絶縁膜で充填されている。データを記憶する複数のメモリセルがアクティブエリアに形成されている。空洞が、アクティブエリアのメモリセルが形成された部分の上端縁部と素子分離部内の絶縁膜との間に設けられている。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に従った半導体記憶装置の構成を示す図。
【図２】ビット線ＢＬの延伸方向に沿ったメモリの断面図。
【図３】ワード線ＷＬの延伸方向に沿ったメモリセルアレイの断面図。
【図４】本実施形態によるメモリの製造方法を示す断面図。
【図５】図４に続く、メモリの製造方法を示す断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
図１は、本発明に係る実施形態に従った半導体記憶装置の構成を示す図である。半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にメモリとも言う）である。メモリは、複数のメモリセルＭＣをマトリクス状に二次元配置したメモリセルアレイ１と、メモリセルアレイ１を制御する周辺回路領域２とを備えている。
【００１２】
メモリセルアレイ１は、複数のブロックＢＬＫを備え、各ブロックＢＬＫは、複数のメモリセルユニット（以下、単にセルユニットとも言う）ＣＵを備えている。ブロックＢＬＫは、データの消去単位である。セルユニットＣＵは、直列に接続された複数のメモリセルＭＣを備える。セルユニットＣＵの両端のメモリセルＭＣは、選択トランジスタＳＴに接続されている。一端のメモリセルＭＣは、選択トランジスタＳＴを介してビット線ＢＬに接続されており、他端のメモリセルＭＣは、選択トランジスタＳＴを介してセルソースＣＥＬＳＲＣに接続されている。
【００１３】
ワード線ＷＬは、ロウ方向に配列されたメモリセルＭＣのコントロールゲートＣＧに接続されている。選択ゲート線ＳＧＳ、ＳＧＤは、選択トランジスタＳＴのゲートに接続されている。ワード線ＷＬおよび選択ゲート線ＳＧＳ、ＳＧＤは、ロウデコーダおよびワード線ドライバＷＬＤを用いて駆動される。
【００１４】
各ビット線ＢＬは、選択トランジスタＳＴを介してセルユニットＣＵに接続されている。また、各ビット線ＢＬは、センスアンプ回路ＳＡに接続されている。尚、一つのワード線に接続された複数のメモリセルＭＣが、一括したデータ読出しおよびデータ書込みの単位であるページの構成要素となる。
【００１５】
選択ゲート線ＳＧＳ、ＳＧＤが選択トランジスタＳＴを駆動することによって、セルユニットＣＵがビット線ＢＬとセルソースＣＥＳＲＣとの間に接続される。そして、ワード線ドライバＷＬＤが非選択ワード線ＷＬを駆動することによって、非選択メモリセルＭＣをオン状態にする。これにより、センスアンプＳＡがビット線ＢＬを介して選択メモリセルＭＣに電圧を印加することができる。これにより、センスアンプＳＡは、選択メモリセルＭＣのデータを検出し、あるいは、選択メモリセルＭＣにデータを書き込むことができる。
【００１６】
図２は、ビット線ＢＬの延伸方向に沿ったメモリの断面図である。メモリセルＭＣおよび選択トランジスタＳＴは、半導体基板１０上に形成されている。破線枠で示すセルユニットＣＵは、拡散層４０によって直列に接続された複数のメモリセルＭＣで構成されている。
【００１７】
ビット線ＢＬは、ドレイン側の選択トランジスタＳＴの一方の拡散層４０ａにビット線コンタクトＢＬＣを介して接続されている。セルソースＣＥＬＳＲＣは、ソース側の選択トランジスタＳＴの一方の拡散層４０ｂにソース線コンタクトＳＬＣを介して接続されている。
【００１８】
コントロールゲートＣＧとして機能するワード線ＷＬ、およびセルソースＣＥＬＳＲＣは、ビット線ＢＬと直交する方向（図２の紙面に対して垂直方向（ロウ方向））に延伸している。
【００１９】
ビット線ＢＬの延伸方向（カラム方向）に隣接する複数のセルユニットＣＵは、ビット線コンタクトＢＬＣまたはソース線コンタクトＳＬＣのいずれかを共有している。
【００２０】
図３は、ワード線ＷＬの延伸方向に沿ったメモリセルアレイの断面図である。ワード線ＷＬの延伸方向（ロウ方向）に隣接するメモリセルＭＣは、素子分離部ＳＴＩによって分離されている。素子分離部ＳＴＩは、ロウ方向に隣接するアクティブエリアＡＡ間に設けられている。アクティブエリアＡＡは、素子分離部ＳＴＩとともにカラム方向に延伸しており、その表面上にメモリセルＭＣが形成される。
【００２１】
各メモリセルＭＣは、トンネル絶縁膜２０と、フローティングゲートＦＧと、ゲート絶縁膜３０と、コントロールゲートＣＧ（ワード線ＷＬ）とを備えている。トンネル絶縁膜２０は、半導体基板１０のアクティブエリアＡＡ上に設けられている。フローティングゲートＦＧは、トンネル絶縁膜２０上に設けられており、ロウ方向およびカラム方向において各メモリセルＭＣごとに分離されている。ゲート絶縁膜（ＩＰＤ（Inter-Polysilicon Dielectric））３０は、フローティングゲートＦＧの上面および側面に形成さており、フローティングゲートＦＧとコントロールゲートＣＧとの間を分離している。コントロールゲートＣＧは、ゲート絶縁膜３０を介して、フローティングゲートＦＧの上方および側方に設けられている。コントロールゲートＣＧは、ロウ方向に延伸しており、同一ページに含まれる複数のメモリセルＭＣに共有されている。また、コントロールゲートＣＧは、ワード線ＷＬとしての機能も有する。コントロールゲートＣＧ上には、層間絶縁膜ＩＬＤが設けられている。層間絶縁膜ＩＬＤ上には、ビット線ＢＬ等の配線（図３では図示せず）が形成されている。
【００２２】
ここで、アクティブエリアＡＡの上端部と素子分離部ＳＴＩに充填された絶縁膜との間には、空洞ＡＧが設けられている。空洞ＡＧは、素子分離部ＳＴＩの内壁面を被覆するスペーサ４５と、半導体基板１０（アクティブエリアＡＡ）と、トンネル絶縁膜２０とによって囲まれた空間である。空洞ＡＧは、アクティブエリアＡＡの上端がアクティブエリアＡＡの上面に対して平行方向（横方向（laterally））にエッチングされることによって形成されている。空洞ＡＧは、少なくとも前記メモリセルが形成された部分のＡＡ上面に形成されている。
【００２３】
図３に示すロウ方向の断面（アクティブエリアＡＡの延伸方向と直交する方向の断面）では、アクティブエリアＡＡの上面の幅Ｗａａは、アクティブエリアＡＡの上面と対向するフローティングゲートＦＧの底面の幅Ｗｆｇよりも狭い。また、メモリセルアレイ領域において、アクティブエリアＡＡおよび素子分離部ＳＴＩは、カラム方向に延伸している。従って、メモリセルアレイ領域においてアクティブエリアＡＡの上面の面積は、フローティングゲートＦＧの底面の面積よりも狭い。これにより、半導体基板１０の表面上方から見たときに、カラム方向におけるアクティブエリアＡＡの上面の外縁は、フローティングゲートＦＧの底面の外縁の内側にある。
【００２４】
このような構成により、フローティングゲートＦＧの下端縁部は、アクティブエリアＡＡの上面に対向せず、空洞ＡＧに対向している。即ち、フローティングゲートＦＧの下端縁部の下方には、まず、空洞ＡＧが設けられ、さらに空洞ＡＧの下に半導体基板１０が存在する。その結果、フローティングゲートＦＧの下端縁部とアクティブエリアＡＡとの距離を広げることができるので、フローティングゲートＦＧの下端縁部に電界が集中することを抑制することができ、電荷のトラップおよびトンネル絶縁膜２０の破壊を抑制することができる。これは、メモリ全体の信頼性を向上させることができる。
【００２５】
さらに、本実施形態によれば、空洞ＡＧが、或るメモリセルＭＣ（第１のメモリセル）のアクティブエリアＡＡと、第１のメモリセルＭＣに対してロウ方向に隣接するメモリセルＭＣ（第２のメモリセル）のフローティングゲートＦＧとの間の距離Ｄを長くする。これにより、第２のメモリセルＭＣのフローティングゲートＦＧの電圧が、第１のメモリセルＭＣのチャネルを反転させてしまう現象（隣接干渉効果）を抑制することができる。
【００２６】
図４（Ａ）から図４（Ｄ）は、本実施形態によるメモリの製造方法を示す断面図である。
【００２７】
まず、半導体基板（例えば、シリコン基板）１０上にトンネル絶縁膜２０を形成する。トンネル絶縁膜２０は、例えば、シリコン酸化膜を用いる。
【００２８】
次に、トンネル絶縁膜２０上にフローティングゲートＦＧの材料３１を堆積する。フローティングゲートＦＧの材料３１は、例えば、ポリシリコンを用いる。続いて、フローティングゲートＦＧの材料３１上にキャップ材３２を堆積する。キャップ材料３２は、例えば、シリコン窒化膜を用いる。キャップ材３２上にマスク材３４を堆積する。マスク材３４は、例えば、シリコン酸化膜を用いる。キャップ材３２は、マスク材３４とともに、マスク材として利用され得る。
【００２９】
さらに、リソグラフィ技術を用いて、マスク材３４上にフォトレジストＰＲを形成する。フォトレジストＰＲは、アクティブエリアＡＡを被覆するようにパターニングされる。これにより、図４（Ａ）に示す構造が得られる。
【００３０】
次に、フォトレジストＰＲをマスクとして用いて、ＲＩＥ（Reactive Ion Etching）法で、マスク材３４およびキャップ材３２をアクティブエリアＡＡのパターンに加工する。これにより、図４（Ｂ）に示す構造が得られる。
【００３１】
次に、マスク材３４、キャップ材３２またはマスク材３４およびキャップ材３２をマスクとして用いて、ＲＩＥ法で、フローティングゲートＦＧの材料３１を異方性エッチングする。これにより、図４（Ｃ）に示す構造が得られる。
【００３２】
次に、フローティングゲートＦＧの材料３１の側面に保護膜３６を形成する。保護膜３６は、例えばフローティングゲートＦＧの材料３１の側面を熱酸化して形成することができる。代替的に、シリコン酸化膜を堆積することによって保護膜３６を形成してもよい。これにより、図４（Ｄ）に示す構造が得られる。
【００３３】
次に、キャップ材３２またはフローティングゲートＦＧの材料３１をマスクとして用いて、トンネル絶縁膜２０をエッチングし、半導体基板１０の表面を露出させる。そして、キャップ材（マスク材）３２およびトンネル絶縁膜２０をマスクとして用いて、半導体基板１０を異方性の弱い条件にて、理想的には等方的にエッチングする。これにより、図５（Ａ）に示すように、フローティングゲートＦＧまたはトンネル絶縁膜２０の下に窪みＲＣＳが形成される。
【００３４】
半導体基板１０の等方性エッチングは、例えば、ＲＩＥ法においてエッチングガス雰囲気を高圧にしてイオンの直進性を弱めることによって実現され得る。また、半導体基板１０の等方性エッチングは、例えば、半導体基板１０にバイアスを印加しない、あるいは、半導体基板１０のバイアスを弱くすることによって実現され得る。さらに、半導体基板１０の等方性エッチングは、エッチングガスに希釈用として機能するアルゴン（Ａｒ）などの希釈ガスを添加せずまたは添加量を抑制し、シリコンと反応するラジカルの量を増加させることによって実現してもよい。
【００３５】
このような、等方性（異方性の弱い）エッチングを用いることによって、フローティングゲートＦＧまたはトンネル絶縁膜２０の下にある半導体基板１０が横方向に対してもエッチングされる。即ち、半導体基板１０は、トンネル絶縁膜２０の下において、半導体基板１０の表面に対して平行に対してもエッチングされる。これにより、フローティングゲートＦＧまたはトンネル絶縁膜２０の下に窪みＲＣＳが形成される。
【００３６】
尚、半導体基板１０の等方性エッチングでは、フローティングゲートＦＧの側面および底面は、保護膜３６およびトンネル絶縁膜２０によって保護されている。このため、フローティングゲートＦＧの材料３１は、等方性エッチングによって削られることが抑制される。
【００３７】
次に、キャップ材３２をマスクとして用いて、ＲＩＥ法で、半導体基板１０を異方的にエッチングして、アクティブエリアＡＡ間にトレンチＴＲを形成する。このとき、トレンチＴＲは、素子分離部ＳＴＩとして必要な深さまでエッチングされる。これにより、図５（Ｂ）に示す構造が得られる。
【００３８】
次に、ＣＶＤ（Chemical Vapor Deposition）法を用いて、トレンチＴＲの内面を被覆しつつ、窪みＲＣＳを充填しないようにスペーサ絶縁膜４５を堆積する。スペーサ絶縁膜４５は、例えば、シリコン酸化膜である。このとき、スペーサ絶縁膜４５は、被覆性の悪い条件で堆積される。被覆性を悪くするためには、例えば、ＣＶＤ法において、高温もしくは高圧条件のもと、半導体基板１０の温度を下げる。これによって、堆積される原子の移動を半導体基板１０に達してから意図的に妨げ、堆積原子の供給を律速の状態にする。これにより、開口部の狭い窪みＲＣＳの部分は、その内側にスペーサ絶縁膜４５が堆積される前に、その開口部がスペーサ絶縁膜４５によって閉塞される。開口部の比較的広いトレンチＴＲの内側には、スペーサ絶縁膜４５が堆積される。その結果、窪みＲＣＳが空洞ＡＧとして残る。
【００３９】
次に、トレンチＴＲを素子分離絶縁膜３９で充填する。これにより、図５（Ｃ）に示すように、素子分離部ＳＴＩが形成される。
【００４０】
その後、素子分離絶縁膜３９をエッチングバックし、かつ、キャップ材３２を除去した後、ゲート絶縁膜３０、コントロールゲートＣＧを形成する。さらに、コントロールゲートＣＧ上に層間絶縁膜ＩＬＤ、配線等（図示せず）を形成することによって、図３に示すような本実施形態によるメモリ完成する。尚、コントロールゲートＣＧの加工の際に、フローティングゲートＦＧの材料３１もカラム方向に分離され、メモリセルＭＣごとのフローティングゲートＦＧとして加工される。
【００４１】
本実施形態におれば、フローティングゲートＦＧの下端縁部の下方に、空洞ＡＧを設けることができる。その結果、フローティングゲートＦＧの下端縁部に電界が集中することを抑制することができ、電荷のトラップおよびトンネル絶縁膜２０の破壊を抑制することができる。
【００４２】
さらに、本実施形態によれば、空洞ＡＧが、或るメモリセルＭＣのアクティブエリアＡＡと、該メモリセルＭＣに対してロウ方向に隣接するメモリセルＭＣのフローティングゲートＦＧとの間の距離Ｄを長くする。これにより、隣接干渉効果を抑制することができる。
【００４３】
上記実施形態は、ＮＡＮＤ型フラッシュメモリに関する形態であるが、上記実施形態は、ＮＯＲ型フラッシュメモリ等のような他のデバイスに適用することができる。
【符号の説明】
【００４４】
１・・・メモリセルアレイ領域、２・・・周辺回路領域、ＭＣ・・・メモリセル、ＦＧ・・・フローティングゲート、ＣＧ・・・コントロールゲート、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＣＥＬＳＲＣ・・・セルソース、ＳＴＩ・・・素子分離部、ＡＡ・・・アクティブエリア、１０・・・半導体基板、２０・・・トンネル絶縁膜、３０・・・ゲート絶縁膜（ＩＰＤ）、４０・・・拡散層、４５・・・スペーサ絶縁膜（スペーサ）、ＲＣＳ・・・窪み、ＴＲ・・・トレンチ、ＡＧ・・・空洞
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭは、データを記憶可能な複数のメモリセルからなるメモリセルアレイ領域と、メモリセルアレイを制御する周辺回路領域とを備えている。ワード線方向に隣接するメモリセル間には、素子分離部としてＳＴＩ（Shallow Trench Isolation）が設けられている。
【０００３】
ＳＴＩのトレンチ形成は、フローティングゲートの加工と同じ工程で連続的に行われる場合がある。この場合、半導体基板上にトンネル絶縁膜を形成した後、フローティングゲート材料を堆積する。その後、フローティングゲートの加工と同時にＳＴＩのトレンチの形成も行う。このトレンチに絶縁膜を埋め込むことによってＳＴＩが形成される。
【０００４】
このように、ＳＴＩのトレンチ形成をフローティングゲートの加工と同時に実行すると、製造工程数が削減できる一方、フローティングゲート、トンネル絶縁膜、半導体基板（アクティブエリア）が順テーパーとなる。この場合、必然的にフローティングゲートの底面がアクティブエリアの上面よりも狭くなってしまう。
【０００５】
フラッシュメモリは、データ消去動作においてコントロールゲートと半導体基板との間に大きな電圧（例えば、２０Ｖ）を印加することによって、フローティングゲート内の電荷を引き抜く。このように、半導体基板とフローティングゲートとの間に大きな電圧が印加される場合、フローティングゲートの底端部とアクティブエリアとの間に大きな電界が集中しやすい。上述のように、フローティングゲートの底面がアクティブエリアの上面よりも狭く、フローティングゲートの底端部がアクティブエリアの上面上にあると、フローティングゲートの底端部にさらに大きな電界が集中する。この場合、フローティングゲートの底端部に電荷がトラップされ易くなり、尚且つ、トンネル絶縁膜が破壊され易くなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−８７９８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ゲートの端部に集中する電界を緩和し、電荷のトラップおよびトンネル絶縁膜の破壊を抑制し、信頼性を向上させた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体記憶装置は、半導体基板上に設けられたアクティブエリアを備えている。素子分離部が、アクティブエリア間に設けられ、絶縁膜で充填されている。データを記憶する複数のメモリセルがアクティブエリアに形成されている。空洞が、アクティブエリアのメモリセルが形成された部分の上端縁部と素子分離部内の絶縁膜との間に設けられている。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に従った半導体記憶装置の構成を示す図。
【図２】ビット線ＢＬの延伸方向に沿ったメモリの断面図。
【図３】ワード線ＷＬの延伸方向に沿ったメモリセルアレイの断面図。
【図４】本実施形態によるメモリの製造方法を示す断面図。
【図５】図４に続く、メモリの製造方法を示す断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
図１は、本発明に係る実施形態に従った半導体記憶装置の構成を示す図である。半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にメモリとも言う）である。メモリは、複数のメモリセルＭＣをマトリクス状に二次元配置したメモリセルアレイ１と、メモリセルアレイ１を制御する周辺回路領域２とを備えている。
【００１２】
メモリセルアレイ１は、複数のブロックＢＬＫを備え、各ブロックＢＬＫは、複数のメモリセルユニット（以下、単にセルユニットとも言う）ＣＵを備えている。ブロックＢＬＫは、データの消去単位である。セルユニットＣＵは、直列に接続された複数のメモリセルＭＣを備える。セルユニットＣＵの両端のメモリセルＭＣは、選択トランジスタＳＴに接続されている。一端のメモリセルＭＣは、選択トランジスタＳＴを介してビット線ＢＬに接続されており、他端のメモリセルＭＣは、選択トランジスタＳＴを介してセルソースＣＥＬＳＲＣに接続されている。
【００１３】
ワード線ＷＬは、ロウ方向に配列されたメモリセルＭＣのコントロールゲートＣＧに接続されている。選択ゲート線ＳＧＳ、ＳＧＤは、選択トランジスタＳＴのゲートに接続されている。ワード線ＷＬおよび選択ゲート線ＳＧＳ、ＳＧＤは、ロウデコーダおよびワード線ドライバＷＬＤを用いて駆動される。
【００１４】
各ビット線ＢＬは、選択トランジスタＳＴを介してセルユニットＣＵに接続されている。また、各ビット線ＢＬは、センスアンプ回路ＳＡに接続されている。尚、一つのワード線に接続された複数のメモリセルＭＣが、一括したデータ読出しおよびデータ書込みの単位であるページの構成要素となる。
【００１５】
選択ゲート線ＳＧＳ、ＳＧＤが選択トランジスタＳＴを駆動することによって、セルユニットＣＵがビット線ＢＬとセルソースＣＥＳＲＣとの間に接続される。そして、ワード線ドライバＷＬＤが非選択ワード線ＷＬを駆動することによって、非選択メモリセルＭＣをオン状態にする。これにより、センスアンプＳＡがビット線ＢＬを介して選択メモリセルＭＣに電圧を印加することができる。これにより、センスアンプＳＡは、選択メモリセルＭＣのデータを検出し、あるいは、選択メモリセルＭＣにデータを書き込むことができる。
【００１６】
図２は、ビット線ＢＬの延伸方向に沿ったメモリの断面図である。メモリセルＭＣおよび選択トランジスタＳＴは、半導体基板１０上に形成されている。破線枠で示すセルユニットＣＵは、拡散層４０によって直列に接続された複数のメモリセルＭＣで構成されている。
【００１７】
ビット線ＢＬは、ドレイン側の選択トランジスタＳＴの一方の拡散層４０ａにビット線コンタクトＢＬＣを介して接続されている。セルソースＣＥＬＳＲＣは、ソース側の選択トランジスタＳＴの一方の拡散層４０ｂにソース線コンタクトＳＬＣを介して接続されている。
【００１８】
コントロールゲートＣＧとして機能するワード線ＷＬ、およびセルソースＣＥＬＳＲＣは、ビット線ＢＬと直交する方向（図２の紙面に対して垂直方向（ロウ方向））に延伸している。
【００１９】
ビット線ＢＬの延伸方向（カラム方向）に隣接する複数のセルユニットＣＵは、ビット線コンタクトＢＬＣまたはソース線コンタクトＳＬＣのいずれかを共有している。
【００２０】
図３は、ワード線ＷＬの延伸方向に沿ったメモリセルアレイの断面図である。ワード線ＷＬの延伸方向（ロウ方向）に隣接するメモリセルＭＣは、素子分離部ＳＴＩによって分離されている。素子分離部ＳＴＩは、ロウ方向に隣接するアクティブエリアＡＡ間に設けられている。アクティブエリアＡＡは、素子分離部ＳＴＩとともにカラム方向に延伸しており、その表面上にメモリセルＭＣが形成される。
【００２１】
各メモリセルＭＣは、トンネル絶縁膜２０と、フローティングゲートＦＧと、ゲート絶縁膜３０と、コントロールゲートＣＧ（ワード線ＷＬ）とを備えている。トンネル絶縁膜２０は、半導体基板１０のアクティブエリアＡＡ上に設けられている。フローティングゲートＦＧは、トンネル絶縁膜２０上に設けられており、ロウ方向およびカラム方向において各メモリセルＭＣごとに分離されている。ゲート絶縁膜（ＩＰＤ（Inter-Polysilicon Dielectric））３０は、フローティングゲートＦＧの上面および側面に形成さており、フローティングゲートＦＧとコントロールゲートＣＧとの間を分離している。コントロールゲートＣＧは、ゲート絶縁膜３０を介して、フローティングゲートＦＧの上方および側方に設けられている。コントロールゲートＣＧは、ロウ方向に延伸しており、同一ページに含まれる複数のメモリセルＭＣに共有されている。また、コントロールゲートＣＧは、ワード線ＷＬとしての機能も有する。コントロールゲートＣＧ上には、層間絶縁膜ＩＬＤが設けられている。層間絶縁膜ＩＬＤ上には、ビット線ＢＬ等の配線（図３では図示せず）が形成されている。
【００２２】
ここで、アクティブエリアＡＡの上端部と素子分離部ＳＴＩに充填された絶縁膜との間には、空洞ＡＧが設けられている。空洞ＡＧは、素子分離部ＳＴＩの内壁面を被覆するスペーサ４５と、半導体基板１０（アクティブエリアＡＡ）と、トンネル絶縁膜２０とによって囲まれた空間である。空洞ＡＧは、アクティブエリアＡＡの上端がアクティブエリアＡＡの上面に対して平行方向（横方向（laterally））にエッチングされることによって形成されている。空洞ＡＧは、少なくとも前記メモリセルが形成された部分のＡＡ上面に形成されている。
【００２３】
図３に示すロウ方向の断面（アクティブエリアＡＡの延伸方向と直交する方向の断面）では、アクティブエリアＡＡの上面の幅Ｗａａは、アクティブエリアＡＡの上面と対向するフローティングゲートＦＧの底面の幅Ｗｆｇよりも狭い。また、メモリセルアレイ領域において、アクティブエリアＡＡおよび素子分離部ＳＴＩは、カラム方向に延伸している。従って、メモリセルアレイ領域においてアクティブエリアＡＡの上面の面積は、フローティングゲートＦＧの底面の面積よりも狭い。これにより、半導体基板１０の表面上方から見たときに、カラム方向におけるアクティブエリアＡＡの上面の外縁は、フローティングゲートＦＧの底面の外縁の内側にある。
【００２４】
このような構成により、フローティングゲートＦＧの下端縁部は、アクティブエリアＡＡの上面に対向せず、空洞ＡＧに対向している。即ち、フローティングゲートＦＧの下端縁部の下方には、まず、空洞ＡＧが設けられ、さらに空洞ＡＧの下に半導体基板１０が存在する。その結果、フローティングゲートＦＧの下端縁部とアクティブエリアＡＡとの距離を広げることができるので、フローティングゲートＦＧの下端縁部に電界が集中することを抑制することができ、電荷のトラップおよびトンネル絶縁膜２０の破壊を抑制することができる。これは、メモリ全体の信頼性を向上させることができる。
【００２５】
さらに、本実施形態によれば、空洞ＡＧが、或るメモリセルＭＣ（第１のメモリセル）のアクティブエリアＡＡと、第１のメモリセルＭＣに対してロウ方向に隣接するメモリセルＭＣ（第２のメモリセル）のフローティングゲートＦＧとの間の距離Ｄを長くする。これにより、第２のメモリセルＭＣのフローティングゲートＦＧの電圧が、第１のメモリセルＭＣのチャネルを反転させてしまう現象（隣接干渉効果）を抑制することができる。
【００２６】
図４（Ａ）から図４（Ｄ）は、本実施形態によるメモリの製造方法を示す断面図である。
【００２７】
まず、半導体基板（例えば、シリコン基板）１０上にトンネル絶縁膜２０を形成する。トンネル絶縁膜２０は、例えば、シリコン酸化膜を用いる。
【００２８】
次に、トンネル絶縁膜２０上にフローティングゲートＦＧの材料３１を堆積する。フローティングゲートＦＧの材料３１は、例えば、ポリシリコンを用いる。続いて、フローティングゲートＦＧの材料３１上にキャップ材３２を堆積する。キャップ材料３２は、例えば、シリコン窒化膜を用いる。キャップ材３２上にマスク材３４を堆積する。マスク材３４は、例えば、シリコン酸化膜を用いる。キャップ材３２は、マスク材３４とともに、マスク材として利用され得る。
【００２９】
さらに、リソグラフィ技術を用いて、マスク材３４上にフォトレジストＰＲを形成する。フォトレジストＰＲは、アクティブエリアＡＡを被覆するようにパターニングされる。これにより、図４（Ａ）に示す構造が得られる。
【００３０】
次に、フォトレジストＰＲをマスクとして用いて、ＲＩＥ（Reactive Ion Etching）法で、マスク材３４およびキャップ材３２をアクティブエリアＡＡのパターンに加工する。これにより、図４（Ｂ）に示す構造が得られる。
【００３１】
次に、マスク材３４、キャップ材３２またはマスク材３４およびキャップ材３２をマスクとして用いて、ＲＩＥ法で、フローティングゲートＦＧの材料３１を異方性エッチングする。これにより、図４（Ｃ）に示す構造が得られる。
【００３２】
次に、フローティングゲートＦＧの材料３１の側面に保護膜３６を形成する。保護膜３６は、例えばフローティングゲートＦＧの材料３１の側面を熱酸化して形成することができる。代替的に、シリコン酸化膜を堆積することによって保護膜３６を形成してもよい。これにより、図４（Ｄ）に示す構造が得られる。
【００３３】
次に、キャップ材３２またはフローティングゲートＦＧの材料３１をマスクとして用いて、トンネル絶縁膜２０をエッチングし、半導体基板１０の表面を露出させる。そして、キャップ材（マスク材）３２およびトンネル絶縁膜２０をマスクとして用いて、半導体基板１０を異方性の弱い条件にて、理想的には等方的にエッチングする。これにより、図５（Ａ）に示すように、フローティングゲートＦＧまたはトンネル絶縁膜２０の下に窪みＲＣＳが形成される。
【００３４】
半導体基板１０の等方性エッチングは、例えば、ＲＩＥ法においてエッチングガス雰囲気を高圧にしてイオンの直進性を弱めることによって実現され得る。また、半導体基板１０の等方性エッチングは、例えば、半導体基板１０にバイアスを印加しない、あるいは、半導体基板１０のバイアスを弱くすることによって実現され得る。さらに、半導体基板１０の等方性エッチングは、エッチングガスに希釈用として機能するアルゴン（Ａｒ）などの希釈ガスを添加せずまたは添加量を抑制し、シリコンと反応するラジカルの量を増加させることによって実現してもよい。
【００３５】
このような、等方性（異方性の弱い）エッチングを用いることによって、フローティングゲートＦＧまたはトンネル絶縁膜２０の下にある半導体基板１０が横方向に対してもエッチングされる。即ち、半導体基板１０は、トンネル絶縁膜２０の下において、半導体基板１０の表面に対して平行に対してもエッチングされる。これにより、フローティングゲートＦＧまたはトンネル絶縁膜２０の下に窪みＲＣＳが形成される。
【００３６】
尚、半導体基板１０の等方性エッチングでは、フローティングゲートＦＧの側面および底面は、保護膜３６およびトンネル絶縁膜２０によって保護されている。このため、フローティングゲートＦＧの材料３１は、等方性エッチングによって削られることが抑制される。
【００３７】
次に、キャップ材３２をマスクとして用いて、ＲＩＥ法で、半導体基板１０を異方的にエッチングして、アクティブエリアＡＡ間にトレンチＴＲを形成する。このとき、トレンチＴＲは、素子分離部ＳＴＩとして必要な深さまでエッチングされる。これにより、図５（Ｂ）に示す構造が得られる。
【００３８】
次に、ＣＶＤ（Chemical Vapor Deposition）法を用いて、トレンチＴＲの内面を被覆しつつ、窪みＲＣＳを充填しないようにスペーサ絶縁膜４５を堆積する。スペーサ絶縁膜４５は、例えば、シリコン酸化膜である。このとき、スペーサ絶縁膜４５は、被覆性の悪い条件で堆積される。被覆性を悪くするためには、例えば、ＣＶＤ法において、高温もしくは高圧条件のもと、半導体基板１０の温度を下げる。これによって、堆積される原子の移動を半導体基板１０に達してから意図的に妨げ、堆積原子の供給を律速の状態にする。これにより、開口部の狭い窪みＲＣＳの部分は、その内側にスペーサ絶縁膜４５が堆積される前に、その開口部がスペーサ絶縁膜４５によって閉塞される。開口部の比較的広いトレンチＴＲの内側には、スペーサ絶縁膜４５が堆積される。その結果、窪みＲＣＳが空洞ＡＧとして残る。
【００３９】
次に、トレンチＴＲを素子分離絶縁膜３９で充填する。これにより、図５（Ｃ）に示すように、素子分離部ＳＴＩが形成される。
【００４０】
その後、素子分離絶縁膜３９をエッチングバックし、かつ、キャップ材３２を除去した後、ゲート絶縁膜３０、コントロールゲートＣＧを形成する。さらに、コントロールゲートＣＧ上に層間絶縁膜ＩＬＤ、配線等（図示せず）を形成することによって、図３に示すような本実施形態によるメモリ完成する。尚、コントロールゲートＣＧの加工の際に、フローティングゲートＦＧの材料３１もカラム方向に分離され、メモリセルＭＣごとのフローティングゲートＦＧとして加工される。
【００４１】
本実施形態におれば、フローティングゲートＦＧの下端縁部の下方に、空洞ＡＧを設けることができる。その結果、フローティングゲートＦＧの下端縁部に電界が集中することを抑制することができ、電荷のトラップおよびトンネル絶縁膜２０の破壊を抑制することができる。
【００４２】
さらに、本実施形態によれば、空洞ＡＧが、或るメモリセルＭＣのアクティブエリアＡＡと、該メモリセルＭＣに対してロウ方向に隣接するメモリセルＭＣのフローティングゲートＦＧとの間の距離Ｄを長くする。これにより、隣接干渉効果を抑制することができる。
【００４３】
上記実施形態は、ＮＡＮＤ型フラッシュメモリに関する形態であるが、上記実施形態は、ＮＯＲ型フラッシュメモリ等のような他のデバイスに適用することができる。
【符号の説明】
【００４４】
１・・・メモリセルアレイ領域、２・・・周辺回路領域、ＭＣ・・・メモリセル、ＦＧ・・・フローティングゲート、ＣＧ・・・コントロールゲート、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＣＥＬＳＲＣ・・・セルソース、ＳＴＩ・・・素子分離部、ＡＡ・・・アクティブエリア、１０・・・半導体基板、２０・・・トンネル絶縁膜、３０・・・ゲート絶縁膜（ＩＰＤ）、４０・・・拡散層、４５・・・スペーサ絶縁膜（スペーサ）、ＲＣＳ・・・窪み、ＴＲ・・・トレンチ、ＡＧ・・・空洞
【特許請求の範囲】
【請求項１】
半導体基板上に設けられたアクティブエリアと、
前記アクティブエリア間に設けられ、絶縁膜で充填された素子分離部と、
前記アクティブエリアに形成されデータを記憶する複数のメモリセルと、
前記アクティブエリアの前記メモリセルが形成された部分の上端縁部と前記素子分離部内の絶縁膜との間に設けられた空洞とを備えた半導体記憶装置。
【請求項２】
前記メモリセルが形成されている前記アクティブエリアの上面は、前記アクティブエリアの上面と対向する前記メモリセルのゲートの底面よりも狭いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記アクティブエリアの延伸方向と直交する方向の断面において、前記アクティブエリアの上面の幅は、前記アクティブエリアの上面と対向する前記メモリセルのゲートの底面の幅よりも狭いことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記アクティブエリアの上端は、前記アクティブエリアの上面に対して平行方向に抉れていることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置は、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイを備えた半導体記憶装置の製造方法であって、
前記半導体基板上にトンネル絶縁膜を形成し、
前記トンネル絶縁膜上にゲート材を堆積し、
アクティブエリアのパターンに前記ゲート材料と前記トンネル絶縁膜を異方的にエッチングし、
前記半導体基板を等方的にエッチングして、前記トンネル絶縁膜の下に窪みを形成し、
前記半導体基板を異方的にエッチングして前記アクティブエリア間にトレンチを形成し、
前記窪みを空洞として残しつつ、前記トレンチの内面を被覆するようにスペーサ絶縁膜を堆積し、
前記空洞を残したまま前記トレンチを素子分離絶縁膜で充填することによって素子分離部を形成することを具備した半導体記憶装置の製造方法。
【請求項１】
半導体基板上に設けられたアクティブエリアと、
前記アクティブエリア間に設けられ、絶縁膜で充填された素子分離部と、
前記アクティブエリアに形成されデータを記憶する複数のメモリセルと、
前記アクティブエリアの前記メモリセルが形成された部分の上端縁部と前記素子分離部内の絶縁膜との間に設けられた空洞とを備えた半導体記憶装置。
【請求項２】
前記メモリセルが形成されている前記アクティブエリアの上面は、前記アクティブエリアの上面と対向する前記メモリセルのゲートの底面よりも狭いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記アクティブエリアの延伸方向と直交する方向の断面において、前記アクティブエリアの上面の幅は、前記アクティブエリアの上面と対向する前記メモリセルのゲートの底面の幅よりも狭いことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記アクティブエリアの上端は、前記アクティブエリアの上面に対して平行方向に抉れていることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置は、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイを備えた半導体記憶装置の製造方法であって、
前記半導体基板上にトンネル絶縁膜を形成し、
前記トンネル絶縁膜上にゲート材を堆積し、
アクティブエリアのパターンに前記ゲート材料と前記トンネル絶縁膜を異方的にエッチングし、
前記半導体基板を等方的にエッチングして、前記トンネル絶縁膜の下に窪みを形成し、
前記半導体基板を異方的にエッチングして前記アクティブエリア間にトレンチを形成し、
前記窪みを空洞として残しつつ、前記トレンチの内面を被覆するようにスペーサ絶縁膜を堆積し、
前記空洞を残したまま前記トレンチを素子分離絶縁膜で充填することによって素子分離部を形成することを具備した半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−１７４９９２（Ｐ２０１２−１７４９９２Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１１−３７４５０（Ｐ２０１１−３７４５０）
【出願日】平成２３年２月２３日（２０１１．２．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２３年２月２３日（２０１１．２．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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