【課題】シリコン層表面の溶解を防止しつつ、エピタキシャル成長により形成された凝集性異物を除去する。清浄な表面を有し、膜厚が均一なシリコン層を形成する。
【解決手段】シリコン基板上にエピタキシャル成長によりシリコン層を形成した後に、シリコン層の表面を酸化する。このシリコン層の表面を洗浄して、エピタキシャル成長時にシリコン層の表面に発生した異物を除去する。 （もっと読む）

【課題】可変抵抗メモリ装置及びその製造方法を提供する。
【解決手段】可変抵抗メモリ装置及びその製造方法を提供する。基板上に複数の下部電極を構成し、前記下部電極を露出し、第１方向に延長されるトレンチを含む第１層間絶縁膜を構成し、前記第１層間絶縁膜上に前記第１方向と交差する第２方向に延長される上部電極を構成し、前記トレンチ内に前記上部電極の側壁にアライメントされる側壁を有する可変抵抗パターンを形成する。 （もっと読む）

【課題】配線層の加工マージンが大きく、微細化に適した半導体装置の製造方法を提供する。
【解決手段】半導体基板１にゲート電極溝を形成する工程と、ゲート電極溝の内壁面にゲート絶縁膜１５を形成する工程と、ゲート電極溝の底部に埋め込みゲート電極２３Ａを形成する工程と、埋め込みゲート電極２３Ａの上面を覆うようにゲート電極溝の内部に絶縁膜を埋め込んだ後、エッチバックして当該ゲート電極溝の上部にキャップ絶縁膜２２を形成する工程と、半導体基板１の上面に層間絶縁膜２４を形成する工程と、層間絶縁膜２４にビットコンタクト開口部を形成する工程と、を備え、半導体基板１の上面に層間絶縁膜２４を形成する工程が、半導体基板１の上面とキャップ絶縁膜２２の上面との間に生じた段差を埋め込むように層間絶縁膜２４を成膜するとともに当該層間絶縁膜２４の上面を平坦とすることを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】高集積化を簡易に実現する、キャパシタを備える半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０と、半導体基板１０上に形成され、且つ、開口部ＯＰを有する絶縁層２０と、絶縁層２０上に形成された第１キャパシタＣＡＰ１及び第２キャパシタＣＡＰ２と、を備える。絶縁層２０の上面は、開口部ＯＰの内壁面の少なくとも一部を含む第１上面と、第１上面と比較して半導体基板からより離れている第２上面と、を含む。第１キャパシタＣＡＰ１は、第１上面上に形成された第１下部電極５１と、第１下部電極５１上に誘電体膜６０を介して形成された上部電極７０と、を備える。第２キャパシタＣＡＰ２は、第２上面上に形成され第１下部電極５１と電気的に分離された第２下部電極５２と、第２下部電極５２上に誘電体膜６０を介して形成された上部電極７０と、を備える。 （もっと読む）

【課題】ビット線の上面にハードマスク膜を形成し、ビット線の側壁に窒化膜をエッチバックして形成したサイドウォールを設けるＳＡＣ（セルフアラインコンタクト）プロセスを用いることなくビット線と容量コンタクトとの間の短絡を防止する。
【解 決手段】ＳＡＣ構造を採用していない半導体装置に対して、ビット線６が形成されている場所以外のビットコンタクト層間膜１３をエッチング処理により除去した後に、 ダイレクト窒化膜１９をビット線６の上面および側面の全面にビット線６を覆うようにして形成する。ビット線６上の上面の窒化膜の膜厚を側面とほぼ同一にで きるため、ビット線６自体の高さが低くなり、微細化を図ることができる。また、エッチバックを必要とせずに、ビット線６の側壁に窒化膜を形成するため、 ＳＡＣ構造に比べて、ビット線６の側壁に一定の膜厚を有する窒化膜を容易に形成できる。 （もっと読む）

【課題】
電子デバイスにおける電力消費を低減するシステム及び方法が開示される。この構造及び方法は、大部分が、バルクＣＭＯＳのプロセスフロー及び製造技術を再利用することによって実現され得る。この構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することを可能にするとともに、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有し、それにより、電力制御の有意義な動的制御が可能になる。
（もっと読む）

【課題】ゲート電極周辺の寄生容量を低減させることのできる半導体装置の製造方法を提供する。
【解決手段】半導体基板上にゲート絶縁膜を形成する。ゲート絶縁膜上に、その上部に絶縁膜を有するゲート電極を形成する。ゲート電極を形成した後、半導体基板とゲート電極を覆う第１シリコン酸化膜を形成する。第１シリコン酸化膜を形成した後、第１シリコン酸化膜を覆う第１シリコン窒化膜を形成する。第１シリコン窒化膜を形成した後、第１シリコン窒化膜を覆う第２シリコン酸化膜を形成する。第２シリコン酸化膜を形成した後、第２シリコン酸化膜をエッチングして、第２シリコン酸化膜をゲート電極の側壁部に残す。第２シリコン酸化膜をゲート電極の側壁部に残す工程の後、半導体基板に不純物拡散層を形成する。不純物拡散層を形成した後、第２シリコン酸化膜を除去する。第２シリコン酸化膜を除去した後、半導体基板を覆う第２シリコン窒化膜を形成する。 （もっと読む）

【課題】多層配線の下地半導体基板への配線引き出し部のコンタクト抵抗均一化を図った半導体集積回路装置の提供。
【解決手段】半導体集積回路装置は、半導体基板と、前記半導体基板上に複数層積層形成された配線と、前記配線の引き出し領域に前記配線の延長部として形成されて、所定幅のスペースを介して対向するメタル片対により構成されるフックアップ部７３と、前記フックアップ部のメタル片対のスペースを貫通するように埋め込まれたコンタクト導体７２とを有し、前記配線の少なくとも２層の間で前記フックアップ部のメタル片対のスペース幅を異ならせた。 （もっと読む）

【課題】メモリセルの端部にダミーのパッドコンタクトを形成した場合、ゲート配線の電位がビット配線の影響を受けない構造の半導体装置を提供する。
【解決手段】半導体基板１０と、半導体基板１０の主表面に形成された活性領域と、活性領域を取り囲む分離絶縁膜１９と、活性領域上のゲート配線２と、ゲート配線２を被覆し、窒素を含むゲート配線被覆３，４と、ゲート配線２に立体的に交差してゲート配線２よりも上層に形成されるビット配線８と、半導体基板１０の主表面とゲート配線被覆３，４で被覆されたゲート配線２とを覆う層間酸化膜５と、層間酸化膜５を貫通して、平面的に見てゲート配線２の間で、ゲート配線被覆３，４と接触するように形成されたパッドコンタクト６，２１ｂとを備えたメモリセルを含む半導体装置である。メモリセルの端部の少なくとも一部のパッドコンタクト６，２１ｂが、活性領域と導通しないように分離絶縁膜１９上に形成されている。 （もっと読む）

【課題】スプリットゲート型不揮発性記憶装置に製造における工程数を削減する。
【解決手段】基板（２）と、ゲート絶縁膜（７）を介して基板（２）の上に形成されたフローティングゲート（５）と、トンネル絶縁膜（８）を介してフローティングゲート（５）の隣に形成されたコントロールゲート（６）と、コントロールゲート（６）側の基板（２）に形成された第１ソース／ドレイン拡散層（４）と、フローティングゲート（５）側の基板（２）に形成された第２ソース／ドレイン拡散層（３）と、第１ソース／ドレイン拡散層（４）と第２ソース／ドレイン拡散層（３）との間の基板に設けられるチャネル領域と、第２ソース／ドレイン拡散層（３）に接触しているシリサイド（２１）とを具備するスプリットゲート型不揮発性半導体記憶装置を構成する。 （もっと読む）

【課題】ソースがチャネル領域の中に横方向に散在および拡散するのを低減させ、これはフローティングゲートメモリセルにおけるドレイン誘導障壁低下（ＤＩＢＬ）の低減をもたらす。
【解決手段】基板４０４のソース領域４２２に窪み４６４を形成する。窪み４６４はスタックゲート構造４０８に隣接して位置し、窪み４６４は傾斜のついた側壁４６６と底部４６８と深さ４７６とを有し、スタックゲート構造４０８は基板４０４におけるチャネル領域４２６の上に位置する。さらに、窪み４６４の傾斜のついた側壁４６６に隣接したフローティングゲートメモリセル４０２のソース４８８を形成し、スタックゲート構造４０８に隣接しかつ窪み４６４の傾斜のついた側壁４６６に隣接したスペーサ４９０を形成する。スペーサ４９０は窪み４６４の底部４６８に延在し、ソース４８８が前記チャネル領域４２６の中に横方向に散在および拡散するのを低減させる。 （もっと読む）

【課題】電荷蓄積膜を用いる不揮発性記憶用ＭＯＳ型トランジスタと、これを選択するＭＯＳ型トランジスタが隣接するスプリットゲート構造を有する不揮発性メモリセルにおいて、電荷保持特性を向上し、ゲート電極を低抵抗化する。
【解決手段】電荷蓄積膜のコーナー部２０の薄膜化を抑制して電荷保持特性を向上するために、選択ゲート電極１５の側壁にテーパーを設ける。また、自己整合で形成するゲート電極を低抵抗化するシリサイドを安定に行うため、選択ゲート電極１５の側壁をリセスさせる。もしくは、自己整合ゲート電極上部１８と選択ゲート電極上部６５の間に段差を設ける。 （もっと読む）

【課題】優れた特性を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１００に設けられた素子形成領域１０ｂと、素子形成領域上に形成されたトンネル絶縁膜１１と、トンネル絶縁膜上に形成された電荷蓄積絶縁膜１２と、電荷蓄積絶縁膜上に形成されたブロック絶縁膜１４と、ブロック絶縁膜上に形成された制御ゲート電極１５と、を備えたメモリセルトランジスタと、メモリセルトランジスタに隣接して形成された素子分離領域１３と、を具備し、メモリセルトランジスタのチャネル幅方向に平行な断面において、電荷蓄積絶縁膜の端部の膜厚は、電荷蓄積絶縁膜の中央部の膜厚よりも薄い。 （もっと読む）

【課題】静電容量の大きなキャパシタを備え、低コストで製造が可能な、高集積化された半導体記憶装置を提供する。
【解決手段】半導体基板上にＹ方向に延在しＹ方向と垂直なＸ方向に互いに平行に配列されたワード線と、Ｙ方向に互いに平行に配列され二つのワード線と交差する帯状の活性領域と、各活性領域上のその長手方向の両端部にそれぞれ接続する容量コンタクトプラグと、容量コンタクトプラグ上の第１下部電極と第１下部電極上の第２下部電極を含むスタック下部電極と、容量絶縁膜と、上部電極とを有し、第２下部電極の中心位置が第１下部電極の中心位置から所定の方向へシフトしている、半導体記憶装置。 （もっと読む）

ナノ構造に基づく電荷蓄積領域は、不揮発性メモリ装置に備えられており、選択ゲートおよび周辺回路の製造と一体に製造される。１つ以上のナノ構造コーティングは、メモリアレイ領域および周辺回路領域の基板に塗布される。選択ゲートや周辺トランジスタについての目標領域などの基板の不要な領域から、ナノ構造コーティングを除去するための様々な工程が、行われる。一例では、基盤のアクティブ領域にナノ構造を選択的に形成するために、自己組織化に基づく工程を用いて、１つ以上のナノ構造コーティングが形成される。自己組織化によって、ナノ構造コーティングのパターニングやエッチングを行うことなく、互いに電気的に分離されているナノ構造の個別のライン群を形成することができる。
（もっと読む）

【課題】完全に自己整列式の縦ヒータ素子を備えた相変化メモリセルを製造するためのプロセスを提供する。
【解決手段】自己整列式縦ヒータ素子と選択デバイスの接点領域の間に低抵抗率界面材料が提供されている。相変化カルコゲナイド材料を、縦ヒータ素子の上に直接堆積させている。或る実施形態では、縦ヒータ素子は、ワード線方向に沿った曲線状の縦壁と横基部を有するＬ字形である。或る実施形態では、低抵抗率界面材料は、ＰＶＤ技法を使用して、負の輪郭を有するトレンチの中へ堆積させてゆく。低抵抗率界面材料の上側面は、先細の鳥のくちばし状伸張部を有していてもよい。 （もっと読む）

【課題】不揮発性メモリにおいて、データの書き換え回数増加時における動作信頼性を向上できる技術を提供する。
【解決手段】基板１上に、ボトム酸化膜７Ａと電荷蓄積層８Ａとトップ酸化膜９Ａからなる積層絶縁膜を介して、ゲート電極９Ａが形成され、ボトム酸化膜７Ａの膜厚はトップ酸化膜９Ａの膜厚よりも厚く形成されている。このように構成されているメモリセルにおいて、書き込みおよび消去となる電荷蓄積層８Ａへの電荷のやり取りは、ゲート電極１０Ａと電荷蓄積層８Ａとの間で行う。 （もっと読む）

【課題】導電層を自己整合的に形成する場合において、第１の拡散層コンタクトプラグのコンタクトマージンを比較的大きく取る。
【解決手段】半導体装置１０は、第１のシリコンピラー１４Ａと、第１のシリコンピラー１４Ａの上面に設けられ、導電性材料が充填されたスルーホール３０ａを有する層間絶縁膜３０と、スルーホール３０ａの上側開口部に設けられた第１の拡散層コンタクトプラグＤＣ１とを備え、スルーホール３０ａの下側開口部の面積は前記第１のシリコンピラー１４Ａの上面の面積に等しくなっているとともに、スルーホール３０ａの上側開口部の面積はスルーホール３０ａの下側開口部の面積より大きくなっており、それによって、スルーホール３０ａ内の導電性材料の第１の拡散層コンタクトプラグＤＣ１との接続面の面積が第１のシリコンピラー１４Ａの上面の面積より大きくなっている。 （もっと読む）

【課題】写真製版プロセスのマージンを大幅に拡大でき、かつマイクロローディング効果を低減することによって「開口不良」を抑制できるとともに「ショート」のプロセス裕度を確保しやすくし、かつコンタクト抵抗を低減できる半導体装置の製造方法を提供する。
【解決手段】活性領域に対して傾斜して延びるようにゲート電極層５０と窒素を含む絶縁膜２とが積層される。シリコン酸化膜５が形成される。活性領域の幅より大きくかつ互いに隣り合う活性領域のピッチより小さい帯状の開口パターンが絶縁膜２に形成され、開口パターンから１対の不純物拡散領域の各々が露出させられる。開口パターンが導電層２３で埋め込まれる。導電層２３から１対の不純物拡散領域の各々に電気的に接続されたプラグ導電層２３ａ、２３ｂが形成されるとともに、プラグ導電層２３ａ、２３ｂの各上面と絶縁膜２の上面とが同一平面とされる。 （もっと読む）

【課題】コントロールゲート電極とメモリゲート電極間に発生する電界強度を緩和してリーク電流を低減できる、コントロールゲート電極とメモリゲート電極が近接するスプリットゲート型不揮発性メモリを提供する。
【解決手段】半導体基板１Ｓ上にゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸ上にコントロールゲート電極ＣＧが形成されている。そして、コントロールゲート電極ＣＧの右側の側壁には、積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。このとき、コントロールゲート電極ＣＧの上端部にバーズビークＢＶが形成されている。この結果、コントロールゲート電極ＣＧの上端部と、メモリゲート電極ＭＧの上端部が、バーズビークＢＶ分だけ離れるので電界強度の緩和を図ることができ、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間を流れるリーク電流を低減できる。 （もっと読む）