【課題】不揮発性半導体記憶装置の構造を簡便化する。
【解決手段】半導体基板２０の上にゲート絶縁膜３０を介してポリシリコンからなるフローティングゲート４０が設けられている。フローティングゲート４０の両側壁には、側壁絶縁膜５０が設けられている。拡散層６０は、半導体基板２０内に設けられ、フローティングゲート４０から所定の距離だけ離間している。拡散層７０は、フローティングゲート４０に近接して半導体基板２０内に設けられている。フローティングゲート４０は、拡散層６０と拡散層７０との間のチャネル領域９０から離間して半導体基板２０内に設けられた拡散層８０とオーバーラップしている。フローティングゲート４０と容量カップリングした拡散層８０に高電圧を印加し、拡散層７０に高電圧より低い電圧を印加することによりフローティングゲート４０に電子が注入される。 （もっと読む）

【課題】消去ゲートとフローティングゲートとのカップリング容量を低下し、高速な消去動作を可能にするスプリットゲート型の不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０のチャネル領域上に第１絶縁層１２を介して設けられたフローティングゲート２０と、フローティングゲート２０上に第２絶縁層１３、１４を介して設けられた消去ゲート４０と、フローティングゲート２０及び消去ゲート４０の側方に第３絶縁層を介して設けられたコントロールゲートとを具備する。フローティングゲート２０はＵ字型であるため、フローティングゲート２０を極めて小さい面積の端部で薄い第２絶縁層１４を介して消去ゲート４０と対向させることが出来る。そのため、フローティングゲート２０と消去ゲート４０との間のカップリング容量を小さくすることができ、消去動作での消去電圧を小さく抑えることが可能となる。 （もっと読む）

【課題】レジストマスクを用いたフォトリソ工程を追加することなく、微細な容量コンタクトプラグ上部の面積を拡大させることが可能なＣＯＢ型ＤＲＡＭの製造方法を提供する。
【解決手段】製造方法は、層間膜８にコンタクトホールを形成後、コンタクトホールに第一の導電材料を埋め込みエッチバックして、第一のコンタクトプラグ１０を形成する工程、層間膜８をエッチングして第一のコンタクトプラグ１０上部を露出させる工程、及び、層間膜８及び第一のコンタクトプラグ１０上に第二の導電材料を成膜しエッチバックして、自己整合的に第一のコンタクトプラグ１０上部周囲に第二の導電材料１１を残すことで、プラグ１０上部を拡大した第二のコンタクトプラグを形成する工程、とを有する。 （もっと読む）

【課題】隣接ワードラインの間をシームレスに埋め込み、セル間干渉が抑制された良好な素子特性を有するフラッシュメモリ及びその製造方法を提供することを目的としている。
【解決手段】フラッシュメモリの隣接ワードライン間を埋め込む絶縁膜としてＯ_３−ＴＥＯＳ膜が埋め込まれており、特にビットライン上の隣接ワードライン間が下地依存性を有するＯ_３−ＴＥＯＳ膜１０９によってシームレスに埋め込まれていることを特徴としている。 （もっと読む）

【課題】改良された縦型のＭＯＳトランジスタを備える半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０の主面に対してほぼ垂直に延在するチャネル領域２２と、チャネル領域２２の下部に設けられた第１の拡散層領域２２ａと、チャネル領域の上部に設けられた第２の拡散層領域２２ｂと、半導体基板１０の主面に対してほぼ垂直に延在し、ゲート絶縁膜３０を介してチャネル領域２２の側面に設けられた第１のゲート電極３４と、半導体基板１０の主面とほぼ平行に延在し、第１のゲート電極３４の上部に接続された第２のゲート電極３５ａと、第１の拡散層領域２２ａに接続され、第２のゲート電極と交差する埋め込み配線２１を備えている。第２のゲート電極３５ａの平面的な位置は、第１のゲート電極３４の平面的な位置に対してオフセットされている。 （もっと読む）

【課題】微細化を進める際に製造容易な構造を提供する。
【解決手段】基板の平面方向において連続して配置されるMOSトランジスタを有する半導体装置において、ゲート電極および該ゲート電極間を接続する配線部（矢印１３で図示する箇所）が、拡散層１４が形成される基板１０の表面より下層に埋め込まれている。基板１０の表面には、ソース・ドレイン領域として機能する拡散層１４どうしを分離するSTI構造の第一の素子分離領域１２が形成されている。そして該第一の素子分離領域１２が存在する層より下の層に、隣接するMOSトランジスタのチャネル領域どうしを分離するSTI構造の第二の素子分離領域１１が形成されている。 （もっと読む）

【課題】メモリセル内においてチャネル方向で分離し、且つ隣接するメモリセル間で分離する電荷蓄積層を有する半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、溝部１２が延伸して設けられた半導体基板１０と、溝部の側面に設けられた第１絶縁膜１４と、溝部に埋め込まれるように設けられた、第１絶縁膜と異なる材料からなる第２絶縁膜１６と、半導体基板上方に設けられた、溝部に交差して延伸するワードライン１８と、ワードライン幅方向における中央部下に設けられ、溝部でワードライン延伸方向に分離する、第１絶縁膜と異なる材料からなるゲート絶縁膜２８と、ワードライン幅方向における両端部下にゲート絶縁膜を挟むように設けられ、溝部でワードライン延伸方向に分離する電荷蓄積層２２と、を具備する半導体装置とその製造方法である。 （もっと読む）

【課題】メモリセルの微細化を図ることが可能なＮＯＲ型フラッシュメモリを提供する。
【解決手段】ＮＯＲ型フラッシュメモリのメモリセルトランジスタは、列方向の一方で隣接する他のメモリセルトランジスタとソース拡散層２８ｂを共有するとともに、列方向の他方で隣接するさらに他のメモリセルトランジスタとドレイン拡散層２８ａを共有する。ソースのローカルインターコネクト溝と、ドレインのコンタクトプラグ３７ａは、いずれもセルフアラインにより形成される。ソース拡散層２８ｂの列方向の幅は、ドレイン拡散層２８ａの列方向の幅よりも狭い。 （もっと読む）

不揮発性メモリデバイスは、実質的に六角形のパターンに配置された複数の不揮発性メモリセルを含む。不揮発性メモリセルはピラー形の不揮発性メモリセルであってよく、これは三重または四重露光リソグラフィか自己集合層によりパターニングできる。セルは平行四辺形のサブアレイに配置される。ビット線は６０度の角度でワード線と交差する。このメモリデバイスは三次元アレイにできる。
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【課題】コンタクトホールの位置がずれて形成された場合でも、コンタクトプラグと半導体基板との接触を抑制すること。
【解決手段】本発明は、半導体基板１０内を延伸して設けられたビットライン１２と、半導体基板上に設けられた電荷蓄積層１６と、電荷蓄積層上方に設けられ、ビットラインに交差して延伸するワードライン２２と、ワードライン下であって、ビットライン間の電荷蓄積層上に設けられたゲート電極３４と、ビットライン上に設けられ、ビットライン延伸方向に延伸する第１絶縁膜３２と、第１絶縁膜の側面に接して設けられ、第１絶縁膜と異なる材料からなる第２絶縁膜３０と、第１絶縁膜および第２絶縁膜上に設けられ、第２絶縁膜と異なる材料からなる層間絶縁膜２４と、第１絶縁膜および層間絶縁膜を貫通し、第２絶縁膜に挟まれて設けられ、ビットラインに接続するコンタクトプラグ２８と、を具備する半導体装置である。 （もっと読む）

【課題】 非導電性の電荷トラップ膜を電荷蓄積領域として用いる不揮発性メモリの読み出し電流を大幅に向上させることができ、また、読み出しディスターブによるデータ反転の読み出し不良を撲滅できる半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置は、半導体柱と絶縁体柱が一方向に交互に敷き詰めた状態で複数配置された柱列と、前記複数の半導体柱に夫々設けられた複数の不揮発性記憶素子であって、前記半導体柱の前記一方向に沿う側面にゲート絶縁膜を介在して制御ゲート電極が設けられ、前記半導体柱の上面部にドレイン領域が設けられ、かつ前記半導体柱の底面部にソース領域が設けられた複数の不揮発性記憶素子と、前記複数の不揮発性記憶素子の夫々の制御ゲート電極を含み、かつ前記柱列の前記一方向に沿う側面に前記一方向に沿って設けられた配線とを有する。 （もっと読む）

【課題】安定した品質および高歩留りを達成することができる積層ゲート構造を有する不揮発性半導体メモリの製造方法を提供する。
【解決手段】半導体基板にメモリセルトランジスタの各々を分離する複数の素子分離領域を列方向および行方向に沿って形成し、半導体基板の全面にゲート酸化膜を介して第１の導電性材料を形成し、列方向に沿って配列された素子分離領域の各々の中心線に沿って第１の導電性材料をエッチングして第１の導電性材料に複数のスリットを形成し、スリットの各々の側壁部にスペーサを形成し、半導体基板全面に絶縁膜を介して第２の導電性材料を形成し、第１及び第２の導電性材料及び絶縁膜を単一のマスクを使用してエッチングして積層ゲートを形成し、積層ゲートを挟んで露出した半導体基板の表面に導電性不純物を導入してドレイン/ソース領域を形成し、半導体基板全面に層間絶縁膜を形成し、層間絶縁膜を貫通し半導体基板表面に至る複数のコンタクトホールを形成する。 （もっと読む）

【課題】ゲート電極下で電荷蓄積層が分離した半導体装置と、容易に製造する方法を提供する。
【解決手段】半導体基板１０に設けられた２つの溝部１２と、２つの溝部１２のそれぞれの側面に設けられ、溝部１２の底面で分離された絶縁体からなる電荷蓄積層２４と、２つの溝部１２のそれぞれの底面の半導体基板１０に設けられたビットライン１４と、を具備し、半導体基板１０のうち、２つの溝部１２の一方の側面から２の溝部１２の間に設けられた凸部１３の上面を介し２つの溝部１２の他方の側面にかけてチャネル領域３０が形成される。 （もっと読む）

【課題】高集積かつ安定した動作を実現する抵抗変化メモリ（ＲｅＲＡＭ）を提供する。
【解決手段】抵抗変化メモリを構成する抵抗変化素子は、下部電極と、前記下部電極の側壁の少なくとも一部と接する抵抗変化膜と、前記抵抗変化膜上に積層される上部電極と
を有する。 （もっと読む）

【課題】フラッシュメモリ素子の製造方法を提供する。
【解決手段】実施の形態によるフラッシュメモリ素子の製造方法は、半導体基板上にトンネル酸化膜及び第１ポリシリコンパターンを形成するステップと、前記第１ポリシリコンパターンの側壁に第２ポリシリコンパターン及び第３ポリシリコンパターンを形成するステップと、前記第１、第２、第３ポリシリコンパターン上に誘電体膜及びポリシリコン膜を形成するステップと、エッチング工程を行って、前記半導体基板上にトンネル酸化膜パターン、前記第２、第３ポリシリコンパターン、誘電体膜パターン及び第４ポリシリコンパターンを形成するステップと、を含む。 （もっと読む）

【課題】ＭＯＳＦＥＴにおいて、ショートチャネル効果の抑制と移動度向上を両立させることを可能とする。
【解決手段】半導体基板１３上にダミーゲート絶縁膜３１を介してダミーゲート３４を形成する工程と、ダミーゲート３４の両側の半導体基板１３にソース・ドレイン不純物領域２３，２４を形成する工程と、ダミーゲート３４の両側の半導体基板１３上にエクステンション領域２５，２６を形成する工程と、ダミーゲート３４直下のソース側にソース不純物領域２３のオーバーラップ領域２７を形成する工程と、ダミーゲート３４を除去し、該除去領域に露出したダミーゲート絶縁膜３１を除去する工程と、除去領域に露出した半導体基板１３にリセス形状１５を形成する工程と、リセス形状１５を形成した半導体基板１３上にゲート絶縁膜２１とゲート電極２２とを順次形成する工程とを備えている。 （もっと読む）

【課題】容量素子を備える半導体装置の製造安定性を向上させる。
【解決手段】半導体装置１００は、シリコン基板１０１の上部に設けられた平板状の下部電極１３３、下部電極１３３の上部に平行に設けられた平板状のＴｉＮ膜１３７、および下部電極１３３とＴｉＮ膜１３７の間に設けられた容量膜１３５を備える容量素子１４１と、下部電極１３３の下面に接続し、金属材料により構成された第一Ｃｕプラグ１２７と、を含み、容量膜１３５が、構成材料として有機分子を含む膜を備える。 （もっと読む）

【課題】第１及び第２の配線とメモリセルとを精度良く位置決めする。
【解決手段】第１の配線材料を形成し、第１の配線材料の上にメモリセルを構成するメモリセル材料を積層する。積層された第１の配線材料及びメモリセル及びメモリセル材料に第１方向に延びる複数の平行な第１の溝を形成して第１方向に延びる第１の配線２７及びこの第１の配線２７に自己整合された第１の溝で分離されたメモリセル材料を形成する。次に、第１の溝に層間絶縁膜を埋め込んでブロック体を形成する。ブロック体の上に第２の配線材料を積層し、第２の配線材料が積層されたブロック体に、第１方向と交差する第２方向に延び、深さが第１の配線２７に達する複数の平行な第２の溝を形成して前記第２方向に延びる第２の配線３６及びこの第２の配線３６に自己整合された、第１及び第２の溝で分離されたメモリセル２８〜３２を形成する。 （もっと読む）

【課題】ＤＲＡＭ等の半導体集積回路装置の微細化を図り、また、高性能化を図る。
【解決手段】周辺回路領域に横型のｎチャネル型ＭＩＳＦＥＴを形成した後、その上部に酸化シリコン膜２３を形成し、さらにその上部であって、メモリセル領域ＭＡに、縦型の情報転送用ＭＩＳＦＥＴＱｓであって、下層からｎ型多結晶シリコン膜４１、ノンドープの多結晶シリコン膜４３およびｎ型多結晶シリコン膜４７よりなる半導体柱を有し、ノンドープの多結晶シリコン膜４３の上下には、窒化シリコン膜４２、４６が形成され、半導体柱の側壁に形成された酸化シリコン膜５３をゲート絶縁膜とし、また、ｎ型多結晶シリコン膜５５、５７をゲート電極とする情報転送用ＭＩＳＦＥＴＱｓを形成し、さらに、ｎ型多結晶シリコン膜４７の上部に、情報蓄積用容量素子Ｃを形成する。 （もっと読む）

【課題】基板にトレンチを形成することなく、メモリセルサイズの小さい不揮発性半導体記憶装置を提供する。
【解決手段】ゲート絶縁膜１２を介して半導体基板４上に形成され、ゲート絶縁膜１２と接する第１部分８ａと、その第１部分８ａの上面の一部から上方に延伸する形状を有する第２部分８ｂとを有するフローティングゲート８を備える不揮発性半導体記憶装置を構成する。また、その半導体基板４の表面に平行な平面を含むように、第１拡散層５と第２拡散層６とを形成する。半導体基板４の表層のチャネル領域上には、フローティングゲート８に並設されるコントロールゲート７を構成する。さらに、第１拡散層５に接続され、第１絶縁膜１３を介して第１部分８ａの第２側面及び第２部分８ｂの第１側面に形成された導電体膜を備える不揮発性半導体記憶装置を構成する。 （もっと読む）