【課題】基板にトレンチを形成することなく、メモリセルサイズの小さい不揮発性半導体記憶装置を提供する。
【解決手段】ゲート絶縁膜１２を介して半導体基板４上に形成され、ゲート絶縁膜１２と接する第１部分８ａと、その第１部分８ａの上面の一部から上方に延伸する形状を有する第２部分８ｂとを有するフローティングゲート８を備える不揮発性半導体記憶装置を構成する。また、その半導体基板４の表面に平行な平面を含むように、第１拡散層５と第２拡散層６とを形成する。半導体基板４の表層のチャネル領域上には、フローティングゲート８に並設されるコントロールゲート７を構成する。さらに、第１拡散層５に接続され、第１絶縁膜１３を介して第１部分８ａの第２側面及び第２部分８ｂの第１側面に形成された導電体膜を備える不揮発性半導体記憶装置を構成する。 （もっと読む）

【課題】金属シリサイド層に表面粗さが存在しても、後続のコンタクトプラグの形成のための層間絶縁膜の平坦化工程の際、ゲートの上部に形成されたSAC窒化膜の損失を防止し、トランジスタのハンプ特性を改善すること。
【解決手段】 トンネル絶縁膜、第1の導電膜、誘電体膜、第2の導電膜、金属シリサイド層及びハードマスク膜が順に形成された半導体基板が提供される段階;前記ハードマスク膜、前記金属シリサイド層、前記第2の導電膜及び前記誘電体膜をパターニングする段階;前記ハードマスク膜に発生された表面粗さが緩和されるように前記ハードマスク膜を平坦化しながら前記第1の導電膜をパターニングする段階;平坦化された前記ハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階;及び前記層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含むフラッシュメモリ素子の製造方法。 （もっと読む）

【課題】コンタクトホールが開口しやすくかつコンタクト抵抗を低く維持する強誘電体メモリを提供する。
【解決手段】半導体記憶装置は、複数のトランジスタＴｒと、下部電極ＢＥと上部電極ＴＥとの間に設けられた強誘電体膜ＦＥを含む複数の強誘電体キャパシタＦＣと、強誘電体キャパシタの第１の側面Ｆ１を被覆し、水素の通過を阻止するバリア絶縁膜BDとを備え、下部電極に接続された隣接する強誘電体キャパシタが１つのキャパシタユニットＣＵを形成し、上部電極に接続された複数のキャパシタユニットが１本のキャパシタチェーンＣＣを形成し、隣接するキャパシタチェーンにおいてキャパシタユニットは半ピッチずれて配置されており、キャパシタユニット内において隣接する強誘電体キャパシタ間の距離をＤ１、キャパシタチェーン間の距離をＤ２、キャパシタチェーン内におけるキャパシタユニット間の距離をＤ３とすると、Ｄ３は、Ｄ１およびＤ２よりも大きい。 （もっと読む）

いくつかの実施形態は、誘電体材料によって互いにスペーシングされる、垂直に積層される電荷捕獲領域を有するメモリセルを含む。誘電体材料は、高ｋ材料を含み得る。電荷捕獲領域のうちの１つ以上は、金属材料を含み得る。かかる金属材料は、ナノドット等の複数の個別の絶縁されたアイランドとして存在し得る。いくつかの実施形態は、メモリセルの形成方法を含み、トンネル誘電体上に２つの電荷捕獲領域が形成され、当該領域は互いに対して垂直に配置され、トンネル誘電体に最も近い領域は、もう１つの当該領域よりも深いトラップを有する。いくつかの実施形態は、メモリセルを含む電子システムを含む。いくつかの実施形態は、垂直に積層される電荷捕獲領域を有するメモリセルのプログラミング方法を含む。
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【課題】消去ゲートと拡散層に接続されるプラグとの間のシリサイド・ショートの発生確率を低減させる。
【解決手段】不揮発性半導体記憶装置は、半導体基板上に形成されたフローティングゲートと、フローティングゲート上に形成された消去ゲートと、半導体基板表層のチャネル領域上にフローティングゲートと並設され、フローティングゲート及び消去ゲートの一方の側面に形成されたコントロールゲートと、フローティングゲート及び消去ゲートの他方の側面に対応する位置の半導体基板内に形成された第１拡散層と、第１拡散層に接続され、フローティングゲート及び消去ゲートの側方に位置するように第１拡散層上に形成されたプラグと、消去ゲートの上面に形成された第１シリサイド膜と、プラグの上面に形成された第２シリサイド膜と、を備え、プラグの上面の高さは、消去ゲートの上面の高さと同じ若しくはそれよりも下方に位置することを特徴とする。 （もっと読む）

【課題】同一チップ内に不揮発性メモリを備える半導体装置において、集積度を向上させる。
【解決手段】共通の浮遊電極ＦＧを備える書き込み／消去用素子ＷＤと、読み出し用トランジスタＱＲと、ＭＩＳキャパシタＣとを有する不揮発性メモリセルＮＶＭにおいて、上記書き込み／消去用素子ＷＤと読み出し用トランジスタＱＲとは、半導体基板１の主面Ｓ１上に配置された同一のｐ型の動作素子形成用ｐウェルＰＷ１内において、電気的に接続されるようにして形成され、上記ＭＩＳキャパシタＣは、動作素子形成用ｐウェルＰＷ１と分離され、かつ、動作素子形成用ｐウェルＰＷ１に沿うようにして配置されたｐ型のキャパシタ形成用ｐウェルＰＷ２内に形成されていることを特徴とする。 （もっと読む）

【課題】微細化が可能な消去ゲートを備える不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１上に形成されたフローティングゲート３と、フローティングゲート３上に形成された消去ゲート１０と、半導体基板１表層のチャネル領域上にフローティングゲート３と並設され、フローティングゲート３及び消去ゲート１０の一方の側面に形成されたコントロールゲート２２と、フローティングゲート３及び消去ゲート１０の他方の側面に対応する位置の半導体基板１内に形成された第１拡散層１５と、第１拡散層１５に接続され、フローティングゲート３及び消去ゲート１０の側方に位置するように第１拡散層１５上に形成されたプラグ１７と、コントロールゲート２２に隣接する位置の半導体基板１内に形成された第２拡散層２３と、を備える。 （もっと読む）

【課題】自己整列フローティングゲート工程を利用した半導体素子の製造方法を提供する。
【解決手段】半導体素子の製造方法は、窒化膜パターンをマスクとして半導体基板をエッチングしてトレンチを形成する段階と、半導体基板全面に絶縁膜を形成する段階と、窒化膜パターンが現れるように、絶縁膜を研磨して素子隔離パターンを形成する段階と、窒化膜パターンを除去して、半導体基板全面に第１ポリシリコン層を形成する段階と、素子隔離パターンが現れるように、第１ポリシリコン層をエッチングして、素子隔離パターンらの間にフローティングゲート電極を形成する段階と、フローティングゲート電極を覆う絶縁膜を形成して、絶縁膜上に第２ポリシリコン層を形成する段階と、及び、第２ポリシリコン層及び絶縁膜をパターニングして、コントロールゲート電極及び絶縁膜パターンを形成する段階を含めることを特徴とする。 （もっと読む）

【課題】活性領域上に、ビットラインパターンの一側部から互いに異なる距離にそれぞれ離隔するストレージノードを有する半導体装置及びその形成方法を提供する。
【解決手段】半導体基板３に活性領域９を画定する不活性領域６が配置される。活性領域９及び不活性領域上６にゲートパターン３４及びビットラインパターン６９が順に形成される。ゲートパターン３４及びビットラインパターン６９は互いに直角に交差する。ビットラインパターン６９は不活性領域６上に位置して所定領域を介して活性領域９と電気的に接続する。ビットラインパターン６９上に、活性領域９と部分的に重畳して活性領域９と電気的に接続するストレージノード１０３が形成される。 （もっと読む）

【課題】ＯＮＯ膜に蓄積された電荷のビットライン上への拡散を抑制するまたはビットラインとプラグ金属との接触抵抗を低減すること。
【解決手段】本発明は、半導体基板１０内に設けられたビットライン３０と、ビットライン間の半導体基板上に設けられた第１ＯＮＯ膜２０と、ビットライン上に設けられた第２ＯＮＯ膜２２と、を具備し、第１ＯＮＯ膜中の第１窒化シリコン膜１５の膜厚は第２ＯＮＯ膜中の第２窒化シリコン膜１６の膜厚より厚い半導体装置およびその製造方法である。 （もっと読む）

【課題】 ＳＴＩ起因の応力が印加されることによる結晶欠陥発生を抑制することができ、微細化及び信頼性の向上をはかる。
【解決手段】 基板１０１上に、不揮発性メモリセル部，周辺回路領域の低電圧動作回路部，及び周辺回路領域の高電圧動作回路部を有し、各部の素子間がＳＴＩで分離された不揮発性半導体記憶装置であって、高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面は基板表面より上方に位置し、低電圧動作回路部のＳＴＩ埋め込み絶縁膜の少なくとも一部の上面は基板表面より下まで後退した形状になっている。 （もっと読む）

【課題】金属酸化膜とその上下を挟む絶縁膜との相互拡散を抑制することにより、電荷蓄積膜に金属酸化膜を用いた不揮発性メモリセルの電荷保持特性を向上させることのできる技術を提供する。
【解決手段】メモリセルＭＣ１に備わる電荷保持用絶縁膜４を、半導体基板１のチャネル領域側から、ボトム絶縁膜４ａ、金属酸化膜からなる電荷蓄積膜４ｃ、およびトップ絶縁膜４ｅが順次形成された積層膜によって構成し、さらに、ボトム絶縁膜４ａに対してプラズマ窒化処理を行うことにより、ボトム絶縁膜４ａ中の上面側に、ピーク値を有して窒素濃度が１原子％以上の窒化領域４ｂを形成し、その窒化領域４ｂの厚さを０．５ｎｍ以上、１．５ｎｍ以下、窒素濃度のピーク値を５原子％以上、４０原子％以下、窒素濃度のピーク値の位置をボトム絶縁膜４ａの上面から２ｎｍ以内とすることにより、ボトム絶縁膜４ａと電荷蓄積層４ｃとの相互反応を抑制する。 （もっと読む）

【課題】ナンドフラッシュメモリ等のソース/ドレインコンタクトプラグを形成する半導体素子のコンタクトプラグ製造方法を提供する。
【解決手段】選択ラインＳＳＬとワードラインＷＬ０，ＷＬ１間の露出された半導体基板１０２に接合領域１１４ａ、１１４ｂを形成する段階と、選択ラインＳＳＬとワードラインＷＬ０，ＷＬ１上に第１の保護膜１２０を形成する段階と、第１の保護膜１２０上に絶縁層１２２を形成する段階と、選択ラインＳＳＬ間の第１の保護膜１２０が露出されるように選択ラインＳＳＬ間の絶縁層１２２にコンタクトホールＡを形成する段階と、コンタクトホール側壁に露出された第１の保護膜上に第２の保護膜１２４を形成する段階と、コンタクトホールＡ底面の第１の保護膜１２０を除去する段階、及びコンタクトホールＡに導電物質を形成して接合領域１１４ａ、１１４ｂと連結されるコンタクトプラグを形成する段階とを含む。 （もっと読む）

【課題】メモリセルの電気特性が良好で、高集積化に適した不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】まずメモリゲート電極ＭＧの一方の側壁側に犠牲層ＩＬのパターンが位置する配置状態が形成される。その配置状態から、メモリゲート電極ＭＧの他方の側壁による段差部を覆うようにコントロールゲート用導電層ＣＧが形成される。コントロールゲート用導電層ＣＧに異方性エッチングを施してメモリゲート電極ＭＧの他方の側壁に沿ってコントロールゲート用導電層ＣＧを残存させることにより、コントロールゲート用導電層ＣＧからコントロールゲート電極ＣＧが形成される。 （もっと読む）

【課題】ＤＲＡＭセルのキャパシタ下部電極の形成方法、及び該方法により形成されたキャパシタの提供。
【解決手段】コンテナの絶縁層の上に炭化水素ブロック及びシリコン含有ブロックを含む高分子材料を堆積してテクスチャライジング層３８”を形成し、紫外線照射及びオゾンへの暴露によりレリーフ又はポーラス・ナノ構造へ高分子フィルムを変換して、テクスチャライジングされたポーラス又はレリーフのシリコンオキシカーバイドフィルムを得る。次いで、前記テクスチャライジング層の上に導電材料４０”を堆積させ、下部電極が上部粗面を有する。別の態様において、第一及び第二の導電金属層を堆積させ、該金属層をアニーリングして周期的ネットワークとして構造化された表面転位を形成し、前記テクスチャライジング下層を形成し、導電金属を気相堆積させて前記テクスチャライジング層の表面転位の上に凝集して、アイランドクラスタ形態のナノ構造を形成する。 （もっと読む）

【課題】選択ゲートトランジスタのゲート電極間のビット線コンタクトのコンタクトホール形成を確実にできるようにする。
【解決手段】シリコン基板１にメモリセルトランジスタおよび選択ゲートトランジスタのゲート電極ＭＧ、ＳＧが形成されたもので、金属シリサイド膜８を形成した後、上面にシリコン窒化膜１４を形成する。シリコン窒化膜１４は、ゲート電極ＭＧ、ＳＧの上面の膜厚に比して、ゲート電極ＳＧ−ＳＧ間の対向する側壁に厚い膜厚のスペーサ状の部分１４ｓを有する形状に形成する。ビット線コンタクトのコンタクトホール１６は、パターン幅Ａに対して、シリコン窒化膜１４の凹部１４ｅで自己整合的に幅Ｂに狭められホール下部１６ｂが形成され、確実にコンタクトプラグ１７を形成できる。 （もっと読む）

【課題】誘電率が高く、且つ、リーク電流の小さい誘電体膜を有し、ハーフピッチの縮小化を図った場合でも、大きな容量が得られるキャパシタ、キャパシタの製造方法、キャパシタの製造装置及び半導体記憶装置を提供する。
【解決手段】本発明のキャパシタ１０は、下部電極１と、上部電極３と、下部電極１と上部電極３との間に設けられた誘電体膜２とを有し、誘電体膜２の少なくとも一部がＡＬＤ法よって形成された酸化アルミニウム膜４と、ＡＬＤ法によって形成された酸化チタン膜５とが積層されてなる。誘電体膜においてＡｌの組成比ｘ及びＴｉの組成比ｙが、７≦［ｘ/（ｘ＋ｙ）］×１００≦３５なる関係を満たすものが好ましい。 （もっと読む）

【課題】電荷蓄積層を具備しかつ高い電流効率を有する半導体不揮発性メモリセルと、その半導体不揮発性メモリセルと周辺素子との集積化を容易にした、歩留り及び信頼性の高い半導体不揮発性メモリを提供する。
【解決手段】ストライプ状に設けたリッジ形状の活性化領域12を有するSi又はSOI基板10と、活性化領域の両側を埋め込んで活性化領域の上端側をリッジ部12aとして突出させて設けた素子分離領域14と、リッジ部の長手方向に対して直交しその上面12aaを跨ぎその両側面12ab及び素子分離領域の上面14aの少なくとも一部を覆うゲート絶縁膜16を介して形成したゲート電極18と、リッジ部の表層領域であってかつゲート電極と対向する位置に形成したチャネル形成領域と、チャネル形成領域のリッジ部の長手方向の両側に形成したエクステンション領域と、エクステンション領域上及びゲート電極のリッジ部の長手方向に対向する側面に順次形成した電荷蓄積層26及びサイドウォール28とを備えている。 （もっと読む）

【課題】積層されたＮＡＮＤ型抵抗性メモリセルストリングを含む不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１，ＳＴＲ２は、ビットラインＢＬ及びビットラインＢＬに直列接続された複数個の抵抗性メモリセルＣＬ１，ＣＬ２，ＣＬ３を含み、複数個の抵抗性メモリセルＣＬ１，ＣＬ２，ＣＬ３のそれぞれは、第１ノードＮ１、第２ノードＮ２及び第３ノードＮ３、第１ノードＮ１と第２ノードＮ２との間に接続されたヒータＨ１、Ｈ２、Ｈ３、第２ノードＮ２と第３ノードＮ３との間に接続された可変抵抗体Ｒ１、Ｒ２、Ｒ３、第１ノードＮ１に接続された第１端子及び第３ノードＮ３に接続された第２端子を有するスイッチング素子ＳＷ１、ＳＷ２、ＳＷ３とを含む。 （もっと読む）

【課題】リードディスターブ特性を向上させて、高集積化された半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、少なくとも一つの制御端子を有し、電気的に消去可能で、離散的なｎ値（ｎは２以上の整数）のデータを記憶する情報蓄積部を有し、少なくとも二つの電流端子間に配置されたメモリエレメントＭ０〜Ｍ１５を複数個備え、ｎ値のデータを閾値の低い順に定められた離散的な第１乃至第ｎのすべての閾値電圧が、データ読み出し時に電流端子に印加される電圧のうち低い方の電圧に比べて高く、このメモリエレメントと電流端子を共有して配置され、電流端子間の導通状態と遮断状態とが切り替わる制御端子の電圧を閾値とすると、ｎ値のデータを閾値の低い順に定められた離散的な第１乃至第ｎのすべての閾値電圧よりも低い閾値電圧を有する選択エレメントＳ１を備える。 （もっと読む）