不揮発性半導体記憶装置及びその製造方法
【課題】 ＳＴＩ起因の応力が印加されることによる結晶欠陥発生を抑制することができ、微細化及び信頼性の向上をはかる。
【解決手段】 基板１０１上に、不揮発性メモリセル部，周辺回路領域の低電圧動作回路部，及び周辺回路領域の高電圧動作回路部を有し、各部の素子間がＳＴＩで分離された不揮発性半導体記憶装置であって、高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面は基板表面より上方に位置し、低電圧動作回路部のＳＴＩ埋め込み絶縁膜の少なくとも一部の上面は基板表面より下まで後退した形状になっている。
【解決手段】 基板１０１上に、不揮発性メモリセル部，周辺回路領域の低電圧動作回路部，及び周辺回路領域の高電圧動作回路部を有し、各部の素子間がＳＴＩで分離された不揮発性半導体記憶装置であって、高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面は基板表面より上方に位置し、低電圧動作回路部のＳＴＩ埋め込み絶縁膜の少なくとも一部の上面は基板表面より下まで後退した形状になっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シャロー・トレンチ・アイソレーション（Shallow Trench Isolation：ＳＴＩ）を有する不揮発性半導体記憶装置に係わり、特にＳＴＩ埋め込み材料として流動性を有する絶縁膜を用いた不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリは益々の微細化・高集積化が進められている。このような急激な素子の微細化のために、セルトランジスタの微細化と共に素子面積の過半を占める素子分離領域の微細化も重要となっている。
【０００３】
素子分離領域の形成方法としては、異方性エッチングで形成された溝に絶縁膜を埋め込んで形成するために微細化に適するＳＴＩ技術が採用されている。現在のＳＴＩ技術では、高密度プラズマ（High Density Plasma：ＨＤＰ）ＣＶＤで形成されたシリコン酸化膜による埋め込みが行われているが、微細化が進められるに伴いＨＤＰ−ＣＶＤによるシリコン酸化膜の埋め込みが難しくなる。何故ならば、ＨＤＰ−ＣＶＤは元来異方性の高い成膜方法ではあるが、ＳＴＩの幅が３０ｎｍを切ると、オーバーハング成膜による開口部閉塞が急速に起こるためである。
【０００４】
そこで最近、ＳＴＩ埋め込み材料としてスピンオングラス（ＳＯＧ）膜（例えば、特許文献１，２参照）、ＴＥＯＳ／Ｏ3 膜、或いは凝縮ＣＶＤ膜等の埋め込み時若しくは熱処理時に流動性を有する絶縁膜の利用が検討されている。しかし、これらの流動性を有する絶縁膜は、一般的に膜密度が低く大きな膜収縮を示すため、素子領域に高い引っ張り応力を発現する傾向にある。このため、素子領域に印加される応力によって素子領域の形状変形や結晶欠陥発生を引き起こすという問題があった。
【特許文献１】特開２００１−３１９９２７号公報
【特許文献２】特許第３１７８４１２号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＳＴＩ起因の応力が印加されることによる結晶欠陥発生を抑制することができ、微細化及び信頼性の向上をはかり得る不揮発性半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、基板上に、不揮発性メモリセル部，周辺回路領域の低電圧動作回路部，及び周辺回路領域の高電圧動作回路部を有し、各部の素子間がシャロー・トレンチ・アイソレーション（ＳＴＩ）で分離された不揮発性半導体記憶装置であって、前記高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面は基板表面より上方に位置し、前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜の少なくとも一部の上面は基板表面より下まで後退した形状になっていることを特徴とする。
【０００７】
また、本発明の別の一態様は、基板上に、不揮発性メモリセル部，周辺回路領域の低電圧動作回路部，及び周辺回路領域の高電圧動作回路部を有し、各部の素子間がシャロー・トレンチ・アイソレーション（ＳＴＩ）で分離された不揮発性半導体記憶装置の製造方法であって、前記基板の表面部に、前記各素子間を分離するＳＴＩとなる素子分離溝を形成する工程と、前記素子分離溝を絶縁膜で埋め込み、平坦化する工程と、前記メモリセル部のＳＴＩ埋め込み絶縁膜及び前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜を同時にエッチバックすることにより、該メモリセル部及び低電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面を前記高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面よりも低くする工程と、前記低電圧動作回路部のトランジスタのゲート電極加工時のオーバーエッチングにより、前記低電圧動作回路部のトランジスタのソース／ドレイン領域近傍のＳＴＩ埋め込み絶縁膜を基板表面より下までエッチバックする工程と、を含むことを特徴とする。
【０００８】
また、本発明の更に別の一態様は、基板上に、不揮発性メモリセル部，周辺回路領域の低電圧動作回路部，及び周辺回路領域の高電圧動作回路部を有し、各部の素子間がシャロー・トレンチ・アイソレーション（ＳＴＩ）で分離された不揮発性半導体記憶装置の製造方法であって、前記基板の表面部に、前記各素子間を分離するＳＴＩとなる素子分離溝を形成する工程と、前記素子分離溝を絶縁膜で埋め込み、平坦化する工程と、前記メモリセル部のＳＴＩ埋め込み絶縁膜及び前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜を同時にエッチバックすることにより、該メモリセル部及び低電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面を前記高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面よりも低くする工程と、前記低電圧動作回路部のトランジスタのゲート電極を形成する工程と、イオン注入用マスクを形成した後に、前記低電圧動作回路部のトランジスタのソース／ドレインへのイオン注入を行う工程と、前記イオン注入用マスクを用いて、前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜を基板表面より下までエッチバックする工程と、を含むことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、低電圧動作回路部のＳＴＩ埋め込み絶縁膜の少なくとも一部の上面を基板表面より下まで後退した形状とすることにより、ＳＴＩ起因の応力が印加されることによる結晶欠陥発生を抑制することができ、微細化及び信頼性の向上をはかることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１１】
（第１の実施形態）
図１〜図４は、本発明の第１の実施形態に係わるフラッシュメモリの製造工程を示す断面図である。なお、分図（ａ）〜（ｇ）の左側（a1）〜（g1）はビット線方向の断面図、右側（a2）〜（g2）はワード線方向の断面図である。
【００１２】
本実施形態は、フローティングゲート型のフラッシュメモリの例であり、半導体基板上に予めゲート絶縁膜及びフローティングゲートとなるゲート電極膜を形成しておいてからＳＴＩを形成し、ＳＴＩにはＳＯＧ膜の一種であるポリシラザンを埋め込む場合の例である。
【００１３】
まず、図１（ａ）に示すように、シリコン等の半導体基板１０１にイオン注入によりウエル及びチャネル領域１０２を形成する。以下では、説明を簡略化するためにｎチャネルのみについて詳述するが、製造方法自体はｐチャネルにおいても同様である。続いて、周辺回路領域の高電圧動作回路部を、公知のリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）技術により約２５ｎｍリセスする。さらに、基板全面に高電圧動作回路部のゲート絶縁膜となるシリコン熱酸化膜を３０ｎｍ形成する。次いで、公知のリソグラフィ技術及びウエットエッチング（ＲＩＥ）技術により周辺回路領域の高電圧動作回路部以外のシリコン熱酸化膜を除去する。
【００１４】
次いで、シリコン熱酸窒化膜を８ｎｍの厚さに形成する。これにより、セル部のトンネル絶縁膜及び周辺回路領域の低電圧動作回路部にシリコン熱酸窒化膜からなるゲート絶縁膜１０３が形成され、周辺回路領域の高電圧動作回路部には厚さ３８ｎｍのゲート絶縁膜１０４が形成されることになる。ここで、低電圧動作回路部のゲート絶縁膜１０３と高電圧動作回路部のゲート絶縁膜１０４の上面はほぼ同じ高さとなる。続いて、フローティングゲート及び周辺回路領域のゲート電極の一部となる第１のＰドープ多結晶シリコン膜１０５を７０ｎｍの厚さに、ＣＭＰの研磨ストッパーとなるシリコン窒化膜１０６を５０ｎｍの厚さに形成する。
【００１５】
次に、図１（ｂ）に示すように、通常のリソグラフィ技術と通常の反応性イオンエッチング技術を用いて、シリコン窒化膜１０６，Ｐドープ多結晶シリコン膜１０５，シリコン熱酸窒化膜１０３，ゲート絶縁膜１０４，半導体基板１０１を順次加工して、半導体基板１０１にエッチング深さ２２０ｎｍの素子分離溝を形成する。次いで、基板全面にＯ3／ＴＥＯＳ膜１０７を２０ｎｍの厚さに形成し、更にＳＯＧ膜としてポリシラザン膜１０８を形成する。ポリシラザン膜１０８の形成は、以下のように行う。
【００１６】
平均分子量が３０００〜６０００の過水素化シラザン（パーハイドロシラザン）重合体［（ＳｉＨ2ＮＨ）ｎ］をキシレン、ジブチルエーテル等に分散して過水素化シラザン重合体溶液を生成し、その過水素化シラザン重合体溶液をスピンコーティング法により、半導体基板１０１の表面に塗布する。液体の塗布であるために、狭い素子分離溝の内部にもボイド（未充填）やシーム（継ぎ目状の未充填）を生じることなく、過水素化シラザン重合体が埋め込まれる。スピンコーティング法の条件は、例えば半導体基板１０１の回転速度１２００ｒｐｍ、回転時間３０秒、過水素化シラザン重合体溶液の滴下量２ｃｃで、狙い塗布膜厚はベーク直後で４５０ｎｍである。
【００１７】
次いで、塗膜を形成した半導体基板１０１をホットプレート上で１５０℃に加熱し、不活性ガス雰囲気中で３分間ベークすることにより、過水素化シラザン重合体溶液中の溶媒を揮発させる。この状態では塗膜中には、溶媒起因の炭素或いは炭化水素が不純物として数パーセントから十数パーセント程度残存している。さらに、この状態では過水素化ポリシラザン膜は残留溶媒を含んだ密度の低いシリコン窒化膜に近い状態にある。
【００１８】
上記の過水素化ポリシラザン膜に対して２５０℃、４００Ｔｏｒｒ、３０ｍｉｎの減圧水蒸気酸化を行い、更に水蒸気を流した状態で５３０℃まで昇温し、２０ｍｉｎの減圧水蒸気酸化を行うことで、膜中に残存したＣ、Ｎを除去する。さらに、８００℃から１０００℃の不活性ガス雰囲気中でアニールを行うことにより、ポリシラザン膜１０８を緻密化する。
【００１９】
次いで、ＣＭＰ技術により、ポリシラザン膜１０８、Ｏ3／ＴＥＯＳ膜１０７を平坦化して素子分離溝内にのみ残存せしめる。その後、反応性イオンエッチングにより、基板全面でＳＴＩを約５０ｎｍリセスする。以上で周辺回路領域の高電圧動作回路部のＳＴＩが形成された。
【００２０】
次に、図２（ｃ）に示すように、通常のリソグラフィ技術で高電圧動作回路部をマスクした状態で反応性イオンエッチング技術により、セル部及び周辺回路領域の低電圧動作回路部のＳＴＩを４０ｎｍリセスする。本実施形態では、リセスは反応性イオンエッチング技術で行ったが、ウエットエッチング技術で行うことも可能である。さらに、熱燐酸によりシリコン窒化膜１０６を除去する。以上でセル部及び周辺回路領域の低電圧動作回路部のＳＴＩが形成された。
【００２１】
次に、図２（ｄ）に示すように、電極間絶縁膜（ＩＰＤ）となるＯＮＯ膜１０９を形成する。さらに、コントロールゲート電極となる第２のＰドープ多結晶シリコン膜１１０を４０ｎｍの厚さに形成する。次いで、公知のリソグラフィ技術及びＲＩＥ技術によって、周辺回路部のＰドープ多結晶シリコン膜１１０及びＯＮＯ膜１０９に開口を形成する。その後、基板全面に第３のＰドープ多結晶シリコン膜１１１を形成し、更にシリコン窒化膜１１２を形成する。
【００２２】
次に、図３（ｅ）に示すように、公知のリソグラフィ技術及びＲＩＥ技術によって、シリコン窒化膜１１２、Ｐドープ多結晶シリコン膜１１１，１１０、ＯＮＯ膜１０９、Ｐドープ多結晶シリコン膜１０５を順次加工して、コントロールゲート電極及びフローティングゲート電極及び周辺回路領域のゲート電極を形成する。このとき、ゲート電極加工の際にオーバーエッチングを行うことにより、低電圧動作回路部のＳＴＩの上面は半導体基板１０１の表面よりも下がることになる。
【００２３】
次に、図３（ｆ）に示すように、公知のリソグラフィ技術及びイオン注入技術を用いてトランジスタのＬＤＤ領域（図示せず）を形成する。さらに、コントロールゲート電極及びフローティングゲート電極及び周辺回路部のゲート電極の側面にＬＰＣＶＤでシリコン酸化膜１１３を形成し、エッチバックすることによりスペーサ絶縁膜を形成する。その後、公知のリソグラフィ技術及びイオン注入技術を用いて、トランジスタのソース／ドレイン領域１１４に不純物を注入する。このとき、高濃度のイオン注入（ｎチャネルではＡｓ、ｐチャネルではＢＦ2 など）が行われる低電圧動作回路部では、ソース／ドレイン領域は完全に非晶質化する。
【００２４】
本実施形態では、前述のゲート電極加工の際のオーバーエッチング条件を振って、ＳＴＩが非晶質化したソース／ドレイン領域より下までリセスされている場合と、ＳＴＩが半導体基板表面よりはリセスされているが、非晶質化したソース／ドレイン領域１１４とは部分的に接している場合の２通りを作製した。次いで、回復アニールを行い、前述の非晶質化したソース／ドレイン領域１１４を再結晶化させ、拡散層を形成した。
【００２５】
次に、図４（ｇ）に示すように、基板全面にシリコン窒化膜１１５を形成し、更にＰＭＤ膜としてＯ3／ＴＥＯＳ膜１１６を全面に形成してシリコン窒化膜１１５，１１２をＣＭＰストッパーとして平坦化した後に、シリコン窒化膜１１５，１１２を剥離した。次いで、ゲート電極のシリサイデーションを行い、ニッケルシリサイド電極１１７を形成し、保護膜としてシリコン窒化膜１１８を形成した。
【００２６】
以降の工程では、層間絶縁膜（ＩＬＤ）１１９，１２０，１２１，１２２を形成し、配線１２３，１２４，１２５、コンタクトプラグ１２６，１２７，１２８を形成する多層配線工程を行うことになるが、その詳細は省略し、デバイスの最終構造のみを示す。
【００２７】
本実施形態の効果を示すために、以下に接合リーク電流の差異を（表１）に示す。ＳＴＩのエッチバックは従来通りセル部のみ行った場合（Ａ）と、上に記述したようにＳＴＩが非晶質化したソース／ドレイン領域より下までリセスされている場合（Ｃ）と、ＳＴＩが半導体基板表面よりはリセスされているが、非晶質化したソース／ドレイン領域とは部分的に接している場合（Ｂ）とを比較した。
【表１】
【００２８】
（表１）より分かるように、（Ａ）に比べて（Ｂ）（Ｃ）では接合リーク電流が低減しており、（Ｃ）が（Ｂ）よりも更に優れている。また、（表１）に示したように、結晶欠陥個数を Wright etching（酸化剤（ＣｒＯ3 、Ｋ2Ｃｒ2Ｏ7 、ＨＮＯ3 ）とＨＦの混合物で結晶欠陥がピット状にエッチングされる）後のエッチピット数で比較した結果でも、（Ｃ）で最もエッチピットが少なくなっていることが分かる。
【００２９】
図５に、シミュレーションによって素子領域に印加される最大せん断応力（maximum shear stress）を（Ａ）、（Ｂ）、（Ｃ）の構造について計算した結果を示す。（Ａ）、（Ｂ）、（Ｃ）の順に素子領域にＳＴＩから印加される応力が低下することが分かる。
【００３０】
なお、本実施形態ではＳＴＩの埋め込み絶縁膜１０８としてポリシラザン膜を用いたが、別種のＳＯＧ膜、例えばＨＳＱ［Hydrogen Silises Quioxane：水素シルセスキオサン：（ＨＳｉＯ3/2)n ］膜、或いはＯ3／ＴＥＯＳ膜を用いてＳＴＩ部を埋め込むことも可能である。
【００３１】
このように本実施形態によれば、ＳＴＩの埋め込み後のＳＴＩ高さ調整時に周辺回路領域の低電圧動作回路部のＳＴＩ高さもセル部ＳＴＩと同程度までリセスすることに加え、低電圧動作回路部のトランジスタのソース／ドレイン領域近傍のＳＴＩ埋め込み絶縁膜を基板表面より下まで後退させることにより、低電圧動作回路部のソース／ドレイン領域形成時の結晶欠陥発生を抑制することができる。従って、微細なＳＴＩを流動性を有する絶縁膜で埋め込んでも、周辺回路部トランジスタ特性の悪化を抑制することが可能となり、フラッシュメモリの一層の微細化による性能／集積度向上が可能になる。
【００３２】
ここで、一般にフラッシュメモリの低電圧動作回路部のソース／ドレイン領域は高濃度のイオン注入によって一旦非晶質化するために、活性化アニール時にＳＴＩからの強い引っ張り応力が印加されていると、素子領域端部から結晶欠陥が発生し、それによって接合リークが増大してしまう場合がある。これに対して本実施形態のように、イオン注入により非晶質化する領域の下方までＳＴＩ埋め込み絶縁膜を後退させることにより、低電圧動作回路部における結晶欠陥の発生を未然に防止することができる。
【００３３】
また、ＳＴＩ埋め込み絶縁膜をソース／ドレイン（非晶質化する領域）の下方まで後退させるのは低電圧動作回路部のみであるため、高電圧動作回路部における耐圧は十分に保持することができる。さらに、現状のフラッシュメモリの製造工程を大幅に増加することなくＳＴＩ応力起因の結晶欠陥対策が可能になる利点もある。
【００３４】
また、低電圧動作回路部のトランジスタのソース／ドレイン領域近傍のＳＴＩ埋め込み絶縁膜を基板表面より下まで後退させるために、ゲート電極加工の際にオーバーエッチングを行うようにしているので、埋め込み絶縁膜の後退のために格別にマスクを設ける必要が無い利点もある。
【００３５】
（第２の実施形態）
図６〜図９は、本発明の第２の実施形態に係わるフラッシュメモリの製造工程を示す断面図である。なお、分図（ａ）〜（ｆ）の左側（a1）〜（f1）はビット線方向の断面図、右側（a2）〜（f2）はワード線方向の断面図である。
【００３６】
本実施形態もフローティングゲート型フラッシュメモリであるが、ＳＴＩをＯ3／ＴＥＯＳ膜で埋め込み、ＦＧをＣＭＰで形成する場合の例である。
【００３７】
まず、第１の実施形態と同様にして、図６（ａ）に示すように、半導体基板２０１にウエル及びチャネル領域２０２を形成した後、周辺回路領域の高電圧動作回路部を約２５ｎｍリセスし、基板全面に高電圧動作回路部のゲート絶縁膜となるシリコン熱酸化膜を３０ｎｍ形成する。そして、周辺回路領域の高電圧動作回路部以外のシリコン熱酸化膜を除去する。
【００３８】
次いで、第１の実施形態と同様に、セル部のトンネル絶縁膜及び周辺回路領域の低電圧動作回路部のゲート絶縁膜となるシリコン熱酸窒化膜２０３を８ｎｍ形成することにより、周辺回路領域の高電圧動作回路部では３８ｎｍのゲート絶縁膜２０４が形成されることになる。さらに、フローティングゲート及び周辺回路ゲート電極の一部となる第１のＰドープ多結晶シリコン膜２０５を３０ｎｍの厚さに形成し、ＣＭＰの研磨ストッパーとなるシリコン窒化膜２０６を６０ｎｍの厚さに形成する。続いて、シリコン窒化膜２０６、Ｐドープ多結晶シリコン膜２０５、シリコン熱酸窒化膜２０３、ゲート絶縁膜２０４、半導体基板２０１を順次加工して、半導体基板にエッチング深さ２２０ｎｍの素子分離溝を形成する。
【００３９】
次いで、熱燐酸中でシリコン窒化膜２０６を１０ｎｍプルバックする。即ち、熱燐酸中でシリコン窒化膜２０６を処理することにより、シリコン窒化膜２０６を１０ｎｍ後退させる。続いて、基板全面にＯ3／ＴＥＯＳ膜２０７を６００ｎｍと十分に厚く形成し、９００℃の窒素中で熱処理を行って緻密化する。
【００４０】
次に、図７（ｂ）に示すように、ＣＭＰ技術により、Ｏ3／ＴＥＯＳ膜２０７を平坦化して素子分離溝内にのみ残存せしめる。続いて、熱燐酸によりシリコン窒化膜２０６を除去する。次いで、弗酸系のエッチングでＯ3／ＴＥＯＳ膜２０７を１０ｎｍプルバックすると共にＰドープ多結晶シリコン膜２０５の表面の酸化膜を除去する。その後、第２のＰドープ多結晶シリコン膜２０８を堆積した後、埋め込みＯ3／ＴＥＯＳ膜２０７をストッパーとしてＣＭＰで平坦化することにより、フローティングゲートを形成する。以上で周辺回路領域の高電圧動作回路部のＳＴＩが形成された。
【００４１】
次に、第１の実施形態と同様に、図７（ｃ）に示すように、セル部及び周辺回路領域の低電圧動作回路部のＳＴＩを４０ｎｍリセスする。これにより、セル部及び周辺回路領域の低電圧動作回路部のＳＴＩが形成された。
【００４２】
次に、第１の実施形態と同様に、図８（ｄ）に示すように、電極間絶縁膜（ＩＰＤ）となるＯＮＯ膜２０９を形成し、コントロールゲート電極となる第３のＰドープ多結晶シリコン膜２１０を４０ｎｍ形成し、更に周辺回路部のＰドープ多結晶シリコン膜２１０，ＯＮＯ膜２０９に開口を形成する。次いで、基板全面に第４のＰドープ多結晶シリコン膜２１１を形成し、更にシリコン窒化膜２１２を形成する。
【００４３】
次に、第１の実施形態と同様に、図８（ｅ）に示すように、シリコン窒化膜２１２、Ｐドープ多結晶シリコン膜２１１，２１０、ＯＮＯ膜２０９、Ｐドープ多結晶シリコン膜２０８，２０５を順次加工して、コントロールゲート電極及びフローティングゲート電極及び周辺回路部のゲート電極を形成する。このとき、ゲート電極加工の際にオーバーエッチングを行うことにより、低電圧動作回路部のＳＴＩの上面は半導体基板２０１の表面よりも下がることになる。
【００４４】
次に、第１の実施形態と同様に、図９（ｆ）に示すように、トランジスタのＬＤＤ領域を形成した後、コントロールゲート電極及びフローティングゲート電極及び周辺回路部のゲート電極の側面にスペーサ絶縁膜となるシリコン酸化膜２１３を形成し、更にトランジスタのソース／ドレイン領域２１４に不純物を注入する。このとき、高濃度のイオン注入（ｎチャネルではＡｓ、ｐチャネルではＢＦ2 など）が行われる低電圧動作回路部ではソース／ドレイン領域は完全に非晶質化する。次いで、回復アニールを行い、非晶質化したソース／ドレイン領域２１４を再結晶化させ、拡散層を形成する。
【００４５】
次に、第１の実施形態と同様に、基板全面にシリコン窒化膜２１５を形成し、更にＰＭＤ膜としてＢＰＳＧ膜２１６を全面に形成して平坦化した後にシリコン窒化膜２１５、２１２を剥離し、ゲート電極のシリサイデーションを行い、コバルトシリサイド電極２１７を形成し、保護膜としてシリコン窒化膜２１８を形成した。以降の工程では、層間絶縁膜（ＩＬＤ）２１９，２２０，２２１，２２２を形成し、配線２２３，２２４，２２５、コンタクトプラグ２２６，２２７，２２８を形成する多層配線工程を行う。
【００４６】
なお、本実施形態ではＳＴＩの埋め込み絶縁膜としてＯ3／ＴＥＯＳ膜を用いたが、第１の実施形態と同様にＳＯＧ膜、或いは凝縮ＣＶＤ膜を用いてＳＴＩ部を埋め込むことも可能である。
【００４７】
本実施形態の場合にも、結晶欠陥を第１の実施形態と同様に Wright etching で評価したが、結晶欠陥は全く存在しないことが確認され、接合リーク電流もｎ型チャネル／ｐ型チャネル共に＜０．１ｐＡ／μｍ2 と十分低いことが確認された。従って、第１の実施形態と同様の効果が得られる。
【００４８】
（第３の実施形態）
図１０〜図１２は、本発明の第３の実施形態に係わるフラッシュメモリの製造工程を示す断面図である。なお、図中の（a1）〜（f1）はビット線方向の断面図、（a2）〜（f2）はワード線方向の断面図である。
【００４９】
本実施形態は、チャージ・トラップ・フラッシュメモリ（Charge Trap Flash；ＣＴＦ）に適用した場合の例である。半導体基板上に予めトンネル絶縁膜及び電荷蓄積層となるシリコン窒化膜、アルミナ膜、制御ゲート電極の一部となる多結晶シリコン膜を形成しておいてからＳＴＩを形成する場合であるが、ＣＴＦ構造の場合、セルＳＴＩをリセスする工程が存在しないので、周辺回路領域の低電圧動作回路部のイオン注入後に反応性イオンエッチングでＳＴＩをリセスする場合の例である。
【００５０】
まず、第１の実施形態と同様にして、図１０（ａ）に示すように、半導体基板３０１にウエル及びチャネル領域３０２を形成した後、周辺回路領域の高電圧動作回路部を約２５ｎｍリセスし、更に基板全面に高電圧動作回路部のゲート絶縁膜となるシリコン熱酸化膜を３２ｎｍ形成する。そして、周辺回路領域の高電圧動作回路部以外のシリコン熱酸化膜を除去する。
【００５１】
次いで、周辺回路領域の低電圧動作回路部のゲート絶縁膜となるシリコン熱酸化膜３０３を６ｎｍ形成することにより、周辺回路領域の高電圧動作回路部では３８ｎｍのゲート絶縁膜３０４が形成されることになる。さらに、基板全面に第１のＰドープ多結晶シリコン膜３０５を形成する。続いて、公知のリソグラフィ技術及びエッチング技術によりセル部のＰドープ多結晶シリコン膜３０５及びシリコン熱酸化膜３０３を除去する。次いで、トンネル絶縁膜となるシリコン酸窒化膜３５６を形成し、更に記憶蓄積膜となるシリコン窒化膜３５７、及びアルミナ膜３５８をそれぞれＬＰＣＶＤ、ＡＬＤで形成する。次いで、ゲート電極の一部となる第２のＰドープ多結晶シリコン膜３５９を４０ｎｍの厚さに形成し、ＣＭＰの研磨ストッパーとなるシリコン窒化膜３６０を５０ｎｍの厚さに形成する。
【００５２】
次に、図１０（ｂ）に示すように、通常のリソグラフィ技術と通常の反応性イオンエッチング技術を用いてシリコン窒化膜３６０、Ｐドープ多結晶シリコン膜３５９、アルミナ膜３５８、シリコン窒化膜３５７、シリコン熱酸窒化膜３５６、ゲート絶縁膜３０４、シリコン熱酸化膜３０３、半導体基板３０１を順次加工して、半導体基板にエッチング深さ２４０ｎｍの素子分離溝を形成する。次いで、第１の実施形態と同様に、基板全面にＯ3／ＴＥＯＳ膜３０７を１０ｎｍ形成する。続いて、ポリシラザン膜３０８を５００ｎｍの厚さに形成し、素子分離溝を完全に埋め込む。ポリシラザン膜の形成方法は第１の実施形態と同様である。そして、８００℃から１０００℃の不活性ガス雰囲気中でアニールを行うことにより、ポリシラザン膜３０８を緻密化する。
【００５３】
次いで、ＣＭＰ技術により、Ｏ3／ＴＥＯＳ膜３０７、ポリシラザン膜３０８を平坦化して素子分離溝内にのみ残存せしめる。続いて、シリコン窒化膜３６０を熱燐酸エッチングで除去する。次いで、反応性イオンエッチングにより、基板全面で素子分離溝内のＯ3／ＴＥＯＳ膜３０７、ポリシラザン膜３０８を約５０ｎｍリセスする。以上で周辺回路領域の高電圧動作回路部、セル部及び周辺回路領域の低電圧動作回路部のＳＴＩが形成された。
【００５４】
次に、図１１（ｃ）に示すように、通常のリソグラフィ技術及びＲＩＥ技術によって周辺回路部上の前記Ｐドープ多結晶シリコン膜３５９、アルミナ膜３５８、シリコン窒化膜３５７、シリコン熱酸窒化膜３５６を除去した後に、コントロールゲート電極となる第３のＰドープ多結晶シリコン膜３６３を２００ｎｍ形成し、更にシリコン窒化膜３６４を形成する。
【００５５】
次に、図１１（ｄ）に示すように、公知のリソグラフィ技術及びＲＩＥ技術によって、シリコン窒化膜３６４、Ｐドープ多結晶シリコン膜３６３、Ｐドープ多結晶シリコン膜３５９、アルミナ膜３５８、シリコン窒化膜３５７を順次加工して、コントロールゲート電極及び、周辺回路部のゲート電極を形成する。このときゲート電極加工の際にオーバーエッチングを行うことにより周辺回路領域の低電圧動作回路部のＳＴＩの上面はほぼ半導体基板３０１の表面付近まで下がる。
【００５６】
次に、図１１（ｅ）に示すように、公知のリソグラフィ技術及びイオン注入技術を用いてトランジスタのＬＤＤ領域を形成する。さらに、コントロールゲート電極及び周辺回路部のゲート電極の側面にＬＰＣＶＤでシリコン酸化膜を形成し、エッチバックすることによりスペーサ絶縁膜３６５を形成する。続いて、公知のリソグラフィ技術及びイオン注入技術を用いて、ｎチャネルトランジスタのソース／ドレイン領域３１４に不純物を注入する。図中の３６７がイオン注入のマスクである。このとき、高濃度のイオン注入（ｎチャネルではＡｓ、ｐチャネルではＢＦ2など）が行われる低電圧動作回路部ではソース／ドレイン領域は完全に非晶質化する。
【００５７】
次いで、イオン注入のマスク３６７が残存した状態で反応性イオンエッチングにより、周辺回路領域の低電圧動作回路部のＳＴＩの上面を基板表面よりエッチバックし、非晶質化したソース／ドレイン領域より深くなるまで下げる。なお、本実施形態では反応性イオンエッチングで前記エッチバックを行ったが、ＳＴＩの埋め込み絶縁膜と前記スペーサ絶縁膜３６５との選択比がとれる条件でウエットエッチングによるエッチバックを行うことも可能である。
【００５８】
周辺回路領域の低電圧動作回路部のｐチャネルトランジスタについても同様に、ソース／ドレイン領域への不純物のイオン注入と、イオン注入のマスクを利用したエッチバックにより周辺回路領域の低電圧動作回路部ＳＴＩをソースドレイン領域より深くなるまで下げた。次いで、回復アニールを行い、前述の非晶質化したソース／ドレイン領域３１４を再結晶化させ、拡散層が形成された。
【００５９】
次に、第１の実施形態と同様に、図１２（ｆ）に示すように、基板全面にシリコン窒化膜３１５を形成し、更にＰＭＤ膜としてＢＰＳＧ膜３１６を全面に形成して平坦化した後にシリコン窒化膜３１５を剥離し、ゲート電極のシリサイデーションを行い、ニッケル白金シリサイド電極３１７を形成した。次いで、基板全面にシリコン窒化膜３１８を形成する。以降の工程では、層間絶縁膜（ＩＬＤ）３１９，３２０，３２１，３２２を形成し、配線３２３，３２４，３２５、コンタクトプラグ３２６，３２７，３２８を形成する多層配線工程を行う。
【００６０】
なお、本実施形態ではアルミナ／窒化膜／シリコン酸窒化膜タイプのＭＯＮＯＳの例であるが、アルミナ或いは窒化膜に代えて、ＨｆＡｌＯ，ＨｆＳｉＯ膜等のｈｉｇｈ−ｋ膜を用いる、或いはシリコンナノクリスタル等の記憶層を用いたＭＯＮＯＳへの適用も可能である。
【００６１】
本実施形態の場合にも、結晶欠陥を第１の実施形態と同様に Wright etching で評価したが、結晶欠陥は全く存在しないことが確認され、接合リーク電流もｎ型チャネル／ｐ型チャネル共に＜０．１ｐＡ／μｍ2 と十分低いことが確認された。従って、第１の実施形態と同様の効果が得られる。また、低電圧動作回路部のＳＴＩ埋め込み絶縁膜を基板表面より下まで後退させるために、イオン注入用のマスクを用いることにより、埋め込み絶縁膜の後退のために格別にマスクを設ける必要が無い利点もある。
【００６２】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ＳＴＩに埋め込む絶縁膜として、ＳＯＧ膜の一種であるポリシラザン又はＯ3／ＴＥＯＳ膜を用いたが、必ずしもこれらに限るものではなく、流動性を有する絶縁膜を用いることが可能である。
【００６３】
また、実施形態では、低電圧動作回路部のトランジスタのソース／ドレイン領域近傍のＳＴＩ埋め込み絶縁膜を、トランジスタのソース／ドレイン領域を形成するためのイオン注入による不純物ドーピング領域（非晶質化領域）よりも深い位置まで後退させたが、基板表面より低い位置まで後退させれば良い。これは、前記（表１）からも分かるように、基板表面より低い位置まで後退させればエッチピットが少なくなると云う効果は得られるためである。
【００６４】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００６５】
【図１】第１の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図２】第１の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図３】第１の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図４】第１の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図５】シミュレーションによってアクティブエリアに印加される最大せん断応力を計算した結果を示す図。
【図６】第２の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図７】第２の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図８】第２の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図９】第２の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図１０】第３の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図１１】第３の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図１２】第３の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【符号の説明】
【００６６】
１０１，２０１，３０１…半導体基板
１０２，２０２，３０２…チャネル領域
１０３，２０３，３０３…シリコン熱酸化膜
１０４，２０４，３０４…ゲート酸化膜
１０５，１１０，１１１，２０５，２０８，２１０，２１１，３０５，３５９，３６３…Ｐドープ多結晶シリコン膜
１０６，１１２，１１５，１１８，２０６，２１２，２１５，２１８，３１５，３５７，３６０，３６４…シリコン窒化膜
１０７，１１６，２０７，３０７…Ｏ3／ＴＥＯＳ膜
１０８，３０８…ポリシラザン膜
１０９，２０９…ＯＮＯ膜
１１９，１２０，１２１，１２２，２１９，２２０，２２１，２２２，３１９，３２０，３２１，３２２…層間絶縁膜（ＰＭＤ）
１２３，１２４，１２５，２２３，２２４，２２５，３２３，３２４，３２５…配線
１２６，１２７，１２８，２２６，２２７，２２８，３２６，３２７、３２８…コンタクトプラグ
１１４，２１４，３１４…ソース／ドレイン領域
１１３，２１３，３１５…シリコン酸化膜（スペーサ膜）
１１７…ニッケルシリサイド電極
２１６，３１８…ＢＰＳＧ膜
２１７…コバルトシリサイド電極
３１７…金シリサイド電極
３０６…シリコン酸窒化膜
３５８…アルミナ膜
３６７…イオン注入用マスク
【技術分野】
【０００１】
本発明は、シャロー・トレンチ・アイソレーション（Shallow Trench Isolation：ＳＴＩ）を有する不揮発性半導体記憶装置に係わり、特にＳＴＩ埋め込み材料として流動性を有する絶縁膜を用いた不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリは益々の微細化・高集積化が進められている。このような急激な素子の微細化のために、セルトランジスタの微細化と共に素子面積の過半を占める素子分離領域の微細化も重要となっている。
【０００３】
素子分離領域の形成方法としては、異方性エッチングで形成された溝に絶縁膜を埋め込んで形成するために微細化に適するＳＴＩ技術が採用されている。現在のＳＴＩ技術では、高密度プラズマ（High Density Plasma：ＨＤＰ）ＣＶＤで形成されたシリコン酸化膜による埋め込みが行われているが、微細化が進められるに伴いＨＤＰ−ＣＶＤによるシリコン酸化膜の埋め込みが難しくなる。何故ならば、ＨＤＰ−ＣＶＤは元来異方性の高い成膜方法ではあるが、ＳＴＩの幅が３０ｎｍを切ると、オーバーハング成膜による開口部閉塞が急速に起こるためである。
【０００４】
そこで最近、ＳＴＩ埋め込み材料としてスピンオングラス（ＳＯＧ）膜（例えば、特許文献１，２参照）、ＴＥＯＳ／Ｏ3 膜、或いは凝縮ＣＶＤ膜等の埋め込み時若しくは熱処理時に流動性を有する絶縁膜の利用が検討されている。しかし、これらの流動性を有する絶縁膜は、一般的に膜密度が低く大きな膜収縮を示すため、素子領域に高い引っ張り応力を発現する傾向にある。このため、素子領域に印加される応力によって素子領域の形状変形や結晶欠陥発生を引き起こすという問題があった。
【特許文献１】特開２００１−３１９９２７号公報
【特許文献２】特許第３１７８４１２号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＳＴＩ起因の応力が印加されることによる結晶欠陥発生を抑制することができ、微細化及び信頼性の向上をはかり得る不揮発性半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、基板上に、不揮発性メモリセル部，周辺回路領域の低電圧動作回路部，及び周辺回路領域の高電圧動作回路部を有し、各部の素子間がシャロー・トレンチ・アイソレーション（ＳＴＩ）で分離された不揮発性半導体記憶装置であって、前記高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面は基板表面より上方に位置し、前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜の少なくとも一部の上面は基板表面より下まで後退した形状になっていることを特徴とする。
【０００７】
また、本発明の別の一態様は、基板上に、不揮発性メモリセル部，周辺回路領域の低電圧動作回路部，及び周辺回路領域の高電圧動作回路部を有し、各部の素子間がシャロー・トレンチ・アイソレーション（ＳＴＩ）で分離された不揮発性半導体記憶装置の製造方法であって、前記基板の表面部に、前記各素子間を分離するＳＴＩとなる素子分離溝を形成する工程と、前記素子分離溝を絶縁膜で埋め込み、平坦化する工程と、前記メモリセル部のＳＴＩ埋め込み絶縁膜及び前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜を同時にエッチバックすることにより、該メモリセル部及び低電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面を前記高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面よりも低くする工程と、前記低電圧動作回路部のトランジスタのゲート電極加工時のオーバーエッチングにより、前記低電圧動作回路部のトランジスタのソース／ドレイン領域近傍のＳＴＩ埋め込み絶縁膜を基板表面より下までエッチバックする工程と、を含むことを特徴とする。
【０００８】
また、本発明の更に別の一態様は、基板上に、不揮発性メモリセル部，周辺回路領域の低電圧動作回路部，及び周辺回路領域の高電圧動作回路部を有し、各部の素子間がシャロー・トレンチ・アイソレーション（ＳＴＩ）で分離された不揮発性半導体記憶装置の製造方法であって、前記基板の表面部に、前記各素子間を分離するＳＴＩとなる素子分離溝を形成する工程と、前記素子分離溝を絶縁膜で埋め込み、平坦化する工程と、前記メモリセル部のＳＴＩ埋め込み絶縁膜及び前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜を同時にエッチバックすることにより、該メモリセル部及び低電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面を前記高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面よりも低くする工程と、前記低電圧動作回路部のトランジスタのゲート電極を形成する工程と、イオン注入用マスクを形成した後に、前記低電圧動作回路部のトランジスタのソース／ドレインへのイオン注入を行う工程と、前記イオン注入用マスクを用いて、前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜を基板表面より下までエッチバックする工程と、を含むことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、低電圧動作回路部のＳＴＩ埋め込み絶縁膜の少なくとも一部の上面を基板表面より下まで後退した形状とすることにより、ＳＴＩ起因の応力が印加されることによる結晶欠陥発生を抑制することができ、微細化及び信頼性の向上をはかることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１１】
（第１の実施形態）
図１〜図４は、本発明の第１の実施形態に係わるフラッシュメモリの製造工程を示す断面図である。なお、分図（ａ）〜（ｇ）の左側（a1）〜（g1）はビット線方向の断面図、右側（a2）〜（g2）はワード線方向の断面図である。
【００１２】
本実施形態は、フローティングゲート型のフラッシュメモリの例であり、半導体基板上に予めゲート絶縁膜及びフローティングゲートとなるゲート電極膜を形成しておいてからＳＴＩを形成し、ＳＴＩにはＳＯＧ膜の一種であるポリシラザンを埋め込む場合の例である。
【００１３】
まず、図１（ａ）に示すように、シリコン等の半導体基板１０１にイオン注入によりウエル及びチャネル領域１０２を形成する。以下では、説明を簡略化するためにｎチャネルのみについて詳述するが、製造方法自体はｐチャネルにおいても同様である。続いて、周辺回路領域の高電圧動作回路部を、公知のリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）技術により約２５ｎｍリセスする。さらに、基板全面に高電圧動作回路部のゲート絶縁膜となるシリコン熱酸化膜を３０ｎｍ形成する。次いで、公知のリソグラフィ技術及びウエットエッチング（ＲＩＥ）技術により周辺回路領域の高電圧動作回路部以外のシリコン熱酸化膜を除去する。
【００１４】
次いで、シリコン熱酸窒化膜を８ｎｍの厚さに形成する。これにより、セル部のトンネル絶縁膜及び周辺回路領域の低電圧動作回路部にシリコン熱酸窒化膜からなるゲート絶縁膜１０３が形成され、周辺回路領域の高電圧動作回路部には厚さ３８ｎｍのゲート絶縁膜１０４が形成されることになる。ここで、低電圧動作回路部のゲート絶縁膜１０３と高電圧動作回路部のゲート絶縁膜１０４の上面はほぼ同じ高さとなる。続いて、フローティングゲート及び周辺回路領域のゲート電極の一部となる第１のＰドープ多結晶シリコン膜１０５を７０ｎｍの厚さに、ＣＭＰの研磨ストッパーとなるシリコン窒化膜１０６を５０ｎｍの厚さに形成する。
【００１５】
次に、図１（ｂ）に示すように、通常のリソグラフィ技術と通常の反応性イオンエッチング技術を用いて、シリコン窒化膜１０６，Ｐドープ多結晶シリコン膜１０５，シリコン熱酸窒化膜１０３，ゲート絶縁膜１０４，半導体基板１０１を順次加工して、半導体基板１０１にエッチング深さ２２０ｎｍの素子分離溝を形成する。次いで、基板全面にＯ3／ＴＥＯＳ膜１０７を２０ｎｍの厚さに形成し、更にＳＯＧ膜としてポリシラザン膜１０８を形成する。ポリシラザン膜１０８の形成は、以下のように行う。
【００１６】
平均分子量が３０００〜６０００の過水素化シラザン（パーハイドロシラザン）重合体［（ＳｉＨ2ＮＨ）ｎ］をキシレン、ジブチルエーテル等に分散して過水素化シラザン重合体溶液を生成し、その過水素化シラザン重合体溶液をスピンコーティング法により、半導体基板１０１の表面に塗布する。液体の塗布であるために、狭い素子分離溝の内部にもボイド（未充填）やシーム（継ぎ目状の未充填）を生じることなく、過水素化シラザン重合体が埋め込まれる。スピンコーティング法の条件は、例えば半導体基板１０１の回転速度１２００ｒｐｍ、回転時間３０秒、過水素化シラザン重合体溶液の滴下量２ｃｃで、狙い塗布膜厚はベーク直後で４５０ｎｍである。
【００１７】
次いで、塗膜を形成した半導体基板１０１をホットプレート上で１５０℃に加熱し、不活性ガス雰囲気中で３分間ベークすることにより、過水素化シラザン重合体溶液中の溶媒を揮発させる。この状態では塗膜中には、溶媒起因の炭素或いは炭化水素が不純物として数パーセントから十数パーセント程度残存している。さらに、この状態では過水素化ポリシラザン膜は残留溶媒を含んだ密度の低いシリコン窒化膜に近い状態にある。
【００１８】
上記の過水素化ポリシラザン膜に対して２５０℃、４００Ｔｏｒｒ、３０ｍｉｎの減圧水蒸気酸化を行い、更に水蒸気を流した状態で５３０℃まで昇温し、２０ｍｉｎの減圧水蒸気酸化を行うことで、膜中に残存したＣ、Ｎを除去する。さらに、８００℃から１０００℃の不活性ガス雰囲気中でアニールを行うことにより、ポリシラザン膜１０８を緻密化する。
【００１９】
次いで、ＣＭＰ技術により、ポリシラザン膜１０８、Ｏ3／ＴＥＯＳ膜１０７を平坦化して素子分離溝内にのみ残存せしめる。その後、反応性イオンエッチングにより、基板全面でＳＴＩを約５０ｎｍリセスする。以上で周辺回路領域の高電圧動作回路部のＳＴＩが形成された。
【００２０】
次に、図２（ｃ）に示すように、通常のリソグラフィ技術で高電圧動作回路部をマスクした状態で反応性イオンエッチング技術により、セル部及び周辺回路領域の低電圧動作回路部のＳＴＩを４０ｎｍリセスする。本実施形態では、リセスは反応性イオンエッチング技術で行ったが、ウエットエッチング技術で行うことも可能である。さらに、熱燐酸によりシリコン窒化膜１０６を除去する。以上でセル部及び周辺回路領域の低電圧動作回路部のＳＴＩが形成された。
【００２１】
次に、図２（ｄ）に示すように、電極間絶縁膜（ＩＰＤ）となるＯＮＯ膜１０９を形成する。さらに、コントロールゲート電極となる第２のＰドープ多結晶シリコン膜１１０を４０ｎｍの厚さに形成する。次いで、公知のリソグラフィ技術及びＲＩＥ技術によって、周辺回路部のＰドープ多結晶シリコン膜１１０及びＯＮＯ膜１０９に開口を形成する。その後、基板全面に第３のＰドープ多結晶シリコン膜１１１を形成し、更にシリコン窒化膜１１２を形成する。
【００２２】
次に、図３（ｅ）に示すように、公知のリソグラフィ技術及びＲＩＥ技術によって、シリコン窒化膜１１２、Ｐドープ多結晶シリコン膜１１１，１１０、ＯＮＯ膜１０９、Ｐドープ多結晶シリコン膜１０５を順次加工して、コントロールゲート電極及びフローティングゲート電極及び周辺回路領域のゲート電極を形成する。このとき、ゲート電極加工の際にオーバーエッチングを行うことにより、低電圧動作回路部のＳＴＩの上面は半導体基板１０１の表面よりも下がることになる。
【００２３】
次に、図３（ｆ）に示すように、公知のリソグラフィ技術及びイオン注入技術を用いてトランジスタのＬＤＤ領域（図示せず）を形成する。さらに、コントロールゲート電極及びフローティングゲート電極及び周辺回路部のゲート電極の側面にＬＰＣＶＤでシリコン酸化膜１１３を形成し、エッチバックすることによりスペーサ絶縁膜を形成する。その後、公知のリソグラフィ技術及びイオン注入技術を用いて、トランジスタのソース／ドレイン領域１１４に不純物を注入する。このとき、高濃度のイオン注入（ｎチャネルではＡｓ、ｐチャネルではＢＦ2 など）が行われる低電圧動作回路部では、ソース／ドレイン領域は完全に非晶質化する。
【００２４】
本実施形態では、前述のゲート電極加工の際のオーバーエッチング条件を振って、ＳＴＩが非晶質化したソース／ドレイン領域より下までリセスされている場合と、ＳＴＩが半導体基板表面よりはリセスされているが、非晶質化したソース／ドレイン領域１１４とは部分的に接している場合の２通りを作製した。次いで、回復アニールを行い、前述の非晶質化したソース／ドレイン領域１１４を再結晶化させ、拡散層を形成した。
【００２５】
次に、図４（ｇ）に示すように、基板全面にシリコン窒化膜１１５を形成し、更にＰＭＤ膜としてＯ3／ＴＥＯＳ膜１１６を全面に形成してシリコン窒化膜１１５，１１２をＣＭＰストッパーとして平坦化した後に、シリコン窒化膜１１５，１１２を剥離した。次いで、ゲート電極のシリサイデーションを行い、ニッケルシリサイド電極１１７を形成し、保護膜としてシリコン窒化膜１１８を形成した。
【００２６】
以降の工程では、層間絶縁膜（ＩＬＤ）１１９，１２０，１２１，１２２を形成し、配線１２３，１２４，１２５、コンタクトプラグ１２６，１２７，１２８を形成する多層配線工程を行うことになるが、その詳細は省略し、デバイスの最終構造のみを示す。
【００２７】
本実施形態の効果を示すために、以下に接合リーク電流の差異を（表１）に示す。ＳＴＩのエッチバックは従来通りセル部のみ行った場合（Ａ）と、上に記述したようにＳＴＩが非晶質化したソース／ドレイン領域より下までリセスされている場合（Ｃ）と、ＳＴＩが半導体基板表面よりはリセスされているが、非晶質化したソース／ドレイン領域とは部分的に接している場合（Ｂ）とを比較した。
【表１】
【００２８】
（表１）より分かるように、（Ａ）に比べて（Ｂ）（Ｃ）では接合リーク電流が低減しており、（Ｃ）が（Ｂ）よりも更に優れている。また、（表１）に示したように、結晶欠陥個数を Wright etching（酸化剤（ＣｒＯ3 、Ｋ2Ｃｒ2Ｏ7 、ＨＮＯ3 ）とＨＦの混合物で結晶欠陥がピット状にエッチングされる）後のエッチピット数で比較した結果でも、（Ｃ）で最もエッチピットが少なくなっていることが分かる。
【００２９】
図５に、シミュレーションによって素子領域に印加される最大せん断応力（maximum shear stress）を（Ａ）、（Ｂ）、（Ｃ）の構造について計算した結果を示す。（Ａ）、（Ｂ）、（Ｃ）の順に素子領域にＳＴＩから印加される応力が低下することが分かる。
【００３０】
なお、本実施形態ではＳＴＩの埋め込み絶縁膜１０８としてポリシラザン膜を用いたが、別種のＳＯＧ膜、例えばＨＳＱ［Hydrogen Silises Quioxane：水素シルセスキオサン：（ＨＳｉＯ3/2)n ］膜、或いはＯ3／ＴＥＯＳ膜を用いてＳＴＩ部を埋め込むことも可能である。
【００３１】
このように本実施形態によれば、ＳＴＩの埋め込み後のＳＴＩ高さ調整時に周辺回路領域の低電圧動作回路部のＳＴＩ高さもセル部ＳＴＩと同程度までリセスすることに加え、低電圧動作回路部のトランジスタのソース／ドレイン領域近傍のＳＴＩ埋め込み絶縁膜を基板表面より下まで後退させることにより、低電圧動作回路部のソース／ドレイン領域形成時の結晶欠陥発生を抑制することができる。従って、微細なＳＴＩを流動性を有する絶縁膜で埋め込んでも、周辺回路部トランジスタ特性の悪化を抑制することが可能となり、フラッシュメモリの一層の微細化による性能／集積度向上が可能になる。
【００３２】
ここで、一般にフラッシュメモリの低電圧動作回路部のソース／ドレイン領域は高濃度のイオン注入によって一旦非晶質化するために、活性化アニール時にＳＴＩからの強い引っ張り応力が印加されていると、素子領域端部から結晶欠陥が発生し、それによって接合リークが増大してしまう場合がある。これに対して本実施形態のように、イオン注入により非晶質化する領域の下方までＳＴＩ埋め込み絶縁膜を後退させることにより、低電圧動作回路部における結晶欠陥の発生を未然に防止することができる。
【００３３】
また、ＳＴＩ埋め込み絶縁膜をソース／ドレイン（非晶質化する領域）の下方まで後退させるのは低電圧動作回路部のみであるため、高電圧動作回路部における耐圧は十分に保持することができる。さらに、現状のフラッシュメモリの製造工程を大幅に増加することなくＳＴＩ応力起因の結晶欠陥対策が可能になる利点もある。
【００３４】
また、低電圧動作回路部のトランジスタのソース／ドレイン領域近傍のＳＴＩ埋め込み絶縁膜を基板表面より下まで後退させるために、ゲート電極加工の際にオーバーエッチングを行うようにしているので、埋め込み絶縁膜の後退のために格別にマスクを設ける必要が無い利点もある。
【００３５】
（第２の実施形態）
図６〜図９は、本発明の第２の実施形態に係わるフラッシュメモリの製造工程を示す断面図である。なお、分図（ａ）〜（ｆ）の左側（a1）〜（f1）はビット線方向の断面図、右側（a2）〜（f2）はワード線方向の断面図である。
【００３６】
本実施形態もフローティングゲート型フラッシュメモリであるが、ＳＴＩをＯ3／ＴＥＯＳ膜で埋め込み、ＦＧをＣＭＰで形成する場合の例である。
【００３７】
まず、第１の実施形態と同様にして、図６（ａ）に示すように、半導体基板２０１にウエル及びチャネル領域２０２を形成した後、周辺回路領域の高電圧動作回路部を約２５ｎｍリセスし、基板全面に高電圧動作回路部のゲート絶縁膜となるシリコン熱酸化膜を３０ｎｍ形成する。そして、周辺回路領域の高電圧動作回路部以外のシリコン熱酸化膜を除去する。
【００３８】
次いで、第１の実施形態と同様に、セル部のトンネル絶縁膜及び周辺回路領域の低電圧動作回路部のゲート絶縁膜となるシリコン熱酸窒化膜２０３を８ｎｍ形成することにより、周辺回路領域の高電圧動作回路部では３８ｎｍのゲート絶縁膜２０４が形成されることになる。さらに、フローティングゲート及び周辺回路ゲート電極の一部となる第１のＰドープ多結晶シリコン膜２０５を３０ｎｍの厚さに形成し、ＣＭＰの研磨ストッパーとなるシリコン窒化膜２０６を６０ｎｍの厚さに形成する。続いて、シリコン窒化膜２０６、Ｐドープ多結晶シリコン膜２０５、シリコン熱酸窒化膜２０３、ゲート絶縁膜２０４、半導体基板２０１を順次加工して、半導体基板にエッチング深さ２２０ｎｍの素子分離溝を形成する。
【００３９】
次いで、熱燐酸中でシリコン窒化膜２０６を１０ｎｍプルバックする。即ち、熱燐酸中でシリコン窒化膜２０６を処理することにより、シリコン窒化膜２０６を１０ｎｍ後退させる。続いて、基板全面にＯ3／ＴＥＯＳ膜２０７を６００ｎｍと十分に厚く形成し、９００℃の窒素中で熱処理を行って緻密化する。
【００４０】
次に、図７（ｂ）に示すように、ＣＭＰ技術により、Ｏ3／ＴＥＯＳ膜２０７を平坦化して素子分離溝内にのみ残存せしめる。続いて、熱燐酸によりシリコン窒化膜２０６を除去する。次いで、弗酸系のエッチングでＯ3／ＴＥＯＳ膜２０７を１０ｎｍプルバックすると共にＰドープ多結晶シリコン膜２０５の表面の酸化膜を除去する。その後、第２のＰドープ多結晶シリコン膜２０８を堆積した後、埋め込みＯ3／ＴＥＯＳ膜２０７をストッパーとしてＣＭＰで平坦化することにより、フローティングゲートを形成する。以上で周辺回路領域の高電圧動作回路部のＳＴＩが形成された。
【００４１】
次に、第１の実施形態と同様に、図７（ｃ）に示すように、セル部及び周辺回路領域の低電圧動作回路部のＳＴＩを４０ｎｍリセスする。これにより、セル部及び周辺回路領域の低電圧動作回路部のＳＴＩが形成された。
【００４２】
次に、第１の実施形態と同様に、図８（ｄ）に示すように、電極間絶縁膜（ＩＰＤ）となるＯＮＯ膜２０９を形成し、コントロールゲート電極となる第３のＰドープ多結晶シリコン膜２１０を４０ｎｍ形成し、更に周辺回路部のＰドープ多結晶シリコン膜２１０，ＯＮＯ膜２０９に開口を形成する。次いで、基板全面に第４のＰドープ多結晶シリコン膜２１１を形成し、更にシリコン窒化膜２１２を形成する。
【００４３】
次に、第１の実施形態と同様に、図８（ｅ）に示すように、シリコン窒化膜２１２、Ｐドープ多結晶シリコン膜２１１，２１０、ＯＮＯ膜２０９、Ｐドープ多結晶シリコン膜２０８，２０５を順次加工して、コントロールゲート電極及びフローティングゲート電極及び周辺回路部のゲート電極を形成する。このとき、ゲート電極加工の際にオーバーエッチングを行うことにより、低電圧動作回路部のＳＴＩの上面は半導体基板２０１の表面よりも下がることになる。
【００４４】
次に、第１の実施形態と同様に、図９（ｆ）に示すように、トランジスタのＬＤＤ領域を形成した後、コントロールゲート電極及びフローティングゲート電極及び周辺回路部のゲート電極の側面にスペーサ絶縁膜となるシリコン酸化膜２１３を形成し、更にトランジスタのソース／ドレイン領域２１４に不純物を注入する。このとき、高濃度のイオン注入（ｎチャネルではＡｓ、ｐチャネルではＢＦ2 など）が行われる低電圧動作回路部ではソース／ドレイン領域は完全に非晶質化する。次いで、回復アニールを行い、非晶質化したソース／ドレイン領域２１４を再結晶化させ、拡散層を形成する。
【００４５】
次に、第１の実施形態と同様に、基板全面にシリコン窒化膜２１５を形成し、更にＰＭＤ膜としてＢＰＳＧ膜２１６を全面に形成して平坦化した後にシリコン窒化膜２１５、２１２を剥離し、ゲート電極のシリサイデーションを行い、コバルトシリサイド電極２１７を形成し、保護膜としてシリコン窒化膜２１８を形成した。以降の工程では、層間絶縁膜（ＩＬＤ）２１９，２２０，２２１，２２２を形成し、配線２２３，２２４，２２５、コンタクトプラグ２２６，２２７，２２８を形成する多層配線工程を行う。
【００４６】
なお、本実施形態ではＳＴＩの埋め込み絶縁膜としてＯ3／ＴＥＯＳ膜を用いたが、第１の実施形態と同様にＳＯＧ膜、或いは凝縮ＣＶＤ膜を用いてＳＴＩ部を埋め込むことも可能である。
【００４７】
本実施形態の場合にも、結晶欠陥を第１の実施形態と同様に Wright etching で評価したが、結晶欠陥は全く存在しないことが確認され、接合リーク電流もｎ型チャネル／ｐ型チャネル共に＜０．１ｐＡ／μｍ2 と十分低いことが確認された。従って、第１の実施形態と同様の効果が得られる。
【００４８】
（第３の実施形態）
図１０〜図１２は、本発明の第３の実施形態に係わるフラッシュメモリの製造工程を示す断面図である。なお、図中の（a1）〜（f1）はビット線方向の断面図、（a2）〜（f2）はワード線方向の断面図である。
【００４９】
本実施形態は、チャージ・トラップ・フラッシュメモリ（Charge Trap Flash；ＣＴＦ）に適用した場合の例である。半導体基板上に予めトンネル絶縁膜及び電荷蓄積層となるシリコン窒化膜、アルミナ膜、制御ゲート電極の一部となる多結晶シリコン膜を形成しておいてからＳＴＩを形成する場合であるが、ＣＴＦ構造の場合、セルＳＴＩをリセスする工程が存在しないので、周辺回路領域の低電圧動作回路部のイオン注入後に反応性イオンエッチングでＳＴＩをリセスする場合の例である。
【００５０】
まず、第１の実施形態と同様にして、図１０（ａ）に示すように、半導体基板３０１にウエル及びチャネル領域３０２を形成した後、周辺回路領域の高電圧動作回路部を約２５ｎｍリセスし、更に基板全面に高電圧動作回路部のゲート絶縁膜となるシリコン熱酸化膜を３２ｎｍ形成する。そして、周辺回路領域の高電圧動作回路部以外のシリコン熱酸化膜を除去する。
【００５１】
次いで、周辺回路領域の低電圧動作回路部のゲート絶縁膜となるシリコン熱酸化膜３０３を６ｎｍ形成することにより、周辺回路領域の高電圧動作回路部では３８ｎｍのゲート絶縁膜３０４が形成されることになる。さらに、基板全面に第１のＰドープ多結晶シリコン膜３０５を形成する。続いて、公知のリソグラフィ技術及びエッチング技術によりセル部のＰドープ多結晶シリコン膜３０５及びシリコン熱酸化膜３０３を除去する。次いで、トンネル絶縁膜となるシリコン酸窒化膜３５６を形成し、更に記憶蓄積膜となるシリコン窒化膜３５７、及びアルミナ膜３５８をそれぞれＬＰＣＶＤ、ＡＬＤで形成する。次いで、ゲート電極の一部となる第２のＰドープ多結晶シリコン膜３５９を４０ｎｍの厚さに形成し、ＣＭＰの研磨ストッパーとなるシリコン窒化膜３６０を５０ｎｍの厚さに形成する。
【００５２】
次に、図１０（ｂ）に示すように、通常のリソグラフィ技術と通常の反応性イオンエッチング技術を用いてシリコン窒化膜３６０、Ｐドープ多結晶シリコン膜３５９、アルミナ膜３５８、シリコン窒化膜３５７、シリコン熱酸窒化膜３５６、ゲート絶縁膜３０４、シリコン熱酸化膜３０３、半導体基板３０１を順次加工して、半導体基板にエッチング深さ２４０ｎｍの素子分離溝を形成する。次いで、第１の実施形態と同様に、基板全面にＯ3／ＴＥＯＳ膜３０７を１０ｎｍ形成する。続いて、ポリシラザン膜３０８を５００ｎｍの厚さに形成し、素子分離溝を完全に埋め込む。ポリシラザン膜の形成方法は第１の実施形態と同様である。そして、８００℃から１０００℃の不活性ガス雰囲気中でアニールを行うことにより、ポリシラザン膜３０８を緻密化する。
【００５３】
次いで、ＣＭＰ技術により、Ｏ3／ＴＥＯＳ膜３０７、ポリシラザン膜３０８を平坦化して素子分離溝内にのみ残存せしめる。続いて、シリコン窒化膜３６０を熱燐酸エッチングで除去する。次いで、反応性イオンエッチングにより、基板全面で素子分離溝内のＯ3／ＴＥＯＳ膜３０７、ポリシラザン膜３０８を約５０ｎｍリセスする。以上で周辺回路領域の高電圧動作回路部、セル部及び周辺回路領域の低電圧動作回路部のＳＴＩが形成された。
【００５４】
次に、図１１（ｃ）に示すように、通常のリソグラフィ技術及びＲＩＥ技術によって周辺回路部上の前記Ｐドープ多結晶シリコン膜３５９、アルミナ膜３５８、シリコン窒化膜３５７、シリコン熱酸窒化膜３５６を除去した後に、コントロールゲート電極となる第３のＰドープ多結晶シリコン膜３６３を２００ｎｍ形成し、更にシリコン窒化膜３６４を形成する。
【００５５】
次に、図１１（ｄ）に示すように、公知のリソグラフィ技術及びＲＩＥ技術によって、シリコン窒化膜３６４、Ｐドープ多結晶シリコン膜３６３、Ｐドープ多結晶シリコン膜３５９、アルミナ膜３５８、シリコン窒化膜３５７を順次加工して、コントロールゲート電極及び、周辺回路部のゲート電極を形成する。このときゲート電極加工の際にオーバーエッチングを行うことにより周辺回路領域の低電圧動作回路部のＳＴＩの上面はほぼ半導体基板３０１の表面付近まで下がる。
【００５６】
次に、図１１（ｅ）に示すように、公知のリソグラフィ技術及びイオン注入技術を用いてトランジスタのＬＤＤ領域を形成する。さらに、コントロールゲート電極及び周辺回路部のゲート電極の側面にＬＰＣＶＤでシリコン酸化膜を形成し、エッチバックすることによりスペーサ絶縁膜３６５を形成する。続いて、公知のリソグラフィ技術及びイオン注入技術を用いて、ｎチャネルトランジスタのソース／ドレイン領域３１４に不純物を注入する。図中の３６７がイオン注入のマスクである。このとき、高濃度のイオン注入（ｎチャネルではＡｓ、ｐチャネルではＢＦ2など）が行われる低電圧動作回路部ではソース／ドレイン領域は完全に非晶質化する。
【００５７】
次いで、イオン注入のマスク３６７が残存した状態で反応性イオンエッチングにより、周辺回路領域の低電圧動作回路部のＳＴＩの上面を基板表面よりエッチバックし、非晶質化したソース／ドレイン領域より深くなるまで下げる。なお、本実施形態では反応性イオンエッチングで前記エッチバックを行ったが、ＳＴＩの埋め込み絶縁膜と前記スペーサ絶縁膜３６５との選択比がとれる条件でウエットエッチングによるエッチバックを行うことも可能である。
【００５８】
周辺回路領域の低電圧動作回路部のｐチャネルトランジスタについても同様に、ソース／ドレイン領域への不純物のイオン注入と、イオン注入のマスクを利用したエッチバックにより周辺回路領域の低電圧動作回路部ＳＴＩをソースドレイン領域より深くなるまで下げた。次いで、回復アニールを行い、前述の非晶質化したソース／ドレイン領域３１４を再結晶化させ、拡散層が形成された。
【００５９】
次に、第１の実施形態と同様に、図１２（ｆ）に示すように、基板全面にシリコン窒化膜３１５を形成し、更にＰＭＤ膜としてＢＰＳＧ膜３１６を全面に形成して平坦化した後にシリコン窒化膜３１５を剥離し、ゲート電極のシリサイデーションを行い、ニッケル白金シリサイド電極３１７を形成した。次いで、基板全面にシリコン窒化膜３１８を形成する。以降の工程では、層間絶縁膜（ＩＬＤ）３１９，３２０，３２１，３２２を形成し、配線３２３，３２４，３２５、コンタクトプラグ３２６，３２７，３２８を形成する多層配線工程を行う。
【００６０】
なお、本実施形態ではアルミナ／窒化膜／シリコン酸窒化膜タイプのＭＯＮＯＳの例であるが、アルミナ或いは窒化膜に代えて、ＨｆＡｌＯ，ＨｆＳｉＯ膜等のｈｉｇｈ−ｋ膜を用いる、或いはシリコンナノクリスタル等の記憶層を用いたＭＯＮＯＳへの適用も可能である。
【００６１】
本実施形態の場合にも、結晶欠陥を第１の実施形態と同様に Wright etching で評価したが、結晶欠陥は全く存在しないことが確認され、接合リーク電流もｎ型チャネル／ｐ型チャネル共に＜０．１ｐＡ／μｍ2 と十分低いことが確認された。従って、第１の実施形態と同様の効果が得られる。また、低電圧動作回路部のＳＴＩ埋め込み絶縁膜を基板表面より下まで後退させるために、イオン注入用のマスクを用いることにより、埋め込み絶縁膜の後退のために格別にマスクを設ける必要が無い利点もある。
【００６２】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ＳＴＩに埋め込む絶縁膜として、ＳＯＧ膜の一種であるポリシラザン又はＯ3／ＴＥＯＳ膜を用いたが、必ずしもこれらに限るものではなく、流動性を有する絶縁膜を用いることが可能である。
【００６３】
また、実施形態では、低電圧動作回路部のトランジスタのソース／ドレイン領域近傍のＳＴＩ埋め込み絶縁膜を、トランジスタのソース／ドレイン領域を形成するためのイオン注入による不純物ドーピング領域（非晶質化領域）よりも深い位置まで後退させたが、基板表面より低い位置まで後退させれば良い。これは、前記（表１）からも分かるように、基板表面より低い位置まで後退させればエッチピットが少なくなると云う効果は得られるためである。
【００６４】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００６５】
【図１】第１の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図２】第１の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図３】第１の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図４】第１の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図５】シミュレーションによってアクティブエリアに印加される最大せん断応力を計算した結果を示す図。
【図６】第２の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図７】第２の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図８】第２の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図９】第２の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図１０】第３の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図１１】第３の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図１２】第３の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【符号の説明】
【００６６】
１０１，２０１，３０１…半導体基板
１０２，２０２，３０２…チャネル領域
１０３，２０３，３０３…シリコン熱酸化膜
１０４，２０４，３０４…ゲート酸化膜
１０５，１１０，１１１，２０５，２０８，２１０，２１１，３０５，３５９，３６３…Ｐドープ多結晶シリコン膜
１０６，１１２，１１５，１１８，２０６，２１２，２１５，２１８，３１５，３５７，３６０，３６４…シリコン窒化膜
１０７，１１６，２０７，３０７…Ｏ3／ＴＥＯＳ膜
１０８，３０８…ポリシラザン膜
１０９，２０９…ＯＮＯ膜
１１９，１２０，１２１，１２２，２１９，２２０，２２１，２２２，３１９，３２０，３２１，３２２…層間絶縁膜（ＰＭＤ）
１２３，１２４，１２５，２２３，２２４，２２５，３２３，３２４，３２５…配線
１２６，１２７，１２８，２２６，２２７，２２８，３２６，３２７、３２８…コンタクトプラグ
１１４，２１４，３１４…ソース／ドレイン領域
１１３，２１３，３１５…シリコン酸化膜（スペーサ膜）
１１７…ニッケルシリサイド電極
２１６，３１８…ＢＰＳＧ膜
２１７…コバルトシリサイド電極
３１７…金シリサイド電極
３０６…シリコン酸窒化膜
３５８…アルミナ膜
３６７…イオン注入用マスク
【特許請求の範囲】
【請求項１】
基板上に、不揮発性メモリセル部，周辺回路領域の低電圧動作回路部，及び周辺回路領域の高電圧動作回路部を有し、各部の素子間がシャロー・トレンチ・アイソレーション（ＳＴＩ）で分離された不揮発性半導体記憶装置であって、
前記高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面は基板表面より上方に位置し、
前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜の少なくとも一部の上面は基板表面より下まで後退した形状になっていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜の最上面は、前記高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面より下方で基板表面より上方に位置し、且つ前記メモリセル部のＳＴＩ埋め込み絶縁膜の上面位置と同程度であり、
前記低電圧動作回路部のトランジスタのソース／ドレイン領域近傍のＳＴＩ埋め込み絶縁膜の上面は、基板表面より下まで後退した形状になっていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記低電圧動作回路部のトランジスタのソース／ドレイン領域近傍のＳＴＩ埋め込み絶縁膜の上面は、前記トランジスタのソース／ドレイン領域を形成するためのイオン注入による不純物ドーピング領域の深さよりも深い位置まで後退した形状になっていることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
基板上に、不揮発性メモリセル部，周辺回路領域の低電圧動作回路部，及び周辺回路領域の高電圧動作回路部を有し、各部の素子間がシャロー・トレンチ・アイソレーション（ＳＴＩ）で分離された不揮発性半導体記憶装置の製造方法であって、
前記基板の表面部に、前記各素子間を分離するＳＴＩとなる素子分離溝を形成する工程と、
前記素子分離溝を絶縁膜で埋め込み、平坦化する工程と、
前記メモリセル部のＳＴＩ埋め込み絶縁膜及び前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜を同時にエッチバックすることにより、該メモリセル部及び低電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面を前記高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面よりも低くする工程と、
前記低電圧動作回路部のトランジスタのゲート電極加工時のオーバーエッチングにより、前記低電圧動作回路部のトランジスタのソース／ドレイン領域近傍のＳＴＩ埋め込み絶縁膜を基板表面より下までエッチバックする工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
基板上に、不揮発性メモリセル部，周辺回路領域の低電圧動作回路部，及び周辺回路領域の高電圧動作回路部を有し、各部の素子間がシャロー・トレンチ・アイソレーション（ＳＴＩ）で分離された不揮発性半導体記憶装置の製造方法であって、
前記基板の表面部に、前記各素子間を分離するＳＴＩとなる素子分離溝を形成する工程と、
前記素子分離溝を絶縁膜で埋め込み、平坦化する工程と、
前記メモリセル部のＳＴＩ埋め込み絶縁膜及び前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜を同時にエッチバックすることにより、該メモリセル部及び低電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面を前記高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面よりも低くする工程と、
前記低電圧動作回路部のトランジスタのゲート電極を形成する工程と、
イオン注入用マスクを形成した後に、前記低電圧動作回路部のトランジスタのソース／ドレインへのイオン注入を行う工程と、
前記イオン注入用マスクを用いて、前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜を基板表面より下までエッチバックする工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１】
基板上に、不揮発性メモリセル部，周辺回路領域の低電圧動作回路部，及び周辺回路領域の高電圧動作回路部を有し、各部の素子間がシャロー・トレンチ・アイソレーション（ＳＴＩ）で分離された不揮発性半導体記憶装置であって、
前記高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面は基板表面より上方に位置し、
前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜の少なくとも一部の上面は基板表面より下まで後退した形状になっていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜の最上面は、前記高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面より下方で基板表面より上方に位置し、且つ前記メモリセル部のＳＴＩ埋め込み絶縁膜の上面位置と同程度であり、
前記低電圧動作回路部のトランジスタのソース／ドレイン領域近傍のＳＴＩ埋め込み絶縁膜の上面は、基板表面より下まで後退した形状になっていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記低電圧動作回路部のトランジスタのソース／ドレイン領域近傍のＳＴＩ埋め込み絶縁膜の上面は、前記トランジスタのソース／ドレイン領域を形成するためのイオン注入による不純物ドーピング領域の深さよりも深い位置まで後退した形状になっていることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
基板上に、不揮発性メモリセル部，周辺回路領域の低電圧動作回路部，及び周辺回路領域の高電圧動作回路部を有し、各部の素子間がシャロー・トレンチ・アイソレーション（ＳＴＩ）で分離された不揮発性半導体記憶装置の製造方法であって、
前記基板の表面部に、前記各素子間を分離するＳＴＩとなる素子分離溝を形成する工程と、
前記素子分離溝を絶縁膜で埋め込み、平坦化する工程と、
前記メモリセル部のＳＴＩ埋め込み絶縁膜及び前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜を同時にエッチバックすることにより、該メモリセル部及び低電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面を前記高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面よりも低くする工程と、
前記低電圧動作回路部のトランジスタのゲート電極加工時のオーバーエッチングにより、前記低電圧動作回路部のトランジスタのソース／ドレイン領域近傍のＳＴＩ埋め込み絶縁膜を基板表面より下までエッチバックする工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
基板上に、不揮発性メモリセル部，周辺回路領域の低電圧動作回路部，及び周辺回路領域の高電圧動作回路部を有し、各部の素子間がシャロー・トレンチ・アイソレーション（ＳＴＩ）で分離された不揮発性半導体記憶装置の製造方法であって、
前記基板の表面部に、前記各素子間を分離するＳＴＩとなる素子分離溝を形成する工程と、
前記素子分離溝を絶縁膜で埋め込み、平坦化する工程と、
前記メモリセル部のＳＴＩ埋め込み絶縁膜及び前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜を同時にエッチバックすることにより、該メモリセル部及び低電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面を前記高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面よりも低くする工程と、
前記低電圧動作回路部のトランジスタのゲート電極を形成する工程と、
イオン注入用マスクを形成した後に、前記低電圧動作回路部のトランジスタのソース／ドレインへのイオン注入を行う工程と、
前記イオン注入用マスクを用いて、前記低電圧動作回路部のＳＴＩ埋め込み絶縁膜を基板表面より下までエッチバックする工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００９−７１１６８（Ｐ２００９−７１１６８Ａ）
【公開日】平成２１年４月２日（２００９．４．２）
【国際特許分類】
【出願番号】特願２００７−２３９７６７（Ｐ２００７−２３９７６７）
【出願日】平成１９年９月１４日（２００７．９．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年４月２日（２００９．４．２）
【国際特許分類】
【出願日】平成１９年９月１４日（２００７．９．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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