半導体装置
【課題】同一チップ内に不揮発性メモリを備える半導体装置において、集積度を向上させる。
【解決手段】共通の浮遊電極ＦＧを備える書き込み／消去用素子ＷＤと、読み出し用トランジスタＱＲと、ＭＩＳキャパシタＣとを有する不揮発性メモリセルＮＶＭにおいて、上記書き込み／消去用素子ＷＤと読み出し用トランジスタＱＲとは、半導体基板１の主面Ｓ１上に配置された同一のｐ型の動作素子形成用ｐウェルＰＷ１内において、電気的に接続されるようにして形成され、上記ＭＩＳキャパシタＣは、動作素子形成用ｐウェルＰＷ１と分離され、かつ、動作素子形成用ｐウェルＰＷ１に沿うようにして配置されたｐ型のキャパシタ形成用ｐウェルＰＷ２内に形成されていることを特徴とする。
【解決手段】共通の浮遊電極ＦＧを備える書き込み／消去用素子ＷＤと、読み出し用トランジスタＱＲと、ＭＩＳキャパシタＣとを有する不揮発性メモリセルＮＶＭにおいて、上記書き込み／消去用素子ＷＤと読み出し用トランジスタＱＲとは、半導体基板１の主面Ｓ１上に配置された同一のｐ型の動作素子形成用ｐウェルＰＷ１内において、電気的に接続されるようにして形成され、上記ＭＩＳキャパシタＣは、動作素子形成用ｐウェルＰＷ１と分離され、かつ、動作素子形成用ｐウェルＰＷ１に沿うようにして配置されたｐ型のキャパシタ形成用ｐウェルＰＷ２内に形成されていることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
表示用装置として広く実用化されている液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）などは、更なる高精細化、長寿命化などに向けて開発が進められている。ＬＣＤの動作制御には、ＬＣＤ駆動用集積回路（ドライバＩＣ：Integrated Circuit、又は、単にドライバ）と称される半導体装置が用いられる。
【０００３】
ＬＣＤドライバには、所望の画像、動画などを高画質で表示するために、画素への電位差を高精度に制御するような、直線性の高い諧調特性が要求される。一方、量産過程を経て生産されたＬＣＤドライバにおいては、構成するトランジスタの特性にばらつきが生じるため、諧調特性も均質ではなくなる。上記のように高精度の諧調特性が要求されるようなＬＣＤドライバにおいては、このようなトランジスタのばらつきは、特に顕著な問題となる。
【０００４】
これに対し、本発明者らが検討したＬＣＤドライバでは、製造後にトリミングと称される諧調特性の調整が施され、最適な状態で出荷される。これには、トリマーと称される外付けの可変抵抗などで、諧調のずれている箇所を適正化するのが一般的であった。一方、本発明者らの検討によれば、近年のＬＣＤの需要動向として、移動通信端末などへの搭載が急速に増加していることなどから、ＬＣＤドライバ自体の小型チップ化、低コスト生産化の要求などがなされている。従って、本発明者らは、上記のトリミング機能を、ＬＣＤドライバの半導体チップ内に予め備え、製造段階で諧調特性を調整し、出荷する技術を検討した。
【０００５】
このとき、諧調特性の調整に関する情報を記憶し、出荷後の電源印加の無い状態でもその情報を保持し続けるような、比較的小容量で信頼性の高い不揮発性メモリ（または、電気ヒューズともいう）が必要となる。
【０００６】
本発明者らによる上記の検討から、ＬＣＤドライバの諧調特性を調節する不揮発性メモリは、ＬＣＤドライバと同時に同一の半導体チップ上に形成され、なるべく容易な製造工程で形成されるのが望ましい。例えば、特開２００７−１１００７３号公報（特許文献１）には、ＭＩＳ構造において、チャネル反転領域からのＦＮ（Fowler-Nordheim）トンネリング現象により絶縁膜を透過してくるキャリアをゲート電極に蓄積することで情報を保持する不揮発性メモリのうち、単層の電荷蓄積層を有する半導体装置が開示されている。
【０００７】
一般的な不揮発性メモリに比べ、単層の電荷蓄積層により構成される不揮発性メモリは、その製造工程が比較的容易であり、ＬＣＤドライバを形成する工程をそのまま利用して製造することができる。製造工程が容易であることは、半導体装置の製造歩留まりの向上や、製品の信頼性の向上に対して有効である。
【特許文献１】特開２００７−１１００７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＬＣＤドライバと同一の半導体チップに、上記のような単層の電荷蓄積層を有する不揮発性メモリを備える半導体装置を本発明者らが検討したところ、以下に示すような課題が見出された。
【０００９】
一般的に、電荷を蓄積することで情報を保持するタイプの不揮発性メモリは、電荷を蓄積する容量部と、書き込み、読み出し、消去動作を行うＭＩＳ（Metal Insulator Semiconductor）構造、またはＭＩＳ構造を備える電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）（以下、単にＭＩＳトランジスタ）とを有する。通常、上記の書き込み、読み出し、消去動作を行うＭＩＳトランジスタは同一のトランジスタである。
【００１０】
ここで、上記の単層の電荷蓄積層を有する不揮発性メモリにおいて、書き込み、読み出し、消去動作を同一のＭＩＳ構造に担わせたタイプの不揮発性メモリを本発明者らが検討したところ、以下の課題が見出された。
【００１１】
即ち、書き込み動作時において、電圧を印加するタイミングによって、誤動作、書き込み不良、または、素子破壊などが起きることが明らかとなった。結果として、不揮発性メモリとしての半導体装置の信頼性を低下させる原因となっていることが分かった。本発明者らの更なる検討によれば、これらは、通常のトランジスタとしての動作を行う読み出し動作用のＭＩＳトランジスタと、キャリアの授受を行う書き込み／消去用ＭＩＳ構造のように、要求される動作特性の異なるＭＩＳ構造を同一のＭＩＳトランジスタで共用し、同一のウェル内に形成されていることが原因であることが分かった。
【００１２】
そこで、本発明者らの更なる検討では、上記の２種類のＭＩＳ構造を分け、異なるウェルに形成することを着想した。即ち、不揮発性メモリ１セル内に、容量部を形成するウェル、書き込み／消去用ＭＩＳ構造を形成するウェル、および、読み出し用ＭＩＳトランジスタを形成するウェルの３つのウェルを備えた、単層の電荷蓄積層を有するタイプの不揮発性メモリを導入することで、上記課題の解決を試み、信頼性の低下を招く特性上の課題は回避することができた。
【００１３】
しかし、上記のようにＬＣＤの更なる高詳細化の要求に、近年のＬＣＤの携帯移動通信端末などへの搭載の需要などが相俟って、ＬＣＤドライバには更なる小型化、高集積化が要求されるようになっており、上記のような１セル３ウェルタイプの不揮発性メモリでは、所望の容量を所望の占有面積の中に収めるのが困難であることが分かった。特に、本発明者らが検討した構造の不揮発性メモリでは、例えば２ｋｂｉｔの集積度の実現が困難であることが明らかになった。
【００１４】
そこで、本発明の目的は、同一チップ内に不揮発性メモリを備える半導体装置において、集積度を向上させる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本発明書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願においては、複数の発明が開示されるが、そのうち一実施例を例に概要を簡単に説明すれば下記のとおりである。
【００１７】
即ち、共通の浮遊電極を備えるデータ書き込み／消去用素子と、読み出し用電界効果トランジスタと、容量素子とを有する不揮発性メモリセルにおいて、上記データ書き込み／消去用素子と読み出し用電界効果トランジスタとは、半導体基板の主面上に配置された同一の第１導電型の第２半導体領域内において、電気的に接続されるようにして形成され、上記容量素子は、第２半導体領域と分離された状態で、かつ、第２半導体領域に沿うようにして配置された第１導電型の第３半導体領域内に形成されていることを特徴とする。
【発明の効果】
【００１８】
本願において開示される複数の発明のうち上記一実施例により得られる効果を代表して簡単に説明すれば下記のとおりである。
【００１９】
即ち、同一チップ内に不揮発性メモリを備える半導体装置において、集積度を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２１】
（実施の形態１）
まず、本発明者らが検討した半導体装置が有する不揮発性メモリセルの構成、および、その特性に見出された課題について説明する。
【００２２】
図１は、本発明者らが検討した不揮発性メモリセルＮＶＭａの平面図を示したものである。図１には、不揮発性メモリセルＮＶＭａの構成を分かりやすくするために、半導体領域にハッチングを付し、その他の例えば絶縁膜などは省略して示している。また、図２は図１のｘ１−ｘ１線の断面図を示したものである。
【００２３】
半導体チップを構成する半導体基板１は、例えばｐ型（第２導電型）のシリコン単結晶により形成されている。半導体基板１の主面Ｓ１には分離部２が形成されている。半導体基板１には、その主面Ｓ１から所望の深さに渡って、ｎ型（第１導電型）の半導体領域である、埋め込みｎウェルＤＮＷｘが形成されている。この埋め込みｎウェルＤＮＷｘには、ｐ型の半導体領域である、動作素子形成用ｐウェルＰＷｘ１およびキャパシタ形成用ｐウェルＰＷｘ２が、第１方向Ｘに延在するようにして形成されている。同様に、埋め込みｎウェルＤＮＷｘには、ｎ型の半導体領域である、分離用ｎウェルＮＷが形成されている。埋め込みｎウェルＤＮＷｘの中で、動作素子形成用ｐウェルＰＷｘ１およびキャパシタ形成用ｐウェルＰＷｘ２は、分離用ｎウェルＮＷにより分離された状態で内包されている。
【００２４】
半導体基板１の主面Ｓ１には浮遊電極ＦＧｘが形成されている。浮遊電極ＦＧｘは、例えば多結晶シリコン（ポリシリコンともいう）などからなるものとする。
【００２５】
浮遊電極ＦＧｘは、動作素子用浮遊ゲート電極ＧＥｘＭと、キャパシタ用浮遊ゲート電極ＧＥｘＣとを有する。また、浮遊電極ＦＧｘは他のいかなる部分にも電気的に接続されないように、所謂浮遊（フローティング）状態となるように配置されている。このようにフローティング状態にある浮遊電極ＦＧｘは、データを保持する役割を担う。
【００２６】
また、半導体基板１の主面Ｓ１には、動作素子形成用ｐウェルＰＷｘ１の一部に平面的に重なるように、かつ、浮遊電極ＦＧｘが有する動作素子用浮遊ゲート電極ＧＥｘＭに沿うようにして、選択素子用ゲート電極ＧＥｘＳが形成されている。
【００２７】
動作素子形成用ｐウェルＰＷｘ１内には、動作用ＭＩＳ型電界効果トランジスタＱＭｘ、および、選択用ＭＩＳ型電界効果トランジスタＱＳｘが形成されている。以下、ＭＩＳ型電界効果トランジスタを単にトランジスタと記す。動作用トランジスタＱＭｘは、不揮発性メモリセルＮＶＭａにおけるデータの書き込み、読み出し、消去等の動作を担う素子である。また、選択用トランジスタＱＳｘは、半導体チップの中で配列されている多数の不揮発性メモリセルＮＶＭａの中から、周囲のセルに干渉せずに上記の動作を施すために所望の不揮発性メモリセルＮＶＭａを選択する役割を担う。詳しい動作に関しては、後に詳細に説明する。
【００２８】
動作用トランジスタＱＭｘは下記の構成を有する。まず、上記の動作素子用浮遊ゲート電極ＧＥｘＭを有する。また、動作素子用浮遊ゲート電極ＧＥｘＭおよび半導体基板１の間に形成された動作素子用ゲート絶縁膜ＧＩｘＭを有する。また、動作素子用浮遊ゲート電極ＧＥｘＭの側方下部に位置し、動作素子形成用ｐウェルＰＷｘ１に内包されるようにして半導体基板１の主面Ｓ１に形成された、ｎ型の半導体領域である、１対のソース／ドレイン領域ＳＤｘを有する。この１対のソース／ドレイン領域ＳＤｘにおいて、ここでは特に、動作素子用浮遊ゲート電極ＧＥｘＭの側方下部のうち、選択素子用ゲート電極ＧＥｘＳが存在する側に形成されている方を、共有ソース／ドレイン領域ＳＤＣｘとし、もう一方を動作素子用ソース／ドレイン領域ＳＤＭｘと記述する。
【００２９】
なお、本発明者らが検討した不揮発性メモリセルＮＶＭａにおいて、各ソース／ドレイン領域ＳＤｘ，ＳＤＳｘ、または、キャパシタ用ウェル給電領域ＶＳＣｘ、および、ｎ型の半導体領域であるキャパシタ用ソース領域ＳＣｘとは、低い不純物濃度で接合深さの浅い半導体領域と、高い不純物濃度で接合深さの深い半導体領域とを含む。例えば、上述の１対のソース／ドレイン領域ＳＤｘの場合、接合深さの浅い半導体領域はｎ−半導体領域であり、接合深さの深い半導体領域はｎ＋半導体領域である。
【００３０】
選択用トランジスタＱＳｘは下記の構成を有する。まず、上記の選択素子用ゲート電極ＧＥｘＳは選択トランジスタＱＳｘを構成するものである。また、選択素子用ゲート電極ＧＥｘＳおよび半導体基板１の間に形成された選択素子用ゲート絶縁膜ＧＩｘＳを有する。また、上記の共有ソース／ドレイン領域ＳＤＣｘは、上記の動作素子用浮遊ゲート電極ＧＥｘＭの側方下部から、選択素子用ゲート電極ＧＥｘＳの側方下部まで延在し、選択用トランジスタＱＳｘを構成する要素にもなっている。即ち、当該共有ソース／ドレイン領域ＳＤＣｘを、動作用トランジスタＱＭｘと選択用トランジスタＱＳｘとの間で共有することで、これらは電気的に直列に接続された状態となっている。また、選択素子用ゲート電極ＧＥｘＳの側方下部に位置し、上記の共有ソース／ドレイン領域ＳＤＣｘが形成されていない側の半導体基板１の主面Ｓ１に形成された、ｎ型の半導体領域である選択素子用ソース／ドレイン領域ＳＤＳｘを有する。
【００３１】
また、各ゲート電極ＧＥｘＭ，ＧＥｘＳの側壁にはサイドウォールスペーサ３が形成されている。また、各ソース／ドレイン領域ＳＤＣｘ，ＳＤＭｘ，ＳＤＳｘの表面、および、選択素子用ゲート電極ＧＥｘＳの表面には、シリサイド層４が形成されている。また、動作素子形成用ｐウェルＰＷｘ１における半導体基板１の主面Ｓ１の一部には、ｐ型の半導体領域である動作素子用ウェル給電領域ＶＳＭｘが、他の構成と分離部２を隔てて形成されている。
【００３２】
また、キャパシタ形成用ｐウェルＰＷｘ２内には、ＭＩＳキャパシタＣｘが形成されている。ＭＩＳキャパシタＣｘは、不揮発性メモリセルＮＶＭａにおいて上記の動作用トランジスタＱＭｘなどへの電圧供給効率を向上させる役割を担う素子である。
【００３３】
ＭＩＳキャパシタＣｘは以下の構成を有する。まず、上記のキャパシタ用浮遊ゲート電極ＧＥｘＣを有する。また、キャパシタ用浮遊ゲート電極ＧＥｘＣおよび半導体基板１の間に形成されたキャパシタ用ゲート絶縁膜ＧＩｘＣを有する。また、キャパシタ形成用ｐウェルＰＷｘ２内において、平面的に見て、キャパシタ用浮遊ゲート電極ＧＥｘＣを挟み込む領域に位置する半導体基板１の主面Ｓ１に形成された、ｐ型の半導体領域であるキャパシタ用ウェル給電領域ＶＳＣｘ、および、ｎ型の半導体領域であるキャパシタ用ソース領域ＳＣｘを有する。
【００３４】
また、キャパシタ用浮遊ゲート電極ＧＥｘＣの側壁にはサイドウォールスペーサ３が形成されている。キャパシタ用ウェル給電領域ＶＳＣｘ、および、キャパシタ用ソース領域ＳＣｘの表面には、シリサイド層４が形成されている。
【００３５】
更に、半導体基板１の主面Ｓ１上には、層間絶縁膜５が形成されている。層間絶縁膜５は、絶縁膜５ａと、その上に形成された絶縁膜５ｂとを有している。層間絶縁膜５には、コンタクトホールＣＨが形成され、その中を埋め込む導体部６によって、不揮発性メモリセルＮＶＭａを構成する所望の領域に対して、シリサイド層４を介して電気的に接続される各コンタクトプラグＣＰｘ１〜ＣＰｘ６を構成している。その中で、本発明者らが検討した不揮発性メモリセルＮＶＭａにおいては、複数個所に存在する上記の容量ウェル給電用コンタクトプラグＣＰｘ４、および、キャパシタ用コンタクトプラグＣＰｘ５は、上層において全て互いに接続されており、同時に給電されるものとする。
【００３６】
キャパシタ用浮遊ゲート電極ＧＥｘＣ、および、動作素子用浮遊ゲート電極ＧＥｘＭの上面には保護絶縁膜ＰＩが形成されており、その部分にシリサイド層４が形成されないようにしている。即ち、不揮発性メモリセルＮＶＭａの選択素子用ゲート電極ＧＥｘＳ上にはシリサイド層４が形成されており、不揮発性メモリセルＮＶＭａの各浮遊ゲート電極ＧＥｘＣ，ＧＥｘＭ上にはシリサイド層４が形成されないように構成されている。なお、保護絶縁膜ＰＩは、例えば、酸化シリコン膜などによって形成されている。
【００３７】
このような保護絶縁膜ＰＩを形成する理由を以下に述べる。浮遊電極ＦＧｘは自己性合成のコンタクトを形成するための窒化シリコン膜（絶縁膜５ａ）で覆われている。この絶縁膜５ａは、プロセスの低温化のため、例えばプラズマを用いた化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法などで形成される。窒化シリコン膜は導電性を持たないが、膜生成時のガス流量比や、プラズマの立ち上がり具合によっては、僅かに導電性を有することがある。そのような場合、浮遊電極ＦＧｘに蓄えられた電荷はこの窒化シリコン膜を伝わって基板に流出する可能性がある。このため、メモリのデータ保持ができないという不具合を起こし得ることが、本発明者らの検討により明らかになっている。このような問題を解決すべく、浮遊電極ＦＧｘと窒化シリコン膜（絶縁膜５ａ）との間に、酸化シリコン膜からなる保護絶縁膜ＰＩを挟む構造としており、浮遊電極ＦＧｘから窒化シリコン膜への電荷の移動を防止している。
【００３８】
また、この保護絶縁膜ＰＩは各浮遊ゲート電極ＧＥｘＭ，ＧＥｘＣのサイドウォールスペーサ３の端部から、ゲート長方向に延在するように形成されている。これにより、不揮発性メモリセルＮＶＭａのシリサイド層４は保護絶縁膜ＰＩに対して自己整合的に形成されることになる。
【００３９】
上記のようにして保護絶縁膜ＰＩを形成している理由を、本発明者らが検討した不揮発性メモリセルＮＶＭａの動作用トランジスタＱＭｘを例にして説明する。例えば、保護絶縁膜ＰＩを形成せずに、シリサイド層４をサイドウォールスペーサ３に対して自己整合的に形成した場合、シリサイド層４の端部が、例えば一対のソース／ドレイン領域ＳＤｘのｎ＋半導体領域と動作素子形成用ｐウェルＰＷｘ１との接合面に近付いてしまう。さらに、一対のソース／ドレイン領域ＳＤｘのｎ−半導体領域は接合深さが非常に浅い領域であるので、シリサイド層４がｎ−半導体領域を超えて動作素子形成用ｐウェルＰＷｘ１に達してしまう場合もある。即ち、保護絶縁膜ＰＩが形成されていない場合には、ｎ＋半導体領域の上面に形成されたシリサイド層４の端部から、ｎ−半導体領域の下の動作素子形成用ｐウェルＰＷｘ１に向かってリーク電流が流れやすい構成となってしまう。従って、本発明者らが検討した不揮発性メモリセルＮＶＭａでは、保護絶縁膜ＰＩを形成し、シリサイド層４をｎ−半導体領域から話した構造としているので、リーク電流が流れにくい構造とすることができる。
【００４０】
また、保護絶縁膜ＰＩは、半導体基板１の他の領域に形成される抵抗素子等（図示しない）にも用いられている。保護絶縁膜ＰＩによって、半導体基板１や、例えば多結晶シリコン膜上に、選択的にシリサイド層４を形成することができる。これにより、例えば抵抗素子などにおいて所望の抵抗値を得ることができる。
【００４１】
以上のように、本発明者らが検討した不揮発性メモリセルＮＶＭａにおいて、保護絶縁膜ＰＩは上記の効果を同時に達成するものである。
【００４２】
次に、本発明者らが検討した上記の構成の不揮発性メモリセルＮＶＭａのメモリ動作に関して、図２、図３を用いて詳細に説明する。以下、動作ウェル給電用コンタクトプラグＣＰｘ１に印加される電圧を動作部ウェル電圧Ｖｍ、動作素子用コンタクトプラグＣＰｘ２に印加される電圧を動作部ソース電圧Ｖｓ、選択素子用コンタクトプラグＣＰｘ３に印加される電圧を読み出しドレイン電圧Ｖｄ、容量ウェル給電用コンタクトプラグＣＰｘ４およびキャパシタ用コンタクトプラグＣＰｘ５に印加される電圧をキャパシタ部印加電圧Ｖｃと、それぞれ表す。
【００４３】
まず、書き込み動作を説明する。キャパシタ部印加電圧Ｖｃを＋９Ｖとすることで、キャパシタ用ウェル給電領域ＶＳＣｘを通じて、キャパシタ形成用ｐウェルＰＷｘ２に＋９Ｖの電圧が印加される。このとき、ＭＩＳキャパシタＣｘのもう一方の電極であるキャパシタ用浮遊ゲート電極ＧＥｘＣでは、キャパシタ用ゲート絶縁膜ＧＩｘＣを介して−９Ｖに相当する電荷が蓄積される。
【００４４】
ここで、フローティング状態にあるキャパシタ用浮遊ゲート電極ＧＥｘＣには、浮遊電極ＦＧｘのうち、ＭＩＳキャパシタＣｘを構成していない部分から、−９Ｖに相当する電荷が供給されることになる。即ち、浮遊電極ＦＧｘ全体の電荷保存のために、動作素子用浮遊ゲート電極ＧＥｘＭは＋９Ｖに帯電することになる。
【００４５】
これにより、動作用トランジスタＱＭｘでは、動作素子用ゲート絶縁膜ＧＩｘＭを介して、動作素子形成用ｐウェルＰＷｘ１に電界がかかる。そして、動作素子用ゲート絶縁膜ＧＩｘＭとの界面に所謂反転領域が生じ、少数キャリアである電子が蓄積する。
【００４６】
更に、動作部ウェル電圧Ｖｍは−９Ｖとされているから、動作素子形成用ｐウェルＰＷｘ１と、動作素子用浮遊ゲート電極ＧＥｘＭとの間には、動作素子用ゲート絶縁膜ＧＩｘＭを介して１８Ｖに相当する電圧が印加されていることになる。そして、本発明者らが検討した不揮発性メモリセルＮＶＭａでは、動作素子用ゲート絶縁膜ＧＩｘＭを十分薄くしている。従って、この状態で、反転領域に生じた電子は１８Ｖ相当の高電界を受け、動作素子用ゲート絶縁膜ＧＩｘＭをＦＮトンネリングにより越えて、動作素子用浮遊ゲート電極ＧＥｘＭに注入される。
【００４７】
なお、−９Ｖが印加された動作部ソース電圧Ｖｓからは、反転領域に潤滑に電子ｅが供給される。また、選択用トランジスタＱＳｘをオン状態とし、読み出しドレイン電圧Ｖｄに−９Ｖを印加すれば、こちらからも同様の電子の供給が可能となる。
【００４８】
以上のように、浮遊電極ＦＧｘには動作用トランジスタＱＭｘの反転領域全面からのＦＮトンネリングにより電子が注入され、浮遊電極ＦＧｘは負に帯電する。そして、浮遊電極ＦＧｘはフローティング状態にあるので、その後、特定の電圧印加条件とならない限り、この蓄積電荷を保持し続ける。即ち、以上の動作により、不揮発性メモリセルＮＶＭａセルにデータが書き込まれたことになる。
【００４９】
次に、読み出し動作を説明する。まず、キャパシタ部印加電圧Ｖｃ＝＋３Ｖとした場合、上記と同様に、ＭＩＳキャパシタＣｘを構成する一方の電極である、キャパシタ用浮遊ゲート電極ＧＥｘＣに−３Ｖの帯電が起こる。
【００５０】
このとき、浮遊電極ＦＧｘが上記の書き込み動作を受けておらず、帯電していない場合、動作素子用浮遊ゲート電極ＧＥｘＭは＋３Ｖに帯電する。また、浮遊電極ＦＧｘが書き込みを経て負に帯電していた場合、電荷保存のために、動作素子用浮遊ゲート電極ＧＥｘＭの電位は＋３Ｖよりも低くなる。即ち、動作用トランジスタＱＭｘにしてみれば、書き込みの有無によって、オン状態となる閾値電圧が変化することになる。
【００５１】
ここで、選択用トランジスタＱＳｘをオン状態としておけば、読み出しドレイン電圧Ｖｄ（＝＋１Ｖ）と動作部ソース電圧Ｖｓ（＝０Ｖ）との間の電位差により、ソース／ドレイン電流が流れることになる。このとき、動作用トランジスタＱＭｘの閾値電圧の高低、即ち、データ書き込みの有無によって、ソース／ドレイン電流の大きさに変化が現れる。これにより、書き込みデータの有無を判断することができ、読み出し動作が可能となる。
【００５２】
次に、消去動作を説明する。ここでは、上記で説明した書き込み動作を実行する電圧印加条件の逆の条件とすることで、電子の挙動を全て逆にすることができる。即ち、書き込み動作により動作素子用浮遊ゲート電極ＧＥｘＭに蓄積された電子を、ＦＮトンネリングにより、動作素子用ゲート絶縁膜ＧＩｘＭを越えて、動作素子形成用ｐウェルＰＷｘ１に放出させることができる。これにより、消去動作が可能となる。
【００５３】
なお、上記の消去時における電子の供給源（ソース）は、導体部である動作素子用浮遊ゲート電極ＧＥｘＭ側であるから、書き込み動作時のように動作素子形成用ｐウェルＰＷｘ１に反転領域を形成する必要は無く、動作部ソース電圧Ｖｓおよび読み出しドレイン電圧Ｖｄは、消去動作時には開放（オープン、又はｏｐｅｎ）状態とすれば良い。
【００５４】
以上のようにして、本発明者らが検討した不揮発性メモリセルＮＶＭａにおいて、データの書き込み、読み出し、消去動作が可能となる。しかしながら、書き込み時における動作不良が、各領域への電圧印加のタイミングのずれによって引き起こされるという問題が、本発明者らの検討により見出された。以下にその詳細を説明する。
【００５５】
本発明者らが見出した、書き込み動作時に起こる問題は、主に、ｎ型の半導体領域である各ソース／ドレイン領域ＳＤＭｘ，ＳＤＣｘ，ＳＤＳｘと、ｐ型の半導体領域である動作素子形成用ｐウェルＰＷｘ１とで構成されるｐｎ接合に起因する。本発明者らが検討した不揮発性メモリセルＮＶＭａでは両者に対して電圧を印加するため、これらｐｎ接合は寄生ダイオードを構成することになる。
【００５６】
ここで、書き込み動作時においては、動作素子用ソース／ドレイン領域ＳＤＭｘおよび選択素子用ソース／ドレイン領域ＳＤＳｘに印加される電圧である、それぞれ、動作部ソース電圧Ｖｓおよび読み出しドレイン電圧Ｖｄは同等である。また、選択用トランジスタＱＳｘがオン状態であれば、共有ソース／ドレイン領域ＳＤＣｘの電位もこれらと同等となる。よって以下では、同等である各ソース／ドレイン領域ＳＤＭｘ，ＳＤＣｘ，ＳＤＳｘへの印加電圧を、動作部ソース電圧Ｖｓとして一括して記述することにする。また、以下では、便宜上、ｐｎ接合の順方向電圧である、ｎ型半導体（各ソース／ドレイン領域ＳＤＭｘ，ＳＤＣｘ，ＳＤＳｘ）側から見たｐ型半導体（動作素子形成用ｐウェルＰＷｘ１）側の電位を正電位とし、ｐｎ接合間電位差ΔＶｐｎと記述する。即ち、ｐｎ接合間電位差ΔＶｐｎ＝動作部ウェル電圧Ｖｍ−動作部ソース電圧Ｖｓである。
【００５７】
上記において説明したように、書き込み動作時は、動作部ウェル電圧Ｖｍおよび動作部ソース電圧Ｖｓには、共に−９Ｖの電圧を印加する。従って、通常ｐｎ接合間電位差ΔＶｐｎ＝０Ｖである。ただし、動作部ウェル電圧Ｖｍと動作部ソース電圧Ｖｓとでは、書き込み時には上記の通り同電圧を印加するとしても、他の動作時には異なる電圧が印加される。従って、これらには別の電圧源から給電することになり、この時の給電のタイミングのずれが、以下の問題をもたらすことが分かった。
【００５８】
図３は、本発明者らが検討した不揮発性メモリセルＮＶＭａにおいて書き込み動作を行うときの、動作部ウェル電圧Ｖｍおよび動作部ソース電圧Ｖｓの変化を時間ｔｉｍｅで比較したタイミングチャート図である。
【００５９】
時間ｔｉｍｅ＝ｔ１ｍにおいて、動作部ウェル電圧Ｖｍが−９Ｖに降圧される。ここで、動作部ソース電圧Ｖｓの降圧のタイミングが遅れ、時間ｔｉｍｅ＝ｔ１ｓにおいて動作部ソース電圧Ｖｓが−９Ｖに降圧されたとする。このとき、差分時間Δｔ１（＝ｔ１ｓ−ｔ１ｍ）の間、動作素子形成用ｐウェルＰＷｘ１と、例えば動作素子用ソース／ドレイン領域ＳＤＭｘとの間には、ｐｎ接合間電位差ΔＶｐｎ＝−９Ｖの電位差が生じることになる。これは、当該ｐｎ接合に対しての逆方向電圧となる。
【００６０】
本発明者らが検討した不揮発性メモリセルＮＶＭａにおいて、当該ｐｎ接合の逆方向耐圧は−６Ｖ程度であり、上記のｐｎ接合間電位差ΔＶｐｎ＝−９Ｖでは、耐圧破壊を引き起こす。即ち、降伏電圧以上の逆方向電圧により、アバランシェ効果、ツェナー効果が顕著になり、大きな逆方向電流が急激に流れ出す。このように寄生的に発生する逆方向電流は、例えばラッチアップ現象を引き起こすなど、不揮発性メモリセルの性能を損ねる原因となる。
【００６１】
一方、上記と違う状況において、時間ｔｉｍｅ＝ｔ２ｓにおいて、動作部ソース電圧Ｖｓが−９Ｖに降圧される。ここで、動作部ウェル電圧Ｖｍの降圧のタイミングが遅れ、時間ｔｉｍｅ＝ｔ２ｍにおいて動作部ウェル電圧Ｖｍが−９Ｖに降圧されたとする。このとき、差分時間Δｔ２（＝ｔ２ｍ−ｔ２ｓ）の間、ｐｎ接合間電位差ΔＶｐｎ＝＋９Ｖの電位差が生じることになる。これは、当該ｐｎ接合に対して順方向電圧となる。従って、動作素子形成用ｐウェルＰＷｘ１から、例えば動作素子用ソース／ドレイン領域ＳＤＭｘを通じて、例えば動作素子用コンタクトプラグＣＰｘ２には、当該ｐｎ接合の順方向電流が流れる。
【００６２】
本発明者らが検討した不揮発性メモリセルＮＶＭａにおいて、例えば動作素子用コンタクトプラグＣＰｘ２の先には、＋９Ｖ以下で動作する素子が多数接続されている。従って、上記のように寄生的に発生する順方向電流は、誤動作や、他の構成素子の破壊などを引き起こすなど、不揮発性メモリの信頼性を損ねる原因となる。
【００６３】
そこで、本発明者らの更なる検討として、動作部ソース電圧Ｖｓと動作部ウェル電圧Ｖｍとの間の降圧タイミングのずれが起こった場合でも、上記のような寄生的ｐｎ接合で発生する順方向または逆方向電流が悪影響を及ぼさないように、動作部ソース電圧Ｖｓおよび読み出しドレイン電圧Ｖｄを開放状態とする方法を試みた。
【００６４】
これに関し、多数の素子を結線することで構成される集積回路において、特定の素子に導通する端子を物理的に完全に開放状態にすることは困難であり、実際には０Ｖ程度の固定電位となってしまう。この状態では、動作部ウェル電圧Ｖｍ＝−９Ｖを受け、当該ｐｎ接合付近には空乏領域が広がる。そして、動作素子形成用ｐウェルＰＷｘ１の電界は上記の空乏領域に集中する。
【００６５】
ここで、図２を用いて説明した書き込み動作では、動作素子用浮遊ゲート電極ＧＥｘＭ（＋９Ｖ）と動作素子形成用ｐウェルＰＷｘ１（−９Ｖ）との間の電位差（１８Ｖ）によって、動作素子用ゲート絶縁膜ＧＩｘＭ直下の反転領域から浮遊電極ＦＧｘに、電子ｅをＦＮトンネリングさせるという方式であった。このとき、上記のように、動作素子形成用ｐウェルＰＷｘ１に供給される電圧による電界が、反転領域以外の場所に集中し、緩和されてしまうと、反転領域から見た動作素子用浮遊ゲート電極ＧＥｘＭへの電位差が１８Ｖよりも大幅に低くなってしまう。即ち、上記の電界緩和が原因で、電子の正常なＦＮトンネリングが実現せず、書き込み不良を引き起こすという問題が、本発明者らの検討により明らかになった。結果として、不揮発性メモリセルＮＶＭａの信頼性を損ねる原因となっている。
【００６６】
これらの問題は、書き込み動作、読み出し動作、消去動作のそれぞれを、同一の素子が担っていることに主因がある。より具体的には以下の通りである。
【００６７】
本発明者らが検討した不揮発性メモリセルＮＶＭａでは、上記の動作素子として、ＭＩＳ構造を有する電界効果トランジスタが用いられる。ここで、読み出し動作のためには、ウェルと逆導電型のソース／ドレイン領域を要し、書き込み動作のためには、ウェルと同じ導電型の給電領域を要する。従って、給電のタイミングずれを避けるためにこれらを同一にすることは、異なる導電型を要することから不可能である。更に、タイミングずれの悪影響を防止するために、寄生ｐｎ接合に接続される端子を開放状態としても、空乏領域の電解緩和による書き込み不調を招く。即ち、少なくとも、書き込み動作素子と、読み出し動作素子を同一の素子とする本構造では、上記の問題を解決するのは困難であることが、本発明者らの検討により明らかになった。
【００６８】
そこで、本発明者らは、書き込み・消去動作用の素子を、読み出し動作用の素子と分け、別のウェルの中に設けた構造を有する不揮発性メモリセルを検討した。その平面図を図４に示し、図４のｘ２−ｘ２線の断面図を図５に示す。
【００６９】
本発明者らが検討した他の不揮発性メモリセルＮＶＭｂは、先に図１、図２を用いて説明した不揮発性メモリセルＮＶＭａと同様の構成である動作用トランジスタＱＭｘ、選択用トランジスタＱＳｘ、および、ＭＩＳキャパシタＣｘを有する。特に、動作用トランジスタＱＭｘおよび選択用トランジスタＱＳｘは同一の動作素子形成用ｐウェルＰＷｘ１内に、また、ＭＩＳキャパシタＣｘはキャパシタ形成用ｐウェルＰＷｘ２内に形成されている。上記ｐウェルＰＷｘ１，ＰＷｘ２は、埋め込みｎウェルＤＮＷｘの中に、分離用ｎウェルＮＷによって分離された状態で、形成されている。
【００７０】
これに加え、同一の埋め込みｎウェルＤＮＷｘ内に書き込み素子形成用ｐウェルＰＷｘ３を有する。この書き込み素子形成用ｐウェルＰＷｘ３内には、書き込み用素子ＷＤｘが形成されている。これは、書き込み、消去動作を行う専用の素子として、読み出し動作を行う動作用トランジスタＱＭｘと分けて形成されたものである。
【００７１】
書き込み用素子ＷＤｘは、浮遊電極ＦＧｘが書き込み素子形成用ｐウェルＰＷｘ３と平面的に重なる部分である書き込み素子用浮遊ゲート電極ＧＥｘＷを有する。また、書き込み素子用浮遊ゲート電極ＧＥｘＷと半導体基板１との間に形成された、書き込み素子用ゲート絶縁膜ＧＩｘＷを有する。また、平面的に見て、書き込み素子用浮遊ゲート電極ＧＥｘＷを挟み込む領域に位置する半導体基板１の主面Ｓ１に、ｎ型の半導体領域である書き込み素子用ソース領域ＳＷｘ、および、ｐ型の半導体領域である書き込み素子用ウェル給電領域ＶＳＷｘを有する。また、書き込み素子用ソース領域ＳＷｘには、シリサイド層４を介して、書き込み素子用コンタクトプラグＣＰｘ７が電気的に接続されている。また、書き込み素子用ウェル給電領域ＶＳＷｘには、シリサイド層４を介して、書き込みウェル給電用コンタクトプラグＣＰｘ８が電気的に接続されている。
【００７２】
上記のように、書き込み動作を行う書き込み用素子ＷＤｘを、読み出し動作を行う動作用トランジスタＱＭｘと分ける構成としたことで、以下の利点が得られる。即ち、書き込み用素子ＷＤｘにおいて、動作用トランジスタＱＭｗのようなソース／ドレイン領域を両方形成する必要がなくなり、少なくとも片方を、書き込み素子形成用ｐウェルＰＷｘ３と同じ導電型の書き込み素子用ウェル給電領域ＶＳＷｘとし、当該書き込み素子形成用ｐウェルＰＷｘ３への給電機構とすることができる。更に、書き込み用素子ＷＤｘを用いる書き込み動作時および消去動作時には、書き込み素子用ソース領域ＳＷｘと書き込み素子用ウェル給電領域ＶＳＷｘとには、常に同様の電圧が印加される。従って、書き込み素子用コンタクトプラグＣＰｘ７と書き込みウェル給電用コンタクトプラグＣＰｘ８とは、上層において接続され、同時に同様の電圧を印加できる構成として良い。結果として、書き込み動作時に起こる給電のタイミングのずれに起因した、動作不良、素子破壊など、不揮発性メモリの信頼性を低下させる原因を排除することができる。
【００７３】
しかし、本発明者らの検討では、図４、図５を用いて説明した構成の不揮発性メモリセルＮＶＭｂは、今後更に要求される高集積化、大容量化に適さないという。なぜなら、構成として３つのウェルを用いており、当初検討した不揮発性メモリセルＮＶＭａが２つのウェルで構成されるのに比べて、表面積が大きいと言えるからである。
【００７４】
このように、動作の安定性を考慮すれば、書き込み用の素子と読み出し用の素子とを分けた３ウェル構成の不揮発性メモリセルＮＶＭｂが有意であり、集積能を考慮すれば、２ウェル構成の不揮発性メモリセルＮＶＭａが有意であると言える。即ち、ＬＣＤドライバに用いる不揮発性メモリにおいて、本発明者らが検討した技術では、信頼性の要求と、高集積化の要求とが、トレードオフの関係にあり、信頼性の低下をもたらすことなく、集積度を向上させるのが困難であることを見出した。
【００７５】
次に、本実施の形態１の半導体装置について説明する。
【００７６】
通常、半導体装置の製造工程中は、例えば単結晶シリコン（Ｓｉ）などを母材とした高純度の半導体材料をウェハと称される平面略円形の薄板の状態で扱う。そして、その主面を、後に半導体チップとなる領域に分け、多数のチップ領域に同様の素子群を一括して形成することで、所望の回路機能を有する半導体集積回路を備えた半導体チップを形成する。
【００７７】
本実施の形態１で例示する不揮発性メモリは、ＬＣＤドライバを形成する半導体チップと同一のチップ内に形成される。以下では、特にＬＣＤドライバを構成する、例えば種々の動作電圧の電界効果トランジスタからなる回路を形成する領域を主回路形成領域と称し、不揮発性メモリを形成する領域を不揮発性メモリ領域と称する。
【００７８】
図６は、本実施の形態１で例示する、半導体チップ上に形成された半導体装置のうち、不揮発性メモリ領域に形成された不揮発性メモリセルＮＶＭにおける１セル分の平面図を示したものである。１セルとは、１ｂｉｔの単位情報を記憶する領域を表す。図６には、不揮発性メモリセルＮＶＭの構成を分かりやすくするために、半導体領域にハッチングを付し、その他の例えば絶縁膜などは省略して示している。以下、平面図に関しては特に断りの無い限り同様であるとする。また、図７は図６のｘ３−ｘ３線の断面図を示した。
【００７９】
半導体チップを構成する半導体基板１は、例えばｐ型（第２導電型）のシリコン単結晶により形成されている。ｐ型とは、例えばＩＶ族の元素からなるシリコンなどにおいて、ホウ素（Ｂ）などのＩＩＩ族の元素を含有した状態であり、多数キャリアが正孔（ホールともいう）であるような半導体材料の導電型を表す。以下、ｐ型の導電型に関しては同様であるとする。半導体基板１は厚さ方向に沿って互いに反対側に位置する主面（第１主面）Ｓ１および裏面（第２主面）（図示しない）を有する。図６は、例えば主面Ｓ１に形成された不揮発性メモリセルＮＶＭの構成を見るために半導体基板１を主面Ｓ１側から見た図であり、図７においてはこの主面Ｓ１側の要部を拡大して示している。
【００８０】
半導体基板１の主面Ｓ１には分離部２が形成されている。ここで分離部２は、例えば半導体基板１の主面Ｓ１に形成された浅溝内に酸化シリコン等からなる絶縁膜を埋め込むことで形成された、所謂ＳＴＩ（Shallow Trench Isolation）と称される溝型の分離部２であるとする。
【００８１】
半導体基板１には、その主面Ｓ１から所望の深さに渡って、ｎ型（第１導電型）の半導体領域である埋め込みｎウェル（第１半導体領域）ＤＮＷが形成されている。ｎ型とは、例えばＩＶ族の元素からなるシリコンなどにおいて、リン（Ｐ）やヒ素（Ａｓ）などのＶ族の元素を含有した状態であり、多数キャリアが電子であるような半導体材料の導電型を表す。以下、ｎ型の導電型に関しては同様であるとする。
【００８２】
埋め込みｎウェルＤＮＷには、ｐ型の半導体領域である動作素子形成用ｐウェル（第２半導体領域）ＰＷ１、および、同じくｐ型の半導体領域であるキャパシタ形成用ｐウェル（第３半導体領域）ＰＷ２が、埋め込みｎウェルＤＮＷに内包された状態で形成されている。これらの両ｐウェルＰＷ１，ＰＷ２は、第１方向Ｘに延在するようにして、かつ、第１方向Ｘに交差する第２方向Ｙに沿って並ぶようにして形成されている。また、これらの両ｐウェルＰＷ１，ＰＷ２の不純物濃度はそれぞれ同程度であり、また、半導体基板１の不純物濃度よりも高いものとする。
【００８３】
動作素子形成用ｐウェルＰＷ１およびキャパシタ形成用ｐウェルＰＷ２の外周には、それらを取り囲むように、かつ、埋め込みｎウェルＤＮＷよりも浅い位置に渡って、分離部２が形成されている。
【００８４】
この分離部２の底部には、ｎ型の半導体領域である分離用ｎウェルＮＷが形成されている。分離用ｎウェルは、埋め込みｎウェルＤＮＷよりも浅い位置に渡って形成されている。分離用ｎウェルＮＷは外部から電気的な導通を取れるような機構を有しており（図示しない）、所望の電位とすることができる。
【００８５】
以上の構成により、動作素子形成用ｐウェルＰＷ１およびキャパシタ形成用ｐウェルＰＷ２は、第１方向Ｘに互いに沿うようにして、かつ、第２方向Ｙに沿って並ぶようにして、埋め込みｎウェルＤＮＷに内包されるように配置されている。更に、動作素子形成用ｐウェルＰＷ１およびキャパシタ形成用ｐウェルＰＷ２は、その外周を取り囲む分離部２とその底部に形成された分離用ｎウェルＮＷにより、互いに電気的に分離された状態で配置されている。
【００８６】
本実施の形態１で例示する不揮発性メモリセルＮＶＭは、動作素子形成用ｐウェルＰＷ１、および、キャパシタ形成用ｐウェルＰＷ２に平面的に重なるようにして配置され、以下に示す構成を有する。
【００８７】
第１に、不揮発性メモリセルＮＶＭは、半導体基板１の主面Ｓ１において、動作素子形成用ｐウェルＰＷ１の一部、および、キャパシタ形成用ｐウェルＰＷ２の一部に、平面的に重なるようにして配置された浮遊電極ＦＧを有する。浮遊電極ＦＧは、例えば多結晶シリコンなどを母材とする導体膜からなるものとする。また、浮遊電極ＦＧは、他のいかなる部分にも電気的に接続されていないような、浮遊状態であるように配置されている。このように浮遊状態にある浮遊電極ＦＧは、本実施の形態１で例示する不揮発性メモリセルＮＶＭにおいて、データを保持する役割を担う。
【００８８】
ここで、例えば、一般的な半導体装置における同様のゲート電極を形成する際に、コンタクトを形成するために、導体膜などを形成する工程がある。本実施の形態１においては、上記の浮遊電極ＦＧの表面を、例えば酸化シリコン膜などの保護絶縁膜ＰＩで覆っても良い。これにより、導体膜の形成工程などから保護し、他の箇所からの絶縁性を高めることができる。
【００８９】
第２に、不揮発性メモリセルＮＶＭは、動作素子形成用ｐウェルＰＷ１に形成された、書き込み／消去用素子（データ書き込み／消去用素子）ＷＤを有する。書き込み／消去用素子ＷＤは、本実施の形態１で例示する不揮発性メモリセルＮＶＭにおいて、主にデータの書き込みと、消去動作を担う素子である。
【００９０】
第３に、不揮発性メモリセルＮＶＭは、動作素子形成用ｐウェルＰＷ１に形成された、読み出し用トランジスタ（読み出し用電界効果トランジスタ）ＱＲを有する。読み出し用トランジスタＱＲは、後に詳細を説明するように、ＭＩＳ型の電界効果トランジスタであり、本実施の形態１で例示する不揮発性メモリセルＮＶＭにおいて、主にデータの読み出しを担う素子である。
【００９１】
上記のように、本実施の形態１で例示する不揮発性メモリセルＮＶＭにおいては、データの書込みと消去を担う書込み／消去用素子ＷＤと、データの読み出しを担う読み出し用トランジスタＱＲとを別素子としつつ、１つの動作素子形成用ｐウェルＰＷ１に形成している。これにより、本実施の形態１の不揮発性メモリセルＮＶＭは、上記で図４、図５を用いて説明した、本発明者らが検討した不揮発性メモリセルＮＶＭｂにおける、書き込み・消去を担う素子を単独で形成する書き込み素子形成用ｐウェルＰＷｘ３を必要としない。結果として、不揮発性メモリセルＮＶＭの面積を縮小させることができる。
【００９２】
第４に、不揮発性メモリセルＮＶＭは、動作素子形成用ｐウェルＰＷ１に形成された、選択用トランジスタ（選択用電界効果トランジスタ）ＱＳを有する。一般的なメモリ装置では、半導体チップの中でメモリセルが規則的な配列をなして配置されている。本実施の形態１で例示する不揮発性メモリセルＮＶＭが有する選択用トランジスタＱＳは、メモリ配列の中から所望の不揮発性メモリセルＮＶＭを選択する際、周囲のセルへの干渉を防ぐために、上記の選択用トランジスタＱＳがスイッチとして各セル内に配置されている。これにより、本実施の形態１で例示する不揮発性メモリセルＮＶＭの信頼性を向上させることができる。また、本実施の形態１において、選択用トランジスタＱＳは、上記の読み出し用トランジスタＱＲに電気的に直列に接続されているものとする。
【００９３】
第５に、不揮発性メモリセルＮＶＭは、キャパシタ形成用ｐウェルＰＷ２に形成された、ＭＩＳキャパシタ（容量素子）Ｃを有する。ＭＩＳキャパシタＣは、後に詳細を説明するように、ＭＩＳ構造からなる容量素子（キャパシタ、コンデンサ、カップリングコンデンサ）である。本実施の形態１で例示する不揮発性メモリセルＮＶＭにおいて、主に、書込み／消去用素子ＷＤなどへの電圧供給効率を向上させる役割を担う素子である。
【００９４】
以下では、本実施の形態１で例示する不揮発性メモリセルＮＶＭが有する、上記第１〜第５の要素に関して、それぞれの構成を詳細に説明する。
【００９５】
第１に、浮遊電極ＦＧは、書き込み／消去素子用浮遊ゲート電極（第１浮遊ゲート電極）ＧＥＷと、読み出し素子用浮遊ゲート電極（第２浮遊ゲート電極）ＧＥＲと、キャパシタ用浮遊ゲート電極（第３浮遊ゲート電極）ＧＥＣとを一体的に有している。
【００９６】
ここで、書き込み／消去素子用浮遊ゲート電極ＧＥＷは、浮遊電極ＦＧのうち、動作素子形成用ｐウェルＰＷ１の一部に平面的に重なる位置から、キャパシタ形成用ｐウェルＰＷ２の一部に至るまで、第１方向Ｘと交差する第２方向Ｙに延在するようにして配置された部分である。
【００９７】
また、読み出し素子用浮遊ゲート電極ＧＥＲは、浮遊電極ＦＧのうち、動作素子形成用ｐウェルＰＷ１の一部に平面的に重なる位置から、キャパシタ形成用ｐウェルＰＷ２の一部に至るまで、上記の書き込み／消去素子用浮遊ゲート電極ＧＥＷと距離を隔てて沿うようにして配置された部分である。即ち、書き込み／消去素子用浮遊ゲート電極ＧＥＷと読み出し素子用浮遊ゲート電極ＧＥＲとは、動作素子形成用ｐウェルＰＷ１の配置範囲内においては、互いに分離されている。
【００９８】
また、キャパシタ用浮遊ゲート電極ＧＥＣは、浮遊電極ＦＧのうち、キャパシタ形成用ｐウェルＰＷ２の一部に平面的に重なるようにして配置された部分である。
【００９９】
ここで、キャパシタ用浮遊ゲート電極ＧＥＣの第１方向Ｘにおける幅は、書き込み／消去素子用浮遊ゲート電極ＧＥＷおよび読み出し素子用浮遊ゲート電極ＧＥＲの第１方向Ｘにおける幅よりも、大きいものとする。
【０１００】
以上のように、書き込み／消去素子用浮遊ゲート電極ＧＥＷ、読み出し素子用浮遊ゲート電極ＧＥＲ、および、キャパシタ用浮遊ゲート電極ＧＥＣは浮遊電極ＦＧの一部であり、同一層内に配置されているものとする。後に詳細を記述するように、本実施の形態１で例示する不揮発性メモリセルＮＶＭの基本的な構成要素としては、種々の配線層等を除けば、この一層の浮遊電極ＦＧが導体膜の最上層となる。従って、例えば種々の動作電圧である電界効果トランジスタなどの主回路形成領域への形成と同様の工程で、不揮発性メモリ領域に不揮発性メモリセルＮＶＭを形成することができる。結果として、生産性、信頼性の高い半導体装置を実現することができる。
【０１０１】
第２に、書き込み／消去用素子ＷＤは、上記浮遊電極ＦＧの一部である書き込み／消去素子用浮遊ゲート電極ＧＥＷを有する。
【０１０２】
また、書き込み／消去用素子ＷＤは、書き込み／消去素子用浮遊ゲート電極ＧＥＷおよび半導体基板１の間に形成された、書き込み／消去素子用ゲート絶縁膜（第１ゲート絶縁膜）ＧＩＷを有する。書き込み／消去素子用ゲート絶縁膜ＧＩＷは、例えば酸化シリコン膜などにより形成されているものとする。
【０１０３】
また、書き込み／消去用素子ＷＤは、動作素子形成用ｐウェルＰＷ１内において、平面的に見て、上記の書き込み／消去素子用浮遊ゲート電極ＧＥＷと読み出し素子用浮遊ゲート電極ＧＥＲとに挟まれた領域に位置する半導体基板１の主面Ｓ１に形成された、ｎ型の半導体領域である共有ソース／ドレイン領域（第４半導体領域）ＳＤＣを有する。共有ソース／ドレイン領域ＳＤＣの不純物濃度は、同じｎ型の半導体領域である埋め込みｎウェルＤＮＷおよび分離用ｎウェルＮＷの不純物濃度よりも高いものであるとする。
【０１０４】
ここで、上記の共有ソース／ドレイン領域ＳＤＣは、平面的に見て、書き込み／消去素子用浮遊ゲート電極ＧＥＷの側方下部に至る領域であり、断面的に見て、共有ソース／ドレイン領域ＳＤＣ自体よりも浅い領域に形成された、ｎ型エクステンション領域ｎｘ１を有する。ｎ型エクステンション領域ｎｘ１の不純物濃度は、同じｎ型の半導体領域である共有ソース／ドレイン領域ＳＤＣの不純物濃度よりも低いものであるとする。以下、ｎ型の半導体領域であるエクステンション領域の不純物濃度に関しては、特に断らない限り同様であるとする。
【０１０５】
また、書き込み／消去用素子ＷＤは、動作素子形成用ｐウェルＰＷ１内において、平面的に見て、上記の共有ソース／ドレイン領域ＳＤＣと対をなすことで、上記の書き込み／消去素子用浮遊ゲート電極ＧＥＷを挟み込む領域に位置する半導体基板１の主面Ｓ１に形成された、ｐ型の半導体領域である動作素子用ウェル給電領域（第５半導体領域）ＶＳＭを有する。動作素子用ウェル給電領域ＶＳＭの不純物濃度は、同じｐ型の半導体領域である動作素子形成用ｐウェルＰＷ１およびキャパシタ形成用ｐウェルＰＷ２の不純物濃度よりも高いものであるとする。
【０１０６】
ここで、上記の動作素子用ウェル給電領域ＶＳＭは、平面的に見て、書き込み／消去素子用浮遊ゲート電極ＧＥＷの側方下部に至る領域であり、断面的に見て、動作素子用ウェル給電領域ＶＳＭ自体よりも浅い領域に形成された、ｐ型エクステンション領域ｐｘ１を有する。ｐ型エクステンション領域ｐｘ１の不純物濃度は、同じｐ型の半導体領域である動作素子用ウェル給電領域ＶＳＭの不純物濃度よりも低いものであるとする。以下、ｐ型の半導体領域であるエクステンション領域の不純物濃度に関しては、特に断らない限り同様であるとする。
【０１０７】
ここで、書き込み／消去用素子ＷＤに、ｎ型の半導体領域である共有ソース／ドレイン領域ＳＤＣを形成している理由を以下に記す。即ち、ｎ型の共有ソース／ドレイン領域ＳＤＣを追加したことにより、浮遊ゲート電極下の反転層の形成が促進される。また、電子はｐ型半導体領域中では少数キャリアであるのに対して、ｎ型半導体領域中では多数キャリアである。このため、ｎ型の共有ソース／ドレイン領域ＳＤＣを設けたことにより、注入電子を反転層に容易に供給することができる。その結果、実効的なカップリング容量を増大させることができるので、浮遊電極ＦＧの電位を効率的にコントロールすることができる。従って、データの書き込み速度を向上させることができる。また、データ書き込み速度のばらつきも低減できる。
【０１０８】
以上が、書き込み／消去用素子ＷＤが有する構成である。書き込み／消去用素子ＷＤは、導体部（Metal）としての書き込み／消去素子用浮遊ゲート電極ＧＥＷ、絶縁部（Insulator）としての書き込み／消去素子用ゲート絶縁膜ＧＩＷ、および、半導体部（Semiconductor）としての動作素子形成用ｐウェルＰＷ１の三層のＭＩＳ構造からなる。なお、本実施の形態１においては、上部電極である書き込み／消去素子用浮遊ゲート電極ＧＥＷはフローティング状態であり、下部電極である動作素子形成用ｐウェルＰＷ１は、動作素子用ウェル給電領域ＶＳＭにより給電される機構を有する。動作等の詳細な説明は、他の構成と併せて後に行う。
【０１０９】
第３に、読み出し用トランジスタＱＲは、上記浮遊電極ＦＧの一部である読み出し素子用浮遊ゲート電極ＧＥＲを有する。
【０１１０】
また、読み出し用トランジスタＱＲは、読み出し素子用浮遊ゲート電極ＧＥＲおよび半導体基板１の間に形成された、読み出し素子用ゲート絶縁膜（第２ゲート絶縁膜）ＧＩＲを有する。読み出し素子用ゲート絶縁膜ＧＩＲは、例えば酸化シリコン膜などにより形成されているものとする。
【０１１１】
また、読み出し用トランジスタＱＲは、上記の書き込み／消去用素子ＷＤと共有する形で、共有ソース／ドレイン領域ＳＤＣを有する。
【０１１２】
ここで、上記の共有ソース／ドレイン領域ＳＤＣは、平面的に見て、読み出し素子用浮遊ゲート電極ＧＥＲの側方下部に至る領域であり、断面的に見て、共有ソース／ドレイン領域ＳＤＣ自体よりも浅い領域に形成された、ｎ型エクステンション領域ｎｘ２を有する。
【０１１３】
また、読み出し用トランジスタＱＲは、動作素子形成用ｐウェルＰＷ１内において、平面的に見て、上記の共有ソース／ドレイン領域ＳＤＣと対をなすことで、上記の読み出し素子用浮遊ゲート電極ＧＥＲを挟み込む領域に位置する半導体基板１の主面Ｓ１に形成された、ｎ型の半導体領域である読み出し素子用ソース／ドレイン領域（第６半導体領域）ＳＤＲを有する。読み出し素子用ソース／ドレイン領域ＳＤＲの不純物濃度は、共有ソース／ドレイン領域ＳＤＣの不純物濃度と同程度であるものとする。
【０１１４】
ここで、上記のように、第２方向Ｙに延在している読み出し素子用浮遊ゲート電極ＧＥＲに対し、これを挟み込むようにして、一対の各ソース／ドレイン領域ＳＤＣ，ＳＤＲが形成されている。更に、共有ソース／ドレイン領域ＳＤＣは、上記の書き込み／消去用素子ＷＤと共有する構成となっていた。従って、読み出し用トランジスタＱＲと、書き込み／消去用素子ＷＤとは、第１方向Ｘに並んで配置されていることとなる。
【０１１５】
また、上記の読み出し素子用ソース／ドレイン領域ＳＤＲは、平面的に見て、読み出し素子用浮遊ゲート電極ＧＥＲの側方下部に至る領域であり、断面的に見て、読み出し素子用ソース／ドレイン領域ＳＤＲ自体よりも浅い領域に形成された、ｎ型エクステンション領域ｎｘ３を有する。
【０１１６】
以上が、読み出し用トランジスタＱＲが有する構成である。読み出し用トランジスタＱＲは、ゲート電極としての読み出し素子用浮遊ゲート電極ＧＥＲ、ゲート絶縁膜としての読み出し素子用ゲート絶縁膜ＧＩＲ、ソースまたはドレイン領域としての共有ソース／ドレイン領域ＳＤＣ、および、同じくソースまたはドレイン領域としての読み出し素子用ソース／ドレイン領域ＳＤＲを基本構成とするＭＩＳ型電界効果トランジスタである。特に、ｐ型である動作素子形成用ｐウェルＰＷ１の中に形成され、ｎ型である各ソース／ドレイン領域ＳＤＣ，ＳＤＲを有する、ｎチャネル型の電界効果トランジスタである。なお、本実施の形態１においては、ゲート電極である読み出し素子用浮遊ゲート電極ＧＥＲはフローティング状態であり、片方のソース／ドレイン領域である共有ソース／ドレイン領域ＳＤＣは、特定の給電機構を有さない。動作等の詳細な説明は、他の構成と併せて後に行う。
【０１１７】
第４に、選択用トランジスタＱＳは、上記の動作素子形成用ｐウェルＰＷ１の一部に平面的に重なるようにして形成された、選択素子用ゲート電極ＧＥＳを有する。選択素子用ゲート電極ＧＥＳは、平面的に見て、読み出し素子用浮遊ゲート電極ＧＥＲに対して、書き込み／消去素子用浮遊ゲート電極ＧＥＷと反対側の領域で、読み出し素子用浮遊ゲート電極ＧＥＲに沿うようにして配置されている。ただし、選択素子用ゲート電極ＧＥＳは、平面的に見て、キャパシタ形成用ｐウェルと重なる領域にまでは達しない。更に、選択素子用ゲート電極ＧＥＳは、浮遊電極ＦＧとは一体ではなく、独立して形成されている。選択素子用ゲート電極ＧＥＳは、例えば多結晶シリコンなどを母材とする導体膜からなるものとする。
【０１１８】
また、選択用トランジスタＱＳは、選択素子用ゲート電極ＧＥＳおよび半導体基板１の間に形成された、選択素子用ゲート絶縁膜ＧＩＳを有する。選択素子用ゲート絶縁膜ＧＩＳは、例えば酸化シリコン膜などにより形成されているものとする。
【０１１９】
また、上記の読み出し用トランジスタＱＲが有する読み出し素子用ソース／ドレイン領域ＳＤＲは、平面的に見て、選択素子用ゲート電極ＧＥＳの側方下部に達する領域まで配置されている。そして、選択用トランジスタＱＳは、上記の読み出し用トランジスタＱＲと共有する形で、この読み出し素子用ソース／ドレイン領域ＳＤＲを、ソースまたはドレイン領域として有する。この構成により、読み出し用トランジスタＱＲと選択用トランジスタＱＳとは電気的に直列に接続されていることになる。
【０１２０】
ここで、上記の読み出し素子用ソース／ドレイン領域ＳＤＲは、平面的に見て、選択素子用ゲート電極ＧＥＳの側方下部に至る領域であり、断面的に見て、読み出し素子用ソース／ドレイン領域ＳＤＲ自体よりも浅い領域に形成された、ｎ型エクステンション領域ｎｘ４を有する。
【０１２１】
また、選択用トランジスタＱＳは、動作素子形成用ｐウェルＰＷ１内において、平面的に見て、上記の読み出し素子用ソース／ドレイン領域ＳＤＲと対をなすことで、上記の選択素子用ゲート電極ＧＥＳを挟み込む領域に位置する半導体基板１の主面Ｓ１に形成された、ｎ型の半導体領域である選択素子用ソース／ドレイン領域ＳＤＳを有する。選択素子用ソース／ドレイン領域ＳＤＳの不純物濃度は、読み出し素子用ソース／ドレイン領域ＳＤＲの不純物濃度と同程度であるものとする。
【０１２２】
ここで、上記の選択素子用ソース／ドレイン領域ＳＤＳは、平面的に見て、選択素子用ゲート電極ＧＥＳの側方下部に至る領域であり、断面的に見て、選択素子用ソース／ドレイン領域ＳＤＳ自体よりも浅い領域に形成された、ｎ型エクステンション領域ｎｘ５を有する。
【０１２３】
以上が、選択用トランジスタＱＳが有する構成である。選択用トランジスタＱＳは、ゲート電極としての選択素子用ゲート電極ＧＥＳ、ゲート絶縁膜としての選択素子用ゲート絶縁膜ＧＩＳ、ソースまたはドレイン領域としての選択素子用ソース／ドレイン領域ＳＤＳ、および、同じくソースまたはドレイン領域としての共有ソース／ドレイン領域ＳＤＣを基本構成とするＭＩＳ型電界効果トランジスタである。なお、本実施の形態１においては、片方のソース／ドレイン領域である共有ソース／ドレイン領域ＳＤＣは、特定の給電機構を有さない。動作等の詳細な説明は、他の構成と併せて後に行う。
【０１２４】
第５に、ＭＩＳキャパシタＣは、上記の浮遊電極ＦＧの一部であるキャパシタ用浮遊ゲート電極ＧＥＣを有する。
【０１２５】
また、ＭＩＳキャパシタＣは、キャパシタ用浮遊ゲート電極ＧＥＣおよび半導体基板１の間に形成された、キャパシタ用ゲート絶縁膜（第３ゲート絶縁膜）ＧＩＣを有する。キャパシタ用ゲート絶縁膜ＧＩＣは、例えば酸化シリコン膜などにより形成されているものとする。
【０１２６】
また、ＭＩＳキャパシタＣは、キャパシタ形成用ｐウェルＰＷ２内において、平面的に見て、キャパシタ用浮遊ゲート電極ＧＥＣを挟み込む領域に位置する半導体基板１の第１主面Ｓ１に形成された、ｐ型であるキャパシタ用ウェル給電領域（第７半導体領域）ＶＳＣ、および、ｎ型の半導体領域であるキャパシタ用ソース領域（第８半導体領域）ＳＣを有する。キャパシタ用ウェル給電領域ＶＳＣの不純物濃度は、同じｐ型の半導体領域である動作素子用ウェル給電領域ＶＳＭの不純物濃度と同程度であるものとする。また、キャパシタ用ソース領域ＳＣの不純物濃度は、同じｎ型の半導体領域である共有ソース／ドレイン領域ＳＤＣなどと同程度であるものとする。
【０１２７】
ここで、上記のキャパシタ用ウェル給電領域ＶＳＣは、平面的に見て、キャパシタ用浮遊ゲート電極ＧＥＣの側方下部に至る領域であり、断面的に見て、キャパシタ用ウェル給電領域ＶＳＣ自体よりも浅い領域に形成された、ｐ型エクステンション領域ｐｘ２を有する。また、キャパシタ用ソース領域ＳＣは、平面的に見て、キャパシタ用浮遊ゲート電極ＧＥＣの側方下部に至る領域であり、断面的に見て、キャパシタ用ソース領域ＳＣ自体よりも浅い領域に形成された、ｎ型エクステンション領域ｎｘ６を有する。
【０１２８】
ここで、ＭＩＳキャパシタＣに、ｎ型の半導体領域であるキャパシタ用ソース領域ＳＣを形成している理由を以下に記す。消去動作において、ｎ型のキャパシタ用ソース領域ＳＣを追加したことにより、電子をキャパシタ用ゲート絶縁膜ＧＩＣの直下にスムーズに供給することができる。このため、浮遊電極ＦＧ下の反転層をすばやく形成することができるので、ｐ型のキャパシタ形成用ｐウェルＰＷ２をすばやく−９Ｖに固定することができる。その結果、実効的なカップリング容量を増大させることができるので、浮遊電極ＦＧの電位を効率的にコントロールすることができる。従って、データ消去速度を向上させることができる。また、データ消去速度のばらつきも低減することができる。
【０１２９】
以上が、ＭＩＳキャパシタＣが有する構成である。ＭＩＳキャパシタＣは、導体部としてのキャパシタ用浮遊ゲート電極ＧＥＣ、絶縁部としてのキャパシタ用ゲート絶縁膜ＧＩＣ、および、半導体部としてのキャパシタ形成用ｐウェルＰＷ２の三層のＭＩＳ構造からなる容量素子である。なお、本実施の形態１においては、上部電極であるキャパシタ用浮遊ゲート電極ＧＥＣはフローティング状態であり、下部電極であるキャパシタ形成用ｐウェルＰＷ２は、キャパシタ用ウェル給電領域ＶＳＣにより給電される機構を有する。動作等の詳細な説明は、他の構成と併せて後に行う。
【０１３０】
ここで、上記のように、ＭＩＳキャパシタＣは第１方向Ｘに延在するキャパシタ形成用ｐウェルＰＷ２の中に形成されている。また、上記のように、動作素子形成用ｐウェルＰＷ１は、キャパシタ形成用ｐウェルＰＷ２と第１方向Ｘに互いに沿うように、かつ、第２方向Ｙに沿って並んで配置されている。従って、ＭＩＳキャパシタＣは、動作素子形成用ｐウェルＰＷ１に形成された書き込み／消去用素子ＷＤ、読み出し用トランジスタＱＲ、および、選択用トランジスタＱＳと第１方向Ｘに互いに沿うように、かつ、第２方向Ｙに沿って並んで配置されていることになる。
【０１３１】
本実施の形態１で例示する不揮発性メモリセルＮＶＭの基本的な構成は、上記の通りである。これに加え、以下の構成を有する。
【０１３２】
各ゲート電極ＧＥＷ，ＧＥＲ，ＧＥＳ，ＧＥＣの側壁には、例えば酸化シリコンなどを主体とした絶縁膜よりなるサイドウォールスペーサ３が形成されている。サイドウォールスペーサ３は、当該各ゲート電極ＧＥＷ，ＧＥＲ，ＧＥＳ，ＧＥＣとの導通意図の無い配線などからの絶縁を目的として形成されるものである。
【０１３３】
また、ｐまたはｎ型の半導体領域である、各ウェル給電領域ＶＳＭ，ＶＳＣ、各ソースまたはドレイン領域ＳＤＣ，ＳＤＲ，ＳＤＳ，ＳＣ、および、多結晶シリコンよりなる選択素子用ゲート電極ＧＥＳの表面には、シリサイド層４が形成されている。シリサイド層４は、例えばコバルト（Ｃｏ）とシリコンとの化合物であるコバルトシリサイドなどの導体膜により構成され、外部からの電気的なコンタクトとのオーミック接続を目的として形成されるものである。
【０１３４】
以上の構成を有する不揮発性メモリセルＮＶＭが形成された半導体基板１の主面Ｓ１上には、層間絶縁膜５が形成されている層間絶縁膜５は、例えば窒化シリコンなどからなる絶縁膜５ａと、その上に形成された、例えば酸化シリコンなどからなる絶縁膜５ｂとを有している。この様に、異なる２層の絶縁膜とすることで、例えば、層間絶縁膜５下の半導体基板１の主面Ｓ１の任意の箇所に通ずるコンタクトホールを形成する場合に役立つ。即ち、２層の絶縁膜５ａ，５ｂのエッチングレートの違いを利用して、自己整合的にエッチングをストップさせ、より緻密な加工を可能にする、所謂ＳＡＣ（Self Align Contact）技術を適用することができる。
【０１３５】
また、本実施の形態１で例示する不揮発性メモリセルＮＶＭは、上記のＳＡＣ技術により層間絶縁膜５に形成されたコンタクトホールＣＨを有する。その中を埋め込む導体部６によって、不揮発性メモリＮＶＭを構成する所望の領域に対して、シリサイド層４を通じて電気的に接続される各コンタクトプラグＣＰ１〜ＣＰ６を構成している。以下にその詳細を説明する。
【０１３６】
まず、共有ソース／ドレイン領域ＳＤＣに電気的に接続される、共有部給電用コンタクトプラグ（第１導電部）ＣＰ１を有する。共有部給電用コンタクトプラグＣＰ１は、共有ソース／ドレイン領域ＳＤＣに電気的に接続されることで、同じｎ型半導体領域で接合する領域である、ｎ型エクステンション領域ｎｘ１，ｎｘ２に、同電位を給電することができる。
【０１３７】
また、動作素子用ウェル給電領域ＶＳＭに電気的に接続される、動作ウェル給電用コンタクトプラグ（第２導電部）ＣＰ２を有する。動作ウェル給電用コンタクトプラグＣＰ２は、動作素子用ウェル給電領域ＶＳＭに電気的に接続されることで、同じｐ型半導体領域で接合する領域である、ｐ型エクステンション領域ｐｘ１、および、動作素子形成用ｐウェルＰＷ１に、同電位を給電することができる。
【０１３８】
ここで、本実施の形態１で例示する不揮発性メモリセルＮＶＭにおいては、同一セル内の複数個所に存在する上記の共有部給電用コンタクトプラグＣＰ１、および、複数個所に存在する動作ウェル給電用コンタクトプラグＣＰ２は、上層において全て互いに接続されており、同時に給電されるものとする。
【０１３９】
また、選択素子用ソース／ドレイン領域ＳＤＳに電気的に接続される、読み出し用コンタクトプラグ（第３導電部）ＣＰ３を有する。読み出し用コンタクトプラグＣＰ３は、選択素子用ソース／ドレイン領域ＳＤＳに電気的に接続されることで、同じｎ型半導体領域で接合する領域である、ｎ型エクステンション領域ｎｘ５に、同電位を供給することができる。
【０１４０】
ここで、読み出し用トランジスタＱＲにおける一対のソース／ドレイン領域の一つである、読み出し素子用ソース／ドレイン領域ＳＤＲに給電する場合を考える。本実施の形態１においては、読み出し素子用ソース／ドレイン領域ＳＤＲは選択用トランジスタＱＳのソースまたはドレイン領域ともなっている。従って、選択用トランジスタＱＳをオン状態としておくことで、選択素子用ソース／ドレイン領域ＳＤＳとほぼ同電位を、読み出し素子用ソース／ドレイン領域ＳＤＲに給電することができる。即ち、本実施の形態１において、選択用トランジスタＱＳがオン状態であるとき、読み出し用コンタクトプラグＣＰ３は、読み出し素子用ソース／ドレイン領域ＳＤＲに電気的に接続されていることとなる。
【０１４１】
また、キャパシタ用ウェル給電領域ＶＳＣに電気的に接続される、キャパシタウェル給電用コンタクトプラグ（第４導電部）ＣＰ４を有する。キャパシタウェル給電用コンタクトプラグＣＰ４はキャパシタ用ウェル給電領域ＶＳＣに電気的に接続されることで、同じｐ型半導体領域で接合する領域である、ｐ型エクステンション領域ｐｘ２、および、キャパシタ形成用ｐウェルＰＷ２に、同電位を給電することができる。
【０１４２】
また、キャパシタ用ソース領域ＳＣに電気的に接続される、キャパシタ用コンタクトプラグ（第５導電部）ＣＰ５を有する。キャパシタ用コンタクトプラグＣＰ５はキャパシタ用ソース領域ＳＣに電気的に接続されることで、同じｎ型半導体領域で接合する領域である、ｎ型エクステンション領域ｎｘ６に、同電位を供給することができる。
【０１４３】
ここで、本実施の形態１で例示する不揮発性メモリセルＮＶＭにおいては、同一セル内の複数個所に存在する上記のキャパシタウェル給電用コンタクトプラグＣＰ４、および、複数個所に存在するキャパシタ用コンタクトプラグＣＰ５は、上層において全て互いに接続されており、同時に給電されるものとする。
【０１４４】
また、選択素子用ゲート電極ＧＥＳに電気的に接続される、選択ゲート用コンタクトプラグＣＰ６を有する。選択ゲート用コンタクトプラグＣＰ６は選択素子用ゲート電極ＧＥＳに電気的に接続されることで、選択用トランジスタＱＳにゲート電圧を印加することができる。
【０１４５】
以上の各コンタクトプラグＣＰ１〜ＣＰ６において、同一セル内の複数箇所に存在する同一のものは、上層において全て互いに接続されており、同時に給電されるものとする。
【０１４６】
以下では、本実施の形態１で上記のように例示した構成を有する不揮発性メモリセルＮＶＭのセル面積についての、本発明者らの検証に関して説明する。
【０１４７】
本実施の形態１で例示した不揮発性メモリセルＮＶＭは、書き込み／消去用素子ＷＤ、読み出し用トランジスタＱＲ、選択用トランジスタＱＳ、および、ＭＩＳキャパシタＣを有する。上記の構成は、本発明者らが検討した、図４、図５を用いて説明した構成の不揮発性メモリセルＮＶＭｂと同様である。従って、本発明者らが検討した、図１〜図３を用いて説明した構成の不揮発性メモリセルＮＶＭａに見られた、図３を用いて説明した書き込み動作における問題は生じないと期待される。当該メモリ動作の検証は、以下で詳細に説明する。
【０１４８】
ここで、上記図４を用いて説明したように、本発明者らが検討した不揮発性メモリセルＮＶＭｂでは、書き込み・読み出し動作を専属的に担うために別素子とした書き込み／消去用素子ＷＤを、別のウェル（書き込み素子形成用ｐウェルＰＷｘ３）に形成していた。そして、この書き込み素子形成用ｐウェルＰＷｘ３は、第２方向Ｙに沿った方向に追加する形で、不揮発性メモリセルＮＶＭｂ内に形成されていた。
【０１４９】
一方、本実施の形態１で例示した不揮発性メモリＮＶＭでは、書き込み／消去用素子ＷＤは、読み出し用トランジスタＱＲと、同一の動作素子形成用ｐウェルＰＷ１内に、第１方向Ｘに沿って並ぶようにして形成している。これにより、浮遊電極ＦＧの一部分であり、書き込み／消去素子用浮遊ゲート電極ＧＥＷが延在する第２方向Ｙに対して新たなウェルや、新たな素子を追加することにはならず、不揮発性メモリセルＮＶＭの面積を縮小することができる。
【０１５０】
ただし、書き込み／消去用素子ＷＤを別素子とすることで、構成上、素子数が増えた本実施の形態１の不揮発性メモリセルＮＶＭにおいて、単に同一ウェル内に書き込み／消去用素子ＷＤを形成するだけでは、第１方向Ｘへの面積の増大が起こる。
【０１５１】
このような技術的な課題を、本実施の形態１に例示した不揮発性メモリセルＮＶＭにおいては、以下のように克服している。即ち、正常なメモリ動作を実現できる範囲で、機能的に同一と見なせる半導体領域を共有させることで、素子数増加による面積増大の影響を相殺している。
【０１５２】
具体的には、動作素子形成用ｐウェルＰＷ１内において、書き込み／消去用素子ＷＤと読み出し用トランジスタＱＲとは、第１方向Ｘに沿って並ぶようにして配置され、両素子は、ソースまたはドレイン領域を共有ソース／ドレイン領域ＳＤＣとして共有している。更に、書き込み／消去用素子ＷＤの動作時に必要な、半導体層への給電を担う領域と、動作素子形成用ｐウェルＰＷ１への給電を担う領域とを、動作素子用ウェル給電領域ＶＳＭとして共有している。これにより、本実施の形態１で例示した不揮発性メモリセルＮＶＭでは、第１方向Ｘにおいて、書き込み／消去用素子ＷＤと読み出し用トランジスタＱＲとを合わせた幅は、ＭＩＳキャパシタＣの幅よりも小さくすることができる。従って、第１方向Ｘへのセル面積の増大を回避することができる。
【０１５３】
ここで、上記のように、メモリ動作の信頼性を向上させるために、本実施の形態１で例示する不揮発性メモリセルＮＶＭは、選択用トランジスタＱＳを用いている。選択用トランジスタＱＳは、読み出し用トランジスタＱＲに電気的に直列に接続されるため、動作素子形成用ｐウェルＰＷ１内に形成されていた。これにより、第１方向Ｘにおける不揮発性メモリセルＮＶＭの面積の増大が懸念される。これに対し、本実施の形態１では、上記のように、第１方向Ｘにおいて、書き込み／消去用素子ＷＤと読み出し用トランジスタＱＲとを合わせた幅は、ＭＩＳキャパシタＣの幅よりも小さくしている。これにより、選択用トランジスタＱＳを含む動作素子形成用ｐウェルＰＷ１であっても、その第１方向Ｘの幅は、キャパシタ形成用ｐウェルＰＷ２と同程度か、それよりも小さくすることができる。従って、第１方向Ｘへのセル面積の増大を回避することができる。
【０１５４】
結果として、本実施の形態１で例示した不揮発性メモリセルＮＶＭのセル面積は、本発明者らが先に検討し、上記図１を用いて説明した、セル面積の小さい不揮発性メモリセルＮＶＭａと同程度とすることができる。更に、本発明者らが後に検討し、上記図４を用いて説明した、動作が正常である不揮発性メモリセルＮＶＭｂに対しては、ウェルを１つ減らすことが可能となった効果として、第２方向Ｙに約２／３程度に縮小することができる。
【０１５５】
そこで、本実施の形態１で例示した構成によって面積の縮小が実現できる不揮発性メモリＮＶＭにおいて、本発明者らが検討した不揮発性メモリセルＮＶＭｂと同様、書き込み時に問題の無い動作が可能であるかを、本発明者らは検証した。
【０１５６】
引き続き図７に示すように、共有部給電用コンタクトプラグＣＰ１および動作ウェル給電用コンタクトプラグＣＰ２に印加される電圧を動作部供給電圧Ｖｐ、読み出し用コンタクトプラグＣＰ３に印加される電圧を読み出しドレイン電圧Ｖｄ、ならびに、キャパシタウェル給電用コンタクトプラグＣＰ４およびキャパシタ用コンタクトプラグＣＰ５に印加される電圧をキャパシタ部印加電圧Ｖｃと、それぞれ表す。以下では、ＭＩＳキャパシタＣへの電荷の蓄積、浮遊電極ＦＧに生じる電位、書き込み／消去用素子ＷＤにかかる電界、および、ＦＮトンネリングにより浮遊電極ＦＧに蓄積される電子の挙動などは、上記で本発明者らが先に検討した不揮発性メモリセルＮＶＭａにおいて説明したものと同様であるので、詳細な説明は省略する。
【０１５７】
まず、本発明者らが先に検討した不揮発性メモリセルＮＶＭａにおいて問題が無かった、読み出しおよび消去動作について説明する。
【０１５８】
図８に示すように、読み出し動作時には、例えば、動作部供給電圧Ｖｐ＝０Ｖ、読み出しドレイン電圧Ｖｄ＝１Ｖ、および、キャパシタ部印加電圧Ｖｃ＝＋３Ｖとする。ここで、選択用トランジスタＱＳがオン状態である場合、読み出しドレイン電圧Ｖｄとほぼ同等の電圧が読み出し素子用ソース／ドレイン領域ＳＤＲにも印加される。従って、読み出し用トランジスタＱＲは、０Ｖの共有ソース／ドレイン領域ＳＤＣをソース、＋１Ｖの読み出し素子用ソース／ドレイン領域ＳＤＲをドレインとして、ゲート電極となる読み出し素子用浮遊ゲート電極ＧＥＲの電位によって変化するソース／ドレインＩｄｓを生じる。
【０１５９】
ここで、本発明者らが先に検討した不揮発性メモリセルＮＶＭａにおける読み出し動作に関する説明と同じ理由で、浮遊電極ＦＧの一部である読み出し素子用浮遊ゲート電極ＧＥＲの電荷蓄積状態は、データ書き込みの有無によって変化する。即ち、読み出し用トランジスタＱＲは、データ書き込みの有無によって、閾値電圧が変化していることになる。特に、読み出し用トランジスタＱＲはｎチャネル型のトランジスタである。従って、書き込み動作を受けた状態では、読み出し素子用浮遊ゲート電極ＧＥＲに負電荷である電子が蓄積されており、閾値電圧が上昇していることになる。ソース／ドレイン電流Ｉｄｓは閾値電圧に対するゲート電位の高低によって著しく変化するから、このソース／ドレイン電流Ｉｄｓ値の違いにより、電荷の蓄積状態、即ちデータの保持状態を判別し、読み出すことができる。
【０１６０】
図９に示すように、消去動作時には、例えば、動作部供給電圧Ｖｐ＝＋９Ｖ、読み出しドレイン電圧Ｖｄは開放状態、および、キャパシタ部印加電圧Ｖｃ＝−９Ｖとする。書き込み／消去用素子ＷＤにおいて、ＭＩＳキャパシタＣへの給電により、書き込み／消去素子用浮遊ゲート電極ＧＥＷには−９Ｖの電圧が印加され、動作素子用ウェル給電領域ＶＳＭへの給電により、動作素子形成用ｐウェルＰＷ１には＋９Ｖの電圧が印加されている。従って、浮遊電極ＦＧに蓄積している電子ｅは、書き込み／消去素子用浮遊ゲート電極ＧＥＷにおいて、動作素子形成用ｐウェルＰＷ１に向かって１８Ｖの電位差に相当するエネルギーを受ける。これにより、電子ｅは書き込み／消去素子用ゲート絶縁膜ＧＩＷをＦＮトンネリングし、動作素子形成用ｐウェルＰＷ１に引き抜かれ、データの保持状態を消去することができる。
【０１６１】
ここで、ｐ型の素子形成用ｐウェルＰＷ１と、これに接合するｎ型の共有ソース／ドレイン領域ＳＤＣとは、動作部供給電圧Ｖｐによって同時に昇圧される。従って、当該ｐｎ接合での寄生電流の影響は無い。また、同じくｐ型の動作素子形成用ｐウェルＰＷ１に接合するｎ型の選択素子用ソース／ドレイン領域ＳＤＳは、独立した給電機構を持つが、開放状態となっているので、当該ｐｎ接合においても寄生電流の影響は無い。また、同じくｐ型の素子形成用ｐウェルＰＷ１に接合するｎ型の読み出し素子用ソース／ドレイン領域ＳＤＲは、選択用トランジスタＱＳがオン状態であっても、ほぼ同電位となる選択素子用ソース／ドレイン領域ＳＤＳが開放状態であるため、当該ｐｎ接合においても寄生電流の影響は無い。
【０１６２】
ここで、本発明者らが先に検討した不揮発性メモリセルＮＶＭａにおいては、図３などを用いて説明したように、書き込み動作時において、信頼性を損なう問題があった。以下では、本実施の形態１で例示した不揮発性メモリセルＮＶＭの書き込み動作を、図１０を用いて説明する。
【０１６３】
書き込み動作時には、動作部供給電圧Ｖｐ＝−９Ｖ、読み出しドレイン電圧Ｖｄを開放状態、キャパシタ部印加電圧Ｖｃ＝＋９Ｖとする。
【０１６４】
書き込み／消去用素子ＷＤにおいて、ＭＩＳキャパシタＣ部への給電により、書き込み／消去素子用浮遊ゲート電極ＧＥＷは＋９Ｖにバイアスされる。これにより、書き込み／消去素子用ゲート絶縁膜ＧＩＷ下の動作素子形成用ｐウェルＰＷ１には反転層ＩＬが形成される。更に、動作素子用ウェル給電領域ＶＳＭへの給電により、動作素子形成用ｐウェルＰＷ１は−９Ｖにバイアスされる。従って、反転層ＩＬに発生する電子ｅは１８Ｖの電位差に相当するエネルギーを受け、書き込み／消去素子用ゲート絶縁膜ＧＩＷをＦＮトンネリングし、書き込み／消去素子用浮遊ゲート電極ＧＥＷに注入される。このとき、同じく−９Ｖにバイアスされた共有ソース／ドレイン領域ＳＤＣにより、ｎ型エクステンション領域ｎｘ１を通じて、反転層ＩＬに潤滑に電子ｅが供給される。これにより、浮遊電極ＦＧに電荷を蓄積する、即ちデータを書き込むことができる。
【０１６５】
ここで、ｐ型の動作素子形成用ｐウェルＰＷ１と、これに接合するｎ型の共有ソース／ドレイン領域ＳＤＣとは、動作部供給電圧Ｖｐによって同時に降圧される。従って、当該ｐｎ接合での寄生電流の影響は無い。また、同じくｐ型の動作素子形成用ｐウェルＰＷ１に接合するｎ型の選択素子用ソース／ドレイン領域ＳＤＳは、独立した給電機構を持つが、開放状態となっているので、当該ｐｎ接合においても寄生電流の影響は無い。また、同じくｐ型の動作素子形成用ｐウェルＰＷ１に接合するｎ型の読み出し素子用ソース／ドレイン領域ＳＤＲは、選択用トランジスタＱＳがオン状態であっても、ほぼ同電位となる選択素子用ソース／ドレイン領域ＳＤＳが開放状態であるため、当該ｐｎ接合においても寄生電流の影響は無い。
【０１６６】
このとき、本発明者らが先に検討した不揮発性メモリセルＮＶＭａで説明したように、ｐｎ接合に係るｎ型領域のバイアスを開放状態としても、寄生的にｐ型領域に生じてしまう空乏層ＤＬにおける電界緩和によって、反転層ＩＬの電子ｅにＦＮトンネリングに必要な電位差を与えることができず、書き込み不良が起こるという問題があった。
【０１６７】
この点、本実施の形態１で例示した不揮発性メモリセルＮＶＭでは、開放状態としているｎ型領域は選択素子用ソース／ドレイン領域ＳＤＳ、または、選択用トランジスタＱＳがオン状態のときに導通する読み出し素子用ソース／ドレイン領域ＳＤＲである。これらはいずれも、書き込み時に電子ｅのＦＮトンネリングを利用して浮遊電極ＦＧに電荷を蓄積する書き込み／消去用素子ＷＤの構成要素ではなく、構造上も離れている。従って、開放状態にあるｎ型領域と接合するｐ型領域で空乏層ＤＬが生じたとしても、書き込み／消去用素子ＷＤでの書き込み動作にはほとんど影響を及ぼさない。結果として、書き込み不良の発生を防止することができる。
【０１６８】
上記の効果は、読み出し動作と、書き込み／消去動作とを担う素子を異なる素子としたことによる。
【０１６９】
まず、書き込み／消去動作を専属的に担う素子は、トランジスタとしての機能を必要とせず、ソース／ドレイン領域のように、異なるバイアス条件となる一対のｎ型半導体領域を必要としない。従って、トランジスタ機能を要する読み出しを担う素子を別素子とすることで、書き込みを担う素子では、反転領域への電子供給層とウェル給電層とに一括して同電位を給電することができる。結果として、給電タイミングのずれによる寄生ｐｎ接合の影響を防止することができる。
【０１７０】
また、読み出しを専属的に担う素子には、書き込み／消去動作時のバイアスを必要とせず、寄生的に生じるｐｎ接合は開放状態とするのが望ましい。ここで、読み出しを担う素子を別素子とすることで、書き込みを担う素子では、電界緩和による書き込み不良をもたらす空乏層ＤＬの発生を防止することができる。結果として、信頼性の高い不揮発性メモリセルＮＶＭを実現することができる。
【０１７１】
以上のように、本実施の形態１で例示した構成の不揮発性メモリセルＮＶＭによれば、寄生ｐｎ接合電流による素子破壊、または、書き込み不良などを引き起こすことなく、書き込み動作を実現することができる。結果として、本実施の形態１で例示した技術により、不揮発性メモリの信頼性の低下をもたらすことなく、集積度を向上させることができる。
【０１７２】
（実施の形態２）
上記実施の形態１においては、１ｂｉｔの情報を記録する単一の不揮発性メモリセルＮＶＭの構成を例示した。実際のメモリ回路では、このようなメモリセルをアレイ状に配置し、それぞれを結線することで、多ｂｉｔの情報を記録する不揮発性メモリとしている。本実施の形態２では、上記実施の形態１で例示した不揮発性メモリセルＮＶＭをアレイ状に配置して用いるメモリ回路を例示する。なお、図１３〜図２５の説明は、本実施の形態２における不揮発性メモリセルＮＶＭの書き込み動作および消去動作を説明したものである。このとき、選択用トランジスタＱＳはオン状態にあるとすれば、等価的に、読み出し用コンタクトプラグＣＰ３は読み出し素子用ソース／ドレイン領域ＳＤＲに接続されているとして良い。従って、図１３〜図２５の説明では、選択用トランジスタＱＳはオン状態にあるとし、記載を省略する。
【０１７３】
図１１は、本実施の形態２で例示する、不揮発性メモリセルＮＶＭへの給電方法を説明するために、上記実施の形態１で例示した単一の不揮発性メモリセルＮＶＭの平面図を示したものである。
【０１７４】
第１に、不揮発性メモリセルＮＶＭの書き込み／消去用素子ＷＤが有する共有ソース／ドレイン領域ＳＤＣおよび動作素子用ウェル給電領域ＶＳＭには、第２方向Ｙに延在するビット線（ビットライン、データ線、または、データラインとも言う）ＢＬが電気的に接続されている。即ち、ビット線ＢＬは、共有部給電用コンタクトプラグＣＰ１および動作ウェル給電用コンタクトプラグＣＰ２に電気的に接続され、これらに給電することができる。
【０１７５】
上記実施の形態１で図６、図７を用いて説明した不揮発性メモリセルＮＶＭとの対比により、ビット線ＢＬには、動作部供給電圧Ｖｐが印加されることになる。
【０１７６】
第２に、不揮発性メモリセルＮＶＭの読み出し用トランジスタＱＲが有する読み出し素子用ソース／ドレイン領域ＳＤＲには、第２方向Ｙに延在する読み出しビット線ｒＢＬが、選択用トランジスタＱＳを介して、電気的に接続されている。即ち、読み出しビット線ｒＢＬは、読み出し用コンタクトプラグＣＰ３に電気的に接続され、これに給電することができる。また、読み出し動作時には、読み出しビット線ｒＢＬに供給された電圧は、制御線（または制御ライン）ＳＬによって選択用トランジスタＱＳがオン状態とされたビットのみが、読み出し素子用ソース／ドレイン領域ＳＤＲへ供給される。
【０１７７】
上記実施の形態１で図６、図７を用いて説明した不揮発性メモリセルＮＶＭとの対比により、読み出しビット線ｒＢＬには、読み出しドレイン電圧Ｖｄが印加されることになる。
【０１７８】
第３に、不揮発性メモリセルＮＶＭのＭＩＳキャパシタＣが有するキャパシタ用ウェル給電領域ＶＳＣおよびキャパシタ用ソース領域ＳＣには、第１方向Ｘに延在するワード線（ワードラインとも言う）ＷＬが電気的に接続されている。即ち、ワード線ＷＬは、キャパシタウェル給電用コンタクトプラグＣＰ４およびキャパシタ用コンタクトプラグＣＰ５に電気的に接続され、これらに給電することができる。
【０１７９】
上記実施の形態１で図６、図７を用いて説明した不揮発性メモリセルＮＶＭとの対比により、ワード線ＷＬには、キャパシタ部印加電圧Ｖｃが印加されることになる。
【０１８０】
図１２に示すように、実際のメモリアレイＭｅｍでは、例えば不揮発性メモリセルＮＶＭ１１，ＮＶＭ１２，ＮＶＭ１３，ＮＶＭ１４などが、第１方向Ｘの同じ行に配置され、例えば不揮発性メモリセルＮＶＭ１１，ＮＶＭ２１，ＮＶＭ３１などが、第２方向Ｙの同じ列に配置される。本実施の形態２で例示するメモリアレイＭｅｍは、上記のようなアレイ状の配置によって、構成されているとする。
【０１８１】
同じ行に配置された、例えば不揮発性メモリセルＮＶＭ１１〜ＮＶＭ１４などは、同一のワード線ＷＬ１０によって結線されている。また、同じ列に配置された、例えば不揮発性メモリＮＶＭ１１〜ＮＶＭ３１などは、同一のビット線ＢＬ０１、または、同一の読み出しビット線ｒＢＬ０１によって結線されている。そして、ビット線ＢＬまたは読み出しビット線ｒＢＬのいずれかと、ワード線ＷＬとを一組指定することで、任意の不揮発性メモリセルＮＶＭを選択することができる。
【０１８２】
本実施の形態２においては、例えば、図１２中でハッチングを付した不揮発性メモリセルＮＶＭ２２に書き込み動作を施す場合を例示する。図１３には、不揮発性メモリセルＮＶＭ２２における、ＭＩＳキャパシタＣ、読み出し用トランジスタＱＲ、および、書き込み／消去用素子ＷＤの断面と、それらへのバイアス状態を示す。以下では、図１２と併せて、書き込み動作の説明に用いる。
【０１８３】
不揮発性メモリセルＮＶＭ２２に書き込み動作を施すためには、ワード線ＷＬ２０に＋９Ｖ、ビット線ＢＬ０２に−９Ｖを印加する。ここで、上記実施の形態１において、図９、図１０などを用いて説明したように、不揮発性メモリセルＮＶＭにおいては、キャパシタ部印加電圧Ｖｃと動作部供給電圧Ｖｐとの差が、書き込み／消去用素子ＷＤの書き込み／消去素子用浮遊ゲート電極ＧＥＷと、動作素子形成用ｐウェルＰＷ１との間に生じる電位差となる。即ち、本実施の形態２においては、セルに導通するビット線とワード線との電位差がこれに相当する。
【０１８４】
従って、不揮発性メモリセルＮＶＭ２２においては、書き込み／消去用素子ＷＤの書き込み／消去素子用浮遊ゲート電極ＧＥＷと、動作素子形成用ｐウェルＰＷ１との間には、約１８Ｖの電位差が生じる。これは、上記実施の形態１において図１０を用いて説明した不揮発性メモリセルＮＶＭへの書き込み動作と同様のバイアス条件であり、書き込み動作が施されることになる。
【０１８５】
即ち、不揮発性メモリセルＮＶＭ２２では、上記の電位差を受けたＦＮトンネリングにより、書き込み／消去素子用ゲート絶縁膜ＧＩＷ直下の反転層ＩＬから、浮遊電極ＦＧに電子ｅが注入される。その結果、読み出し用トランジスタＱＲの閾値電圧は上昇することになる。
【０１８６】
図１４は、書き込み時間に対する、読み出し用トランジスタＱＲの閾値電圧の変化を表すグラフ図である。図中にて特性ｅｘ１として示しているのが、上記の書き込み動作を受けた不揮発性メモリセルＮＶＭ２２の特性である。書き込みセルである不揮発性メモリセルＮＶＭ２２において、書き込み時間の経過とともに、浮遊電極ＦＧに電子が注入され、読み出し用トランジスタＱＲの閾値電圧が上昇していることが分かる。上記実施の形態１において図８を用いて説明したように、この閾値電圧の違いを利用してデータの保持状態を判別する。
【０１８７】
ここで、本実施の形態２では、メモリアレイＭｅｍにおいて、書き込み動作に必要な上記のバイアス条件を受けていないセルについて考察する。
【０１８８】
例えば、不揮発性メモリセルＮＶＭ１１，ＮＶＭ１３，ＮＶＭ１４，ＮＶＭ３１，ＮＶＭ３３，ＮＶＭ３４は、−９Ｖのビット線ＢＬ０２および＋９Ｖのワード線ＷＬ２０の両方に電気的に接続されておらず、電荷の移動などいかなる影響も及ばない。
【０１８９】
一方、ビット線ＢＬ０２、または、ワード線ＷＬ２０のいずれかの給電を受けるセルに着目する。
【０１９０】
第１に、図１２における不揮発性メモリセルＮＶＭ１２，ＮＶＭ３２などでは、＋９Ｖのワード線ＷＬ２０からは外れているものの、−９Ｖのビット線ＢＬ０２には電気的に接続されている。従って、不揮発性メモリセルＮＶＭ１２，ＮＶＭ３２などは、このビット線ＢＬ０２からの給電によって、以下のような影響を受ける。
【０１９１】
図１５は、ビット線ＢＬ０２に接続されている、例えば不揮発性メモリセルＮＶＭ１２の断面図を示したものである。上記のようなバイアス条件により、動作素子形成用ｐウェルＰＷ１には−９Ｖの電圧が印加され、書き込み／消去用素子ＷＤの書き込み／消去素子用浮遊ゲート電極ＧＥＷと、動作素子形成用ｐウェルＰＷ１との間には、約９Ｖの電位差が生じることになる。
【０１９２】
この９Ｖという電位差は、上記の書き込み動作時（１８Ｖ）のように、反転層ＩＬの電子ｅを、書き込み／消去素子用浮遊ゲート電極ＧＥＷに、ＦＮトンネリングにより潤滑に注入し得るほどのエネルギーには相当しない。しかしながら、９Ｖの電位差で電子ｅのＦＮトンネリングが完全に起こらないというわけではない。従って、書き込み時間の経過とともに、浮遊電極ＦＧに注入される電子は徐々に増加していく。
【０１９３】
再び、図１４において、図中にて特性ｅｘ２として示しているのが、上記のビット線ＢＬ０２からの給電を受けた不揮発性メモリセルＮＶＭ１２の特性である。書き込み時間の経過とともに、読み出し用トランジスタＱＲの閾値電圧が上昇している。これは、ＦＮトンネリングにより浮遊電極ＦＧに注入される電子の蓄積によるものであるが、ビット線ＢＬ０２のみによる電位差が９Ｖと、通常の書き込み動作時よりも小さいため、閾値電圧の立ち上がり、および、飽和も小さい。
【０１９４】
しかしながら、書き込みの対象として選択されていない不揮発性メモリセルＮＶＭ１２などにおいて、上記のような閾値電圧の上昇が起こることは、誤書き込みの可能性を有することになる。このように、本来書き込みの対象に無いものの、給電されているビット線ＢＬ０２列の影響を受けて起こる、不揮発性メモリセルＮＶＭ１２，ＮＶＭ３２などにおける読み出し用トランジスタＱＲの閾値電圧の上昇を、ディスターブ現象などと称する。特に、上記のように動作素子形成用ｐウェルＰＷ１への給電で起こるディスターブ現象を、ウェルディスターブ（またはデータディスターブ）現象という。
【０１９５】
第２に、図１２における不揮発性メモリセルＮＶＭ２１，ＮＶＭ２３，ＮＶＭ２４などでは、−９Ｖのビット線ＢＬ０２からは外れているものの、＋９Ｖのワード線ＷＬ２０には電気的に接続されている。従って、図１６に例えば不揮発性メモリセルＮＶＭ２４の断面を示すように、上記と同様に、書き込み／消去素子用浮遊ゲート電極ＧＥＷと、動作素子形成用ｐウェルＰＷ１との間に生じる電位差でＦＮトンネリングする電子ｅによって、ディスターブ現象が起こる。
【０１９６】
ただし、この場合の電位差は以下のようにして当該領域に生じるものである。まず、ワード線ＷＬ２０の＋９Ｖがキャパシタ形成用ｐウェルＰＷ２に印加される。これを受け、キャパシタ用ゲート絶縁膜ＧＩＣを介して対向するキャパシタ用浮遊ゲート電極ＧＥＣでは、キャパシタ形成用ｐウェルＰＷ２の正電位に相当する負電位となるように、電荷の移動が起こる。そして、キャパシタ用浮遊ゲート電極ＧＥＣを備える浮遊電極ＦＧでは、元の電荷状態を保存するために、浮遊電極ＦＧの一部である書き込み／消去素子用浮遊ゲート電極ＧＥＷには、キャパシタ用浮遊ゲート電極ＧＥＣに移動した負電荷に相当する正電荷が充電される。上記の、書き込み／消去素子用浮遊ゲート電極ＧＥＷと動作素子形成用ｐウェルＰＷ１との間に生じる電位差とは、この正電荷によるものである。従って、上記の経路の間には電圧降下が起こっており、書き込み／消去素子用浮遊ゲート電極ＧＥＷと、動作素子形成用ｐウェルＰＷ１との間に生じる電位差は、キャパシタ形成用ｐウェルＰＷ２に印加された＋９Ｖに比べて低くなる。
【０１９７】
ここで、再び、図１４において、図中にて特性ｅｘ３として示しているのが、上記のワード線ＷＬ２０からの給電を受けた不揮発性メモリセルＮＶＭ２４の特性である。書き込み時間の経過とともに、ディスターブ現象が起こっている。しかし、ビット線ＢＬ０２によるウェルディスターブ現象を表す特性ｅｘ２に比べて、その程度は小さい。このように、本来書き込みの対象に無いものの、給電されているワード線ＷＬ２０の影響を受けて起こる、不揮発性メモリセルＮＶＭ２１，ＮＶＭ２３，ＮＶＭ２４などにおける誤書き込み現象を、ワードディスターブなどと表現する。
【０１９８】
上記のように、ディスターブしたセルをそのままの状態で用いると、周辺のセルへの繰り返しの書き込みなどにより、当該セルは書き込み動作を受けていないにも関わらず、読み出し用トランジスタの閾値電圧が書き込み状態と同等になってしまう可能性がある。これは、誤書き込みの可能性を有することを意味する。
【０１９９】
また、メモリ回路などにおいては、高集積化のための素子面積の縮小の要求から、スケーリング則によって、印加電圧が下げられる場合がある。このとき、上記のように、書き込みを施されていないにも関わらず、ディスターブを受けて閾値電圧が上昇したメモリセルを含んでいると、通常通り書き込みを施したメモリセルの閾値電圧とのマージンが小さくなる。これは、スケーリングの制限となる可能性を有する。
【０２００】
従って、本実施の形態２で例示する、不揮発性メモリセルＮＶＭからなるメモリアレイＭｅｍにおいて、ディスターブによる閾値電圧の上昇を引き起こさないことが望ましい。以下では、書き込みのためにバイアスされたビット線ＢＬおよびワード線ＷＬのいずれか一方に接続された不揮発性メモリセルＮＶＭにおいても、ディスターブを回避し得る技術を例示する。
【０２０１】
図１７は、本実施の形態２で例示するメモリアレイＭｅｍへの書き込み状態を示す平面図である。通常、メモリアレイＭｅｍへの書き込みをする際、複数のビット線ＢＬ０２，ＢＬ０４，ＢＬ０７，ＢＬ０９などに−９Ｖを印加し、同時に一つのワード線ＷＬ４０などに＋９Ｖを印加する。これにより、バイアスされたビット線ＢＬ０２，ＢＬ０４，ＢＬ０７，ＢＬ０９とワード線ＷＬ４０とに接続される不揮発性メモリセルＮＶＭ４２，ＮＶＭ４４，ＮＶＭ４７，ＮＶＭ４９などが、書き込み動作を受ける。なお、バイアスするビット線、ワード線の本数は、それぞれ複数、単数、または、それらの組み合わせであっても良い。
【０２０２】
このとき、上記図１４、図１５などを用いて説明したように、−９Ｖにバイアスされたビット線ＢＬ０２，ＢＬ０４，ＢＬ０７，ＢＬ０９に接続されており、かつ、＋９Ｖにバイアスされたワード線ＷＬ４０には接続されていない不揮発性メモリセルＮＶＭ０２，ＮＶＭ０４，ＮＶＭ０７，ＮＶＭ０９は、ウェルディスターブを起こす。
【０２０３】
また、上記図１４、図１６などを用いて説明したように、＋９Ｖにバイアスされたワード線ＷＬ４０に接続されており、かつ、−９Ｖにバイアスされたビット線ＢＬ０２，ＢＬ０４，ＢＬ０７，ＢＬ０９には接続されていない不揮発性メモリセルＮＶＭ４０は、ワードディスターブを起こす。
【０２０４】
本実施の形態２では、上記のディスターブを防止するために、セルの選択に用いておらず、通常、バイアスの対象とならない、所謂非選択のビット線ＢＬおよびワード線ＷＬに、特定の電圧を印加する技術を例示する。
【０２０５】
第１に、ワード線ＷＬにおいて、＋９Ｖにバイアスされた選択ワード線ＷＬ４０以外の、例えばワード線ＷＬ６０などに、−３Ｖの電圧を印加する。ここで、ウェルディスターブが懸念されるメモリセルの中で、上記のワード線ＷＬ６０の−３Ｖのバイアスを受けるものの一例として、不揮発性メモリセルＮＶＭ６４の要部断面図を図１８に示す。また、図１９には、この不揮発性メモリセルＮＶＭ６４における閾値電圧の、書き込み時間に対する変化を示す。図中では、特性ｅｘ４と示した曲線が、当該不揮発性メモリセルＮＶＭ６４の特性である。
【０２０６】
書き込み／消去用素子ＷＤにおいて、書き込み／消去素子用浮遊ゲート電極ＧＥＷと動作素子形成用ｐウェルＰＷ１との間に生じる電位差は、ビット線ＢＬ０４とワード線ＷＬ６０とに印加される電圧の差であるから、上記の不揮発性メモリセルＮＶＭ６４においては、約６Ｖとなる。従って、図１４の状態に比べて、書き込み／消去用素子ＷＤにおける電子の注入は少なくなり、閾値電圧の上昇が抑えられる。即ち、上記のように、書き込み動作のためのワード線ＷＬのバイアスを必要としないメモリセルに対して−３Ｖ程度の電圧を印加することで、ウェルディスターブを緩和することができる。結果として、不揮発性メモリの信頼性を向上させることができる。
【０２０７】
ここでは、ワード線ＷＬ６０に−３Ｖのバイアスを施し、不揮発性メモリセルＮＶＭ６４のウェルディスターブを緩和する技術を一例として説明した。一方、書き込み動作のための＋９Ｖのバイアスを施すワード線ＷＬ４０以外には、全て同様の技術を適用し、不揮発性メモリセルＮＶＭ０２，ＮＶＭ０４，ＮＶＭ０７，ＮＶＭ０９のウェルディスターブを緩和させることができる。
【０２０８】
また、ワードディスターブを生じる不揮発性メモリセルＮＶＭ４０においても、同様の技術により、効果を緩和することができる。
【０２０９】
再び、図１７に示すように、ワードディスターブを生じる不揮発性メモリセルＮＶＭ４０においては、ワード線４０による＋９Ｖの電圧を緩和させるために、それぞれ、書き込み対象ではないビット線ＢＬ０１，ＢＬ０３，ＢＬ０５，ＢＬ０６，ＢＬ０８などに、＋３Ｖの正電圧を印加する。これにより、ワードディスターブを緩和させることができる。
【０２１０】
ここで、上記のディスターブを緩和する技術において、ウェルディスターブを緩和するためのワード線ＷＬへのバイアスと、ワードディスターブを緩和するためのビット線ＢＬへのバイアスは、同時に適用しても良く、特定のワード線ＷＬまたはビット線ＢＬに個別に適用しても、一括して適用しても良い。
【０２１１】
本実施の形態２では、書き込み時のディスターブを緩和することを目的として、本来バイアスの必要ないワード線ＷＬおよびビット線ＢＬにバイアスを施した。従って、本来書き込み動作時にいかなる給電も受けず、ディスターブを生じることのなかったメモリセル（例えば、不揮発性メモリセルＮＶＭ１１など）にも、給電されることになる。これにより、当該メモリセルにおけるディスターブの発生が懸念される。
【０２１２】
これに対し、本実施の形態２では、ディスターブの回避を目的としたビット線ＢＬおよびワード線ＷＬへのバイアスを±３Ｖとしている。従って、ウェルディスターブおよびワードディスターブの両方を回避する場合であっても、電位差は６Ｖ程度であり、問題となる大きな閾値電圧の上昇は起こらない。
【０２１３】
次に、消去動作時に生じるディスターブの回避技術を説明する。
【０２１４】
本発明者らの検討によれば、例えば、ＬＣＤドライバなどのトリミングを目的として半導体チップの中に形成された不揮発性メモリは、そのトリミングのための情報を保持する領域と、出荷後にデータを書き換えられる領域とを備えていることが要求される。従って、データを書き換える対象の領域を設け、そこでは、一括して情報が消去されることを想定して、不揮発性メモリを構成しなければならない。ここで、本発明者らの更なる検討によれば、この書き換え用の不揮発性メモリを別のチップとする手法では、チップ面積の顕著な増大をもたらし、望ましくない技術である。
【０２１５】
図２０は、同一チップ内に配列された不揮発性メモリＮＶＭからなるメモリアレイＭｅｍに対して施される、特定領域の一括消去動作を説明するための平面図である。ここでは、メモリアレイＭｅｍを構成する不揮発性メモリセルＮＶＭを、ビット線ＢＬの延在する方向に沿って２つの領域に分け、一方の領域を消去マットＥＭとして、消去マットＥＭに属する不揮発性メモリセルＮＶＭｅを一括して消去する。他方の領域を非消去マットＫＭとして、非消去マットＫＭに属する不揮発性メモリセルＮＶＭｋではデータの消去は行わない。図２１には、消去マットＥＭに属する不揮発性メモリセルＮＶＭｅの要部断面図を示す。図２２には、非消去マットＫＭに属する不揮発性メモリセルＮＶＭｋの要部断面図を示す。
【０２１６】
上記実施の形態１において図９を用いて説明したように、不揮発性メモリセルＮＶＭのデータを消去するためには、動作部供給電圧Ｖｐに＋９Ｖ、かつ、キャパシタ部印加電圧Ｖｃに−９Ｖの電圧を印加する。従って、図２０、図２１において示す、本実施の形態２における不揮発性メモリＮＶＭｅでは、ビット線ＢＬ０１〜ＢＬ０９、および、ワード線ＷＬ１０〜ＷＬ５０に、それぞれ＋９Ｖ、および、−９Ｖの電圧を印加する。
【０２１７】
これにより、書き込み／消去素子用浮遊ゲート電極ＧＥＷと動作素子形成用ｐウェルＰＷ１との間には、書き込み時とは逆の極性で、１８Ｖ程度の電位差が生じることになる。従って、浮遊電極ＦＧに蓄積した電子ｅはこの電位差を受け、ＦＮトンネリングにより書き込み／消去素子用ゲート絶縁膜ＧＩＷを越えて、動作素子形成用ｐウェルＰＷ１に放出される。これにより、消去マットＥＭに属する不揮発性メモリＮＶＭｅのデータは消去される。
【０２１８】
一方、図２２に示す非消去マットＫＭに属する不揮発性メモリセルＮＶＭｋでは、ワード線ＷＬ６０〜ＷＬ９０から給電される電圧は無いものの、ビット線ＢＬ０１〜ＢＬ０９から給電される＋９Ｖを受ける。これにより、書き込み／消去素子用浮遊ゲート電極ＧＥＷと動作素子形成用ｐウェルＰＷ１との間にも同程度の電位差が生じる。従って、消去動作を受ける上記図２２に示した不揮発性メモリセルＮＶＭｅほどではないにせよ、浮遊電極ＦＧに蓄積した電子ｅの放出が徐々に起こる。即ち、ウェルディスターブが生じる。
【０２１９】
ここで、上記のように、消去動作、または、ウェルディスターブのように、浮遊電極ＦＧに蓄積した電子ｅの放出が起こると、ｎチャネル型トランジスタである読み出し用トランジスタＱＲの閾値電圧が低下する。そして、次第に書き込み動作を受けていない状態に戻る。
【０２２０】
図２３には、読み出し用トランジスタＱＲの閾値電圧の、消去時間に対する変化を示している。特性ｅｘ５は消去動作を受けた不揮発性メモリセルＮＶＭｅの特性を示し、特性ｅｘ６は消去動作を受けない不揮発性メモリセルＮＶＭｋの特性を示す。消去動作を受けない不揮発性メモリセルＮＶＭｋにおいても、消去動作を受けた不揮発性メモリセルＮＶＭｅほどではないにしろ、消去時間の経過とともに閾値電圧が低下するウェルディスターブが生じる。
【０２２１】
上記のように、ディスターブしたセルをそのままの状態で用いると、消去マットへの繰り返しの消去動作により、当該セルは書き込み動作を受けていないにも関わらず、読み出し用トランジスタの閾値電圧が消去状態と同等になってしまう可能性がある。これは、誤消去の可能性を有することを意味する。また、上記の書き込み時に生じるディスターブと同様、メモリ回路におけるスケーリングの制限となる可能性も有する。
【０２２２】
そこで、本実施の形態２で例示する技術では、図２４に示すように、消去の対象とならない非消去マットＫＭに接続されるワード線ＷＬ６０〜ＷＬ９０において、＋９Ｖの電圧を印加する。図２５には、このときの非消去マットＫＭに属する不揮発性メモリセルＮＶＭｋの要部断面図を示す。
【０２２３】
ワード線ＷＬ６０〜ＷＬ９０において、＋９Ｖの電圧を印加することによって、書き込み／消去素子用浮遊ゲート電極ＧＥＷと動作素子形成用ｐウェルＰＷ１とはほぼ同電位となり、電位差はほぼ０Ｖとなる。これにより、不揮発性メモリセルＮＶＭｋにおいては、浮遊電極ＦＧから動作素子形成用ｐウェルＰＷ１への電子の放出はほとんど起こらない。従って、本実施の形態２で例示した技術により、非消去マットＫＭでのウェルディスターブを緩和することができる。結果として、不揮発性メモリの信頼性を更に向上させることができる。
【０２２４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０２２５】
本発明は、例えば液晶ディスプレイの駆動用集積回路を構成するのに必要な半導体産業に適用することができる。
【図面の簡単な説明】
【０２２６】
【図１】本発明者らが検討した半導体装置の要部平面図である。
【図２】図１に示した半導体装置のｘ１−ｘ１線における要部断面図である。
【図３】本発明者らが検討した半導体装置に印加する電圧の時間変化を表すタイミングチャート図である。
【図４】本発明者らが検討した他の半導体装置の要部平面図である。
【図５】図４に示した半導体装置のｘ２−ｘ２線における要部断面図である。
【図６】本発明の実施の形態１である半導体装置の要部平面図である。
【図７】図６に示した半導体装置のｘ３−ｘ３線における要部断面図である。
【図８】図７に示した半導体装置における電圧印加時の状態を説明する要部断面図である。
【図９】図７に示した半導体装置における他の電圧印加持の状態を示す要部断面図である。
【図１０】図７に示した半導体装置における他の電圧印加時の状態を示す要部断面図である。
【図１１】本発明の実施の形態２である半導体装置の要部平面図である。
【図１２】本発明の実施の形態２である半導体装置への電圧印加の状態を示す平面図である。
【図１３】図１２に示す半導体装置における電圧印加時の状態を示す要部断面図である。
【図１４】図１２に示す半導体装置における電気特性の時間変化を示すグラフ図である。
【図１５】図１２に示す半導体装置における電圧印加時の他の状態を示す要部断面図である。
【図１６】図１２に示す半導体装置における電圧印加時の他の状態を示す要部断面図である。
【図１７】本発明の実施の形態２である半導体装置への他の電圧印加の状態を示す平面図である。
【図１８】図１７に示す半導体装置における電圧印加時の状態を示す要部断面図である。
【図１９】図１７に示す半導体装置における電気特性の時間変化を示すグラフ図である。
【図２０】本発明の実施の形態２である半導体装置への他の電圧印加の状態を示す平面図である。
【図２１】図２０に示す半導体装置における電圧印加時の状態を示す要部断面図である。
【図２２】図２０に示す半導体装置における電圧印加時の他の状態を示す要部断面図である。
【図２３】図２０に示す半導体装置における電気特性の時間変化を示すグラフ図である。
【図２４】本発明の実施の形態２である半導体装置への他の電圧印加の状態を示す平面図である。
【図２５】図２４に示す半導体装置における電圧印加時の状態を示す要部断面図である。
【符号の説明】
【０２２７】
１ 半導体基板
２ 分離部
３ サイドウォールスペーサ
４ シリサイド層
５ 層間絶縁膜
５ａ，５ｂ 絶縁膜
６ 導体部
Ｓ１ 主面（第１主面）
ＮＶＭ 不揮発性メモリセル
ＤＮＷ 埋め込みｎウェル（第１半導体領域）
ＮＷ 分離用ｎウェル
ＰＷ１ 動作素子形成用ｐウェル（第２半導体領域）
ＰＷ２ キャパシタ形成用ｐウェル（第３半導体領域）
ＷＤ 書き込み／消去用素子（データ書き込み／消去用素子）
ＱＲ 読み出し用トランジスタ（読み出し用電界効果トランジスタ）
ＱＳ 選択用トランジスタ（選択用電界効果トランジスタ）
Ｃ ＭＩＳキャパシタ（容量素子）
ＦＧ 浮遊電極
ＰＩ 保護絶縁膜
ＧＥＷ 書き込み／消去素子用浮遊ゲート電極（第１浮遊ゲート電極）
ＧＥＲ 読み出し素子用浮遊ゲート電極（第２浮遊ゲート電極）
ＧＥＳ 選択素子用ゲート電極
ＧＥＣ キャパシタ用浮遊ゲート電極（第３浮遊ゲート電極）
ＧＩＷ 書き込み／消去素子用ゲート絶縁膜（第１ゲート絶縁膜）
ＧＩＲ 読み出し素子用ゲート絶縁膜（第２ゲート絶縁膜）
ＧＩＳ 選択素子用ゲート絶縁膜
ＧＩＣ キャパシタ用ゲート絶縁膜（第３ゲート絶縁膜）
ＳＤＣ 共有ソース／ドレイン領域（第４半導体領域）
ＳＤＲ 読み出し素子用ソース／ドレイン領域（第６半導体領域）
ＳＤＳ 選択素子用ソース／ドレイン領域
ＶＳＭ 動作素子用ウェル給電領域（第５半導体領域）
ＶＳＣ キャパシタ用ウェル給電領域（第７半導体領域）
ＳＣ キャパシタ用ソース領域（第８半導体領域）
Ｘ 第１方向
Ｙ 第２方向
ｎｘ１〜ｎｘ６ ｎ型エクステンション領域
ｐｘ１，ｐｘ２ ｐ型エクステンション領域
ＣＨ コンタクトホール
ＣＰ１ 共有部給電用コンタクトプラグ（第１導電部）
ＣＰ２ 動作ウェル給電用コンタクトプラグ（第２導電部）
ＣＰ３ 読み出し用コンタクトプラグ（第３導電部）
ＣＰ４ キャパシタウェル給電用コンタクトプラグ（第４導電部）
ＣＰ５ キャパシタ用コンタクトプラグ（第５導電部）
ＣＰ６ 選択ゲート用コンタクトプラグ
Ｖｐ 動作部供給電圧
Ｖｄ 読み出しドレイン電圧
Ｖｃ キャパシタ部印加電圧
ｅ 電子
ＩＬ 反転層
ＤＬ 空乏層
ＢＬ，ＢＬ０１〜ＢＬ０９ ビット線
ＷＬ，ＷＬ０１〜ＷＬ０９ ワード線
ＳＬ 制御線
ｒＢＬ 読み出しビット線
ＥＭ 消去マット
ＫＭ 非消去マット
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
表示用装置として広く実用化されている液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）などは、更なる高精細化、長寿命化などに向けて開発が進められている。ＬＣＤの動作制御には、ＬＣＤ駆動用集積回路（ドライバＩＣ：Integrated Circuit、又は、単にドライバ）と称される半導体装置が用いられる。
【０００３】
ＬＣＤドライバには、所望の画像、動画などを高画質で表示するために、画素への電位差を高精度に制御するような、直線性の高い諧調特性が要求される。一方、量産過程を経て生産されたＬＣＤドライバにおいては、構成するトランジスタの特性にばらつきが生じるため、諧調特性も均質ではなくなる。上記のように高精度の諧調特性が要求されるようなＬＣＤドライバにおいては、このようなトランジスタのばらつきは、特に顕著な問題となる。
【０００４】
これに対し、本発明者らが検討したＬＣＤドライバでは、製造後にトリミングと称される諧調特性の調整が施され、最適な状態で出荷される。これには、トリマーと称される外付けの可変抵抗などで、諧調のずれている箇所を適正化するのが一般的であった。一方、本発明者らの検討によれば、近年のＬＣＤの需要動向として、移動通信端末などへの搭載が急速に増加していることなどから、ＬＣＤドライバ自体の小型チップ化、低コスト生産化の要求などがなされている。従って、本発明者らは、上記のトリミング機能を、ＬＣＤドライバの半導体チップ内に予め備え、製造段階で諧調特性を調整し、出荷する技術を検討した。
【０００５】
このとき、諧調特性の調整に関する情報を記憶し、出荷後の電源印加の無い状態でもその情報を保持し続けるような、比較的小容量で信頼性の高い不揮発性メモリ（または、電気ヒューズともいう）が必要となる。
【０００６】
本発明者らによる上記の検討から、ＬＣＤドライバの諧調特性を調節する不揮発性メモリは、ＬＣＤドライバと同時に同一の半導体チップ上に形成され、なるべく容易な製造工程で形成されるのが望ましい。例えば、特開２００７−１１００７３号公報（特許文献１）には、ＭＩＳ構造において、チャネル反転領域からのＦＮ（Fowler-Nordheim）トンネリング現象により絶縁膜を透過してくるキャリアをゲート電極に蓄積することで情報を保持する不揮発性メモリのうち、単層の電荷蓄積層を有する半導体装置が開示されている。
【０００７】
一般的な不揮発性メモリに比べ、単層の電荷蓄積層により構成される不揮発性メモリは、その製造工程が比較的容易であり、ＬＣＤドライバを形成する工程をそのまま利用して製造することができる。製造工程が容易であることは、半導体装置の製造歩留まりの向上や、製品の信頼性の向上に対して有効である。
【特許文献１】特開２００７−１１００７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＬＣＤドライバと同一の半導体チップに、上記のような単層の電荷蓄積層を有する不揮発性メモリを備える半導体装置を本発明者らが検討したところ、以下に示すような課題が見出された。
【０００９】
一般的に、電荷を蓄積することで情報を保持するタイプの不揮発性メモリは、電荷を蓄積する容量部と、書き込み、読み出し、消去動作を行うＭＩＳ（Metal Insulator Semiconductor）構造、またはＭＩＳ構造を備える電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）（以下、単にＭＩＳトランジスタ）とを有する。通常、上記の書き込み、読み出し、消去動作を行うＭＩＳトランジスタは同一のトランジスタである。
【００１０】
ここで、上記の単層の電荷蓄積層を有する不揮発性メモリにおいて、書き込み、読み出し、消去動作を同一のＭＩＳ構造に担わせたタイプの不揮発性メモリを本発明者らが検討したところ、以下の課題が見出された。
【００１１】
即ち、書き込み動作時において、電圧を印加するタイミングによって、誤動作、書き込み不良、または、素子破壊などが起きることが明らかとなった。結果として、不揮発性メモリとしての半導体装置の信頼性を低下させる原因となっていることが分かった。本発明者らの更なる検討によれば、これらは、通常のトランジスタとしての動作を行う読み出し動作用のＭＩＳトランジスタと、キャリアの授受を行う書き込み／消去用ＭＩＳ構造のように、要求される動作特性の異なるＭＩＳ構造を同一のＭＩＳトランジスタで共用し、同一のウェル内に形成されていることが原因であることが分かった。
【００１２】
そこで、本発明者らの更なる検討では、上記の２種類のＭＩＳ構造を分け、異なるウェルに形成することを着想した。即ち、不揮発性メモリ１セル内に、容量部を形成するウェル、書き込み／消去用ＭＩＳ構造を形成するウェル、および、読み出し用ＭＩＳトランジスタを形成するウェルの３つのウェルを備えた、単層の電荷蓄積層を有するタイプの不揮発性メモリを導入することで、上記課題の解決を試み、信頼性の低下を招く特性上の課題は回避することができた。
【００１３】
しかし、上記のようにＬＣＤの更なる高詳細化の要求に、近年のＬＣＤの携帯移動通信端末などへの搭載の需要などが相俟って、ＬＣＤドライバには更なる小型化、高集積化が要求されるようになっており、上記のような１セル３ウェルタイプの不揮発性メモリでは、所望の容量を所望の占有面積の中に収めるのが困難であることが分かった。特に、本発明者らが検討した構造の不揮発性メモリでは、例えば２ｋｂｉｔの集積度の実現が困難であることが明らかになった。
【００１４】
そこで、本発明の目的は、同一チップ内に不揮発性メモリを備える半導体装置において、集積度を向上させる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本発明書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願においては、複数の発明が開示されるが、そのうち一実施例を例に概要を簡単に説明すれば下記のとおりである。
【００１７】
即ち、共通の浮遊電極を備えるデータ書き込み／消去用素子と、読み出し用電界効果トランジスタと、容量素子とを有する不揮発性メモリセルにおいて、上記データ書き込み／消去用素子と読み出し用電界効果トランジスタとは、半導体基板の主面上に配置された同一の第１導電型の第２半導体領域内において、電気的に接続されるようにして形成され、上記容量素子は、第２半導体領域と分離された状態で、かつ、第２半導体領域に沿うようにして配置された第１導電型の第３半導体領域内に形成されていることを特徴とする。
【発明の効果】
【００１８】
本願において開示される複数の発明のうち上記一実施例により得られる効果を代表して簡単に説明すれば下記のとおりである。
【００１９】
即ち、同一チップ内に不揮発性メモリを備える半導体装置において、集積度を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２１】
（実施の形態１）
まず、本発明者らが検討した半導体装置が有する不揮発性メモリセルの構成、および、その特性に見出された課題について説明する。
【００２２】
図１は、本発明者らが検討した不揮発性メモリセルＮＶＭａの平面図を示したものである。図１には、不揮発性メモリセルＮＶＭａの構成を分かりやすくするために、半導体領域にハッチングを付し、その他の例えば絶縁膜などは省略して示している。また、図２は図１のｘ１−ｘ１線の断面図を示したものである。
【００２３】
半導体チップを構成する半導体基板１は、例えばｐ型（第２導電型）のシリコン単結晶により形成されている。半導体基板１の主面Ｓ１には分離部２が形成されている。半導体基板１には、その主面Ｓ１から所望の深さに渡って、ｎ型（第１導電型）の半導体領域である、埋め込みｎウェルＤＮＷｘが形成されている。この埋め込みｎウェルＤＮＷｘには、ｐ型の半導体領域である、動作素子形成用ｐウェルＰＷｘ１およびキャパシタ形成用ｐウェルＰＷｘ２が、第１方向Ｘに延在するようにして形成されている。同様に、埋め込みｎウェルＤＮＷｘには、ｎ型の半導体領域である、分離用ｎウェルＮＷが形成されている。埋め込みｎウェルＤＮＷｘの中で、動作素子形成用ｐウェルＰＷｘ１およびキャパシタ形成用ｐウェルＰＷｘ２は、分離用ｎウェルＮＷにより分離された状態で内包されている。
【００２４】
半導体基板１の主面Ｓ１には浮遊電極ＦＧｘが形成されている。浮遊電極ＦＧｘは、例えば多結晶シリコン（ポリシリコンともいう）などからなるものとする。
【００２５】
浮遊電極ＦＧｘは、動作素子用浮遊ゲート電極ＧＥｘＭと、キャパシタ用浮遊ゲート電極ＧＥｘＣとを有する。また、浮遊電極ＦＧｘは他のいかなる部分にも電気的に接続されないように、所謂浮遊（フローティング）状態となるように配置されている。このようにフローティング状態にある浮遊電極ＦＧｘは、データを保持する役割を担う。
【００２６】
また、半導体基板１の主面Ｓ１には、動作素子形成用ｐウェルＰＷｘ１の一部に平面的に重なるように、かつ、浮遊電極ＦＧｘが有する動作素子用浮遊ゲート電極ＧＥｘＭに沿うようにして、選択素子用ゲート電極ＧＥｘＳが形成されている。
【００２７】
動作素子形成用ｐウェルＰＷｘ１内には、動作用ＭＩＳ型電界効果トランジスタＱＭｘ、および、選択用ＭＩＳ型電界効果トランジスタＱＳｘが形成されている。以下、ＭＩＳ型電界効果トランジスタを単にトランジスタと記す。動作用トランジスタＱＭｘは、不揮発性メモリセルＮＶＭａにおけるデータの書き込み、読み出し、消去等の動作を担う素子である。また、選択用トランジスタＱＳｘは、半導体チップの中で配列されている多数の不揮発性メモリセルＮＶＭａの中から、周囲のセルに干渉せずに上記の動作を施すために所望の不揮発性メモリセルＮＶＭａを選択する役割を担う。詳しい動作に関しては、後に詳細に説明する。
【００２８】
動作用トランジスタＱＭｘは下記の構成を有する。まず、上記の動作素子用浮遊ゲート電極ＧＥｘＭを有する。また、動作素子用浮遊ゲート電極ＧＥｘＭおよび半導体基板１の間に形成された動作素子用ゲート絶縁膜ＧＩｘＭを有する。また、動作素子用浮遊ゲート電極ＧＥｘＭの側方下部に位置し、動作素子形成用ｐウェルＰＷｘ１に内包されるようにして半導体基板１の主面Ｓ１に形成された、ｎ型の半導体領域である、１対のソース／ドレイン領域ＳＤｘを有する。この１対のソース／ドレイン領域ＳＤｘにおいて、ここでは特に、動作素子用浮遊ゲート電極ＧＥｘＭの側方下部のうち、選択素子用ゲート電極ＧＥｘＳが存在する側に形成されている方を、共有ソース／ドレイン領域ＳＤＣｘとし、もう一方を動作素子用ソース／ドレイン領域ＳＤＭｘと記述する。
【００２９】
なお、本発明者らが検討した不揮発性メモリセルＮＶＭａにおいて、各ソース／ドレイン領域ＳＤｘ，ＳＤＳｘ、または、キャパシタ用ウェル給電領域ＶＳＣｘ、および、ｎ型の半導体領域であるキャパシタ用ソース領域ＳＣｘとは、低い不純物濃度で接合深さの浅い半導体領域と、高い不純物濃度で接合深さの深い半導体領域とを含む。例えば、上述の１対のソース／ドレイン領域ＳＤｘの場合、接合深さの浅い半導体領域はｎ−半導体領域であり、接合深さの深い半導体領域はｎ＋半導体領域である。
【００３０】
選択用トランジスタＱＳｘは下記の構成を有する。まず、上記の選択素子用ゲート電極ＧＥｘＳは選択トランジスタＱＳｘを構成するものである。また、選択素子用ゲート電極ＧＥｘＳおよび半導体基板１の間に形成された選択素子用ゲート絶縁膜ＧＩｘＳを有する。また、上記の共有ソース／ドレイン領域ＳＤＣｘは、上記の動作素子用浮遊ゲート電極ＧＥｘＭの側方下部から、選択素子用ゲート電極ＧＥｘＳの側方下部まで延在し、選択用トランジスタＱＳｘを構成する要素にもなっている。即ち、当該共有ソース／ドレイン領域ＳＤＣｘを、動作用トランジスタＱＭｘと選択用トランジスタＱＳｘとの間で共有することで、これらは電気的に直列に接続された状態となっている。また、選択素子用ゲート電極ＧＥｘＳの側方下部に位置し、上記の共有ソース／ドレイン領域ＳＤＣｘが形成されていない側の半導体基板１の主面Ｓ１に形成された、ｎ型の半導体領域である選択素子用ソース／ドレイン領域ＳＤＳｘを有する。
【００３１】
また、各ゲート電極ＧＥｘＭ，ＧＥｘＳの側壁にはサイドウォールスペーサ３が形成されている。また、各ソース／ドレイン領域ＳＤＣｘ，ＳＤＭｘ，ＳＤＳｘの表面、および、選択素子用ゲート電極ＧＥｘＳの表面には、シリサイド層４が形成されている。また、動作素子形成用ｐウェルＰＷｘ１における半導体基板１の主面Ｓ１の一部には、ｐ型の半導体領域である動作素子用ウェル給電領域ＶＳＭｘが、他の構成と分離部２を隔てて形成されている。
【００３２】
また、キャパシタ形成用ｐウェルＰＷｘ２内には、ＭＩＳキャパシタＣｘが形成されている。ＭＩＳキャパシタＣｘは、不揮発性メモリセルＮＶＭａにおいて上記の動作用トランジスタＱＭｘなどへの電圧供給効率を向上させる役割を担う素子である。
【００３３】
ＭＩＳキャパシタＣｘは以下の構成を有する。まず、上記のキャパシタ用浮遊ゲート電極ＧＥｘＣを有する。また、キャパシタ用浮遊ゲート電極ＧＥｘＣおよび半導体基板１の間に形成されたキャパシタ用ゲート絶縁膜ＧＩｘＣを有する。また、キャパシタ形成用ｐウェルＰＷｘ２内において、平面的に見て、キャパシタ用浮遊ゲート電極ＧＥｘＣを挟み込む領域に位置する半導体基板１の主面Ｓ１に形成された、ｐ型の半導体領域であるキャパシタ用ウェル給電領域ＶＳＣｘ、および、ｎ型の半導体領域であるキャパシタ用ソース領域ＳＣｘを有する。
【００３４】
また、キャパシタ用浮遊ゲート電極ＧＥｘＣの側壁にはサイドウォールスペーサ３が形成されている。キャパシタ用ウェル給電領域ＶＳＣｘ、および、キャパシタ用ソース領域ＳＣｘの表面には、シリサイド層４が形成されている。
【００３５】
更に、半導体基板１の主面Ｓ１上には、層間絶縁膜５が形成されている。層間絶縁膜５は、絶縁膜５ａと、その上に形成された絶縁膜５ｂとを有している。層間絶縁膜５には、コンタクトホールＣＨが形成され、その中を埋め込む導体部６によって、不揮発性メモリセルＮＶＭａを構成する所望の領域に対して、シリサイド層４を介して電気的に接続される各コンタクトプラグＣＰｘ１〜ＣＰｘ６を構成している。その中で、本発明者らが検討した不揮発性メモリセルＮＶＭａにおいては、複数個所に存在する上記の容量ウェル給電用コンタクトプラグＣＰｘ４、および、キャパシタ用コンタクトプラグＣＰｘ５は、上層において全て互いに接続されており、同時に給電されるものとする。
【００３６】
キャパシタ用浮遊ゲート電極ＧＥｘＣ、および、動作素子用浮遊ゲート電極ＧＥｘＭの上面には保護絶縁膜ＰＩが形成されており、その部分にシリサイド層４が形成されないようにしている。即ち、不揮発性メモリセルＮＶＭａの選択素子用ゲート電極ＧＥｘＳ上にはシリサイド層４が形成されており、不揮発性メモリセルＮＶＭａの各浮遊ゲート電極ＧＥｘＣ，ＧＥｘＭ上にはシリサイド層４が形成されないように構成されている。なお、保護絶縁膜ＰＩは、例えば、酸化シリコン膜などによって形成されている。
【００３７】
このような保護絶縁膜ＰＩを形成する理由を以下に述べる。浮遊電極ＦＧｘは自己性合成のコンタクトを形成するための窒化シリコン膜（絶縁膜５ａ）で覆われている。この絶縁膜５ａは、プロセスの低温化のため、例えばプラズマを用いた化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法などで形成される。窒化シリコン膜は導電性を持たないが、膜生成時のガス流量比や、プラズマの立ち上がり具合によっては、僅かに導電性を有することがある。そのような場合、浮遊電極ＦＧｘに蓄えられた電荷はこの窒化シリコン膜を伝わって基板に流出する可能性がある。このため、メモリのデータ保持ができないという不具合を起こし得ることが、本発明者らの検討により明らかになっている。このような問題を解決すべく、浮遊電極ＦＧｘと窒化シリコン膜（絶縁膜５ａ）との間に、酸化シリコン膜からなる保護絶縁膜ＰＩを挟む構造としており、浮遊電極ＦＧｘから窒化シリコン膜への電荷の移動を防止している。
【００３８】
また、この保護絶縁膜ＰＩは各浮遊ゲート電極ＧＥｘＭ，ＧＥｘＣのサイドウォールスペーサ３の端部から、ゲート長方向に延在するように形成されている。これにより、不揮発性メモリセルＮＶＭａのシリサイド層４は保護絶縁膜ＰＩに対して自己整合的に形成されることになる。
【００３９】
上記のようにして保護絶縁膜ＰＩを形成している理由を、本発明者らが検討した不揮発性メモリセルＮＶＭａの動作用トランジスタＱＭｘを例にして説明する。例えば、保護絶縁膜ＰＩを形成せずに、シリサイド層４をサイドウォールスペーサ３に対して自己整合的に形成した場合、シリサイド層４の端部が、例えば一対のソース／ドレイン領域ＳＤｘのｎ＋半導体領域と動作素子形成用ｐウェルＰＷｘ１との接合面に近付いてしまう。さらに、一対のソース／ドレイン領域ＳＤｘのｎ−半導体領域は接合深さが非常に浅い領域であるので、シリサイド層４がｎ−半導体領域を超えて動作素子形成用ｐウェルＰＷｘ１に達してしまう場合もある。即ち、保護絶縁膜ＰＩが形成されていない場合には、ｎ＋半導体領域の上面に形成されたシリサイド層４の端部から、ｎ−半導体領域の下の動作素子形成用ｐウェルＰＷｘ１に向かってリーク電流が流れやすい構成となってしまう。従って、本発明者らが検討した不揮発性メモリセルＮＶＭａでは、保護絶縁膜ＰＩを形成し、シリサイド層４をｎ−半導体領域から話した構造としているので、リーク電流が流れにくい構造とすることができる。
【００４０】
また、保護絶縁膜ＰＩは、半導体基板１の他の領域に形成される抵抗素子等（図示しない）にも用いられている。保護絶縁膜ＰＩによって、半導体基板１や、例えば多結晶シリコン膜上に、選択的にシリサイド層４を形成することができる。これにより、例えば抵抗素子などにおいて所望の抵抗値を得ることができる。
【００４１】
以上のように、本発明者らが検討した不揮発性メモリセルＮＶＭａにおいて、保護絶縁膜ＰＩは上記の効果を同時に達成するものである。
【００４２】
次に、本発明者らが検討した上記の構成の不揮発性メモリセルＮＶＭａのメモリ動作に関して、図２、図３を用いて詳細に説明する。以下、動作ウェル給電用コンタクトプラグＣＰｘ１に印加される電圧を動作部ウェル電圧Ｖｍ、動作素子用コンタクトプラグＣＰｘ２に印加される電圧を動作部ソース電圧Ｖｓ、選択素子用コンタクトプラグＣＰｘ３に印加される電圧を読み出しドレイン電圧Ｖｄ、容量ウェル給電用コンタクトプラグＣＰｘ４およびキャパシタ用コンタクトプラグＣＰｘ５に印加される電圧をキャパシタ部印加電圧Ｖｃと、それぞれ表す。
【００４３】
まず、書き込み動作を説明する。キャパシタ部印加電圧Ｖｃを＋９Ｖとすることで、キャパシタ用ウェル給電領域ＶＳＣｘを通じて、キャパシタ形成用ｐウェルＰＷｘ２に＋９Ｖの電圧が印加される。このとき、ＭＩＳキャパシタＣｘのもう一方の電極であるキャパシタ用浮遊ゲート電極ＧＥｘＣでは、キャパシタ用ゲート絶縁膜ＧＩｘＣを介して−９Ｖに相当する電荷が蓄積される。
【００４４】
ここで、フローティング状態にあるキャパシタ用浮遊ゲート電極ＧＥｘＣには、浮遊電極ＦＧｘのうち、ＭＩＳキャパシタＣｘを構成していない部分から、−９Ｖに相当する電荷が供給されることになる。即ち、浮遊電極ＦＧｘ全体の電荷保存のために、動作素子用浮遊ゲート電極ＧＥｘＭは＋９Ｖに帯電することになる。
【００４５】
これにより、動作用トランジスタＱＭｘでは、動作素子用ゲート絶縁膜ＧＩｘＭを介して、動作素子形成用ｐウェルＰＷｘ１に電界がかかる。そして、動作素子用ゲート絶縁膜ＧＩｘＭとの界面に所謂反転領域が生じ、少数キャリアである電子が蓄積する。
【００４６】
更に、動作部ウェル電圧Ｖｍは−９Ｖとされているから、動作素子形成用ｐウェルＰＷｘ１と、動作素子用浮遊ゲート電極ＧＥｘＭとの間には、動作素子用ゲート絶縁膜ＧＩｘＭを介して１８Ｖに相当する電圧が印加されていることになる。そして、本発明者らが検討した不揮発性メモリセルＮＶＭａでは、動作素子用ゲート絶縁膜ＧＩｘＭを十分薄くしている。従って、この状態で、反転領域に生じた電子は１８Ｖ相当の高電界を受け、動作素子用ゲート絶縁膜ＧＩｘＭをＦＮトンネリングにより越えて、動作素子用浮遊ゲート電極ＧＥｘＭに注入される。
【００４７】
なお、−９Ｖが印加された動作部ソース電圧Ｖｓからは、反転領域に潤滑に電子ｅが供給される。また、選択用トランジスタＱＳｘをオン状態とし、読み出しドレイン電圧Ｖｄに−９Ｖを印加すれば、こちらからも同様の電子の供給が可能となる。
【００４８】
以上のように、浮遊電極ＦＧｘには動作用トランジスタＱＭｘの反転領域全面からのＦＮトンネリングにより電子が注入され、浮遊電極ＦＧｘは負に帯電する。そして、浮遊電極ＦＧｘはフローティング状態にあるので、その後、特定の電圧印加条件とならない限り、この蓄積電荷を保持し続ける。即ち、以上の動作により、不揮発性メモリセルＮＶＭａセルにデータが書き込まれたことになる。
【００４９】
次に、読み出し動作を説明する。まず、キャパシタ部印加電圧Ｖｃ＝＋３Ｖとした場合、上記と同様に、ＭＩＳキャパシタＣｘを構成する一方の電極である、キャパシタ用浮遊ゲート電極ＧＥｘＣに−３Ｖの帯電が起こる。
【００５０】
このとき、浮遊電極ＦＧｘが上記の書き込み動作を受けておらず、帯電していない場合、動作素子用浮遊ゲート電極ＧＥｘＭは＋３Ｖに帯電する。また、浮遊電極ＦＧｘが書き込みを経て負に帯電していた場合、電荷保存のために、動作素子用浮遊ゲート電極ＧＥｘＭの電位は＋３Ｖよりも低くなる。即ち、動作用トランジスタＱＭｘにしてみれば、書き込みの有無によって、オン状態となる閾値電圧が変化することになる。
【００５１】
ここで、選択用トランジスタＱＳｘをオン状態としておけば、読み出しドレイン電圧Ｖｄ（＝＋１Ｖ）と動作部ソース電圧Ｖｓ（＝０Ｖ）との間の電位差により、ソース／ドレイン電流が流れることになる。このとき、動作用トランジスタＱＭｘの閾値電圧の高低、即ち、データ書き込みの有無によって、ソース／ドレイン電流の大きさに変化が現れる。これにより、書き込みデータの有無を判断することができ、読み出し動作が可能となる。
【００５２】
次に、消去動作を説明する。ここでは、上記で説明した書き込み動作を実行する電圧印加条件の逆の条件とすることで、電子の挙動を全て逆にすることができる。即ち、書き込み動作により動作素子用浮遊ゲート電極ＧＥｘＭに蓄積された電子を、ＦＮトンネリングにより、動作素子用ゲート絶縁膜ＧＩｘＭを越えて、動作素子形成用ｐウェルＰＷｘ１に放出させることができる。これにより、消去動作が可能となる。
【００５３】
なお、上記の消去時における電子の供給源（ソース）は、導体部である動作素子用浮遊ゲート電極ＧＥｘＭ側であるから、書き込み動作時のように動作素子形成用ｐウェルＰＷｘ１に反転領域を形成する必要は無く、動作部ソース電圧Ｖｓおよび読み出しドレイン電圧Ｖｄは、消去動作時には開放（オープン、又はｏｐｅｎ）状態とすれば良い。
【００５４】
以上のようにして、本発明者らが検討した不揮発性メモリセルＮＶＭａにおいて、データの書き込み、読み出し、消去動作が可能となる。しかしながら、書き込み時における動作不良が、各領域への電圧印加のタイミングのずれによって引き起こされるという問題が、本発明者らの検討により見出された。以下にその詳細を説明する。
【００５５】
本発明者らが見出した、書き込み動作時に起こる問題は、主に、ｎ型の半導体領域である各ソース／ドレイン領域ＳＤＭｘ，ＳＤＣｘ，ＳＤＳｘと、ｐ型の半導体領域である動作素子形成用ｐウェルＰＷｘ１とで構成されるｐｎ接合に起因する。本発明者らが検討した不揮発性メモリセルＮＶＭａでは両者に対して電圧を印加するため、これらｐｎ接合は寄生ダイオードを構成することになる。
【００５６】
ここで、書き込み動作時においては、動作素子用ソース／ドレイン領域ＳＤＭｘおよび選択素子用ソース／ドレイン領域ＳＤＳｘに印加される電圧である、それぞれ、動作部ソース電圧Ｖｓおよび読み出しドレイン電圧Ｖｄは同等である。また、選択用トランジスタＱＳｘがオン状態であれば、共有ソース／ドレイン領域ＳＤＣｘの電位もこれらと同等となる。よって以下では、同等である各ソース／ドレイン領域ＳＤＭｘ，ＳＤＣｘ，ＳＤＳｘへの印加電圧を、動作部ソース電圧Ｖｓとして一括して記述することにする。また、以下では、便宜上、ｐｎ接合の順方向電圧である、ｎ型半導体（各ソース／ドレイン領域ＳＤＭｘ，ＳＤＣｘ，ＳＤＳｘ）側から見たｐ型半導体（動作素子形成用ｐウェルＰＷｘ１）側の電位を正電位とし、ｐｎ接合間電位差ΔＶｐｎと記述する。即ち、ｐｎ接合間電位差ΔＶｐｎ＝動作部ウェル電圧Ｖｍ−動作部ソース電圧Ｖｓである。
【００５７】
上記において説明したように、書き込み動作時は、動作部ウェル電圧Ｖｍおよび動作部ソース電圧Ｖｓには、共に−９Ｖの電圧を印加する。従って、通常ｐｎ接合間電位差ΔＶｐｎ＝０Ｖである。ただし、動作部ウェル電圧Ｖｍと動作部ソース電圧Ｖｓとでは、書き込み時には上記の通り同電圧を印加するとしても、他の動作時には異なる電圧が印加される。従って、これらには別の電圧源から給電することになり、この時の給電のタイミングのずれが、以下の問題をもたらすことが分かった。
【００５８】
図３は、本発明者らが検討した不揮発性メモリセルＮＶＭａにおいて書き込み動作を行うときの、動作部ウェル電圧Ｖｍおよび動作部ソース電圧Ｖｓの変化を時間ｔｉｍｅで比較したタイミングチャート図である。
【００５９】
時間ｔｉｍｅ＝ｔ１ｍにおいて、動作部ウェル電圧Ｖｍが−９Ｖに降圧される。ここで、動作部ソース電圧Ｖｓの降圧のタイミングが遅れ、時間ｔｉｍｅ＝ｔ１ｓにおいて動作部ソース電圧Ｖｓが−９Ｖに降圧されたとする。このとき、差分時間Δｔ１（＝ｔ１ｓ−ｔ１ｍ）の間、動作素子形成用ｐウェルＰＷｘ１と、例えば動作素子用ソース／ドレイン領域ＳＤＭｘとの間には、ｐｎ接合間電位差ΔＶｐｎ＝−９Ｖの電位差が生じることになる。これは、当該ｐｎ接合に対しての逆方向電圧となる。
【００６０】
本発明者らが検討した不揮発性メモリセルＮＶＭａにおいて、当該ｐｎ接合の逆方向耐圧は−６Ｖ程度であり、上記のｐｎ接合間電位差ΔＶｐｎ＝−９Ｖでは、耐圧破壊を引き起こす。即ち、降伏電圧以上の逆方向電圧により、アバランシェ効果、ツェナー効果が顕著になり、大きな逆方向電流が急激に流れ出す。このように寄生的に発生する逆方向電流は、例えばラッチアップ現象を引き起こすなど、不揮発性メモリセルの性能を損ねる原因となる。
【００６１】
一方、上記と違う状況において、時間ｔｉｍｅ＝ｔ２ｓにおいて、動作部ソース電圧Ｖｓが−９Ｖに降圧される。ここで、動作部ウェル電圧Ｖｍの降圧のタイミングが遅れ、時間ｔｉｍｅ＝ｔ２ｍにおいて動作部ウェル電圧Ｖｍが−９Ｖに降圧されたとする。このとき、差分時間Δｔ２（＝ｔ２ｍ−ｔ２ｓ）の間、ｐｎ接合間電位差ΔＶｐｎ＝＋９Ｖの電位差が生じることになる。これは、当該ｐｎ接合に対して順方向電圧となる。従って、動作素子形成用ｐウェルＰＷｘ１から、例えば動作素子用ソース／ドレイン領域ＳＤＭｘを通じて、例えば動作素子用コンタクトプラグＣＰｘ２には、当該ｐｎ接合の順方向電流が流れる。
【００６２】
本発明者らが検討した不揮発性メモリセルＮＶＭａにおいて、例えば動作素子用コンタクトプラグＣＰｘ２の先には、＋９Ｖ以下で動作する素子が多数接続されている。従って、上記のように寄生的に発生する順方向電流は、誤動作や、他の構成素子の破壊などを引き起こすなど、不揮発性メモリの信頼性を損ねる原因となる。
【００６３】
そこで、本発明者らの更なる検討として、動作部ソース電圧Ｖｓと動作部ウェル電圧Ｖｍとの間の降圧タイミングのずれが起こった場合でも、上記のような寄生的ｐｎ接合で発生する順方向または逆方向電流が悪影響を及ぼさないように、動作部ソース電圧Ｖｓおよび読み出しドレイン電圧Ｖｄを開放状態とする方法を試みた。
【００６４】
これに関し、多数の素子を結線することで構成される集積回路において、特定の素子に導通する端子を物理的に完全に開放状態にすることは困難であり、実際には０Ｖ程度の固定電位となってしまう。この状態では、動作部ウェル電圧Ｖｍ＝−９Ｖを受け、当該ｐｎ接合付近には空乏領域が広がる。そして、動作素子形成用ｐウェルＰＷｘ１の電界は上記の空乏領域に集中する。
【００６５】
ここで、図２を用いて説明した書き込み動作では、動作素子用浮遊ゲート電極ＧＥｘＭ（＋９Ｖ）と動作素子形成用ｐウェルＰＷｘ１（−９Ｖ）との間の電位差（１８Ｖ）によって、動作素子用ゲート絶縁膜ＧＩｘＭ直下の反転領域から浮遊電極ＦＧｘに、電子ｅをＦＮトンネリングさせるという方式であった。このとき、上記のように、動作素子形成用ｐウェルＰＷｘ１に供給される電圧による電界が、反転領域以外の場所に集中し、緩和されてしまうと、反転領域から見た動作素子用浮遊ゲート電極ＧＥｘＭへの電位差が１８Ｖよりも大幅に低くなってしまう。即ち、上記の電界緩和が原因で、電子の正常なＦＮトンネリングが実現せず、書き込み不良を引き起こすという問題が、本発明者らの検討により明らかになった。結果として、不揮発性メモリセルＮＶＭａの信頼性を損ねる原因となっている。
【００６６】
これらの問題は、書き込み動作、読み出し動作、消去動作のそれぞれを、同一の素子が担っていることに主因がある。より具体的には以下の通りである。
【００６７】
本発明者らが検討した不揮発性メモリセルＮＶＭａでは、上記の動作素子として、ＭＩＳ構造を有する電界効果トランジスタが用いられる。ここで、読み出し動作のためには、ウェルと逆導電型のソース／ドレイン領域を要し、書き込み動作のためには、ウェルと同じ導電型の給電領域を要する。従って、給電のタイミングずれを避けるためにこれらを同一にすることは、異なる導電型を要することから不可能である。更に、タイミングずれの悪影響を防止するために、寄生ｐｎ接合に接続される端子を開放状態としても、空乏領域の電解緩和による書き込み不調を招く。即ち、少なくとも、書き込み動作素子と、読み出し動作素子を同一の素子とする本構造では、上記の問題を解決するのは困難であることが、本発明者らの検討により明らかになった。
【００６８】
そこで、本発明者らは、書き込み・消去動作用の素子を、読み出し動作用の素子と分け、別のウェルの中に設けた構造を有する不揮発性メモリセルを検討した。その平面図を図４に示し、図４のｘ２−ｘ２線の断面図を図５に示す。
【００６９】
本発明者らが検討した他の不揮発性メモリセルＮＶＭｂは、先に図１、図２を用いて説明した不揮発性メモリセルＮＶＭａと同様の構成である動作用トランジスタＱＭｘ、選択用トランジスタＱＳｘ、および、ＭＩＳキャパシタＣｘを有する。特に、動作用トランジスタＱＭｘおよび選択用トランジスタＱＳｘは同一の動作素子形成用ｐウェルＰＷｘ１内に、また、ＭＩＳキャパシタＣｘはキャパシタ形成用ｐウェルＰＷｘ２内に形成されている。上記ｐウェルＰＷｘ１，ＰＷｘ２は、埋め込みｎウェルＤＮＷｘの中に、分離用ｎウェルＮＷによって分離された状態で、形成されている。
【００７０】
これに加え、同一の埋め込みｎウェルＤＮＷｘ内に書き込み素子形成用ｐウェルＰＷｘ３を有する。この書き込み素子形成用ｐウェルＰＷｘ３内には、書き込み用素子ＷＤｘが形成されている。これは、書き込み、消去動作を行う専用の素子として、読み出し動作を行う動作用トランジスタＱＭｘと分けて形成されたものである。
【００７１】
書き込み用素子ＷＤｘは、浮遊電極ＦＧｘが書き込み素子形成用ｐウェルＰＷｘ３と平面的に重なる部分である書き込み素子用浮遊ゲート電極ＧＥｘＷを有する。また、書き込み素子用浮遊ゲート電極ＧＥｘＷと半導体基板１との間に形成された、書き込み素子用ゲート絶縁膜ＧＩｘＷを有する。また、平面的に見て、書き込み素子用浮遊ゲート電極ＧＥｘＷを挟み込む領域に位置する半導体基板１の主面Ｓ１に、ｎ型の半導体領域である書き込み素子用ソース領域ＳＷｘ、および、ｐ型の半導体領域である書き込み素子用ウェル給電領域ＶＳＷｘを有する。また、書き込み素子用ソース領域ＳＷｘには、シリサイド層４を介して、書き込み素子用コンタクトプラグＣＰｘ７が電気的に接続されている。また、書き込み素子用ウェル給電領域ＶＳＷｘには、シリサイド層４を介して、書き込みウェル給電用コンタクトプラグＣＰｘ８が電気的に接続されている。
【００７２】
上記のように、書き込み動作を行う書き込み用素子ＷＤｘを、読み出し動作を行う動作用トランジスタＱＭｘと分ける構成としたことで、以下の利点が得られる。即ち、書き込み用素子ＷＤｘにおいて、動作用トランジスタＱＭｗのようなソース／ドレイン領域を両方形成する必要がなくなり、少なくとも片方を、書き込み素子形成用ｐウェルＰＷｘ３と同じ導電型の書き込み素子用ウェル給電領域ＶＳＷｘとし、当該書き込み素子形成用ｐウェルＰＷｘ３への給電機構とすることができる。更に、書き込み用素子ＷＤｘを用いる書き込み動作時および消去動作時には、書き込み素子用ソース領域ＳＷｘと書き込み素子用ウェル給電領域ＶＳＷｘとには、常に同様の電圧が印加される。従って、書き込み素子用コンタクトプラグＣＰｘ７と書き込みウェル給電用コンタクトプラグＣＰｘ８とは、上層において接続され、同時に同様の電圧を印加できる構成として良い。結果として、書き込み動作時に起こる給電のタイミングのずれに起因した、動作不良、素子破壊など、不揮発性メモリの信頼性を低下させる原因を排除することができる。
【００７３】
しかし、本発明者らの検討では、図４、図５を用いて説明した構成の不揮発性メモリセルＮＶＭｂは、今後更に要求される高集積化、大容量化に適さないという。なぜなら、構成として３つのウェルを用いており、当初検討した不揮発性メモリセルＮＶＭａが２つのウェルで構成されるのに比べて、表面積が大きいと言えるからである。
【００７４】
このように、動作の安定性を考慮すれば、書き込み用の素子と読み出し用の素子とを分けた３ウェル構成の不揮発性メモリセルＮＶＭｂが有意であり、集積能を考慮すれば、２ウェル構成の不揮発性メモリセルＮＶＭａが有意であると言える。即ち、ＬＣＤドライバに用いる不揮発性メモリにおいて、本発明者らが検討した技術では、信頼性の要求と、高集積化の要求とが、トレードオフの関係にあり、信頼性の低下をもたらすことなく、集積度を向上させるのが困難であることを見出した。
【００７５】
次に、本実施の形態１の半導体装置について説明する。
【００７６】
通常、半導体装置の製造工程中は、例えば単結晶シリコン（Ｓｉ）などを母材とした高純度の半導体材料をウェハと称される平面略円形の薄板の状態で扱う。そして、その主面を、後に半導体チップとなる領域に分け、多数のチップ領域に同様の素子群を一括して形成することで、所望の回路機能を有する半導体集積回路を備えた半導体チップを形成する。
【００７７】
本実施の形態１で例示する不揮発性メモリは、ＬＣＤドライバを形成する半導体チップと同一のチップ内に形成される。以下では、特にＬＣＤドライバを構成する、例えば種々の動作電圧の電界効果トランジスタからなる回路を形成する領域を主回路形成領域と称し、不揮発性メモリを形成する領域を不揮発性メモリ領域と称する。
【００７８】
図６は、本実施の形態１で例示する、半導体チップ上に形成された半導体装置のうち、不揮発性メモリ領域に形成された不揮発性メモリセルＮＶＭにおける１セル分の平面図を示したものである。１セルとは、１ｂｉｔの単位情報を記憶する領域を表す。図６には、不揮発性メモリセルＮＶＭの構成を分かりやすくするために、半導体領域にハッチングを付し、その他の例えば絶縁膜などは省略して示している。以下、平面図に関しては特に断りの無い限り同様であるとする。また、図７は図６のｘ３−ｘ３線の断面図を示した。
【００７９】
半導体チップを構成する半導体基板１は、例えばｐ型（第２導電型）のシリコン単結晶により形成されている。ｐ型とは、例えばＩＶ族の元素からなるシリコンなどにおいて、ホウ素（Ｂ）などのＩＩＩ族の元素を含有した状態であり、多数キャリアが正孔（ホールともいう）であるような半導体材料の導電型を表す。以下、ｐ型の導電型に関しては同様であるとする。半導体基板１は厚さ方向に沿って互いに反対側に位置する主面（第１主面）Ｓ１および裏面（第２主面）（図示しない）を有する。図６は、例えば主面Ｓ１に形成された不揮発性メモリセルＮＶＭの構成を見るために半導体基板１を主面Ｓ１側から見た図であり、図７においてはこの主面Ｓ１側の要部を拡大して示している。
【００８０】
半導体基板１の主面Ｓ１には分離部２が形成されている。ここで分離部２は、例えば半導体基板１の主面Ｓ１に形成された浅溝内に酸化シリコン等からなる絶縁膜を埋め込むことで形成された、所謂ＳＴＩ（Shallow Trench Isolation）と称される溝型の分離部２であるとする。
【００８１】
半導体基板１には、その主面Ｓ１から所望の深さに渡って、ｎ型（第１導電型）の半導体領域である埋め込みｎウェル（第１半導体領域）ＤＮＷが形成されている。ｎ型とは、例えばＩＶ族の元素からなるシリコンなどにおいて、リン（Ｐ）やヒ素（Ａｓ）などのＶ族の元素を含有した状態であり、多数キャリアが電子であるような半導体材料の導電型を表す。以下、ｎ型の導電型に関しては同様であるとする。
【００８２】
埋め込みｎウェルＤＮＷには、ｐ型の半導体領域である動作素子形成用ｐウェル（第２半導体領域）ＰＷ１、および、同じくｐ型の半導体領域であるキャパシタ形成用ｐウェル（第３半導体領域）ＰＷ２が、埋め込みｎウェルＤＮＷに内包された状態で形成されている。これらの両ｐウェルＰＷ１，ＰＷ２は、第１方向Ｘに延在するようにして、かつ、第１方向Ｘに交差する第２方向Ｙに沿って並ぶようにして形成されている。また、これらの両ｐウェルＰＷ１，ＰＷ２の不純物濃度はそれぞれ同程度であり、また、半導体基板１の不純物濃度よりも高いものとする。
【００８３】
動作素子形成用ｐウェルＰＷ１およびキャパシタ形成用ｐウェルＰＷ２の外周には、それらを取り囲むように、かつ、埋め込みｎウェルＤＮＷよりも浅い位置に渡って、分離部２が形成されている。
【００８４】
この分離部２の底部には、ｎ型の半導体領域である分離用ｎウェルＮＷが形成されている。分離用ｎウェルは、埋め込みｎウェルＤＮＷよりも浅い位置に渡って形成されている。分離用ｎウェルＮＷは外部から電気的な導通を取れるような機構を有しており（図示しない）、所望の電位とすることができる。
【００８５】
以上の構成により、動作素子形成用ｐウェルＰＷ１およびキャパシタ形成用ｐウェルＰＷ２は、第１方向Ｘに互いに沿うようにして、かつ、第２方向Ｙに沿って並ぶようにして、埋め込みｎウェルＤＮＷに内包されるように配置されている。更に、動作素子形成用ｐウェルＰＷ１およびキャパシタ形成用ｐウェルＰＷ２は、その外周を取り囲む分離部２とその底部に形成された分離用ｎウェルＮＷにより、互いに電気的に分離された状態で配置されている。
【００８６】
本実施の形態１で例示する不揮発性メモリセルＮＶＭは、動作素子形成用ｐウェルＰＷ１、および、キャパシタ形成用ｐウェルＰＷ２に平面的に重なるようにして配置され、以下に示す構成を有する。
【００８７】
第１に、不揮発性メモリセルＮＶＭは、半導体基板１の主面Ｓ１において、動作素子形成用ｐウェルＰＷ１の一部、および、キャパシタ形成用ｐウェルＰＷ２の一部に、平面的に重なるようにして配置された浮遊電極ＦＧを有する。浮遊電極ＦＧは、例えば多結晶シリコンなどを母材とする導体膜からなるものとする。また、浮遊電極ＦＧは、他のいかなる部分にも電気的に接続されていないような、浮遊状態であるように配置されている。このように浮遊状態にある浮遊電極ＦＧは、本実施の形態１で例示する不揮発性メモリセルＮＶＭにおいて、データを保持する役割を担う。
【００８８】
ここで、例えば、一般的な半導体装置における同様のゲート電極を形成する際に、コンタクトを形成するために、導体膜などを形成する工程がある。本実施の形態１においては、上記の浮遊電極ＦＧの表面を、例えば酸化シリコン膜などの保護絶縁膜ＰＩで覆っても良い。これにより、導体膜の形成工程などから保護し、他の箇所からの絶縁性を高めることができる。
【００８９】
第２に、不揮発性メモリセルＮＶＭは、動作素子形成用ｐウェルＰＷ１に形成された、書き込み／消去用素子（データ書き込み／消去用素子）ＷＤを有する。書き込み／消去用素子ＷＤは、本実施の形態１で例示する不揮発性メモリセルＮＶＭにおいて、主にデータの書き込みと、消去動作を担う素子である。
【００９０】
第３に、不揮発性メモリセルＮＶＭは、動作素子形成用ｐウェルＰＷ１に形成された、読み出し用トランジスタ（読み出し用電界効果トランジスタ）ＱＲを有する。読み出し用トランジスタＱＲは、後に詳細を説明するように、ＭＩＳ型の電界効果トランジスタであり、本実施の形態１で例示する不揮発性メモリセルＮＶＭにおいて、主にデータの読み出しを担う素子である。
【００９１】
上記のように、本実施の形態１で例示する不揮発性メモリセルＮＶＭにおいては、データの書込みと消去を担う書込み／消去用素子ＷＤと、データの読み出しを担う読み出し用トランジスタＱＲとを別素子としつつ、１つの動作素子形成用ｐウェルＰＷ１に形成している。これにより、本実施の形態１の不揮発性メモリセルＮＶＭは、上記で図４、図５を用いて説明した、本発明者らが検討した不揮発性メモリセルＮＶＭｂにおける、書き込み・消去を担う素子を単独で形成する書き込み素子形成用ｐウェルＰＷｘ３を必要としない。結果として、不揮発性メモリセルＮＶＭの面積を縮小させることができる。
【００９２】
第４に、不揮発性メモリセルＮＶＭは、動作素子形成用ｐウェルＰＷ１に形成された、選択用トランジスタ（選択用電界効果トランジスタ）ＱＳを有する。一般的なメモリ装置では、半導体チップの中でメモリセルが規則的な配列をなして配置されている。本実施の形態１で例示する不揮発性メモリセルＮＶＭが有する選択用トランジスタＱＳは、メモリ配列の中から所望の不揮発性メモリセルＮＶＭを選択する際、周囲のセルへの干渉を防ぐために、上記の選択用トランジスタＱＳがスイッチとして各セル内に配置されている。これにより、本実施の形態１で例示する不揮発性メモリセルＮＶＭの信頼性を向上させることができる。また、本実施の形態１において、選択用トランジスタＱＳは、上記の読み出し用トランジスタＱＲに電気的に直列に接続されているものとする。
【００９３】
第５に、不揮発性メモリセルＮＶＭは、キャパシタ形成用ｐウェルＰＷ２に形成された、ＭＩＳキャパシタ（容量素子）Ｃを有する。ＭＩＳキャパシタＣは、後に詳細を説明するように、ＭＩＳ構造からなる容量素子（キャパシタ、コンデンサ、カップリングコンデンサ）である。本実施の形態１で例示する不揮発性メモリセルＮＶＭにおいて、主に、書込み／消去用素子ＷＤなどへの電圧供給効率を向上させる役割を担う素子である。
【００９４】
以下では、本実施の形態１で例示する不揮発性メモリセルＮＶＭが有する、上記第１〜第５の要素に関して、それぞれの構成を詳細に説明する。
【００９５】
第１に、浮遊電極ＦＧは、書き込み／消去素子用浮遊ゲート電極（第１浮遊ゲート電極）ＧＥＷと、読み出し素子用浮遊ゲート電極（第２浮遊ゲート電極）ＧＥＲと、キャパシタ用浮遊ゲート電極（第３浮遊ゲート電極）ＧＥＣとを一体的に有している。
【００９６】
ここで、書き込み／消去素子用浮遊ゲート電極ＧＥＷは、浮遊電極ＦＧのうち、動作素子形成用ｐウェルＰＷ１の一部に平面的に重なる位置から、キャパシタ形成用ｐウェルＰＷ２の一部に至るまで、第１方向Ｘと交差する第２方向Ｙに延在するようにして配置された部分である。
【００９７】
また、読み出し素子用浮遊ゲート電極ＧＥＲは、浮遊電極ＦＧのうち、動作素子形成用ｐウェルＰＷ１の一部に平面的に重なる位置から、キャパシタ形成用ｐウェルＰＷ２の一部に至るまで、上記の書き込み／消去素子用浮遊ゲート電極ＧＥＷと距離を隔てて沿うようにして配置された部分である。即ち、書き込み／消去素子用浮遊ゲート電極ＧＥＷと読み出し素子用浮遊ゲート電極ＧＥＲとは、動作素子形成用ｐウェルＰＷ１の配置範囲内においては、互いに分離されている。
【００９８】
また、キャパシタ用浮遊ゲート電極ＧＥＣは、浮遊電極ＦＧのうち、キャパシタ形成用ｐウェルＰＷ２の一部に平面的に重なるようにして配置された部分である。
【００９９】
ここで、キャパシタ用浮遊ゲート電極ＧＥＣの第１方向Ｘにおける幅は、書き込み／消去素子用浮遊ゲート電極ＧＥＷおよび読み出し素子用浮遊ゲート電極ＧＥＲの第１方向Ｘにおける幅よりも、大きいものとする。
【０１００】
以上のように、書き込み／消去素子用浮遊ゲート電極ＧＥＷ、読み出し素子用浮遊ゲート電極ＧＥＲ、および、キャパシタ用浮遊ゲート電極ＧＥＣは浮遊電極ＦＧの一部であり、同一層内に配置されているものとする。後に詳細を記述するように、本実施の形態１で例示する不揮発性メモリセルＮＶＭの基本的な構成要素としては、種々の配線層等を除けば、この一層の浮遊電極ＦＧが導体膜の最上層となる。従って、例えば種々の動作電圧である電界効果トランジスタなどの主回路形成領域への形成と同様の工程で、不揮発性メモリ領域に不揮発性メモリセルＮＶＭを形成することができる。結果として、生産性、信頼性の高い半導体装置を実現することができる。
【０１０１】
第２に、書き込み／消去用素子ＷＤは、上記浮遊電極ＦＧの一部である書き込み／消去素子用浮遊ゲート電極ＧＥＷを有する。
【０１０２】
また、書き込み／消去用素子ＷＤは、書き込み／消去素子用浮遊ゲート電極ＧＥＷおよび半導体基板１の間に形成された、書き込み／消去素子用ゲート絶縁膜（第１ゲート絶縁膜）ＧＩＷを有する。書き込み／消去素子用ゲート絶縁膜ＧＩＷは、例えば酸化シリコン膜などにより形成されているものとする。
【０１０３】
また、書き込み／消去用素子ＷＤは、動作素子形成用ｐウェルＰＷ１内において、平面的に見て、上記の書き込み／消去素子用浮遊ゲート電極ＧＥＷと読み出し素子用浮遊ゲート電極ＧＥＲとに挟まれた領域に位置する半導体基板１の主面Ｓ１に形成された、ｎ型の半導体領域である共有ソース／ドレイン領域（第４半導体領域）ＳＤＣを有する。共有ソース／ドレイン領域ＳＤＣの不純物濃度は、同じｎ型の半導体領域である埋め込みｎウェルＤＮＷおよび分離用ｎウェルＮＷの不純物濃度よりも高いものであるとする。
【０１０４】
ここで、上記の共有ソース／ドレイン領域ＳＤＣは、平面的に見て、書き込み／消去素子用浮遊ゲート電極ＧＥＷの側方下部に至る領域であり、断面的に見て、共有ソース／ドレイン領域ＳＤＣ自体よりも浅い領域に形成された、ｎ型エクステンション領域ｎｘ１を有する。ｎ型エクステンション領域ｎｘ１の不純物濃度は、同じｎ型の半導体領域である共有ソース／ドレイン領域ＳＤＣの不純物濃度よりも低いものであるとする。以下、ｎ型の半導体領域であるエクステンション領域の不純物濃度に関しては、特に断らない限り同様であるとする。
【０１０５】
また、書き込み／消去用素子ＷＤは、動作素子形成用ｐウェルＰＷ１内において、平面的に見て、上記の共有ソース／ドレイン領域ＳＤＣと対をなすことで、上記の書き込み／消去素子用浮遊ゲート電極ＧＥＷを挟み込む領域に位置する半導体基板１の主面Ｓ１に形成された、ｐ型の半導体領域である動作素子用ウェル給電領域（第５半導体領域）ＶＳＭを有する。動作素子用ウェル給電領域ＶＳＭの不純物濃度は、同じｐ型の半導体領域である動作素子形成用ｐウェルＰＷ１およびキャパシタ形成用ｐウェルＰＷ２の不純物濃度よりも高いものであるとする。
【０１０６】
ここで、上記の動作素子用ウェル給電領域ＶＳＭは、平面的に見て、書き込み／消去素子用浮遊ゲート電極ＧＥＷの側方下部に至る領域であり、断面的に見て、動作素子用ウェル給電領域ＶＳＭ自体よりも浅い領域に形成された、ｐ型エクステンション領域ｐｘ１を有する。ｐ型エクステンション領域ｐｘ１の不純物濃度は、同じｐ型の半導体領域である動作素子用ウェル給電領域ＶＳＭの不純物濃度よりも低いものであるとする。以下、ｐ型の半導体領域であるエクステンション領域の不純物濃度に関しては、特に断らない限り同様であるとする。
【０１０７】
ここで、書き込み／消去用素子ＷＤに、ｎ型の半導体領域である共有ソース／ドレイン領域ＳＤＣを形成している理由を以下に記す。即ち、ｎ型の共有ソース／ドレイン領域ＳＤＣを追加したことにより、浮遊ゲート電極下の反転層の形成が促進される。また、電子はｐ型半導体領域中では少数キャリアであるのに対して、ｎ型半導体領域中では多数キャリアである。このため、ｎ型の共有ソース／ドレイン領域ＳＤＣを設けたことにより、注入電子を反転層に容易に供給することができる。その結果、実効的なカップリング容量を増大させることができるので、浮遊電極ＦＧの電位を効率的にコントロールすることができる。従って、データの書き込み速度を向上させることができる。また、データ書き込み速度のばらつきも低減できる。
【０１０８】
以上が、書き込み／消去用素子ＷＤが有する構成である。書き込み／消去用素子ＷＤは、導体部（Metal）としての書き込み／消去素子用浮遊ゲート電極ＧＥＷ、絶縁部（Insulator）としての書き込み／消去素子用ゲート絶縁膜ＧＩＷ、および、半導体部（Semiconductor）としての動作素子形成用ｐウェルＰＷ１の三層のＭＩＳ構造からなる。なお、本実施の形態１においては、上部電極である書き込み／消去素子用浮遊ゲート電極ＧＥＷはフローティング状態であり、下部電極である動作素子形成用ｐウェルＰＷ１は、動作素子用ウェル給電領域ＶＳＭにより給電される機構を有する。動作等の詳細な説明は、他の構成と併せて後に行う。
【０１０９】
第３に、読み出し用トランジスタＱＲは、上記浮遊電極ＦＧの一部である読み出し素子用浮遊ゲート電極ＧＥＲを有する。
【０１１０】
また、読み出し用トランジスタＱＲは、読み出し素子用浮遊ゲート電極ＧＥＲおよび半導体基板１の間に形成された、読み出し素子用ゲート絶縁膜（第２ゲート絶縁膜）ＧＩＲを有する。読み出し素子用ゲート絶縁膜ＧＩＲは、例えば酸化シリコン膜などにより形成されているものとする。
【０１１１】
また、読み出し用トランジスタＱＲは、上記の書き込み／消去用素子ＷＤと共有する形で、共有ソース／ドレイン領域ＳＤＣを有する。
【０１１２】
ここで、上記の共有ソース／ドレイン領域ＳＤＣは、平面的に見て、読み出し素子用浮遊ゲート電極ＧＥＲの側方下部に至る領域であり、断面的に見て、共有ソース／ドレイン領域ＳＤＣ自体よりも浅い領域に形成された、ｎ型エクステンション領域ｎｘ２を有する。
【０１１３】
また、読み出し用トランジスタＱＲは、動作素子形成用ｐウェルＰＷ１内において、平面的に見て、上記の共有ソース／ドレイン領域ＳＤＣと対をなすことで、上記の読み出し素子用浮遊ゲート電極ＧＥＲを挟み込む領域に位置する半導体基板１の主面Ｓ１に形成された、ｎ型の半導体領域である読み出し素子用ソース／ドレイン領域（第６半導体領域）ＳＤＲを有する。読み出し素子用ソース／ドレイン領域ＳＤＲの不純物濃度は、共有ソース／ドレイン領域ＳＤＣの不純物濃度と同程度であるものとする。
【０１１４】
ここで、上記のように、第２方向Ｙに延在している読み出し素子用浮遊ゲート電極ＧＥＲに対し、これを挟み込むようにして、一対の各ソース／ドレイン領域ＳＤＣ，ＳＤＲが形成されている。更に、共有ソース／ドレイン領域ＳＤＣは、上記の書き込み／消去用素子ＷＤと共有する構成となっていた。従って、読み出し用トランジスタＱＲと、書き込み／消去用素子ＷＤとは、第１方向Ｘに並んで配置されていることとなる。
【０１１５】
また、上記の読み出し素子用ソース／ドレイン領域ＳＤＲは、平面的に見て、読み出し素子用浮遊ゲート電極ＧＥＲの側方下部に至る領域であり、断面的に見て、読み出し素子用ソース／ドレイン領域ＳＤＲ自体よりも浅い領域に形成された、ｎ型エクステンション領域ｎｘ３を有する。
【０１１６】
以上が、読み出し用トランジスタＱＲが有する構成である。読み出し用トランジスタＱＲは、ゲート電極としての読み出し素子用浮遊ゲート電極ＧＥＲ、ゲート絶縁膜としての読み出し素子用ゲート絶縁膜ＧＩＲ、ソースまたはドレイン領域としての共有ソース／ドレイン領域ＳＤＣ、および、同じくソースまたはドレイン領域としての読み出し素子用ソース／ドレイン領域ＳＤＲを基本構成とするＭＩＳ型電界効果トランジスタである。特に、ｐ型である動作素子形成用ｐウェルＰＷ１の中に形成され、ｎ型である各ソース／ドレイン領域ＳＤＣ，ＳＤＲを有する、ｎチャネル型の電界効果トランジスタである。なお、本実施の形態１においては、ゲート電極である読み出し素子用浮遊ゲート電極ＧＥＲはフローティング状態であり、片方のソース／ドレイン領域である共有ソース／ドレイン領域ＳＤＣは、特定の給電機構を有さない。動作等の詳細な説明は、他の構成と併せて後に行う。
【０１１７】
第４に、選択用トランジスタＱＳは、上記の動作素子形成用ｐウェルＰＷ１の一部に平面的に重なるようにして形成された、選択素子用ゲート電極ＧＥＳを有する。選択素子用ゲート電極ＧＥＳは、平面的に見て、読み出し素子用浮遊ゲート電極ＧＥＲに対して、書き込み／消去素子用浮遊ゲート電極ＧＥＷと反対側の領域で、読み出し素子用浮遊ゲート電極ＧＥＲに沿うようにして配置されている。ただし、選択素子用ゲート電極ＧＥＳは、平面的に見て、キャパシタ形成用ｐウェルと重なる領域にまでは達しない。更に、選択素子用ゲート電極ＧＥＳは、浮遊電極ＦＧとは一体ではなく、独立して形成されている。選択素子用ゲート電極ＧＥＳは、例えば多結晶シリコンなどを母材とする導体膜からなるものとする。
【０１１８】
また、選択用トランジスタＱＳは、選択素子用ゲート電極ＧＥＳおよび半導体基板１の間に形成された、選択素子用ゲート絶縁膜ＧＩＳを有する。選択素子用ゲート絶縁膜ＧＩＳは、例えば酸化シリコン膜などにより形成されているものとする。
【０１１９】
また、上記の読み出し用トランジスタＱＲが有する読み出し素子用ソース／ドレイン領域ＳＤＲは、平面的に見て、選択素子用ゲート電極ＧＥＳの側方下部に達する領域まで配置されている。そして、選択用トランジスタＱＳは、上記の読み出し用トランジスタＱＲと共有する形で、この読み出し素子用ソース／ドレイン領域ＳＤＲを、ソースまたはドレイン領域として有する。この構成により、読み出し用トランジスタＱＲと選択用トランジスタＱＳとは電気的に直列に接続されていることになる。
【０１２０】
ここで、上記の読み出し素子用ソース／ドレイン領域ＳＤＲは、平面的に見て、選択素子用ゲート電極ＧＥＳの側方下部に至る領域であり、断面的に見て、読み出し素子用ソース／ドレイン領域ＳＤＲ自体よりも浅い領域に形成された、ｎ型エクステンション領域ｎｘ４を有する。
【０１２１】
また、選択用トランジスタＱＳは、動作素子形成用ｐウェルＰＷ１内において、平面的に見て、上記の読み出し素子用ソース／ドレイン領域ＳＤＲと対をなすことで、上記の選択素子用ゲート電極ＧＥＳを挟み込む領域に位置する半導体基板１の主面Ｓ１に形成された、ｎ型の半導体領域である選択素子用ソース／ドレイン領域ＳＤＳを有する。選択素子用ソース／ドレイン領域ＳＤＳの不純物濃度は、読み出し素子用ソース／ドレイン領域ＳＤＲの不純物濃度と同程度であるものとする。
【０１２２】
ここで、上記の選択素子用ソース／ドレイン領域ＳＤＳは、平面的に見て、選択素子用ゲート電極ＧＥＳの側方下部に至る領域であり、断面的に見て、選択素子用ソース／ドレイン領域ＳＤＳ自体よりも浅い領域に形成された、ｎ型エクステンション領域ｎｘ５を有する。
【０１２３】
以上が、選択用トランジスタＱＳが有する構成である。選択用トランジスタＱＳは、ゲート電極としての選択素子用ゲート電極ＧＥＳ、ゲート絶縁膜としての選択素子用ゲート絶縁膜ＧＩＳ、ソースまたはドレイン領域としての選択素子用ソース／ドレイン領域ＳＤＳ、および、同じくソースまたはドレイン領域としての共有ソース／ドレイン領域ＳＤＣを基本構成とするＭＩＳ型電界効果トランジスタである。なお、本実施の形態１においては、片方のソース／ドレイン領域である共有ソース／ドレイン領域ＳＤＣは、特定の給電機構を有さない。動作等の詳細な説明は、他の構成と併せて後に行う。
【０１２４】
第５に、ＭＩＳキャパシタＣは、上記の浮遊電極ＦＧの一部であるキャパシタ用浮遊ゲート電極ＧＥＣを有する。
【０１２５】
また、ＭＩＳキャパシタＣは、キャパシタ用浮遊ゲート電極ＧＥＣおよび半導体基板１の間に形成された、キャパシタ用ゲート絶縁膜（第３ゲート絶縁膜）ＧＩＣを有する。キャパシタ用ゲート絶縁膜ＧＩＣは、例えば酸化シリコン膜などにより形成されているものとする。
【０１２６】
また、ＭＩＳキャパシタＣは、キャパシタ形成用ｐウェルＰＷ２内において、平面的に見て、キャパシタ用浮遊ゲート電極ＧＥＣを挟み込む領域に位置する半導体基板１の第１主面Ｓ１に形成された、ｐ型であるキャパシタ用ウェル給電領域（第７半導体領域）ＶＳＣ、および、ｎ型の半導体領域であるキャパシタ用ソース領域（第８半導体領域）ＳＣを有する。キャパシタ用ウェル給電領域ＶＳＣの不純物濃度は、同じｐ型の半導体領域である動作素子用ウェル給電領域ＶＳＭの不純物濃度と同程度であるものとする。また、キャパシタ用ソース領域ＳＣの不純物濃度は、同じｎ型の半導体領域である共有ソース／ドレイン領域ＳＤＣなどと同程度であるものとする。
【０１２７】
ここで、上記のキャパシタ用ウェル給電領域ＶＳＣは、平面的に見て、キャパシタ用浮遊ゲート電極ＧＥＣの側方下部に至る領域であり、断面的に見て、キャパシタ用ウェル給電領域ＶＳＣ自体よりも浅い領域に形成された、ｐ型エクステンション領域ｐｘ２を有する。また、キャパシタ用ソース領域ＳＣは、平面的に見て、キャパシタ用浮遊ゲート電極ＧＥＣの側方下部に至る領域であり、断面的に見て、キャパシタ用ソース領域ＳＣ自体よりも浅い領域に形成された、ｎ型エクステンション領域ｎｘ６を有する。
【０１２８】
ここで、ＭＩＳキャパシタＣに、ｎ型の半導体領域であるキャパシタ用ソース領域ＳＣを形成している理由を以下に記す。消去動作において、ｎ型のキャパシタ用ソース領域ＳＣを追加したことにより、電子をキャパシタ用ゲート絶縁膜ＧＩＣの直下にスムーズに供給することができる。このため、浮遊電極ＦＧ下の反転層をすばやく形成することができるので、ｐ型のキャパシタ形成用ｐウェルＰＷ２をすばやく−９Ｖに固定することができる。その結果、実効的なカップリング容量を増大させることができるので、浮遊電極ＦＧの電位を効率的にコントロールすることができる。従って、データ消去速度を向上させることができる。また、データ消去速度のばらつきも低減することができる。
【０１２９】
以上が、ＭＩＳキャパシタＣが有する構成である。ＭＩＳキャパシタＣは、導体部としてのキャパシタ用浮遊ゲート電極ＧＥＣ、絶縁部としてのキャパシタ用ゲート絶縁膜ＧＩＣ、および、半導体部としてのキャパシタ形成用ｐウェルＰＷ２の三層のＭＩＳ構造からなる容量素子である。なお、本実施の形態１においては、上部電極であるキャパシタ用浮遊ゲート電極ＧＥＣはフローティング状態であり、下部電極であるキャパシタ形成用ｐウェルＰＷ２は、キャパシタ用ウェル給電領域ＶＳＣにより給電される機構を有する。動作等の詳細な説明は、他の構成と併せて後に行う。
【０１３０】
ここで、上記のように、ＭＩＳキャパシタＣは第１方向Ｘに延在するキャパシタ形成用ｐウェルＰＷ２の中に形成されている。また、上記のように、動作素子形成用ｐウェルＰＷ１は、キャパシタ形成用ｐウェルＰＷ２と第１方向Ｘに互いに沿うように、かつ、第２方向Ｙに沿って並んで配置されている。従って、ＭＩＳキャパシタＣは、動作素子形成用ｐウェルＰＷ１に形成された書き込み／消去用素子ＷＤ、読み出し用トランジスタＱＲ、および、選択用トランジスタＱＳと第１方向Ｘに互いに沿うように、かつ、第２方向Ｙに沿って並んで配置されていることになる。
【０１３１】
本実施の形態１で例示する不揮発性メモリセルＮＶＭの基本的な構成は、上記の通りである。これに加え、以下の構成を有する。
【０１３２】
各ゲート電極ＧＥＷ，ＧＥＲ，ＧＥＳ，ＧＥＣの側壁には、例えば酸化シリコンなどを主体とした絶縁膜よりなるサイドウォールスペーサ３が形成されている。サイドウォールスペーサ３は、当該各ゲート電極ＧＥＷ，ＧＥＲ，ＧＥＳ，ＧＥＣとの導通意図の無い配線などからの絶縁を目的として形成されるものである。
【０１３３】
また、ｐまたはｎ型の半導体領域である、各ウェル給電領域ＶＳＭ，ＶＳＣ、各ソースまたはドレイン領域ＳＤＣ，ＳＤＲ，ＳＤＳ，ＳＣ、および、多結晶シリコンよりなる選択素子用ゲート電極ＧＥＳの表面には、シリサイド層４が形成されている。シリサイド層４は、例えばコバルト（Ｃｏ）とシリコンとの化合物であるコバルトシリサイドなどの導体膜により構成され、外部からの電気的なコンタクトとのオーミック接続を目的として形成されるものである。
【０１３４】
以上の構成を有する不揮発性メモリセルＮＶＭが形成された半導体基板１の主面Ｓ１上には、層間絶縁膜５が形成されている層間絶縁膜５は、例えば窒化シリコンなどからなる絶縁膜５ａと、その上に形成された、例えば酸化シリコンなどからなる絶縁膜５ｂとを有している。この様に、異なる２層の絶縁膜とすることで、例えば、層間絶縁膜５下の半導体基板１の主面Ｓ１の任意の箇所に通ずるコンタクトホールを形成する場合に役立つ。即ち、２層の絶縁膜５ａ，５ｂのエッチングレートの違いを利用して、自己整合的にエッチングをストップさせ、より緻密な加工を可能にする、所謂ＳＡＣ（Self Align Contact）技術を適用することができる。
【０１３５】
また、本実施の形態１で例示する不揮発性メモリセルＮＶＭは、上記のＳＡＣ技術により層間絶縁膜５に形成されたコンタクトホールＣＨを有する。その中を埋め込む導体部６によって、不揮発性メモリＮＶＭを構成する所望の領域に対して、シリサイド層４を通じて電気的に接続される各コンタクトプラグＣＰ１〜ＣＰ６を構成している。以下にその詳細を説明する。
【０１３６】
まず、共有ソース／ドレイン領域ＳＤＣに電気的に接続される、共有部給電用コンタクトプラグ（第１導電部）ＣＰ１を有する。共有部給電用コンタクトプラグＣＰ１は、共有ソース／ドレイン領域ＳＤＣに電気的に接続されることで、同じｎ型半導体領域で接合する領域である、ｎ型エクステンション領域ｎｘ１，ｎｘ２に、同電位を給電することができる。
【０１３７】
また、動作素子用ウェル給電領域ＶＳＭに電気的に接続される、動作ウェル給電用コンタクトプラグ（第２導電部）ＣＰ２を有する。動作ウェル給電用コンタクトプラグＣＰ２は、動作素子用ウェル給電領域ＶＳＭに電気的に接続されることで、同じｐ型半導体領域で接合する領域である、ｐ型エクステンション領域ｐｘ１、および、動作素子形成用ｐウェルＰＷ１に、同電位を給電することができる。
【０１３８】
ここで、本実施の形態１で例示する不揮発性メモリセルＮＶＭにおいては、同一セル内の複数個所に存在する上記の共有部給電用コンタクトプラグＣＰ１、および、複数個所に存在する動作ウェル給電用コンタクトプラグＣＰ２は、上層において全て互いに接続されており、同時に給電されるものとする。
【０１３９】
また、選択素子用ソース／ドレイン領域ＳＤＳに電気的に接続される、読み出し用コンタクトプラグ（第３導電部）ＣＰ３を有する。読み出し用コンタクトプラグＣＰ３は、選択素子用ソース／ドレイン領域ＳＤＳに電気的に接続されることで、同じｎ型半導体領域で接合する領域である、ｎ型エクステンション領域ｎｘ５に、同電位を供給することができる。
【０１４０】
ここで、読み出し用トランジスタＱＲにおける一対のソース／ドレイン領域の一つである、読み出し素子用ソース／ドレイン領域ＳＤＲに給電する場合を考える。本実施の形態１においては、読み出し素子用ソース／ドレイン領域ＳＤＲは選択用トランジスタＱＳのソースまたはドレイン領域ともなっている。従って、選択用トランジスタＱＳをオン状態としておくことで、選択素子用ソース／ドレイン領域ＳＤＳとほぼ同電位を、読み出し素子用ソース／ドレイン領域ＳＤＲに給電することができる。即ち、本実施の形態１において、選択用トランジスタＱＳがオン状態であるとき、読み出し用コンタクトプラグＣＰ３は、読み出し素子用ソース／ドレイン領域ＳＤＲに電気的に接続されていることとなる。
【０１４１】
また、キャパシタ用ウェル給電領域ＶＳＣに電気的に接続される、キャパシタウェル給電用コンタクトプラグ（第４導電部）ＣＰ４を有する。キャパシタウェル給電用コンタクトプラグＣＰ４はキャパシタ用ウェル給電領域ＶＳＣに電気的に接続されることで、同じｐ型半導体領域で接合する領域である、ｐ型エクステンション領域ｐｘ２、および、キャパシタ形成用ｐウェルＰＷ２に、同電位を給電することができる。
【０１４２】
また、キャパシタ用ソース領域ＳＣに電気的に接続される、キャパシタ用コンタクトプラグ（第５導電部）ＣＰ５を有する。キャパシタ用コンタクトプラグＣＰ５はキャパシタ用ソース領域ＳＣに電気的に接続されることで、同じｎ型半導体領域で接合する領域である、ｎ型エクステンション領域ｎｘ６に、同電位を供給することができる。
【０１４３】
ここで、本実施の形態１で例示する不揮発性メモリセルＮＶＭにおいては、同一セル内の複数個所に存在する上記のキャパシタウェル給電用コンタクトプラグＣＰ４、および、複数個所に存在するキャパシタ用コンタクトプラグＣＰ５は、上層において全て互いに接続されており、同時に給電されるものとする。
【０１４４】
また、選択素子用ゲート電極ＧＥＳに電気的に接続される、選択ゲート用コンタクトプラグＣＰ６を有する。選択ゲート用コンタクトプラグＣＰ６は選択素子用ゲート電極ＧＥＳに電気的に接続されることで、選択用トランジスタＱＳにゲート電圧を印加することができる。
【０１４５】
以上の各コンタクトプラグＣＰ１〜ＣＰ６において、同一セル内の複数箇所に存在する同一のものは、上層において全て互いに接続されており、同時に給電されるものとする。
【０１４６】
以下では、本実施の形態１で上記のように例示した構成を有する不揮発性メモリセルＮＶＭのセル面積についての、本発明者らの検証に関して説明する。
【０１４７】
本実施の形態１で例示した不揮発性メモリセルＮＶＭは、書き込み／消去用素子ＷＤ、読み出し用トランジスタＱＲ、選択用トランジスタＱＳ、および、ＭＩＳキャパシタＣを有する。上記の構成は、本発明者らが検討した、図４、図５を用いて説明した構成の不揮発性メモリセルＮＶＭｂと同様である。従って、本発明者らが検討した、図１〜図３を用いて説明した構成の不揮発性メモリセルＮＶＭａに見られた、図３を用いて説明した書き込み動作における問題は生じないと期待される。当該メモリ動作の検証は、以下で詳細に説明する。
【０１４８】
ここで、上記図４を用いて説明したように、本発明者らが検討した不揮発性メモリセルＮＶＭｂでは、書き込み・読み出し動作を専属的に担うために別素子とした書き込み／消去用素子ＷＤを、別のウェル（書き込み素子形成用ｐウェルＰＷｘ３）に形成していた。そして、この書き込み素子形成用ｐウェルＰＷｘ３は、第２方向Ｙに沿った方向に追加する形で、不揮発性メモリセルＮＶＭｂ内に形成されていた。
【０１４９】
一方、本実施の形態１で例示した不揮発性メモリＮＶＭでは、書き込み／消去用素子ＷＤは、読み出し用トランジスタＱＲと、同一の動作素子形成用ｐウェルＰＷ１内に、第１方向Ｘに沿って並ぶようにして形成している。これにより、浮遊電極ＦＧの一部分であり、書き込み／消去素子用浮遊ゲート電極ＧＥＷが延在する第２方向Ｙに対して新たなウェルや、新たな素子を追加することにはならず、不揮発性メモリセルＮＶＭの面積を縮小することができる。
【０１５０】
ただし、書き込み／消去用素子ＷＤを別素子とすることで、構成上、素子数が増えた本実施の形態１の不揮発性メモリセルＮＶＭにおいて、単に同一ウェル内に書き込み／消去用素子ＷＤを形成するだけでは、第１方向Ｘへの面積の増大が起こる。
【０１５１】
このような技術的な課題を、本実施の形態１に例示した不揮発性メモリセルＮＶＭにおいては、以下のように克服している。即ち、正常なメモリ動作を実現できる範囲で、機能的に同一と見なせる半導体領域を共有させることで、素子数増加による面積増大の影響を相殺している。
【０１５２】
具体的には、動作素子形成用ｐウェルＰＷ１内において、書き込み／消去用素子ＷＤと読み出し用トランジスタＱＲとは、第１方向Ｘに沿って並ぶようにして配置され、両素子は、ソースまたはドレイン領域を共有ソース／ドレイン領域ＳＤＣとして共有している。更に、書き込み／消去用素子ＷＤの動作時に必要な、半導体層への給電を担う領域と、動作素子形成用ｐウェルＰＷ１への給電を担う領域とを、動作素子用ウェル給電領域ＶＳＭとして共有している。これにより、本実施の形態１で例示した不揮発性メモリセルＮＶＭでは、第１方向Ｘにおいて、書き込み／消去用素子ＷＤと読み出し用トランジスタＱＲとを合わせた幅は、ＭＩＳキャパシタＣの幅よりも小さくすることができる。従って、第１方向Ｘへのセル面積の増大を回避することができる。
【０１５３】
ここで、上記のように、メモリ動作の信頼性を向上させるために、本実施の形態１で例示する不揮発性メモリセルＮＶＭは、選択用トランジスタＱＳを用いている。選択用トランジスタＱＳは、読み出し用トランジスタＱＲに電気的に直列に接続されるため、動作素子形成用ｐウェルＰＷ１内に形成されていた。これにより、第１方向Ｘにおける不揮発性メモリセルＮＶＭの面積の増大が懸念される。これに対し、本実施の形態１では、上記のように、第１方向Ｘにおいて、書き込み／消去用素子ＷＤと読み出し用トランジスタＱＲとを合わせた幅は、ＭＩＳキャパシタＣの幅よりも小さくしている。これにより、選択用トランジスタＱＳを含む動作素子形成用ｐウェルＰＷ１であっても、その第１方向Ｘの幅は、キャパシタ形成用ｐウェルＰＷ２と同程度か、それよりも小さくすることができる。従って、第１方向Ｘへのセル面積の増大を回避することができる。
【０１５４】
結果として、本実施の形態１で例示した不揮発性メモリセルＮＶＭのセル面積は、本発明者らが先に検討し、上記図１を用いて説明した、セル面積の小さい不揮発性メモリセルＮＶＭａと同程度とすることができる。更に、本発明者らが後に検討し、上記図４を用いて説明した、動作が正常である不揮発性メモリセルＮＶＭｂに対しては、ウェルを１つ減らすことが可能となった効果として、第２方向Ｙに約２／３程度に縮小することができる。
【０１５５】
そこで、本実施の形態１で例示した構成によって面積の縮小が実現できる不揮発性メモリＮＶＭにおいて、本発明者らが検討した不揮発性メモリセルＮＶＭｂと同様、書き込み時に問題の無い動作が可能であるかを、本発明者らは検証した。
【０１５６】
引き続き図７に示すように、共有部給電用コンタクトプラグＣＰ１および動作ウェル給電用コンタクトプラグＣＰ２に印加される電圧を動作部供給電圧Ｖｐ、読み出し用コンタクトプラグＣＰ３に印加される電圧を読み出しドレイン電圧Ｖｄ、ならびに、キャパシタウェル給電用コンタクトプラグＣＰ４およびキャパシタ用コンタクトプラグＣＰ５に印加される電圧をキャパシタ部印加電圧Ｖｃと、それぞれ表す。以下では、ＭＩＳキャパシタＣへの電荷の蓄積、浮遊電極ＦＧに生じる電位、書き込み／消去用素子ＷＤにかかる電界、および、ＦＮトンネリングにより浮遊電極ＦＧに蓄積される電子の挙動などは、上記で本発明者らが先に検討した不揮発性メモリセルＮＶＭａにおいて説明したものと同様であるので、詳細な説明は省略する。
【０１５７】
まず、本発明者らが先に検討した不揮発性メモリセルＮＶＭａにおいて問題が無かった、読み出しおよび消去動作について説明する。
【０１５８】
図８に示すように、読み出し動作時には、例えば、動作部供給電圧Ｖｐ＝０Ｖ、読み出しドレイン電圧Ｖｄ＝１Ｖ、および、キャパシタ部印加電圧Ｖｃ＝＋３Ｖとする。ここで、選択用トランジスタＱＳがオン状態である場合、読み出しドレイン電圧Ｖｄとほぼ同等の電圧が読み出し素子用ソース／ドレイン領域ＳＤＲにも印加される。従って、読み出し用トランジスタＱＲは、０Ｖの共有ソース／ドレイン領域ＳＤＣをソース、＋１Ｖの読み出し素子用ソース／ドレイン領域ＳＤＲをドレインとして、ゲート電極となる読み出し素子用浮遊ゲート電極ＧＥＲの電位によって変化するソース／ドレインＩｄｓを生じる。
【０１５９】
ここで、本発明者らが先に検討した不揮発性メモリセルＮＶＭａにおける読み出し動作に関する説明と同じ理由で、浮遊電極ＦＧの一部である読み出し素子用浮遊ゲート電極ＧＥＲの電荷蓄積状態は、データ書き込みの有無によって変化する。即ち、読み出し用トランジスタＱＲは、データ書き込みの有無によって、閾値電圧が変化していることになる。特に、読み出し用トランジスタＱＲはｎチャネル型のトランジスタである。従って、書き込み動作を受けた状態では、読み出し素子用浮遊ゲート電極ＧＥＲに負電荷である電子が蓄積されており、閾値電圧が上昇していることになる。ソース／ドレイン電流Ｉｄｓは閾値電圧に対するゲート電位の高低によって著しく変化するから、このソース／ドレイン電流Ｉｄｓ値の違いにより、電荷の蓄積状態、即ちデータの保持状態を判別し、読み出すことができる。
【０１６０】
図９に示すように、消去動作時には、例えば、動作部供給電圧Ｖｐ＝＋９Ｖ、読み出しドレイン電圧Ｖｄは開放状態、および、キャパシタ部印加電圧Ｖｃ＝−９Ｖとする。書き込み／消去用素子ＷＤにおいて、ＭＩＳキャパシタＣへの給電により、書き込み／消去素子用浮遊ゲート電極ＧＥＷには−９Ｖの電圧が印加され、動作素子用ウェル給電領域ＶＳＭへの給電により、動作素子形成用ｐウェルＰＷ１には＋９Ｖの電圧が印加されている。従って、浮遊電極ＦＧに蓄積している電子ｅは、書き込み／消去素子用浮遊ゲート電極ＧＥＷにおいて、動作素子形成用ｐウェルＰＷ１に向かって１８Ｖの電位差に相当するエネルギーを受ける。これにより、電子ｅは書き込み／消去素子用ゲート絶縁膜ＧＩＷをＦＮトンネリングし、動作素子形成用ｐウェルＰＷ１に引き抜かれ、データの保持状態を消去することができる。
【０１６１】
ここで、ｐ型の素子形成用ｐウェルＰＷ１と、これに接合するｎ型の共有ソース／ドレイン領域ＳＤＣとは、動作部供給電圧Ｖｐによって同時に昇圧される。従って、当該ｐｎ接合での寄生電流の影響は無い。また、同じくｐ型の動作素子形成用ｐウェルＰＷ１に接合するｎ型の選択素子用ソース／ドレイン領域ＳＤＳは、独立した給電機構を持つが、開放状態となっているので、当該ｐｎ接合においても寄生電流の影響は無い。また、同じくｐ型の素子形成用ｐウェルＰＷ１に接合するｎ型の読み出し素子用ソース／ドレイン領域ＳＤＲは、選択用トランジスタＱＳがオン状態であっても、ほぼ同電位となる選択素子用ソース／ドレイン領域ＳＤＳが開放状態であるため、当該ｐｎ接合においても寄生電流の影響は無い。
【０１６２】
ここで、本発明者らが先に検討した不揮発性メモリセルＮＶＭａにおいては、図３などを用いて説明したように、書き込み動作時において、信頼性を損なう問題があった。以下では、本実施の形態１で例示した不揮発性メモリセルＮＶＭの書き込み動作を、図１０を用いて説明する。
【０１６３】
書き込み動作時には、動作部供給電圧Ｖｐ＝−９Ｖ、読み出しドレイン電圧Ｖｄを開放状態、キャパシタ部印加電圧Ｖｃ＝＋９Ｖとする。
【０１６４】
書き込み／消去用素子ＷＤにおいて、ＭＩＳキャパシタＣ部への給電により、書き込み／消去素子用浮遊ゲート電極ＧＥＷは＋９Ｖにバイアスされる。これにより、書き込み／消去素子用ゲート絶縁膜ＧＩＷ下の動作素子形成用ｐウェルＰＷ１には反転層ＩＬが形成される。更に、動作素子用ウェル給電領域ＶＳＭへの給電により、動作素子形成用ｐウェルＰＷ１は−９Ｖにバイアスされる。従って、反転層ＩＬに発生する電子ｅは１８Ｖの電位差に相当するエネルギーを受け、書き込み／消去素子用ゲート絶縁膜ＧＩＷをＦＮトンネリングし、書き込み／消去素子用浮遊ゲート電極ＧＥＷに注入される。このとき、同じく−９Ｖにバイアスされた共有ソース／ドレイン領域ＳＤＣにより、ｎ型エクステンション領域ｎｘ１を通じて、反転層ＩＬに潤滑に電子ｅが供給される。これにより、浮遊電極ＦＧに電荷を蓄積する、即ちデータを書き込むことができる。
【０１６５】
ここで、ｐ型の動作素子形成用ｐウェルＰＷ１と、これに接合するｎ型の共有ソース／ドレイン領域ＳＤＣとは、動作部供給電圧Ｖｐによって同時に降圧される。従って、当該ｐｎ接合での寄生電流の影響は無い。また、同じくｐ型の動作素子形成用ｐウェルＰＷ１に接合するｎ型の選択素子用ソース／ドレイン領域ＳＤＳは、独立した給電機構を持つが、開放状態となっているので、当該ｐｎ接合においても寄生電流の影響は無い。また、同じくｐ型の動作素子形成用ｐウェルＰＷ１に接合するｎ型の読み出し素子用ソース／ドレイン領域ＳＤＲは、選択用トランジスタＱＳがオン状態であっても、ほぼ同電位となる選択素子用ソース／ドレイン領域ＳＤＳが開放状態であるため、当該ｐｎ接合においても寄生電流の影響は無い。
【０１６６】
このとき、本発明者らが先に検討した不揮発性メモリセルＮＶＭａで説明したように、ｐｎ接合に係るｎ型領域のバイアスを開放状態としても、寄生的にｐ型領域に生じてしまう空乏層ＤＬにおける電界緩和によって、反転層ＩＬの電子ｅにＦＮトンネリングに必要な電位差を与えることができず、書き込み不良が起こるという問題があった。
【０１６７】
この点、本実施の形態１で例示した不揮発性メモリセルＮＶＭでは、開放状態としているｎ型領域は選択素子用ソース／ドレイン領域ＳＤＳ、または、選択用トランジスタＱＳがオン状態のときに導通する読み出し素子用ソース／ドレイン領域ＳＤＲである。これらはいずれも、書き込み時に電子ｅのＦＮトンネリングを利用して浮遊電極ＦＧに電荷を蓄積する書き込み／消去用素子ＷＤの構成要素ではなく、構造上も離れている。従って、開放状態にあるｎ型領域と接合するｐ型領域で空乏層ＤＬが生じたとしても、書き込み／消去用素子ＷＤでの書き込み動作にはほとんど影響を及ぼさない。結果として、書き込み不良の発生を防止することができる。
【０１６８】
上記の効果は、読み出し動作と、書き込み／消去動作とを担う素子を異なる素子としたことによる。
【０１６９】
まず、書き込み／消去動作を専属的に担う素子は、トランジスタとしての機能を必要とせず、ソース／ドレイン領域のように、異なるバイアス条件となる一対のｎ型半導体領域を必要としない。従って、トランジスタ機能を要する読み出しを担う素子を別素子とすることで、書き込みを担う素子では、反転領域への電子供給層とウェル給電層とに一括して同電位を給電することができる。結果として、給電タイミングのずれによる寄生ｐｎ接合の影響を防止することができる。
【０１７０】
また、読み出しを専属的に担う素子には、書き込み／消去動作時のバイアスを必要とせず、寄生的に生じるｐｎ接合は開放状態とするのが望ましい。ここで、読み出しを担う素子を別素子とすることで、書き込みを担う素子では、電界緩和による書き込み不良をもたらす空乏層ＤＬの発生を防止することができる。結果として、信頼性の高い不揮発性メモリセルＮＶＭを実現することができる。
【０１７１】
以上のように、本実施の形態１で例示した構成の不揮発性メモリセルＮＶＭによれば、寄生ｐｎ接合電流による素子破壊、または、書き込み不良などを引き起こすことなく、書き込み動作を実現することができる。結果として、本実施の形態１で例示した技術により、不揮発性メモリの信頼性の低下をもたらすことなく、集積度を向上させることができる。
【０１７２】
（実施の形態２）
上記実施の形態１においては、１ｂｉｔの情報を記録する単一の不揮発性メモリセルＮＶＭの構成を例示した。実際のメモリ回路では、このようなメモリセルをアレイ状に配置し、それぞれを結線することで、多ｂｉｔの情報を記録する不揮発性メモリとしている。本実施の形態２では、上記実施の形態１で例示した不揮発性メモリセルＮＶＭをアレイ状に配置して用いるメモリ回路を例示する。なお、図１３〜図２５の説明は、本実施の形態２における不揮発性メモリセルＮＶＭの書き込み動作および消去動作を説明したものである。このとき、選択用トランジスタＱＳはオン状態にあるとすれば、等価的に、読み出し用コンタクトプラグＣＰ３は読み出し素子用ソース／ドレイン領域ＳＤＲに接続されているとして良い。従って、図１３〜図２５の説明では、選択用トランジスタＱＳはオン状態にあるとし、記載を省略する。
【０１７３】
図１１は、本実施の形態２で例示する、不揮発性メモリセルＮＶＭへの給電方法を説明するために、上記実施の形態１で例示した単一の不揮発性メモリセルＮＶＭの平面図を示したものである。
【０１７４】
第１に、不揮発性メモリセルＮＶＭの書き込み／消去用素子ＷＤが有する共有ソース／ドレイン領域ＳＤＣおよび動作素子用ウェル給電領域ＶＳＭには、第２方向Ｙに延在するビット線（ビットライン、データ線、または、データラインとも言う）ＢＬが電気的に接続されている。即ち、ビット線ＢＬは、共有部給電用コンタクトプラグＣＰ１および動作ウェル給電用コンタクトプラグＣＰ２に電気的に接続され、これらに給電することができる。
【０１７５】
上記実施の形態１で図６、図７を用いて説明した不揮発性メモリセルＮＶＭとの対比により、ビット線ＢＬには、動作部供給電圧Ｖｐが印加されることになる。
【０１７６】
第２に、不揮発性メモリセルＮＶＭの読み出し用トランジスタＱＲが有する読み出し素子用ソース／ドレイン領域ＳＤＲには、第２方向Ｙに延在する読み出しビット線ｒＢＬが、選択用トランジスタＱＳを介して、電気的に接続されている。即ち、読み出しビット線ｒＢＬは、読み出し用コンタクトプラグＣＰ３に電気的に接続され、これに給電することができる。また、読み出し動作時には、読み出しビット線ｒＢＬに供給された電圧は、制御線（または制御ライン）ＳＬによって選択用トランジスタＱＳがオン状態とされたビットのみが、読み出し素子用ソース／ドレイン領域ＳＤＲへ供給される。
【０１７７】
上記実施の形態１で図６、図７を用いて説明した不揮発性メモリセルＮＶＭとの対比により、読み出しビット線ｒＢＬには、読み出しドレイン電圧Ｖｄが印加されることになる。
【０１７８】
第３に、不揮発性メモリセルＮＶＭのＭＩＳキャパシタＣが有するキャパシタ用ウェル給電領域ＶＳＣおよびキャパシタ用ソース領域ＳＣには、第１方向Ｘに延在するワード線（ワードラインとも言う）ＷＬが電気的に接続されている。即ち、ワード線ＷＬは、キャパシタウェル給電用コンタクトプラグＣＰ４およびキャパシタ用コンタクトプラグＣＰ５に電気的に接続され、これらに給電することができる。
【０１７９】
上記実施の形態１で図６、図７を用いて説明した不揮発性メモリセルＮＶＭとの対比により、ワード線ＷＬには、キャパシタ部印加電圧Ｖｃが印加されることになる。
【０１８０】
図１２に示すように、実際のメモリアレイＭｅｍでは、例えば不揮発性メモリセルＮＶＭ１１，ＮＶＭ１２，ＮＶＭ１３，ＮＶＭ１４などが、第１方向Ｘの同じ行に配置され、例えば不揮発性メモリセルＮＶＭ１１，ＮＶＭ２１，ＮＶＭ３１などが、第２方向Ｙの同じ列に配置される。本実施の形態２で例示するメモリアレイＭｅｍは、上記のようなアレイ状の配置によって、構成されているとする。
【０１８１】
同じ行に配置された、例えば不揮発性メモリセルＮＶＭ１１〜ＮＶＭ１４などは、同一のワード線ＷＬ１０によって結線されている。また、同じ列に配置された、例えば不揮発性メモリＮＶＭ１１〜ＮＶＭ３１などは、同一のビット線ＢＬ０１、または、同一の読み出しビット線ｒＢＬ０１によって結線されている。そして、ビット線ＢＬまたは読み出しビット線ｒＢＬのいずれかと、ワード線ＷＬとを一組指定することで、任意の不揮発性メモリセルＮＶＭを選択することができる。
【０１８２】
本実施の形態２においては、例えば、図１２中でハッチングを付した不揮発性メモリセルＮＶＭ２２に書き込み動作を施す場合を例示する。図１３には、不揮発性メモリセルＮＶＭ２２における、ＭＩＳキャパシタＣ、読み出し用トランジスタＱＲ、および、書き込み／消去用素子ＷＤの断面と、それらへのバイアス状態を示す。以下では、図１２と併せて、書き込み動作の説明に用いる。
【０１８３】
不揮発性メモリセルＮＶＭ２２に書き込み動作を施すためには、ワード線ＷＬ２０に＋９Ｖ、ビット線ＢＬ０２に−９Ｖを印加する。ここで、上記実施の形態１において、図９、図１０などを用いて説明したように、不揮発性メモリセルＮＶＭにおいては、キャパシタ部印加電圧Ｖｃと動作部供給電圧Ｖｐとの差が、書き込み／消去用素子ＷＤの書き込み／消去素子用浮遊ゲート電極ＧＥＷと、動作素子形成用ｐウェルＰＷ１との間に生じる電位差となる。即ち、本実施の形態２においては、セルに導通するビット線とワード線との電位差がこれに相当する。
【０１８４】
従って、不揮発性メモリセルＮＶＭ２２においては、書き込み／消去用素子ＷＤの書き込み／消去素子用浮遊ゲート電極ＧＥＷと、動作素子形成用ｐウェルＰＷ１との間には、約１８Ｖの電位差が生じる。これは、上記実施の形態１において図１０を用いて説明した不揮発性メモリセルＮＶＭへの書き込み動作と同様のバイアス条件であり、書き込み動作が施されることになる。
【０１８５】
即ち、不揮発性メモリセルＮＶＭ２２では、上記の電位差を受けたＦＮトンネリングにより、書き込み／消去素子用ゲート絶縁膜ＧＩＷ直下の反転層ＩＬから、浮遊電極ＦＧに電子ｅが注入される。その結果、読み出し用トランジスタＱＲの閾値電圧は上昇することになる。
【０１８６】
図１４は、書き込み時間に対する、読み出し用トランジスタＱＲの閾値電圧の変化を表すグラフ図である。図中にて特性ｅｘ１として示しているのが、上記の書き込み動作を受けた不揮発性メモリセルＮＶＭ２２の特性である。書き込みセルである不揮発性メモリセルＮＶＭ２２において、書き込み時間の経過とともに、浮遊電極ＦＧに電子が注入され、読み出し用トランジスタＱＲの閾値電圧が上昇していることが分かる。上記実施の形態１において図８を用いて説明したように、この閾値電圧の違いを利用してデータの保持状態を判別する。
【０１８７】
ここで、本実施の形態２では、メモリアレイＭｅｍにおいて、書き込み動作に必要な上記のバイアス条件を受けていないセルについて考察する。
【０１８８】
例えば、不揮発性メモリセルＮＶＭ１１，ＮＶＭ１３，ＮＶＭ１４，ＮＶＭ３１，ＮＶＭ３３，ＮＶＭ３４は、−９Ｖのビット線ＢＬ０２および＋９Ｖのワード線ＷＬ２０の両方に電気的に接続されておらず、電荷の移動などいかなる影響も及ばない。
【０１８９】
一方、ビット線ＢＬ０２、または、ワード線ＷＬ２０のいずれかの給電を受けるセルに着目する。
【０１９０】
第１に、図１２における不揮発性メモリセルＮＶＭ１２，ＮＶＭ３２などでは、＋９Ｖのワード線ＷＬ２０からは外れているものの、−９Ｖのビット線ＢＬ０２には電気的に接続されている。従って、不揮発性メモリセルＮＶＭ１２，ＮＶＭ３２などは、このビット線ＢＬ０２からの給電によって、以下のような影響を受ける。
【０１９１】
図１５は、ビット線ＢＬ０２に接続されている、例えば不揮発性メモリセルＮＶＭ１２の断面図を示したものである。上記のようなバイアス条件により、動作素子形成用ｐウェルＰＷ１には−９Ｖの電圧が印加され、書き込み／消去用素子ＷＤの書き込み／消去素子用浮遊ゲート電極ＧＥＷと、動作素子形成用ｐウェルＰＷ１との間には、約９Ｖの電位差が生じることになる。
【０１９２】
この９Ｖという電位差は、上記の書き込み動作時（１８Ｖ）のように、反転層ＩＬの電子ｅを、書き込み／消去素子用浮遊ゲート電極ＧＥＷに、ＦＮトンネリングにより潤滑に注入し得るほどのエネルギーには相当しない。しかしながら、９Ｖの電位差で電子ｅのＦＮトンネリングが完全に起こらないというわけではない。従って、書き込み時間の経過とともに、浮遊電極ＦＧに注入される電子は徐々に増加していく。
【０１９３】
再び、図１４において、図中にて特性ｅｘ２として示しているのが、上記のビット線ＢＬ０２からの給電を受けた不揮発性メモリセルＮＶＭ１２の特性である。書き込み時間の経過とともに、読み出し用トランジスタＱＲの閾値電圧が上昇している。これは、ＦＮトンネリングにより浮遊電極ＦＧに注入される電子の蓄積によるものであるが、ビット線ＢＬ０２のみによる電位差が９Ｖと、通常の書き込み動作時よりも小さいため、閾値電圧の立ち上がり、および、飽和も小さい。
【０１９４】
しかしながら、書き込みの対象として選択されていない不揮発性メモリセルＮＶＭ１２などにおいて、上記のような閾値電圧の上昇が起こることは、誤書き込みの可能性を有することになる。このように、本来書き込みの対象に無いものの、給電されているビット線ＢＬ０２列の影響を受けて起こる、不揮発性メモリセルＮＶＭ１２，ＮＶＭ３２などにおける読み出し用トランジスタＱＲの閾値電圧の上昇を、ディスターブ現象などと称する。特に、上記のように動作素子形成用ｐウェルＰＷ１への給電で起こるディスターブ現象を、ウェルディスターブ（またはデータディスターブ）現象という。
【０１９５】
第２に、図１２における不揮発性メモリセルＮＶＭ２１，ＮＶＭ２３，ＮＶＭ２４などでは、−９Ｖのビット線ＢＬ０２からは外れているものの、＋９Ｖのワード線ＷＬ２０には電気的に接続されている。従って、図１６に例えば不揮発性メモリセルＮＶＭ２４の断面を示すように、上記と同様に、書き込み／消去素子用浮遊ゲート電極ＧＥＷと、動作素子形成用ｐウェルＰＷ１との間に生じる電位差でＦＮトンネリングする電子ｅによって、ディスターブ現象が起こる。
【０１９６】
ただし、この場合の電位差は以下のようにして当該領域に生じるものである。まず、ワード線ＷＬ２０の＋９Ｖがキャパシタ形成用ｐウェルＰＷ２に印加される。これを受け、キャパシタ用ゲート絶縁膜ＧＩＣを介して対向するキャパシタ用浮遊ゲート電極ＧＥＣでは、キャパシタ形成用ｐウェルＰＷ２の正電位に相当する負電位となるように、電荷の移動が起こる。そして、キャパシタ用浮遊ゲート電極ＧＥＣを備える浮遊電極ＦＧでは、元の電荷状態を保存するために、浮遊電極ＦＧの一部である書き込み／消去素子用浮遊ゲート電極ＧＥＷには、キャパシタ用浮遊ゲート電極ＧＥＣに移動した負電荷に相当する正電荷が充電される。上記の、書き込み／消去素子用浮遊ゲート電極ＧＥＷと動作素子形成用ｐウェルＰＷ１との間に生じる電位差とは、この正電荷によるものである。従って、上記の経路の間には電圧降下が起こっており、書き込み／消去素子用浮遊ゲート電極ＧＥＷと、動作素子形成用ｐウェルＰＷ１との間に生じる電位差は、キャパシタ形成用ｐウェルＰＷ２に印加された＋９Ｖに比べて低くなる。
【０１９７】
ここで、再び、図１４において、図中にて特性ｅｘ３として示しているのが、上記のワード線ＷＬ２０からの給電を受けた不揮発性メモリセルＮＶＭ２４の特性である。書き込み時間の経過とともに、ディスターブ現象が起こっている。しかし、ビット線ＢＬ０２によるウェルディスターブ現象を表す特性ｅｘ２に比べて、その程度は小さい。このように、本来書き込みの対象に無いものの、給電されているワード線ＷＬ２０の影響を受けて起こる、不揮発性メモリセルＮＶＭ２１，ＮＶＭ２３，ＮＶＭ２４などにおける誤書き込み現象を、ワードディスターブなどと表現する。
【０１９８】
上記のように、ディスターブしたセルをそのままの状態で用いると、周辺のセルへの繰り返しの書き込みなどにより、当該セルは書き込み動作を受けていないにも関わらず、読み出し用トランジスタの閾値電圧が書き込み状態と同等になってしまう可能性がある。これは、誤書き込みの可能性を有することを意味する。
【０１９９】
また、メモリ回路などにおいては、高集積化のための素子面積の縮小の要求から、スケーリング則によって、印加電圧が下げられる場合がある。このとき、上記のように、書き込みを施されていないにも関わらず、ディスターブを受けて閾値電圧が上昇したメモリセルを含んでいると、通常通り書き込みを施したメモリセルの閾値電圧とのマージンが小さくなる。これは、スケーリングの制限となる可能性を有する。
【０２００】
従って、本実施の形態２で例示する、不揮発性メモリセルＮＶＭからなるメモリアレイＭｅｍにおいて、ディスターブによる閾値電圧の上昇を引き起こさないことが望ましい。以下では、書き込みのためにバイアスされたビット線ＢＬおよびワード線ＷＬのいずれか一方に接続された不揮発性メモリセルＮＶＭにおいても、ディスターブを回避し得る技術を例示する。
【０２０１】
図１７は、本実施の形態２で例示するメモリアレイＭｅｍへの書き込み状態を示す平面図である。通常、メモリアレイＭｅｍへの書き込みをする際、複数のビット線ＢＬ０２，ＢＬ０４，ＢＬ０７，ＢＬ０９などに−９Ｖを印加し、同時に一つのワード線ＷＬ４０などに＋９Ｖを印加する。これにより、バイアスされたビット線ＢＬ０２，ＢＬ０４，ＢＬ０７，ＢＬ０９とワード線ＷＬ４０とに接続される不揮発性メモリセルＮＶＭ４２，ＮＶＭ４４，ＮＶＭ４７，ＮＶＭ４９などが、書き込み動作を受ける。なお、バイアスするビット線、ワード線の本数は、それぞれ複数、単数、または、それらの組み合わせであっても良い。
【０２０２】
このとき、上記図１４、図１５などを用いて説明したように、−９Ｖにバイアスされたビット線ＢＬ０２，ＢＬ０４，ＢＬ０７，ＢＬ０９に接続されており、かつ、＋９Ｖにバイアスされたワード線ＷＬ４０には接続されていない不揮発性メモリセルＮＶＭ０２，ＮＶＭ０４，ＮＶＭ０７，ＮＶＭ０９は、ウェルディスターブを起こす。
【０２０３】
また、上記図１４、図１６などを用いて説明したように、＋９Ｖにバイアスされたワード線ＷＬ４０に接続されており、かつ、−９Ｖにバイアスされたビット線ＢＬ０２，ＢＬ０４，ＢＬ０７，ＢＬ０９には接続されていない不揮発性メモリセルＮＶＭ４０は、ワードディスターブを起こす。
【０２０４】
本実施の形態２では、上記のディスターブを防止するために、セルの選択に用いておらず、通常、バイアスの対象とならない、所謂非選択のビット線ＢＬおよびワード線ＷＬに、特定の電圧を印加する技術を例示する。
【０２０５】
第１に、ワード線ＷＬにおいて、＋９Ｖにバイアスされた選択ワード線ＷＬ４０以外の、例えばワード線ＷＬ６０などに、−３Ｖの電圧を印加する。ここで、ウェルディスターブが懸念されるメモリセルの中で、上記のワード線ＷＬ６０の−３Ｖのバイアスを受けるものの一例として、不揮発性メモリセルＮＶＭ６４の要部断面図を図１８に示す。また、図１９には、この不揮発性メモリセルＮＶＭ６４における閾値電圧の、書き込み時間に対する変化を示す。図中では、特性ｅｘ４と示した曲線が、当該不揮発性メモリセルＮＶＭ６４の特性である。
【０２０６】
書き込み／消去用素子ＷＤにおいて、書き込み／消去素子用浮遊ゲート電極ＧＥＷと動作素子形成用ｐウェルＰＷ１との間に生じる電位差は、ビット線ＢＬ０４とワード線ＷＬ６０とに印加される電圧の差であるから、上記の不揮発性メモリセルＮＶＭ６４においては、約６Ｖとなる。従って、図１４の状態に比べて、書き込み／消去用素子ＷＤにおける電子の注入は少なくなり、閾値電圧の上昇が抑えられる。即ち、上記のように、書き込み動作のためのワード線ＷＬのバイアスを必要としないメモリセルに対して−３Ｖ程度の電圧を印加することで、ウェルディスターブを緩和することができる。結果として、不揮発性メモリの信頼性を向上させることができる。
【０２０７】
ここでは、ワード線ＷＬ６０に−３Ｖのバイアスを施し、不揮発性メモリセルＮＶＭ６４のウェルディスターブを緩和する技術を一例として説明した。一方、書き込み動作のための＋９Ｖのバイアスを施すワード線ＷＬ４０以外には、全て同様の技術を適用し、不揮発性メモリセルＮＶＭ０２，ＮＶＭ０４，ＮＶＭ０７，ＮＶＭ０９のウェルディスターブを緩和させることができる。
【０２０８】
また、ワードディスターブを生じる不揮発性メモリセルＮＶＭ４０においても、同様の技術により、効果を緩和することができる。
【０２０９】
再び、図１７に示すように、ワードディスターブを生じる不揮発性メモリセルＮＶＭ４０においては、ワード線４０による＋９Ｖの電圧を緩和させるために、それぞれ、書き込み対象ではないビット線ＢＬ０１，ＢＬ０３，ＢＬ０５，ＢＬ０６，ＢＬ０８などに、＋３Ｖの正電圧を印加する。これにより、ワードディスターブを緩和させることができる。
【０２１０】
ここで、上記のディスターブを緩和する技術において、ウェルディスターブを緩和するためのワード線ＷＬへのバイアスと、ワードディスターブを緩和するためのビット線ＢＬへのバイアスは、同時に適用しても良く、特定のワード線ＷＬまたはビット線ＢＬに個別に適用しても、一括して適用しても良い。
【０２１１】
本実施の形態２では、書き込み時のディスターブを緩和することを目的として、本来バイアスの必要ないワード線ＷＬおよびビット線ＢＬにバイアスを施した。従って、本来書き込み動作時にいかなる給電も受けず、ディスターブを生じることのなかったメモリセル（例えば、不揮発性メモリセルＮＶＭ１１など）にも、給電されることになる。これにより、当該メモリセルにおけるディスターブの発生が懸念される。
【０２１２】
これに対し、本実施の形態２では、ディスターブの回避を目的としたビット線ＢＬおよびワード線ＷＬへのバイアスを±３Ｖとしている。従って、ウェルディスターブおよびワードディスターブの両方を回避する場合であっても、電位差は６Ｖ程度であり、問題となる大きな閾値電圧の上昇は起こらない。
【０２１３】
次に、消去動作時に生じるディスターブの回避技術を説明する。
【０２１４】
本発明者らの検討によれば、例えば、ＬＣＤドライバなどのトリミングを目的として半導体チップの中に形成された不揮発性メモリは、そのトリミングのための情報を保持する領域と、出荷後にデータを書き換えられる領域とを備えていることが要求される。従って、データを書き換える対象の領域を設け、そこでは、一括して情報が消去されることを想定して、不揮発性メモリを構成しなければならない。ここで、本発明者らの更なる検討によれば、この書き換え用の不揮発性メモリを別のチップとする手法では、チップ面積の顕著な増大をもたらし、望ましくない技術である。
【０２１５】
図２０は、同一チップ内に配列された不揮発性メモリＮＶＭからなるメモリアレイＭｅｍに対して施される、特定領域の一括消去動作を説明するための平面図である。ここでは、メモリアレイＭｅｍを構成する不揮発性メモリセルＮＶＭを、ビット線ＢＬの延在する方向に沿って２つの領域に分け、一方の領域を消去マットＥＭとして、消去マットＥＭに属する不揮発性メモリセルＮＶＭｅを一括して消去する。他方の領域を非消去マットＫＭとして、非消去マットＫＭに属する不揮発性メモリセルＮＶＭｋではデータの消去は行わない。図２１には、消去マットＥＭに属する不揮発性メモリセルＮＶＭｅの要部断面図を示す。図２２には、非消去マットＫＭに属する不揮発性メモリセルＮＶＭｋの要部断面図を示す。
【０２１６】
上記実施の形態１において図９を用いて説明したように、不揮発性メモリセルＮＶＭのデータを消去するためには、動作部供給電圧Ｖｐに＋９Ｖ、かつ、キャパシタ部印加電圧Ｖｃに−９Ｖの電圧を印加する。従って、図２０、図２１において示す、本実施の形態２における不揮発性メモリＮＶＭｅでは、ビット線ＢＬ０１〜ＢＬ０９、および、ワード線ＷＬ１０〜ＷＬ５０に、それぞれ＋９Ｖ、および、−９Ｖの電圧を印加する。
【０２１７】
これにより、書き込み／消去素子用浮遊ゲート電極ＧＥＷと動作素子形成用ｐウェルＰＷ１との間には、書き込み時とは逆の極性で、１８Ｖ程度の電位差が生じることになる。従って、浮遊電極ＦＧに蓄積した電子ｅはこの電位差を受け、ＦＮトンネリングにより書き込み／消去素子用ゲート絶縁膜ＧＩＷを越えて、動作素子形成用ｐウェルＰＷ１に放出される。これにより、消去マットＥＭに属する不揮発性メモリＮＶＭｅのデータは消去される。
【０２１８】
一方、図２２に示す非消去マットＫＭに属する不揮発性メモリセルＮＶＭｋでは、ワード線ＷＬ６０〜ＷＬ９０から給電される電圧は無いものの、ビット線ＢＬ０１〜ＢＬ０９から給電される＋９Ｖを受ける。これにより、書き込み／消去素子用浮遊ゲート電極ＧＥＷと動作素子形成用ｐウェルＰＷ１との間にも同程度の電位差が生じる。従って、消去動作を受ける上記図２２に示した不揮発性メモリセルＮＶＭｅほどではないにせよ、浮遊電極ＦＧに蓄積した電子ｅの放出が徐々に起こる。即ち、ウェルディスターブが生じる。
【０２１９】
ここで、上記のように、消去動作、または、ウェルディスターブのように、浮遊電極ＦＧに蓄積した電子ｅの放出が起こると、ｎチャネル型トランジスタである読み出し用トランジスタＱＲの閾値電圧が低下する。そして、次第に書き込み動作を受けていない状態に戻る。
【０２２０】
図２３には、読み出し用トランジスタＱＲの閾値電圧の、消去時間に対する変化を示している。特性ｅｘ５は消去動作を受けた不揮発性メモリセルＮＶＭｅの特性を示し、特性ｅｘ６は消去動作を受けない不揮発性メモリセルＮＶＭｋの特性を示す。消去動作を受けない不揮発性メモリセルＮＶＭｋにおいても、消去動作を受けた不揮発性メモリセルＮＶＭｅほどではないにしろ、消去時間の経過とともに閾値電圧が低下するウェルディスターブが生じる。
【０２２１】
上記のように、ディスターブしたセルをそのままの状態で用いると、消去マットへの繰り返しの消去動作により、当該セルは書き込み動作を受けていないにも関わらず、読み出し用トランジスタの閾値電圧が消去状態と同等になってしまう可能性がある。これは、誤消去の可能性を有することを意味する。また、上記の書き込み時に生じるディスターブと同様、メモリ回路におけるスケーリングの制限となる可能性も有する。
【０２２２】
そこで、本実施の形態２で例示する技術では、図２４に示すように、消去の対象とならない非消去マットＫＭに接続されるワード線ＷＬ６０〜ＷＬ９０において、＋９Ｖの電圧を印加する。図２５には、このときの非消去マットＫＭに属する不揮発性メモリセルＮＶＭｋの要部断面図を示す。
【０２２３】
ワード線ＷＬ６０〜ＷＬ９０において、＋９Ｖの電圧を印加することによって、書き込み／消去素子用浮遊ゲート電極ＧＥＷと動作素子形成用ｐウェルＰＷ１とはほぼ同電位となり、電位差はほぼ０Ｖとなる。これにより、不揮発性メモリセルＮＶＭｋにおいては、浮遊電極ＦＧから動作素子形成用ｐウェルＰＷ１への電子の放出はほとんど起こらない。従って、本実施の形態２で例示した技術により、非消去マットＫＭでのウェルディスターブを緩和することができる。結果として、不揮発性メモリの信頼性を更に向上させることができる。
【０２２４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０２２５】
本発明は、例えば液晶ディスプレイの駆動用集積回路を構成するのに必要な半導体産業に適用することができる。
【図面の簡単な説明】
【０２２６】
【図１】本発明者らが検討した半導体装置の要部平面図である。
【図２】図１に示した半導体装置のｘ１−ｘ１線における要部断面図である。
【図３】本発明者らが検討した半導体装置に印加する電圧の時間変化を表すタイミングチャート図である。
【図４】本発明者らが検討した他の半導体装置の要部平面図である。
【図５】図４に示した半導体装置のｘ２−ｘ２線における要部断面図である。
【図６】本発明の実施の形態１である半導体装置の要部平面図である。
【図７】図６に示した半導体装置のｘ３−ｘ３線における要部断面図である。
【図８】図７に示した半導体装置における電圧印加時の状態を説明する要部断面図である。
【図９】図７に示した半導体装置における他の電圧印加持の状態を示す要部断面図である。
【図１０】図７に示した半導体装置における他の電圧印加時の状態を示す要部断面図である。
【図１１】本発明の実施の形態２である半導体装置の要部平面図である。
【図１２】本発明の実施の形態２である半導体装置への電圧印加の状態を示す平面図である。
【図１３】図１２に示す半導体装置における電圧印加時の状態を示す要部断面図である。
【図１４】図１２に示す半導体装置における電気特性の時間変化を示すグラフ図である。
【図１５】図１２に示す半導体装置における電圧印加時の他の状態を示す要部断面図である。
【図１６】図１２に示す半導体装置における電圧印加時の他の状態を示す要部断面図である。
【図１７】本発明の実施の形態２である半導体装置への他の電圧印加の状態を示す平面図である。
【図１８】図１７に示す半導体装置における電圧印加時の状態を示す要部断面図である。
【図１９】図１７に示す半導体装置における電気特性の時間変化を示すグラフ図である。
【図２０】本発明の実施の形態２である半導体装置への他の電圧印加の状態を示す平面図である。
【図２１】図２０に示す半導体装置における電圧印加時の状態を示す要部断面図である。
【図２２】図２０に示す半導体装置における電圧印加時の他の状態を示す要部断面図である。
【図２３】図２０に示す半導体装置における電気特性の時間変化を示すグラフ図である。
【図２４】本発明の実施の形態２である半導体装置への他の電圧印加の状態を示す平面図である。
【図２５】図２４に示す半導体装置における電圧印加時の状態を示す要部断面図である。
【符号の説明】
【０２２７】
１ 半導体基板
２ 分離部
３ サイドウォールスペーサ
４ シリサイド層
５ 層間絶縁膜
５ａ，５ｂ 絶縁膜
６ 導体部
Ｓ１ 主面（第１主面）
ＮＶＭ 不揮発性メモリセル
ＤＮＷ 埋め込みｎウェル（第１半導体領域）
ＮＷ 分離用ｎウェル
ＰＷ１ 動作素子形成用ｐウェル（第２半導体領域）
ＰＷ２ キャパシタ形成用ｐウェル（第３半導体領域）
ＷＤ 書き込み／消去用素子（データ書き込み／消去用素子）
ＱＲ 読み出し用トランジスタ（読み出し用電界効果トランジスタ）
ＱＳ 選択用トランジスタ（選択用電界効果トランジスタ）
Ｃ ＭＩＳキャパシタ（容量素子）
ＦＧ 浮遊電極
ＰＩ 保護絶縁膜
ＧＥＷ 書き込み／消去素子用浮遊ゲート電極（第１浮遊ゲート電極）
ＧＥＲ 読み出し素子用浮遊ゲート電極（第２浮遊ゲート電極）
ＧＥＳ 選択素子用ゲート電極
ＧＥＣ キャパシタ用浮遊ゲート電極（第３浮遊ゲート電極）
ＧＩＷ 書き込み／消去素子用ゲート絶縁膜（第１ゲート絶縁膜）
ＧＩＲ 読み出し素子用ゲート絶縁膜（第２ゲート絶縁膜）
ＧＩＳ 選択素子用ゲート絶縁膜
ＧＩＣ キャパシタ用ゲート絶縁膜（第３ゲート絶縁膜）
ＳＤＣ 共有ソース／ドレイン領域（第４半導体領域）
ＳＤＲ 読み出し素子用ソース／ドレイン領域（第６半導体領域）
ＳＤＳ 選択素子用ソース／ドレイン領域
ＶＳＭ 動作素子用ウェル給電領域（第５半導体領域）
ＶＳＣ キャパシタ用ウェル給電領域（第７半導体領域）
ＳＣ キャパシタ用ソース領域（第８半導体領域）
Ｘ 第１方向
Ｙ 第２方向
ｎｘ１〜ｎｘ６ ｎ型エクステンション領域
ｐｘ１，ｐｘ２ ｐ型エクステンション領域
ＣＨ コンタクトホール
ＣＰ１ 共有部給電用コンタクトプラグ（第１導電部）
ＣＰ２ 動作ウェル給電用コンタクトプラグ（第２導電部）
ＣＰ３ 読み出し用コンタクトプラグ（第３導電部）
ＣＰ４ キャパシタウェル給電用コンタクトプラグ（第４導電部）
ＣＰ５ キャパシタ用コンタクトプラグ（第５導電部）
ＣＰ６ 選択ゲート用コンタクトプラグ
Ｖｐ 動作部供給電圧
Ｖｄ 読み出しドレイン電圧
Ｖｃ キャパシタ部印加電圧
ｅ 電子
ＩＬ 反転層
ＤＬ 空乏層
ＢＬ，ＢＬ０１〜ＢＬ０９ ビット線
ＷＬ，ＷＬ０１〜ＷＬ０９ ワード線
ＳＬ 制御線
ｒＢＬ 読み出しビット線
ＥＭ 消去マット
ＫＭ 非消去マット
【特許請求の範囲】
【請求項１】
厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有する半導体基板と、
前記半導体基板の第１主面に配置された主回路形成領域と、
前記半導体基板の第１主面に配置された不揮発性メモリ領域とを備え、
前記不揮発性メモリ領域には、
前記半導体基板の第１主面に形成された第１導電型の第１半導体領域と、
第１導電型とは逆導電型である第２導電型であり、前記第１半導体領域内において第１方向に延在するようにして配置された第２半導体領域と、
前記第１半導体領域内において、前記第２半導体領域に対し、電気的に分離された状態で沿うようにして、かつ、前記第１方向と交差する第２方向に沿って並ぶようにして配置された、第２導電型の第３半導体領域と、
前記第２半導体領域、および、前記第３半導体領域に平面的に重なるようにして配置された不揮発性メモリセルとを備え、
前記不揮発性メモリセルは、
前記第２半導体領域の一部および前記第３半導体領域の一部に平面的に重なるようにして配置された浮遊電極と、
前記第２半導体領域に形成されたデータ書き込み／消去用素子と、
前記第２半導体領域に形成された読み出し用電界効果トランジスタと、
前記第３半導体領域に形成された容量素子とを有し、
前記浮遊電極は、
前記第２半導体領域の一部に平面的に重なるように、かつ、前記第１方向と交差する第２方向に延在するようにして配置された第１浮遊ゲート電極と、
前記第２半導体領域の一部に平面的に重なるように、かつ、前記第１浮遊ゲート電極と距離を隔てて沿うようにして配置された第２浮遊ゲート電極と、
前記第３半導体領域の一部に平面的に重なるようにして配置された第３浮遊ゲート電極とを有し、
前記データ書き込み／消去用素子は、
前記第１浮遊ゲート電極と、
前記第１浮遊ゲート電極および前記半導体基板の間に形成された第１ゲート絶縁膜と、
前記第２半導体領域内において、平面的に見て、前記第１浮遊ゲート電極と前記第２浮遊ゲート電極とに挟まれた領域に位置する前記半導体基板の第１主面に形成された、第１導電型の第４半導体領域と、
前記第２半導体領域内において、平面的に見て、前記第４半導体領域と対をなすことで、前記第１浮遊ゲート電極を挟み込む領域に位置する前記半導体基板の第１主面に形成された、第２導電型の第５半導体領域とを有し、
前記読み出し用電界効果トランジスタは、
前記第２浮遊ゲート電極と、
前記第２浮遊ゲート電極および前記半導体基板の間に形成された第２ゲート絶縁膜と、
前記第２半導体領域内において、平面的に見て、前記第４半導体領域と対をなすことで、前記第２浮遊ゲート電極を挟み込む領域に位置する前記半導体基板の第１主面に形成された、第１導電型の第６半導体領域と、
前記データ書き込み／消去用素子と共有するようにして前記第４半導体領域とを有し、
前記容量素子は、
前記第３浮遊ゲート電極と、
前記第３浮遊ゲート電極および前記半導体基板の間に形成された第３ゲート絶縁膜と、
前記第３半導体領域内において、平面的に見て、前記第３浮遊ゲート電極を挟み込む領域に位置する前記半導体基板の第１主面に形成された、互いに逆導電型である第７半導体領域および第８半導体領域とを有し、
前記第１浮遊ゲート電極、前記第２浮遊ゲート電極、および、前記第３浮遊ゲート電極は、同一層内に配置されており、
前記浮遊電極は、いかなる部分にも電気的に接続されていない浮遊状態で配置されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記データ書き込み／消去用素子と前記読み出し用電界効果トランジスタとは、前記第２半導体領域内において、前記第１方向に沿って並んで配置されており、
前記データ書き込み／消去用素子と前記読み出し用電界効果トランジスタとを合わせた、前記第１方向における幅は、前記容量素子の前記第１方向における幅よりも小さいことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１方向における前記第２半導体領域の幅は、前記第１方向における前記第３半導体領域の幅と同じか、それよりも小さいことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記不揮発性メモリセルは、
前記第４半導体領域に電気的に接続する第１導電部と、
前記第５半導体領域に電気的に接続する第２導電部と、
前記第６半導体領域に電気的に接続する第３導電部と、
前記第７半導体領域に電気的に接続する第４導電部と、
前記第８半導体領域に電気的に接続する第５導電部とを有し、
前記第１導電部と前記第２導電部とは、電気的に同電位となるように互いに接続され、
前記第４導電部と前記第５導電部とは、電気的に同電位となるように互いに接続されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記不揮発性メモリセルの前記読み出し用電界効果トランジスタには、選択用電界効果トランジスタが電気的に直列に接続されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記選択用電界効果トランジスタは、
前記第２半導体領域に形成され、
前記第６半導体領域を、ソースまたはドレイン領域として前記読み出し用電界効果トランジスタと共有することで、前記読み出し用電界効果トランジスタに電気的に接続されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記データ書き込み／消去用素子でのデータの書き換えは、チャネル全面における、電荷のＦＮトンネリングにより行うことを特徴とする半導体装置。
【請求項８】
厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有する半導体基板と、
前記半導体基板の第１主面に配置された主回路領域と、
前記半導体基板の第１主面に配置された不揮発性メモリ領域とを備え、
前記不揮発性メモリ領域の不揮発性メモリセルは、
前記半導体基板の第１主面に形成された第１導電型の第１半導体領域と、
第１導電型とは逆導電型である第２導電型であり、前記第１半導体領域内における前記半導体基板の第１主面において第１方向に沿って延在するように形成された第２半導体領域と、
第２導電型であり、前記第１半導体領域内における前記半導体基板の第１主面において第１方向に沿って延在するように形成され、前記第１半導体領域に対して分離された状態で、前記第１方向に交差する第２方向に沿って並んで配置された第３半導体領域と、
前記第２半導体領域において、前記第１方向に沿って並んで配置されたデータ書き込み／消去用素子および読み出し用電界効果トランジスタと、
前記第３半導体領域に配置された容量素子と、
前記半導体基板の第１主面上に、絶縁膜を介して浮遊状態で形成された浮遊電極とを備え、
前記不揮発性メモリセルの配置範囲内において、前記データ書き込み／消去用素子の第１浮遊ゲート電極、前記読み出し用電界効果トランジスタの第２浮遊ゲート電極、および、前記容量素子の第３浮遊ゲート電極は、前記浮遊電極の一部として一体的に形成されており、
前記第１浮遊ゲート電極と前記第２浮遊ゲート電極とは、前記第２半導体領域の配置範囲内においては互いに分離されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記データ書き込み／消去用素子と前記読み出し用電界効果トランジスタとは、前記第２半導体領域内において、前記第１方向に沿って並んで配置されており、
前記データ書き込み／消去用素子と前記読み出し用電界効果トランジスタとを合わせた、前記第１方向における幅は、前記容量素子の前記第１方向における幅よりも小さいことを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記第１方向における前記第２半導体領域の幅は、前記第１方向における前記第３半導体領域の幅と同じか、それよりも小さいことを特徴とする半導体装置。
【請求項１１】
請求項８記載の半導体装置において、
前記不揮発性メモリセルの前記読み出し用電界効果トランジスタには、選択用電界効果トランジスタが電気的に直列に接続されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記選択用電界効果トランジスタは、
前記第２半導体領域に形成され、
ソースまたはドレイン領域を、前記読み出し用電界効果トランジスタと共有することで、前記読み出し用電界効果トランジスタに電気的に接続されていることを特徴とする半導体装置。
【請求項１３】
請求項８記載の半導体装置において、
前記データ書き込み／消去用素子でのデータの書き換えは、チャネル全面における、電荷のＦＮトンネリングにより行うことを特徴とする半導体装置。
【請求項１】
厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有する半導体基板と、
前記半導体基板の第１主面に配置された主回路形成領域と、
前記半導体基板の第１主面に配置された不揮発性メモリ領域とを備え、
前記不揮発性メモリ領域には、
前記半導体基板の第１主面に形成された第１導電型の第１半導体領域と、
第１導電型とは逆導電型である第２導電型であり、前記第１半導体領域内において第１方向に延在するようにして配置された第２半導体領域と、
前記第１半導体領域内において、前記第２半導体領域に対し、電気的に分離された状態で沿うようにして、かつ、前記第１方向と交差する第２方向に沿って並ぶようにして配置された、第２導電型の第３半導体領域と、
前記第２半導体領域、および、前記第３半導体領域に平面的に重なるようにして配置された不揮発性メモリセルとを備え、
前記不揮発性メモリセルは、
前記第２半導体領域の一部および前記第３半導体領域の一部に平面的に重なるようにして配置された浮遊電極と、
前記第２半導体領域に形成されたデータ書き込み／消去用素子と、
前記第２半導体領域に形成された読み出し用電界効果トランジスタと、
前記第３半導体領域に形成された容量素子とを有し、
前記浮遊電極は、
前記第２半導体領域の一部に平面的に重なるように、かつ、前記第１方向と交差する第２方向に延在するようにして配置された第１浮遊ゲート電極と、
前記第２半導体領域の一部に平面的に重なるように、かつ、前記第１浮遊ゲート電極と距離を隔てて沿うようにして配置された第２浮遊ゲート電極と、
前記第３半導体領域の一部に平面的に重なるようにして配置された第３浮遊ゲート電極とを有し、
前記データ書き込み／消去用素子は、
前記第１浮遊ゲート電極と、
前記第１浮遊ゲート電極および前記半導体基板の間に形成された第１ゲート絶縁膜と、
前記第２半導体領域内において、平面的に見て、前記第１浮遊ゲート電極と前記第２浮遊ゲート電極とに挟まれた領域に位置する前記半導体基板の第１主面に形成された、第１導電型の第４半導体領域と、
前記第２半導体領域内において、平面的に見て、前記第４半導体領域と対をなすことで、前記第１浮遊ゲート電極を挟み込む領域に位置する前記半導体基板の第１主面に形成された、第２導電型の第５半導体領域とを有し、
前記読み出し用電界効果トランジスタは、
前記第２浮遊ゲート電極と、
前記第２浮遊ゲート電極および前記半導体基板の間に形成された第２ゲート絶縁膜と、
前記第２半導体領域内において、平面的に見て、前記第４半導体領域と対をなすことで、前記第２浮遊ゲート電極を挟み込む領域に位置する前記半導体基板の第１主面に形成された、第１導電型の第６半導体領域と、
前記データ書き込み／消去用素子と共有するようにして前記第４半導体領域とを有し、
前記容量素子は、
前記第３浮遊ゲート電極と、
前記第３浮遊ゲート電極および前記半導体基板の間に形成された第３ゲート絶縁膜と、
前記第３半導体領域内において、平面的に見て、前記第３浮遊ゲート電極を挟み込む領域に位置する前記半導体基板の第１主面に形成された、互いに逆導電型である第７半導体領域および第８半導体領域とを有し、
前記第１浮遊ゲート電極、前記第２浮遊ゲート電極、および、前記第３浮遊ゲート電極は、同一層内に配置されており、
前記浮遊電極は、いかなる部分にも電気的に接続されていない浮遊状態で配置されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記データ書き込み／消去用素子と前記読み出し用電界効果トランジスタとは、前記第２半導体領域内において、前記第１方向に沿って並んで配置されており、
前記データ書き込み／消去用素子と前記読み出し用電界効果トランジスタとを合わせた、前記第１方向における幅は、前記容量素子の前記第１方向における幅よりも小さいことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１方向における前記第２半導体領域の幅は、前記第１方向における前記第３半導体領域の幅と同じか、それよりも小さいことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記不揮発性メモリセルは、
前記第４半導体領域に電気的に接続する第１導電部と、
前記第５半導体領域に電気的に接続する第２導電部と、
前記第６半導体領域に電気的に接続する第３導電部と、
前記第７半導体領域に電気的に接続する第４導電部と、
前記第８半導体領域に電気的に接続する第５導電部とを有し、
前記第１導電部と前記第２導電部とは、電気的に同電位となるように互いに接続され、
前記第４導電部と前記第５導電部とは、電気的に同電位となるように互いに接続されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記不揮発性メモリセルの前記読み出し用電界効果トランジスタには、選択用電界効果トランジスタが電気的に直列に接続されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記選択用電界効果トランジスタは、
前記第２半導体領域に形成され、
前記第６半導体領域を、ソースまたはドレイン領域として前記読み出し用電界効果トランジスタと共有することで、前記読み出し用電界効果トランジスタに電気的に接続されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記データ書き込み／消去用素子でのデータの書き換えは、チャネル全面における、電荷のＦＮトンネリングにより行うことを特徴とする半導体装置。
【請求項８】
厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有する半導体基板と、
前記半導体基板の第１主面に配置された主回路領域と、
前記半導体基板の第１主面に配置された不揮発性メモリ領域とを備え、
前記不揮発性メモリ領域の不揮発性メモリセルは、
前記半導体基板の第１主面に形成された第１導電型の第１半導体領域と、
第１導電型とは逆導電型である第２導電型であり、前記第１半導体領域内における前記半導体基板の第１主面において第１方向に沿って延在するように形成された第２半導体領域と、
第２導電型であり、前記第１半導体領域内における前記半導体基板の第１主面において第１方向に沿って延在するように形成され、前記第１半導体領域に対して分離された状態で、前記第１方向に交差する第２方向に沿って並んで配置された第３半導体領域と、
前記第２半導体領域において、前記第１方向に沿って並んで配置されたデータ書き込み／消去用素子および読み出し用電界効果トランジスタと、
前記第３半導体領域に配置された容量素子と、
前記半導体基板の第１主面上に、絶縁膜を介して浮遊状態で形成された浮遊電極とを備え、
前記不揮発性メモリセルの配置範囲内において、前記データ書き込み／消去用素子の第１浮遊ゲート電極、前記読み出し用電界効果トランジスタの第２浮遊ゲート電極、および、前記容量素子の第３浮遊ゲート電極は、前記浮遊電極の一部として一体的に形成されており、
前記第１浮遊ゲート電極と前記第２浮遊ゲート電極とは、前記第２半導体領域の配置範囲内においては互いに分離されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記データ書き込み／消去用素子と前記読み出し用電界効果トランジスタとは、前記第２半導体領域内において、前記第１方向に沿って並んで配置されており、
前記データ書き込み／消去用素子と前記読み出し用電界効果トランジスタとを合わせた、前記第１方向における幅は、前記容量素子の前記第１方向における幅よりも小さいことを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記第１方向における前記第２半導体領域の幅は、前記第１方向における前記第３半導体領域の幅と同じか、それよりも小さいことを特徴とする半導体装置。
【請求項１１】
請求項８記載の半導体装置において、
前記不揮発性メモリセルの前記読み出し用電界効果トランジスタには、選択用電界効果トランジスタが電気的に直列に接続されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記選択用電界効果トランジスタは、
前記第２半導体領域に形成され、
ソースまたはドレイン領域を、前記読み出し用電界効果トランジスタと共有することで、前記読み出し用電界効果トランジスタに電気的に接続されていることを特徴とする半導体装置。
【請求項１３】
請求項８記載の半導体装置において、
前記データ書き込み／消去用素子でのデータの書き換えは、チャネル全面における、電荷のＦＮトンネリングにより行うことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２００９−８８０９０（Ｐ２００９−８８０９０Ａ）
【公開日】平成２１年４月２３日（２００９．４．２３）
【国際特許分類】
【出願番号】特願２００７−２５３５４１（Ｐ２００７−２５３５４１）
【出願日】平成１９年９月２８日（２００７．９．２８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年４月２３日（２００９．４．２３）
【国際特許分類】
【出願日】平成１９年９月２８日（２００７．９．２８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
[ Back to top ]