【課題】トレンチゲート形成において、ペアスペースパターンの位置ずれの生じないパターン形成方法を提供する。
【解決手段】被加工層１上に、第３〜第１マスク層１３，１２，１１を順次積層する。第１マスク層上に第４マスク層を形成し、第４マスク層をマスクにして第１マスク層をラインパターン形状に成形する。第１マスク層のライン幅方向両側に、サイドウオール層２１ａを形成してから第１マスク層を除去する。一対のサイドウオール層をマスクにして第２マスク層を一対のラインパターン形状に成形する。第３マスク層上に第５マスク層を形成し、第５マスク層をマスクにして一対の開口部を第３マスク層に設ける。第３マスク層をマスクにして被加工層に一対の溝部を設ける。 （もっと読む）

【課題】高電界領域及び低電界領域のリーク電流特性の双方を改善する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０１内に互いに離間して設けられたソース領域１１０Ｓ及びドレイン領域１１０Ｄと、ソース領域１１０Ｓ及びドレイン領域１１０Ｄ間のチャネル領域上に設けられた第１の絶縁膜１０２と、第１の絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられ、かつ第１のランタンアルミシリケート膜と、第１のシリコン酸化膜若しくは第１のシリコン酸窒化膜とが積層された積層構造を含む第２の絶縁膜１０４と、第２の絶縁膜１０４上に設けられた制御ゲート電極１０５とを含む。 （もっと読む）

【課題】カップリング比を減少させずにゲート電極と不純物拡散領域との位置が整合して形成される不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板に形成される複数の不純物拡散領域と、前記半導体基板上に形成される絶縁膜と、隣り合う前記不純物拡散領域を繋ぐように前記半導体基板上に前記絶縁膜を介して形成されるフローティングゲート電極と、前記フローティングゲートの上面及び側面に形成されるゲート間絶縁膜と、前記ゲート間絶縁膜を介して前記フローティングゲート電極の上面及び両側面と接するように形成されるコントロールゲート電極とを備える。 （もっと読む）

【課題】微細化を行っても、書き込み/消去特性、繰り返し特性、およびリテンション特性に優れたＭＯＮＯＳ型メモリセルを提供する。
【解決手段】不揮発性半導体記憶装置のメモリセルは、ＭＯＮＯＳ型の構造をしており、電荷蓄積層が複数の絶縁物層から構成される。それらの絶縁膜の隣接する層間の伝導帯端エネルギーと価電子帯端エネルギーの関係は、トンネル絶縁膜からブロック絶縁膜に向かって、次第に大きくなるか、または、次第に小さくなるかのいずれかである。さらに、ブロック絶縁膜の比誘電率をε_rとすれば、電荷蓄積層とブロック絶縁膜の間のエネルギー障壁は、電子に対して4.5ε_r^-2/3(eV)以上、3.8eV以下、正孔に対して4.0ε_r^-2/3(eV)以上、3.8eV以下である。 （もっと読む）

【課題】スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、信頼度を低減することなく高集積化を実現する。
【解決手段】メモリ用ｎＭＩＳのメモリゲート電極ＭＧの高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さよりも２０〜１００ｎｍ高く形成することにより、メモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を、所望するメモリセルＭＣ１のディスターブ特性を得るために必要とする大きさとする。また、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さ以下とすることにより、ゲート電極Ｇ２の側面に形成されるサイドウォールＳＷ３の幅を小さくして、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防ぐ。 （もっと読む）

【課題】メモリセル間の短絡を防ぐことで、リーク電流を低減する、抵抗変化型不揮発性メモリセルを備えた不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１の絶縁層１１上に設けられ、かつ第１の方向に延在する第１の配線層１３と、第１の配線層１３上に柱状に設けられ、かつ直列に接続された非オーミック素子１８と可変抵抗素子１４とを含む不揮発性メモリセルＭＣと、メモリセルＭＣ上に設けられ、かつ面内方向に単一の層で構成されたバリア層２１と、バリア層２１上に設けられ、かつ面内方向に単一の層で構成された導電層３０と、第１の絶縁層１１上に設けられ、かつメモリセルＭＣ、バリア層２１及び導電層３０の側面を覆う第２の絶縁層２０と、導電層３０上に設けられ、かつ第２の方向に延在する第２の配線層２２とを含む。 （もっと読む）

【課題】強誘電体膜及びゲート電極間のリーク電流値を低減させると共に耐絶縁性を向上させる。
【解決手段】Ｓｉ基板１と、Ｓｉ基板１上に少なくともＨｆＳｉＯＮ膜２、強誘電体膜３ＨｆＳｉＯＮ膜４及びＣ_６０膜６が、この順で積層されたゲート構造を有しており、強誘電体膜３の、ＨｆＳｉＯＮ膜４と接する側の表面におけるＲａ値とＲｍｓ値との和の第１絶対値が、ＨｆＳｉＯＮ膜４の膜厚以下であり、かつ、ＨｆＳｉＯＮ膜４の、Ｃ_６０膜６と接している側の表面におけるＲａ値とＲｍｓ値との和の第２絶対値が３．０ｎｍ以下である。 （もっと読む）

【課題】ゲート電極の形状が可能な限り揃ったものとすることができる半導体記憶装置の製造方法を提供すること。
【解決手段】ゲート絶縁膜１０上に、ゲート電極材料からなるゲート電極材料膜を形成するゲート電極材料膜形成工程と、前記ゲート電極材料膜をエッチングにより選択的に除去して、行方向に延伸するゲート電極１８，３８を複数本、隣接するゲート電極１８，３８間のすき間間隔が等しくなるように形成するゲート電極形成工程と、前記複数本のゲート電極１８，３８の内、コンタクトプラグの形成予定領域に形成したゲート電極３８をダミーのゲート電極３８として、エッチングにより選択的に除去するダミーゲート電極除去工程とを設けた。 （もっと読む）

【課題】
ＤＲＡＭの容量を安定化し、メモリセル部と周辺回路部の高低差を小さくして平坦化を容易にする。
【解決手段】
メモリセルトランジスタ上の第１の絶縁膜に第１のコンタクトプラグを埋め込み、エッチング特性の異なる第２、第３の絶縁膜を形成し、第３、第２の絶縁層を貫くコンタクト窓を形成し、シリンダ型蓄積電極を形成し、第２の絶縁膜をエッチングストッパとして第３の絶縁膜を除去し、キャパシタ絶縁膜、導電膜を形成し、パターニングして対向電極を形成し、対向電極に合わせて第２の絶縁膜も除去してメモリセルを形成し、周縁領域において第１の絶縁膜の上に導電膜、絶縁膜を形成し、第２のコンタクトプラグを埋め込む。第２の絶縁膜端部は、第２のコンタクトプラグに接しない。 （もっと読む）

【課題】基板からの高さが異なる導電層に、コンタクト窓を形成するＤＲＡＭ等の半導体装置を提供する。
【解決手段】半導体基板１６上に、第１導電パターン１９、２０と第１絶縁膜２６、エッチング特性の異なる第２絶縁膜３０、第３絶縁膜５２、蓄積電極３９、キャパシタ絶縁膜、対向電極４０、エッチング特性の異なる第４絶縁膜４１を形成し、第１導電パターン１９，２０上方に第１開口、対向電極４０上方に第２開口を有するマスクを形成し、第１絶縁膜２６をストッパとして、第１開口下方の第４絶縁膜４１、第２絶縁膜３０をエッチングし、第３絶縁膜５２をストッパとして、第２開口下方の第４絶縁膜４１、対向電極４０をエッチングし、第１開口下方の第１絶縁膜２６をエッチングして第１コンタクトホール４４を形成し、第２絶縁膜３０をストッパとして、第２開口下方の第３絶縁膜５２をエッチングして第２コンタクトホール４２を形成し、導電材を埋め込む。 （もっと読む）

【課題】占有面積を縮小化した不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１メタル２７、第１メタル２７と交差する第２メタル３６、第１メタル２７及び第２メタル３６の交差部でそれらの間に接続されたメモリセルＭＣを有する単位セルアレイＭＡＴを備える。周辺領域Ａｒ２において、所定位置からカラム方向の（４ｍ−３）番目（ｍは正の整数）及び（４ｍ−２）番目に位置する第１メタル２７は、そのロウ方向の一端側にコンタクト接続部２７ｂを有する。周辺領域において、所定位置からカラム方向の（４ｍ−１）番目及び４ｍ番目に位置する第１メタル２７は、そのロウ方向の他端側にコンタクト接続部２７ａを有する。 （もっと読む）

【課題】リーク電流を抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置は、素子領域２０と、素子領域２０上に形成されたトンネル絶縁膜３０と、トンネル絶縁膜３０上に形成された電荷蓄積絶縁膜４０と、電荷蓄積絶縁膜４０上に形成されたブロック絶縁膜６０と、ブロック絶縁膜６０上に形成された制御ゲート電極７０と、を備えた第１及び第２のメモリセルと、第１及び第２のメモリセルの素子領域２０、トンネル絶縁膜３０及び電荷蓄積絶縁膜４０の間に形成された素子分離領域２０と、を具備し、ブロック絶縁膜６０は、金属元素及び酸素を主成分として含有する第１の絶縁膜６１と、シリコン及び酸素を主成分として含有する第２の絶縁膜６２とで形成され、ブロック絶縁膜６０の少なくとも一部は、素子分離領域５０上に形成されていることを特徴とする。 （もっと読む）

【課題】隣り合う複数のゲート電極間にセルフアラインコンタクト構造を信頼性良く形成できるようにする。
【解決手段】シリコン基板２上にゲート絶縁膜５を介して多結晶シリコン層６、ＯＮＯ膜７、多結晶シリコン層８、シリサイド層９、ゲート加工用マスクを順に形成し、異方性エッチング処理することで分断加工して複数のゲート電極ＭＧ１、ＭＧ２を形成する。その後、ゲート加工用マスクを除去処理してシリサイド層９の上面を露出し、露出したシリサイド層９の上面上にＳＡＣ用マスクとしてシリコン窒化膜１０を形成し、シリコン窒化膜１０をマスクとして複数のゲート電極ＭＧ１、ＭＧ２間にシリコン基板２の上面に達するコンタクトホールＤＨ、ＳＨを形成する。 （もっと読む）

【課題】低電圧トランジスタのジャンクションリークを減らす。
【解決手段】高電圧トランジスタおよび低電圧トランジスタを含む半導体装置は、高電圧トランジスタの第１素子領域１１と低電圧トランジスタの第２素子領域１４との間に形成された素子分離絶縁膜と、第１素子領域１１の半導体基板１上に形成された第１ゲート絶縁膜１７と、第１ゲート絶縁膜１７上に形成された第１ゲート電極１２と、第２素子領域１４の半導体基板１上に形成された第２ゲート絶縁膜１８と、第２ゲート絶縁膜１７上に形成された第２ゲート電極１５と、を備えている。素子分離絶縁膜は、第１素子領域１１の周囲に隣接する第１素子分離領域１３と、第２素子領域１４の周囲に隣接し、第１素子分離領域１３の底部より低い底部を有する第２素子分離領域１６と、を含む。第１ゲート絶縁膜１７は、第２ゲート絶縁膜１８より厚くなるように形成される。 （もっと読む）

【課題】素子分離領域の深さを抑制しながら耐圧の低下を抑制できるようにする。
【解決手段】ドレイン領域２ａはゲート電極ＭＧ１の近傍に位置して形成されており、ソース領域２ｂはシリコン酸化膜１１およびシリコン窒化膜１２の膜厚分だけゲート電極ＭＧ１の側端（端部）から平面方向に離間してシリコン基板２の表層に形成されている。 （もっと読む）

【課題】ビットコンタクトと容量コンタクトとの接触を防止する。
【解決手段】拡散層領域１２１，１２２を有するトランジスタ１１１と、層間絶縁膜１５１に埋め込まれ、それぞれ拡散層領域１２１，１２２に接続されたセルコンタクト１３１，１４１と、層間絶縁膜１５２に埋め込まれ、セルコンタクト１３１に接続されたビットコンタクト１３２と、層間絶縁膜１５３に埋め込まれ、ビットコンタクトと接続されたビット線１３０と、層間絶縁膜１５２，１５３に埋め込まれ、セルコンタクト１４１と接続された容量コンタクト１４２とを備える。ビット線１３０の側面１３０ａは、ビット線１３０の延在方向に沿ったビットコンタクト１３２の側面１３２ａと一致している。これにより、ビットコンタクトと容量コンタクトが直接短絡することがなくなるため、容量コンタクトの形成マージンが拡大する。 （もっと読む）

【課題】抵抗変化素子を有する記憶装置であって、抵抗変化素子の抵抗状態のばらつき抑制が図られた記憶装置を提供する。
【解決手段】記憶装置は、下部電極と、下部電極を覆って形成され、底に下部電極の露出する開口を有する絶縁膜と、開口の側壁上に形成され、底に下部電極の露出する凹部を画定するサイドウォール絶縁膜と、凹部内に形成された上部電極と、凹部の底で、下部電極と上部電極との間に形成された抵抗変化膜とを有する。 （もっと読む）

【課題】コントロールゲート電極にプロセス整合性の高いメタル材料を用いても、適切な閾値電圧を有するメモリセルを備えた不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板に離間して設けられたソース領域およびドレイン領域４ａ、４ｂと、ソース領域とドレイン領域との間のチャネル領域６となる半導体基板上に設けられた第１絶縁膜１２と、第１絶縁膜上に設けられた電荷蓄積膜１３と、電荷蓄積膜上に設けられた第２絶縁膜１４と、第２絶縁膜上に設けられ、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔのグループから選択されたいずれか一つの元素と、Ｓｉと、Ｏとを含むコントロールゲート電極１８と、を備えている。 （もっと読む）

【課題】高いカップリング比を有するセルトランジスタを備えた不揮発性半導体記憶装置およびその製造方を提供する。
【解決手段】半導体基板１１の第１領域１１ａにおいて、第１ゲート電極１５の上面１５ｂおよび第１絶縁分離層１２の側面１２ａを露出させる工程と、第１絶縁分離層１２の側面１２ａに第１側壁膜３５ａを形成する工程と、第１側壁膜３５ａをマスクとして、第１ゲート電極１５の上部をエッチングし、第１ゲート電極１５の上部に第１凹部１５ａを形成する工程と、第１ゲート電極１５の上部を露出させる工程と、第１ゲート電極１５の上部を含む第１絶縁分離層１２上にコンフォーマルに第２ゲート絶縁膜１６を形成する工程と、第１凹部１５ａを埋め込むように、第２ゲート絶縁膜１６上に第２ゲート電極材料膜を形成する工程と、を具備する。 （もっと読む）

【課題】リテンションタイム(情報保持時間)を大きくすることで、リフレッシュサイクルを長くでき、消費電力を大幅に低減できるキャパシタレスＲＡＭを提供する。
【解決手段】キャパシタレスＲＡＭを含む半導体装置は、フローテイングボデイ構造を有する電界効果トランジスタ（ＦＥＴ）を含み、ＦＥＴは所定のバンドギャップを有する第１の半導体（ｐ−ＳｉＧｅ）からなる領域に設けられたチャネルボデイ部３と、第１の半導体よりもバンドギャップの大きい第２の半導体（ｎ−Ｓｉ）からなる領域１０−２を有する。この特徴により電荷（ホール）をボデイ領域３に蓄える際、ボデイ領域３にあるホールから見たソース・ドレイン領域１０のエネルギー障壁が大きいので、蓄えられるホール（正電荷）数を多くすることができる。 （もっと読む）