半導体装置および半導体装置の製造方法
【課題】低電圧トランジスタのジャンクションリークを減らす。
【解決手段】高電圧トランジスタおよび低電圧トランジスタを含む半導体装置は、高電圧トランジスタの第1素子領域11と低電圧トランジスタの第2素子領域14との間に形成された素子分離絶縁膜と、第1素子領域11の半導体基板1上に形成された第1ゲート絶縁膜17と、第1ゲート絶縁膜17上に形成された第1ゲート電極12と、第2素子領域14の半導体基板1上に形成された第2ゲート絶縁膜18と、第2ゲート絶縁膜17上に形成された第2ゲート電極15と、を備えている。素子分離絶縁膜は、第1素子領域11の周囲に隣接する第1素子分離領域13と、第2素子領域14の周囲に隣接し、第1素子分離領域13の底部より低い底部を有する第2素子分離領域16と、を含む。第1ゲート絶縁膜17は、第2ゲート絶縁膜18より厚くなるように形成される。
【解決手段】高電圧トランジスタおよび低電圧トランジスタを含む半導体装置は、高電圧トランジスタの第1素子領域11と低電圧トランジスタの第2素子領域14との間に形成された素子分離絶縁膜と、第1素子領域11の半導体基板1上に形成された第1ゲート絶縁膜17と、第1ゲート絶縁膜17上に形成された第1ゲート電極12と、第2素子領域14の半導体基板1上に形成された第2ゲート絶縁膜18と、第2ゲート絶縁膜17上に形成された第2ゲート電極15と、を備えている。素子分離絶縁膜は、第1素子領域11の周囲に隣接する第1素子分離領域13と、第2素子領域14の周囲に隣接し、第1素子分離領域13の底部より低い底部を有する第2素子分離領域16と、を含む。第1ゲート絶縁膜17は、第2ゲート絶縁膜18より厚くなるように形成される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、高電圧トランジスタおよび低電圧トランジスタを含む半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、半導体装置の微細化に伴い、素子領域間を埋める素子分離絶縁膜に粘性の低い埋め込み材が用いられている。しかし、素子領域間に粘性の低い埋め込み材が埋め込まれた場合には、その応力によって素子領域に結晶欠陥が発生する。この結晶欠陥は、MOSトランジスタなどの半導体素子にジャンクションリークを発生させる。この結晶欠陥は、n型の低電圧トランジスタに限らず、p型の低電圧トランジスタにおいても問題となっている。
【0003】
ここで、この結晶欠陥は、素子分離絶縁膜の深さと関係があることが知られている(特許文献1参照)。また、この結晶欠陥は、ゲート長の関係から、素子領域の小さい低電圧トランジスタの素子領域で問題となる傾向がある。
【0004】
しかし、不揮発性メモリ等では、ゲート絶縁膜の膜厚が異なる半導体装置が数多く製造されている。その結果、ゲート絶縁膜の膜厚が異なることに起因して、低電圧トランジスタの素子領域に隣接する素子分離絶縁膜の深さが高電圧トランジスタの素子領域に隣接する素子分離絶縁膜の深さより深くなる傾向にある。従って、不揮発性メモリ等の半導体装置では、上記のような結晶欠陥に起因する低電圧トランジスタのジャンクションリークが発生し易いという問題がある。
【特許文献1】特開2005−353892号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明の目的は、低電圧トランジスタのジャンクションリークを減らすことである。
【課題を解決するための手段】
【0006】
本発明の第1態様によれば、
高電圧トランジスタおよび低電圧トランジスタを含む半導体装置であって、
前記高電圧トランジスタの第1素子領域と前記低電圧トランジスタの第2素子領域との間に形成された素子分離絶縁膜と、
前記第1素子領域の半導体基板上に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に形成された第1ゲート電極と、
前記第2素子領域の半導体基板上に形成された第2ゲート絶縁膜と、
前記第2ゲート絶縁膜上に形成された第2ゲート電極と、を備え、
前記素子分離絶縁膜は、前記第1素子領域の周囲に隣接する第1素子分離領域と、前記第2素子領域の周囲に隣接し、前記第1素子分離領域の底部より低い底部を有する第2素子分離領域と、を含み、
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜より厚くなるように形成されることを特徴とする半導体装置が提供される。
【0007】
本発明の第2態様によれば、
低電圧トランジスタおよび高電圧トランジスタを含む半導体装置の製造方法であって、
半導体基板上に第1ゲート絶縁膜を形成し、
前記低電圧トランジスタが形成される低電圧トランジスタ領域の半導体基板上に形成された第1ゲート絶縁膜を除去し、
前記低電圧トランジスタ領域の半導体基板上に前記第1ゲート絶縁膜より薄い第2ゲート絶縁膜を形成し、
前記第1ゲート絶縁膜および前記第2ゲート絶縁膜上にゲート層を形成し、
前記低電圧トランジスタ領域に包含される素子領域を覆うマスク材をマスクとして用いて前記ゲート層、または、前記ゲート層および前記第1および第2ゲート絶縁膜の一部までエッチングを進行させ、引き続き、前記第1および第2ゲート絶縁膜よりも前記半導体基板の方がエッチングされやすい条件にエッチング条件を変更し、前記1および第2ゲート絶縁膜、ならびに前記半導体基板をエッチングすることによって、前記第1素子領域に隣接する第1素子分離領域および前記半導体基板の表面からの深さが前記第1素子分離領域より深い第2素子分離領域の形状を有する開口を形成し、
前記開口に素子分離絶縁膜を埋め込むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【0008】
本発明によれば、低電圧トランジスタのジャンクションリークを減らすことができる。
【発明を実施するための最良の形態】
【0009】
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
【実施例1】
【0010】
はじめに、本発明の実施例1について説明する。本発明の実施例1は、低電圧トランジスタの素子領域に隣接する素子分離絶縁膜のうち、深さが深い素子分離領域の面積を減らすことによって素子分離絶縁膜全体の体積を減らすように製造された半導体装置の例である。
【0011】
本発明の実施例1は、30nm〜100nmのゲート絶縁膜を必要とする高電圧トランジスタと、例えば、ロジック回路に用いられる5nm〜10nmのゲート絶縁膜を必要とする低電圧トランジスタと、を備える不揮発性メモリを例に挙げて説明する。
【0012】
はじめに、本発明の実施例1に係る半導体装置の構造について図1および図2を参照して説明する。
【0013】
図1は、本発明の実施例1に係る半導体装置の平面構造を示す平面図である。
【0014】
この半導体装置は、高電圧トランジスタHVNおよび低電圧トランジスタLVNから構成される不揮発性メモリである。
【0015】
高電圧トランジスタHVNは、素子分離絶縁膜に囲まれた第1素子領域11と、この第1素子領域11を縦断するように配置された第1ゲート電極12と、から構成されている。また、第1素子領域11は、第1素子分離領域13に囲まれている。
【0016】
低電圧トランジスタLVNは、素子分離絶縁膜に囲まれた第2素子領域14と、この第2素子領域14を縦断するように配置された第2ゲート電極15と、から構成されている。また、素子分離絶縁膜は、第2素子領域14に隣接するように配置された第2素子分離領域16と、この第2素子分離領域16を囲むように配置された第1素子分離領域13と、から構成されている。
【0017】
なお、低電圧トランジスタLVNは、エンハンスメント型トランジスタ(以下、「E型トランジスタ」という)およびディプレッション型トランジスタ(以下、「D型トランジスタ」という)の組合せであっても良い。この場合には、D型トランジスタの第2素子分離領域16は、E型トランジスタの第2素子分離領域16より大きいことが好ましい。
【0018】
図2は、図1のA−A線、B−B線、およびC−C線に沿った断面を示す断面図である。図2(A)は、図1のA−A線およびB−B線に沿った断面を示し、図2(B)は、図1のC−C線に沿った断面を示す。
【0019】
半導体基板1中には、第1素子分離領域13および第2素子分離領域16から構成される素子分離絶縁膜が形成されている。高電圧トランジスタHVNの第1素子領域11および低電圧トランジスタLVNの第2素子領域14は、この素子分離絶縁膜に囲まれている。第1素子領域11上には、第1ゲート絶縁膜17を介して第1ゲート電極12が形成されている。第2素子領域14上には、第2ゲート絶縁膜18を介して第2ゲート電極15が形成されている。第1ゲート電極12および第2ゲート電極15は、その一部が素子分離絶縁膜上に延びるように形成されている。第1ゲート電極12、第2ゲート電極15、ならびに第1ゲート電極12および第2ゲート電極15が形成されていない素子分離絶縁膜上には、層間絶縁膜19が形成さている。
【0020】
高電圧トランジスタHVNでは、第1素子分離領域13は第1素子領域11に隣接するように形成されている。また、第1ゲート絶縁膜17の膜厚は第2ゲート絶縁膜18の膜厚よりも厚い。
【0021】
低電圧トランジスタLVNでは、第2素子分離領域16は第2素子領域14に隣接するように形成されている。また、半導体基板1の上面からの素子分離絶縁膜の深さは、第2素子分離領域16の方が第1素子分離領域13よりも深い。
【0022】
次に、本発明の実施例1に係る半導体装置の製造方法について図3乃至図10を参照して説明する。
【0023】
はじめに、図3に示されるように、半導体基板1上の全面にゲート絶縁膜GIを形成する。例えば、半導体基板1の全面を酸化するか、または、CVD法などによって半導体基板1上に絶縁膜を堆積することによって、ゲート絶縁膜GIを形成する。
【0024】
次に、図4に示されるように、エッチング技術を用いて、低電圧トランジスタLVNが形成される領域(以下、「LVN領域」という)の半導体基板1のゲート絶縁膜GIを除去する。
【0025】
次に、図5に示されるように、LVN領域の半導体基板1上に追加のゲート絶縁膜GIを形成する。例えば、CVD法などによって絶縁膜を堆積することによって追加のゲート絶縁膜GIを形成する。このとき、半導体基板1上および図4に示されるゲート絶縁膜GI上にこの追加のゲート絶縁膜GIが堆積する。その結果、図4に示されるゲート絶縁膜GIの膜厚は増加し、第1ゲート絶縁膜17となる。また、半導体基板1上に形成されたゲート絶縁膜GIは、第2ゲート絶縁膜18となる。このとき、第1ゲート絶縁膜17の膜厚は、図3に示される工程において形成されたゲート絶縁膜GIおよび追加のゲート絶縁膜GIの膜厚程度であり、第2ゲート絶縁膜18の膜厚は、追加のゲート絶縁膜の膜厚程度である。その結果、第1ゲート絶縁膜17の膜厚は、第2ゲート絶縁膜の膜厚より厚くなる。また、第1および第2ゲート絶縁膜17,18の下面の高さは、ほぼ一致している。すなわち、半導体基板1の全面において表面の高さは一致している。なお、CVD法に代えて、熱酸化法によって追加のゲート絶縁膜GIを形成して良い。
【0026】
次に、図6(A),(B)に示されるように、半導体基板1の全面に、例えば、ポリシリコンからなるゲート層GLを形成する。その後、高電圧トランジスタHVNの第1素子領域11および低電圧トランジスタLVNの第2素子領域14が形成される領域にマスク材Maを形成する。その結果、低電圧トランジスタLVNの第2素子領域14は、LVN領域に囲まれることになる。
【0027】
次に、図7に示されるように、マスク材Maをマスクとして用いてゲート層GL、第1ゲート絶縁膜17、第2ゲート絶縁膜18、および半導体基板1を、例えば、RIE法を用いてエッチングする。このとき、第1ゲート絶縁膜17から半導体基板1をエッチングする際のエッチング条件は、ポリシリコンおよびシリコンがエッチングされやすい条件に設定し、第1および第2ゲート絶縁膜17,18をエッチングする際も切り替えない。その結果、膜厚の薄い第2ゲート絶縁膜18が全て除去される際には第1ゲート絶縁膜17はまだ残存し、半導体基板1をエッチングする際のエッチング防止膜として機能する。
【0028】
その後、図8に示すように、エッチングを進めることにより第1ゲート絶縁膜17が除去された時には、LVNE領域の半導体基板1のエッチングは進行し、開口Op1が形成されている。
【0029】
なお、熱酸化法を用いて第1ゲート絶縁膜17を形成した場合には、厳密に言えば第1および第2ゲート絶縁膜17,18の下面の高さは一致しない。しかし、第1および第2ゲート絶縁膜17,18の下面の高さが多少ずれたとしても、図8に示すような開口Op1が形成される場合には、実施例1に係る半導体装置が製造できる。
【0030】
その後、エッチングを進めることにより、図9に示されるように、第1ゲート絶縁膜17の下方の半導体基板1に第1開口Op2を形成し、第2ゲート絶縁膜18の下方の半導体基板1に第1開口Op2より深い第2開口Op3が形成される。すなわち、第1ゲート絶縁膜17の膜厚と第2ゲート絶縁膜18の膜厚との間の差を利用することによって、フォトリソグラフィにおいて開口を掘り分けることなく、自己整合的に異なる深さの第1および第2開口Op2,Op3が形成される。
【0031】
次に、図10に示されるように、第1および第2開口Op2,Op3中に、例えば、シリコン酸化膜またはPSZ等の素子分離絶縁膜を埋め込み、例えば、CMP法およびRIE法などにより上面をゲート層GLの上面と一致させ、マスク材Maを除去する。このとき、第1開口Op2に埋め込まれた素子分離絶縁膜は第1素子分離領域13を構成し、第2開口Op3に埋め込まれた素子分離絶縁膜は第2素子分離領域16を構成する。
【0032】
次に、ゲート層GL上に追加のゲート層GLを積層し、この追加のゲート層GLが積層された後のゲート層GLを加工することによって第1ゲート電極12および第2ゲート電極15を形成し、その後に層間絶縁膜19を形成する。その結果、図2に示されるような本発明の実施例1に係る半導体装置が製造される。
【0033】
なお、図1及び図6(B)に示す第2ゲート電極15が延びる方向の第2素子領域14から第2素子分離領域16の端部までの距離dは、狭い方が好ましい。ただし、この距離dを狭くしすぎると、工程ばらつき(例えば、リソグラフィの合せずれ及び寸法ばらつきなど)により、マスク材MaがLVN領域に包含されなくなってしまう。その結果、第2ゲート電極15の下に形成される第2ゲート絶縁膜18が第1ゲート絶縁膜17になってしまう可能性がある。よって、この距離dは、工程ばらつきを考慮した最小値にすることが好ましい。
【0034】
また、本発明の実施例1では、n型の低電圧トランジスタ(LVN)を例にとって述べたが、p型の低電圧トランジスタ(LVP)においても結晶欠陥が発生するので、同様に適用することが可能である。
【0035】
本発明の実施例1によれば、低電圧トランジスタLVNの第2素子領域14に隣接する素子分離絶縁膜のうち、深さが深い第2素子分離領域16の面積を減らすことによって素子分離絶縁膜全体の体積を減らすので、低電圧トランジスタLVNのジャンクションリークを減らすことができる。
【0036】
また、本発明の実施例1によれば、リソグラフィを用いて素子分離領域の深さを変える必要が無いので、製造工程を増やすことなく、上記の効果を達成することができる。
【実施例2】
【0037】
次に、本発明の実施例2について説明する。本発明の実施例2は、低電圧トランジスタにエンハンスメント型およびディプレッション型トランジスタを有する例である。なお、本発明の実施例1と同様の内容についての説明は省略する。
【0038】
はじめに、本発明の実施例2に係る半導体装置の構造について図11および図12を参照して説明する。
【0039】
図11は、本発明の実施例2に係る半導体装置の平面構造を示す平面図である。
【0040】
この半導体装置では、エンハンスメント型の低電圧トランジスタLVNE、ディプレッション型の低電圧トランジスタLVND、および高耐圧トランジスタHVNがそれぞれ2つずつ設けられている。各トランジスタは、それぞれが隣接するように配置されている。このとき、ディプレッション型の低電圧トランジスタLVNDのウェル濃度は、閾値電圧を低くするために、エンハンスメント型の低電圧トランジスタLVNEのウェル濃度より低く形成される。例えば、トランジスタLVNDのウェル濃度は半導体基板1とほぼ同じ濃度である。
【0041】
エンハンスメント型の低電圧トランジスタLVNEは、第2素子分離絶縁膜16に囲まれた第2素子領域14と、この第2素子領域14を縦断するように配置された第2ゲート電極15と、から構成されている。この第2素子分離絶縁膜16は第1素子分離絶縁膜13に囲まれている。また、エンハンスメント型の低電圧トランジスタLVNE間には、第1素子分離絶縁膜13が第2素子分離絶縁膜16に挟まれるように形成されている。
【0042】
ディプレッション型の低電圧トランジスタLVNDは、第2素子分離絶縁膜16に囲まれた第2素子領域14と、この第2素子領域14を縦断するように配置された第2ゲート電極15と、から構成されている。また、ディプレッション型の低電圧トランジスタLVND間には、第1素子分離絶縁膜13が形成されておらず、第2素子分離絶縁膜16のみが形成されている。
【0043】
高電圧トランジスタHVNは、第1素子分離絶縁膜13に囲まれた第1素子領域11と、この第1素子領域11を縦断するように配置された第1ゲート電極12と、から構成されている。また、高電圧トランジスタHVN間には、第2素子分離絶縁膜16が形成されておらず、第1素子分離絶縁膜13のみが形成されている。
【0044】
ディプレッション型の低電圧トランジスタLVNDの第2ゲート電極15が延びる方向の第2素子領域14から第2素子分離領域16の端部までの距離d2は、エンハンスメント型の低電圧トランジスタLVNEの第2ゲート電極15が延びる方向の第2素子領域14から第2素子分離領域16の端部までの距離d1よりも長い。
【0045】
図12は、図11のD−D線、E−E線、およびF−F線に沿った断面を示す断面図である。図12(A)は、図11のD−D線に沿った断面を示し、図12(B)は、図11のE−E線に沿った断面を示し、図12(C)は、図11のF−F線に沿った断面を示す。
【0046】
図12(A)に示されるように、エンハンスメント型の低電圧トランジスタLVNE間に形成された素子分離絶縁膜は、第1素子分離絶縁膜13およびこの第1素子分離絶縁膜13を挟むように形成された第2素子分離絶縁膜を有している。図12(B)に示されるように、ディプレッション型の低電圧トランジスタLVND間に形成された素子分離絶縁膜は、第2素子分離絶縁膜16である。図12(C)に示されるように、高電圧トランジスタHVN間に形成された前記素子分離絶縁膜は、第1素子分離絶縁膜13である。
【0047】
次に、本発明の実施例2に係る半導体装置の製造方法について図13および図14を参照して説明する。
【0048】
はじめに、本発明の実施例1の図3乃至図5と同じ工程を経て、図13(A)乃至(C)に示されるように、LVNE領域およびLVND領域に第2ゲート絶縁膜18を形成し、HVN領域に第1ゲート絶縁膜17を形成する。また、図13(A)に示されるように、LVNE領域間に第1ゲート絶縁膜17を形成する。
【0049】
次に、本発明の実施例1の図6と同じ工程を経て、図14(A)乃至(C)に示されるように、エンハンスメント型の低電圧トランジスタLVNEおよびディプレッション型の低電圧トランジスタLVNDに、第2素子領域14を覆うようにマスク材Maを形成し、高電圧トランジスタHVNに、第1素子領域11を覆うようにマスク材Maを形成する。
【0050】
次に、本発明の実施例1の図7乃至図9と同じ工程を経て、図12(A)乃至(C)に示されるような本発明の実施例2に係る半導体装置が製造される。
【0051】
ここで、ディプレッション型の低耐圧トランジスタLVNDは、エンハンスメント型の低電圧トランジスタLVNEよりもウェル濃度が低く作られ、結晶欠陥位置よりも拡散層とウェル間の接合深さが深くなるので、ジャンクションリーク電流の悪化が見えにくい。さらに、ディプレッション型の低電圧トランジスタLVNDは、ウェル濃度が低いのでフィールド間パンチスルーが悪化する懸念がある。そのため、ディプレッション型の低電圧トランジスタLVNDは、エンハンスメント型の低電圧トランジスタLVNEとは異なり、素子分離絶縁膜が深い方が好ましい。
【0052】
本発明の実施例2によれば、図12(A),(B)に示されるように、第1素子分離絶縁膜13の底部より第2素子分離絶縁膜16の底部の方が低いので、ディプレッション型の低耐圧トランジスタLVNDのフィールド間パンチスルーを防止することができる。
【実施例3】
【0053】
次に、本発明の実施例3について説明する。本発明の実施例3は、実施例1と比較して、第1ゲート絶縁膜の上面が第2ゲート絶縁膜の上面と一致している例である。なお、本発明の実施例1および実施例2と同様の内容についての説明は省略する。
【0054】
はじめに、本発明の実施例3に係る半導体装置の構造について図15を参照して説明する。なお、本発明の実施例3に係る半導体装置の平面構造は、本発明の実施例1の図1と同様なので説明は省略する。
【0055】
図15は、本発明の実施例3に係る半導体装置の断面を示す断面図である。図15(A)は、図1のA−A線およびB−B線に沿った断面を示し、図15(B)は、図1のC−C線に沿った断面を示す。
【0056】
本発明の実施例3と実施例1との相違点は、第1ゲート絶縁膜17と第2ゲート絶縁膜18の下面の高さではなく、上面の高さがほぼ一致している点である。ここで、第1及び第2素子分離絶縁膜13,16の底部の位置は、第1及び第2ゲート絶縁膜17,18の上面が一致しているので、第1及び第2ゲート絶縁膜17,18の上面の位置を基準として判断される。
【0057】
次に、本発明の実施例3に係る半導体装置の製造方法について図16乃至図21を参照して説明する。
【0058】
はじめに、図16に示されるように、低電圧トランジスタLVN側の半導体基板1上にマスク材Maを形成する。その後、例えば、RIE法またはウェットエッチングなどのエッチング技術を用いて、高電圧トランジスタHVN側の半導体基板1をエッチングする。このエッチング量は、第1及び第2ゲート絶縁膜17,18の上面がほぼ一致するように調整される。
【0059】
次に、図17に示されるように、低電圧トランジスタLVN側の半導体基板1上のマスク材Maを除去する。その後、例えば、熱酸化法などによって半導体基板1の全面に絶縁膜を堆積することによって、ゲート絶縁膜GIを形成する。
【0060】
次に、図18に示されるように、高電圧トランジスタHVN側の半導体基板1上にマスク材Maを形成する。その後、例えば、RIE法またはウェットエッチングなどのエッチング技術を用いて、低電圧トランジスタLVN側の半導体基板1上のゲート絶縁膜GIを除去する。その結果、高電圧トランジスタHVN側の半導体基板1上のゲート絶縁膜GIは、第1ゲート絶縁膜17となる。
【0061】
次に、図19に示されるように、例えば、熱酸化法によって、低電圧トランジスタLVN側の半導体基板1上に第1ゲート絶縁膜17より薄い追加の絶縁膜を堆積する。その結果、この低電圧トランジスタLVN側の半導体基板1上の絶縁膜は、第2ゲート絶縁膜18となる。その後、高電圧トランジスタHVN側の半導体基板1上のマスク材Maを除去する。このとき、第2ゲート絶縁膜18は、第1ゲート絶縁膜17の上面と高さがほぼ一致するように形成される。
【0062】
次に、本発明の実施例1の図6と同じ工程を経て、図20に示すように、マスク材MaをマスクとしてLVN領域の第2ゲート絶縁膜18が取り除かれるまでエッチングを進める。このとき、膜厚の厚い第1ゲート絶縁膜17は、上部の一部が除去されるのみで下部は残存している。
【0063】
次に、エッチング条件を第1ゲート絶縁膜17のエッチングレートより半導体基板1のエッチングレートが早い条件に切り替える。このとき、第1ゲート絶縁膜17がエッチングを遅らせるストッパー膜となる。その結果、第1ゲート絶縁膜17が取り除かれた時点においては図21に示すように、LVN領域の半導体基板1の深さが、HVN側の半導体基板1の深さよりも深くなる。
【0064】
次に、本発明の実施例1の図10の工程を経て、図15に示されるような本発明の実施例3に係る半導体装置が製造される。
【0065】
本発明の実施例3によれば、本発明の実施例1と同様の効果に加え、第1及び第2ゲート電極12,15の上面の位置をほぼ同じにするので、マスク材Maの形成時にLVN側とHVN側のゲート層GLの上面を一致させることができ、加工マージンを向上させることができる。
【実施例4】
【0066】
次に、本発明の実施例4について説明する。本発明の実施例4は、実施例2を実施例3に適用した例である。なお、本発明の実施例1乃至実施例3と同様の内容についての説明は省略する。
【0067】
はじめに、本発明の実施例4に係る半導体装置の構造について図22を参照して説明する。なお、本発明の実施例4に係る半導体装置の平面構造は、本発明の実施例2の図11と同様なので説明は省略する。
【0068】
図22は、本発明の実施例4に係る半導体装置の断面図である。図22(A)は、図11のD−D線に沿った断面を示し、図22(B)は、図11のE−E線に沿った断面を示し、図22(C)は、図11のF−F線に沿った断面を示す。
【0069】
本発明の実施例4と実施例2との相違点は、第1ゲート絶縁膜17と第2ゲート絶縁膜18の下面の高さではなく、上面の高さがほぼ一致している点である。ここで、第1及び第2素子分離絶縁膜13,16の底部の位置は、第1及び第2ゲート絶縁膜17,18の上面が一致しているので、第1及び第2ゲート絶縁膜17,18の上面の位置を基準として判断される。
【0070】
本発明の実施例4によれば、本発明の実施例1乃至実施例3と同様の効果が得られる。
【図面の簡単な説明】
【0071】
【図1】本発明の実施例1に係る半導体装置の平面構造を示す平面図である。
【図2】(A)は、図1のA−A線およびB−B線に沿った断面を示し、(B)は、図1のC−C線に沿った断面を示す断面図である。
【図3】本発明の実施例1に係る半導体装置の製造方法の一工程を示す断面図である。
【図4】本発明の実施例1に係る図3に続く工程を示す工程断面図である。
【図5】本発明の実施例1に係る図4に続く工程を示す工程断面図である。
【図6】(A)は、本発明の実施例1に係る図5に続く工程を示す工程断面図であり、(B)は、(A)のLVN領域の平面を示す平面図である。
【図7】本発明の実施例1に係る図6に続く工程を示す工程断面図である。
【図8】本発明の実施例1に係る図7に続く工程を示す工程断面図である。
【図9】本発明の実施例1に係る図8に続く工程を示す工程断面図である。
【図10】本発明の実施例1に係る図9に続く工程を示す工程断面図である。
【図11】本発明の実施例2に係る半導体装置の平面構造を示す平面図である。
【図12】(A)は、図11のD−D線に沿った断面を示し、(B)は、図11のE−E線に沿った断面を示し、(C)は、図11のF−F線に沿った断面を示す断面図である。
【図13】本発明の実施例2に係る図12に続く工程を示す工程断面図である。
【図14】本発明の実施例2に係る図13に続く工程を示す工程断面図である。
【図15】(A)および(B)は、本発明の実施例3に係る半導体装置の断面を示す断面図である。
【図16】本発明の実施例3に係る半導体装置の製造方法の一工程を示す工程断面図である。
【図17】本発明の実施例3に係る図16に続く工程を示す工程断面図である。
【図18】本発明の実施例3に係る図17に続く工程を示す工程断面図である。
【図19】本発明の実施例3に係る図18に続く工程を示す工程断面図である。
【図20】本発明の実施例3に係る図19に続く工程を示す工程断面図である。
【図21】本発明の実施例3に係る図20に続く工程を示す工程断面図である。
【図22】(A)および(B)は、本発明の実施例4に係る半導体装置の断面を示す断面図である。
【符号の説明】
【0072】
1 半導体基板
11 第1素子領域
12 第1ゲート電極
13 第1素子分離領域
14 第2素子領域
15 第2ゲート電極
16 第2素子分離領域
17 第1ゲート絶縁膜
18 第2ゲート絶縁膜
19 層間絶縁膜
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、高電圧トランジスタおよび低電圧トランジスタを含む半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、半導体装置の微細化に伴い、素子領域間を埋める素子分離絶縁膜に粘性の低い埋め込み材が用いられている。しかし、素子領域間に粘性の低い埋め込み材が埋め込まれた場合には、その応力によって素子領域に結晶欠陥が発生する。この結晶欠陥は、MOSトランジスタなどの半導体素子にジャンクションリークを発生させる。この結晶欠陥は、n型の低電圧トランジスタに限らず、p型の低電圧トランジスタにおいても問題となっている。
【0003】
ここで、この結晶欠陥は、素子分離絶縁膜の深さと関係があることが知られている(特許文献1参照)。また、この結晶欠陥は、ゲート長の関係から、素子領域の小さい低電圧トランジスタの素子領域で問題となる傾向がある。
【0004】
しかし、不揮発性メモリ等では、ゲート絶縁膜の膜厚が異なる半導体装置が数多く製造されている。その結果、ゲート絶縁膜の膜厚が異なることに起因して、低電圧トランジスタの素子領域に隣接する素子分離絶縁膜の深さが高電圧トランジスタの素子領域に隣接する素子分離絶縁膜の深さより深くなる傾向にある。従って、不揮発性メモリ等の半導体装置では、上記のような結晶欠陥に起因する低電圧トランジスタのジャンクションリークが発生し易いという問題がある。
【特許文献1】特開2005−353892号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明の目的は、低電圧トランジスタのジャンクションリークを減らすことである。
【課題を解決するための手段】
【0006】
本発明の第1態様によれば、
高電圧トランジスタおよび低電圧トランジスタを含む半導体装置であって、
前記高電圧トランジスタの第1素子領域と前記低電圧トランジスタの第2素子領域との間に形成された素子分離絶縁膜と、
前記第1素子領域の半導体基板上に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に形成された第1ゲート電極と、
前記第2素子領域の半導体基板上に形成された第2ゲート絶縁膜と、
前記第2ゲート絶縁膜上に形成された第2ゲート電極と、を備え、
前記素子分離絶縁膜は、前記第1素子領域の周囲に隣接する第1素子分離領域と、前記第2素子領域の周囲に隣接し、前記第1素子分離領域の底部より低い底部を有する第2素子分離領域と、を含み、
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜より厚くなるように形成されることを特徴とする半導体装置が提供される。
【0007】
本発明の第2態様によれば、
低電圧トランジスタおよび高電圧トランジスタを含む半導体装置の製造方法であって、
半導体基板上に第1ゲート絶縁膜を形成し、
前記低電圧トランジスタが形成される低電圧トランジスタ領域の半導体基板上に形成された第1ゲート絶縁膜を除去し、
前記低電圧トランジスタ領域の半導体基板上に前記第1ゲート絶縁膜より薄い第2ゲート絶縁膜を形成し、
前記第1ゲート絶縁膜および前記第2ゲート絶縁膜上にゲート層を形成し、
前記低電圧トランジスタ領域に包含される素子領域を覆うマスク材をマスクとして用いて前記ゲート層、または、前記ゲート層および前記第1および第2ゲート絶縁膜の一部までエッチングを進行させ、引き続き、前記第1および第2ゲート絶縁膜よりも前記半導体基板の方がエッチングされやすい条件にエッチング条件を変更し、前記1および第2ゲート絶縁膜、ならびに前記半導体基板をエッチングすることによって、前記第1素子領域に隣接する第1素子分離領域および前記半導体基板の表面からの深さが前記第1素子分離領域より深い第2素子分離領域の形状を有する開口を形成し、
前記開口に素子分離絶縁膜を埋め込むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【0008】
本発明によれば、低電圧トランジスタのジャンクションリークを減らすことができる。
【発明を実施するための最良の形態】
【0009】
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
【実施例1】
【0010】
はじめに、本発明の実施例1について説明する。本発明の実施例1は、低電圧トランジスタの素子領域に隣接する素子分離絶縁膜のうち、深さが深い素子分離領域の面積を減らすことによって素子分離絶縁膜全体の体積を減らすように製造された半導体装置の例である。
【0011】
本発明の実施例1は、30nm〜100nmのゲート絶縁膜を必要とする高電圧トランジスタと、例えば、ロジック回路に用いられる5nm〜10nmのゲート絶縁膜を必要とする低電圧トランジスタと、を備える不揮発性メモリを例に挙げて説明する。
【0012】
はじめに、本発明の実施例1に係る半導体装置の構造について図1および図2を参照して説明する。
【0013】
図1は、本発明の実施例1に係る半導体装置の平面構造を示す平面図である。
【0014】
この半導体装置は、高電圧トランジスタHVNおよび低電圧トランジスタLVNから構成される不揮発性メモリである。
【0015】
高電圧トランジスタHVNは、素子分離絶縁膜に囲まれた第1素子領域11と、この第1素子領域11を縦断するように配置された第1ゲート電極12と、から構成されている。また、第1素子領域11は、第1素子分離領域13に囲まれている。
【0016】
低電圧トランジスタLVNは、素子分離絶縁膜に囲まれた第2素子領域14と、この第2素子領域14を縦断するように配置された第2ゲート電極15と、から構成されている。また、素子分離絶縁膜は、第2素子領域14に隣接するように配置された第2素子分離領域16と、この第2素子分離領域16を囲むように配置された第1素子分離領域13と、から構成されている。
【0017】
なお、低電圧トランジスタLVNは、エンハンスメント型トランジスタ(以下、「E型トランジスタ」という)およびディプレッション型トランジスタ(以下、「D型トランジスタ」という)の組合せであっても良い。この場合には、D型トランジスタの第2素子分離領域16は、E型トランジスタの第2素子分離領域16より大きいことが好ましい。
【0018】
図2は、図1のA−A線、B−B線、およびC−C線に沿った断面を示す断面図である。図2(A)は、図1のA−A線およびB−B線に沿った断面を示し、図2(B)は、図1のC−C線に沿った断面を示す。
【0019】
半導体基板1中には、第1素子分離領域13および第2素子分離領域16から構成される素子分離絶縁膜が形成されている。高電圧トランジスタHVNの第1素子領域11および低電圧トランジスタLVNの第2素子領域14は、この素子分離絶縁膜に囲まれている。第1素子領域11上には、第1ゲート絶縁膜17を介して第1ゲート電極12が形成されている。第2素子領域14上には、第2ゲート絶縁膜18を介して第2ゲート電極15が形成されている。第1ゲート電極12および第2ゲート電極15は、その一部が素子分離絶縁膜上に延びるように形成されている。第1ゲート電極12、第2ゲート電極15、ならびに第1ゲート電極12および第2ゲート電極15が形成されていない素子分離絶縁膜上には、層間絶縁膜19が形成さている。
【0020】
高電圧トランジスタHVNでは、第1素子分離領域13は第1素子領域11に隣接するように形成されている。また、第1ゲート絶縁膜17の膜厚は第2ゲート絶縁膜18の膜厚よりも厚い。
【0021】
低電圧トランジスタLVNでは、第2素子分離領域16は第2素子領域14に隣接するように形成されている。また、半導体基板1の上面からの素子分離絶縁膜の深さは、第2素子分離領域16の方が第1素子分離領域13よりも深い。
【0022】
次に、本発明の実施例1に係る半導体装置の製造方法について図3乃至図10を参照して説明する。
【0023】
はじめに、図3に示されるように、半導体基板1上の全面にゲート絶縁膜GIを形成する。例えば、半導体基板1の全面を酸化するか、または、CVD法などによって半導体基板1上に絶縁膜を堆積することによって、ゲート絶縁膜GIを形成する。
【0024】
次に、図4に示されるように、エッチング技術を用いて、低電圧トランジスタLVNが形成される領域(以下、「LVN領域」という)の半導体基板1のゲート絶縁膜GIを除去する。
【0025】
次に、図5に示されるように、LVN領域の半導体基板1上に追加のゲート絶縁膜GIを形成する。例えば、CVD法などによって絶縁膜を堆積することによって追加のゲート絶縁膜GIを形成する。このとき、半導体基板1上および図4に示されるゲート絶縁膜GI上にこの追加のゲート絶縁膜GIが堆積する。その結果、図4に示されるゲート絶縁膜GIの膜厚は増加し、第1ゲート絶縁膜17となる。また、半導体基板1上に形成されたゲート絶縁膜GIは、第2ゲート絶縁膜18となる。このとき、第1ゲート絶縁膜17の膜厚は、図3に示される工程において形成されたゲート絶縁膜GIおよび追加のゲート絶縁膜GIの膜厚程度であり、第2ゲート絶縁膜18の膜厚は、追加のゲート絶縁膜の膜厚程度である。その結果、第1ゲート絶縁膜17の膜厚は、第2ゲート絶縁膜の膜厚より厚くなる。また、第1および第2ゲート絶縁膜17,18の下面の高さは、ほぼ一致している。すなわち、半導体基板1の全面において表面の高さは一致している。なお、CVD法に代えて、熱酸化法によって追加のゲート絶縁膜GIを形成して良い。
【0026】
次に、図6(A),(B)に示されるように、半導体基板1の全面に、例えば、ポリシリコンからなるゲート層GLを形成する。その後、高電圧トランジスタHVNの第1素子領域11および低電圧トランジスタLVNの第2素子領域14が形成される領域にマスク材Maを形成する。その結果、低電圧トランジスタLVNの第2素子領域14は、LVN領域に囲まれることになる。
【0027】
次に、図7に示されるように、マスク材Maをマスクとして用いてゲート層GL、第1ゲート絶縁膜17、第2ゲート絶縁膜18、および半導体基板1を、例えば、RIE法を用いてエッチングする。このとき、第1ゲート絶縁膜17から半導体基板1をエッチングする際のエッチング条件は、ポリシリコンおよびシリコンがエッチングされやすい条件に設定し、第1および第2ゲート絶縁膜17,18をエッチングする際も切り替えない。その結果、膜厚の薄い第2ゲート絶縁膜18が全て除去される際には第1ゲート絶縁膜17はまだ残存し、半導体基板1をエッチングする際のエッチング防止膜として機能する。
【0028】
その後、図8に示すように、エッチングを進めることにより第1ゲート絶縁膜17が除去された時には、LVNE領域の半導体基板1のエッチングは進行し、開口Op1が形成されている。
【0029】
なお、熱酸化法を用いて第1ゲート絶縁膜17を形成した場合には、厳密に言えば第1および第2ゲート絶縁膜17,18の下面の高さは一致しない。しかし、第1および第2ゲート絶縁膜17,18の下面の高さが多少ずれたとしても、図8に示すような開口Op1が形成される場合には、実施例1に係る半導体装置が製造できる。
【0030】
その後、エッチングを進めることにより、図9に示されるように、第1ゲート絶縁膜17の下方の半導体基板1に第1開口Op2を形成し、第2ゲート絶縁膜18の下方の半導体基板1に第1開口Op2より深い第2開口Op3が形成される。すなわち、第1ゲート絶縁膜17の膜厚と第2ゲート絶縁膜18の膜厚との間の差を利用することによって、フォトリソグラフィにおいて開口を掘り分けることなく、自己整合的に異なる深さの第1および第2開口Op2,Op3が形成される。
【0031】
次に、図10に示されるように、第1および第2開口Op2,Op3中に、例えば、シリコン酸化膜またはPSZ等の素子分離絶縁膜を埋め込み、例えば、CMP法およびRIE法などにより上面をゲート層GLの上面と一致させ、マスク材Maを除去する。このとき、第1開口Op2に埋め込まれた素子分離絶縁膜は第1素子分離領域13を構成し、第2開口Op3に埋め込まれた素子分離絶縁膜は第2素子分離領域16を構成する。
【0032】
次に、ゲート層GL上に追加のゲート層GLを積層し、この追加のゲート層GLが積層された後のゲート層GLを加工することによって第1ゲート電極12および第2ゲート電極15を形成し、その後に層間絶縁膜19を形成する。その結果、図2に示されるような本発明の実施例1に係る半導体装置が製造される。
【0033】
なお、図1及び図6(B)に示す第2ゲート電極15が延びる方向の第2素子領域14から第2素子分離領域16の端部までの距離dは、狭い方が好ましい。ただし、この距離dを狭くしすぎると、工程ばらつき(例えば、リソグラフィの合せずれ及び寸法ばらつきなど)により、マスク材MaがLVN領域に包含されなくなってしまう。その結果、第2ゲート電極15の下に形成される第2ゲート絶縁膜18が第1ゲート絶縁膜17になってしまう可能性がある。よって、この距離dは、工程ばらつきを考慮した最小値にすることが好ましい。
【0034】
また、本発明の実施例1では、n型の低電圧トランジスタ(LVN)を例にとって述べたが、p型の低電圧トランジスタ(LVP)においても結晶欠陥が発生するので、同様に適用することが可能である。
【0035】
本発明の実施例1によれば、低電圧トランジスタLVNの第2素子領域14に隣接する素子分離絶縁膜のうち、深さが深い第2素子分離領域16の面積を減らすことによって素子分離絶縁膜全体の体積を減らすので、低電圧トランジスタLVNのジャンクションリークを減らすことができる。
【0036】
また、本発明の実施例1によれば、リソグラフィを用いて素子分離領域の深さを変える必要が無いので、製造工程を増やすことなく、上記の効果を達成することができる。
【実施例2】
【0037】
次に、本発明の実施例2について説明する。本発明の実施例2は、低電圧トランジスタにエンハンスメント型およびディプレッション型トランジスタを有する例である。なお、本発明の実施例1と同様の内容についての説明は省略する。
【0038】
はじめに、本発明の実施例2に係る半導体装置の構造について図11および図12を参照して説明する。
【0039】
図11は、本発明の実施例2に係る半導体装置の平面構造を示す平面図である。
【0040】
この半導体装置では、エンハンスメント型の低電圧トランジスタLVNE、ディプレッション型の低電圧トランジスタLVND、および高耐圧トランジスタHVNがそれぞれ2つずつ設けられている。各トランジスタは、それぞれが隣接するように配置されている。このとき、ディプレッション型の低電圧トランジスタLVNDのウェル濃度は、閾値電圧を低くするために、エンハンスメント型の低電圧トランジスタLVNEのウェル濃度より低く形成される。例えば、トランジスタLVNDのウェル濃度は半導体基板1とほぼ同じ濃度である。
【0041】
エンハンスメント型の低電圧トランジスタLVNEは、第2素子分離絶縁膜16に囲まれた第2素子領域14と、この第2素子領域14を縦断するように配置された第2ゲート電極15と、から構成されている。この第2素子分離絶縁膜16は第1素子分離絶縁膜13に囲まれている。また、エンハンスメント型の低電圧トランジスタLVNE間には、第1素子分離絶縁膜13が第2素子分離絶縁膜16に挟まれるように形成されている。
【0042】
ディプレッション型の低電圧トランジスタLVNDは、第2素子分離絶縁膜16に囲まれた第2素子領域14と、この第2素子領域14を縦断するように配置された第2ゲート電極15と、から構成されている。また、ディプレッション型の低電圧トランジスタLVND間には、第1素子分離絶縁膜13が形成されておらず、第2素子分離絶縁膜16のみが形成されている。
【0043】
高電圧トランジスタHVNは、第1素子分離絶縁膜13に囲まれた第1素子領域11と、この第1素子領域11を縦断するように配置された第1ゲート電極12と、から構成されている。また、高電圧トランジスタHVN間には、第2素子分離絶縁膜16が形成されておらず、第1素子分離絶縁膜13のみが形成されている。
【0044】
ディプレッション型の低電圧トランジスタLVNDの第2ゲート電極15が延びる方向の第2素子領域14から第2素子分離領域16の端部までの距離d2は、エンハンスメント型の低電圧トランジスタLVNEの第2ゲート電極15が延びる方向の第2素子領域14から第2素子分離領域16の端部までの距離d1よりも長い。
【0045】
図12は、図11のD−D線、E−E線、およびF−F線に沿った断面を示す断面図である。図12(A)は、図11のD−D線に沿った断面を示し、図12(B)は、図11のE−E線に沿った断面を示し、図12(C)は、図11のF−F線に沿った断面を示す。
【0046】
図12(A)に示されるように、エンハンスメント型の低電圧トランジスタLVNE間に形成された素子分離絶縁膜は、第1素子分離絶縁膜13およびこの第1素子分離絶縁膜13を挟むように形成された第2素子分離絶縁膜を有している。図12(B)に示されるように、ディプレッション型の低電圧トランジスタLVND間に形成された素子分離絶縁膜は、第2素子分離絶縁膜16である。図12(C)に示されるように、高電圧トランジスタHVN間に形成された前記素子分離絶縁膜は、第1素子分離絶縁膜13である。
【0047】
次に、本発明の実施例2に係る半導体装置の製造方法について図13および図14を参照して説明する。
【0048】
はじめに、本発明の実施例1の図3乃至図5と同じ工程を経て、図13(A)乃至(C)に示されるように、LVNE領域およびLVND領域に第2ゲート絶縁膜18を形成し、HVN領域に第1ゲート絶縁膜17を形成する。また、図13(A)に示されるように、LVNE領域間に第1ゲート絶縁膜17を形成する。
【0049】
次に、本発明の実施例1の図6と同じ工程を経て、図14(A)乃至(C)に示されるように、エンハンスメント型の低電圧トランジスタLVNEおよびディプレッション型の低電圧トランジスタLVNDに、第2素子領域14を覆うようにマスク材Maを形成し、高電圧トランジスタHVNに、第1素子領域11を覆うようにマスク材Maを形成する。
【0050】
次に、本発明の実施例1の図7乃至図9と同じ工程を経て、図12(A)乃至(C)に示されるような本発明の実施例2に係る半導体装置が製造される。
【0051】
ここで、ディプレッション型の低耐圧トランジスタLVNDは、エンハンスメント型の低電圧トランジスタLVNEよりもウェル濃度が低く作られ、結晶欠陥位置よりも拡散層とウェル間の接合深さが深くなるので、ジャンクションリーク電流の悪化が見えにくい。さらに、ディプレッション型の低電圧トランジスタLVNDは、ウェル濃度が低いのでフィールド間パンチスルーが悪化する懸念がある。そのため、ディプレッション型の低電圧トランジスタLVNDは、エンハンスメント型の低電圧トランジスタLVNEとは異なり、素子分離絶縁膜が深い方が好ましい。
【0052】
本発明の実施例2によれば、図12(A),(B)に示されるように、第1素子分離絶縁膜13の底部より第2素子分離絶縁膜16の底部の方が低いので、ディプレッション型の低耐圧トランジスタLVNDのフィールド間パンチスルーを防止することができる。
【実施例3】
【0053】
次に、本発明の実施例3について説明する。本発明の実施例3は、実施例1と比較して、第1ゲート絶縁膜の上面が第2ゲート絶縁膜の上面と一致している例である。なお、本発明の実施例1および実施例2と同様の内容についての説明は省略する。
【0054】
はじめに、本発明の実施例3に係る半導体装置の構造について図15を参照して説明する。なお、本発明の実施例3に係る半導体装置の平面構造は、本発明の実施例1の図1と同様なので説明は省略する。
【0055】
図15は、本発明の実施例3に係る半導体装置の断面を示す断面図である。図15(A)は、図1のA−A線およびB−B線に沿った断面を示し、図15(B)は、図1のC−C線に沿った断面を示す。
【0056】
本発明の実施例3と実施例1との相違点は、第1ゲート絶縁膜17と第2ゲート絶縁膜18の下面の高さではなく、上面の高さがほぼ一致している点である。ここで、第1及び第2素子分離絶縁膜13,16の底部の位置は、第1及び第2ゲート絶縁膜17,18の上面が一致しているので、第1及び第2ゲート絶縁膜17,18の上面の位置を基準として判断される。
【0057】
次に、本発明の実施例3に係る半導体装置の製造方法について図16乃至図21を参照して説明する。
【0058】
はじめに、図16に示されるように、低電圧トランジスタLVN側の半導体基板1上にマスク材Maを形成する。その後、例えば、RIE法またはウェットエッチングなどのエッチング技術を用いて、高電圧トランジスタHVN側の半導体基板1をエッチングする。このエッチング量は、第1及び第2ゲート絶縁膜17,18の上面がほぼ一致するように調整される。
【0059】
次に、図17に示されるように、低電圧トランジスタLVN側の半導体基板1上のマスク材Maを除去する。その後、例えば、熱酸化法などによって半導体基板1の全面に絶縁膜を堆積することによって、ゲート絶縁膜GIを形成する。
【0060】
次に、図18に示されるように、高電圧トランジスタHVN側の半導体基板1上にマスク材Maを形成する。その後、例えば、RIE法またはウェットエッチングなどのエッチング技術を用いて、低電圧トランジスタLVN側の半導体基板1上のゲート絶縁膜GIを除去する。その結果、高電圧トランジスタHVN側の半導体基板1上のゲート絶縁膜GIは、第1ゲート絶縁膜17となる。
【0061】
次に、図19に示されるように、例えば、熱酸化法によって、低電圧トランジスタLVN側の半導体基板1上に第1ゲート絶縁膜17より薄い追加の絶縁膜を堆積する。その結果、この低電圧トランジスタLVN側の半導体基板1上の絶縁膜は、第2ゲート絶縁膜18となる。その後、高電圧トランジスタHVN側の半導体基板1上のマスク材Maを除去する。このとき、第2ゲート絶縁膜18は、第1ゲート絶縁膜17の上面と高さがほぼ一致するように形成される。
【0062】
次に、本発明の実施例1の図6と同じ工程を経て、図20に示すように、マスク材MaをマスクとしてLVN領域の第2ゲート絶縁膜18が取り除かれるまでエッチングを進める。このとき、膜厚の厚い第1ゲート絶縁膜17は、上部の一部が除去されるのみで下部は残存している。
【0063】
次に、エッチング条件を第1ゲート絶縁膜17のエッチングレートより半導体基板1のエッチングレートが早い条件に切り替える。このとき、第1ゲート絶縁膜17がエッチングを遅らせるストッパー膜となる。その結果、第1ゲート絶縁膜17が取り除かれた時点においては図21に示すように、LVN領域の半導体基板1の深さが、HVN側の半導体基板1の深さよりも深くなる。
【0064】
次に、本発明の実施例1の図10の工程を経て、図15に示されるような本発明の実施例3に係る半導体装置が製造される。
【0065】
本発明の実施例3によれば、本発明の実施例1と同様の効果に加え、第1及び第2ゲート電極12,15の上面の位置をほぼ同じにするので、マスク材Maの形成時にLVN側とHVN側のゲート層GLの上面を一致させることができ、加工マージンを向上させることができる。
【実施例4】
【0066】
次に、本発明の実施例4について説明する。本発明の実施例4は、実施例2を実施例3に適用した例である。なお、本発明の実施例1乃至実施例3と同様の内容についての説明は省略する。
【0067】
はじめに、本発明の実施例4に係る半導体装置の構造について図22を参照して説明する。なお、本発明の実施例4に係る半導体装置の平面構造は、本発明の実施例2の図11と同様なので説明は省略する。
【0068】
図22は、本発明の実施例4に係る半導体装置の断面図である。図22(A)は、図11のD−D線に沿った断面を示し、図22(B)は、図11のE−E線に沿った断面を示し、図22(C)は、図11のF−F線に沿った断面を示す。
【0069】
本発明の実施例4と実施例2との相違点は、第1ゲート絶縁膜17と第2ゲート絶縁膜18の下面の高さではなく、上面の高さがほぼ一致している点である。ここで、第1及び第2素子分離絶縁膜13,16の底部の位置は、第1及び第2ゲート絶縁膜17,18の上面が一致しているので、第1及び第2ゲート絶縁膜17,18の上面の位置を基準として判断される。
【0070】
本発明の実施例4によれば、本発明の実施例1乃至実施例3と同様の効果が得られる。
【図面の簡単な説明】
【0071】
【図1】本発明の実施例1に係る半導体装置の平面構造を示す平面図である。
【図2】(A)は、図1のA−A線およびB−B線に沿った断面を示し、(B)は、図1のC−C線に沿った断面を示す断面図である。
【図3】本発明の実施例1に係る半導体装置の製造方法の一工程を示す断面図である。
【図4】本発明の実施例1に係る図3に続く工程を示す工程断面図である。
【図5】本発明の実施例1に係る図4に続く工程を示す工程断面図である。
【図6】(A)は、本発明の実施例1に係る図5に続く工程を示す工程断面図であり、(B)は、(A)のLVN領域の平面を示す平面図である。
【図7】本発明の実施例1に係る図6に続く工程を示す工程断面図である。
【図8】本発明の実施例1に係る図7に続く工程を示す工程断面図である。
【図9】本発明の実施例1に係る図8に続く工程を示す工程断面図である。
【図10】本発明の実施例1に係る図9に続く工程を示す工程断面図である。
【図11】本発明の実施例2に係る半導体装置の平面構造を示す平面図である。
【図12】(A)は、図11のD−D線に沿った断面を示し、(B)は、図11のE−E線に沿った断面を示し、(C)は、図11のF−F線に沿った断面を示す断面図である。
【図13】本発明の実施例2に係る図12に続く工程を示す工程断面図である。
【図14】本発明の実施例2に係る図13に続く工程を示す工程断面図である。
【図15】(A)および(B)は、本発明の実施例3に係る半導体装置の断面を示す断面図である。
【図16】本発明の実施例3に係る半導体装置の製造方法の一工程を示す工程断面図である。
【図17】本発明の実施例3に係る図16に続く工程を示す工程断面図である。
【図18】本発明の実施例3に係る図17に続く工程を示す工程断面図である。
【図19】本発明の実施例3に係る図18に続く工程を示す工程断面図である。
【図20】本発明の実施例3に係る図19に続く工程を示す工程断面図である。
【図21】本発明の実施例3に係る図20に続く工程を示す工程断面図である。
【図22】(A)および(B)は、本発明の実施例4に係る半導体装置の断面を示す断面図である。
【符号の説明】
【0072】
1 半導体基板
11 第1素子領域
12 第1ゲート電極
13 第1素子分離領域
14 第2素子領域
15 第2ゲート電極
16 第2素子分離領域
17 第1ゲート絶縁膜
18 第2ゲート絶縁膜
19 層間絶縁膜
【特許請求の範囲】
【請求項1】
高電圧トランジスタおよび低電圧トランジスタを含む半導体装置であって、
前記高電圧トランジスタの第1素子領域と前記低電圧トランジスタの第2素子領域との間に形成された素子分離絶縁膜と、
前記第1素子領域の半導体基板上に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に形成された第1ゲート電極と、
前記第2素子領域の半導体基板上に形成された第2ゲート絶縁膜と、
前記第2ゲート絶縁膜上に形成された第2ゲート電極と、を備え、
前記素子分離絶縁膜は、前記第1素子領域の周囲に隣接する第1素子分離領域と、前記第2素子領域の周囲に隣接し、前記第1素子分離領域の底部より低い底部を有する第2素子分離領域と、を含み、
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜より厚くなるように形成されることを特徴とする半導体装置。
【請求項2】
前記第1ゲート絶縁膜の上面は、前記第2ゲート絶縁膜の上面と一致している請求項1に記載の半導体装置。
【請求項3】
前記低電圧トランジスタは、エンハンスメント型トランジスタおよびディプレッション型トランジスタであって、
前記ディプレッション型の低電圧トランジスタの前記第2素子領域の周囲に隣接する第2素子分離領域は、前記エンハンスメント型の低電圧トランジスタの前記第2素子領域の周囲に隣接する第2素子分離領域より大きい請求項1または2に記載の半導体装置。
【請求項4】
前記エンハンスメント型の低電圧トランジスタ、前記ディプレッション型の低電圧トランジスタ、および前記高耐圧トランジスタがそれぞれ複数個形成され、
前記エンハンスメント型の低電圧トランジスタ間に形成された前記素子分離絶縁膜は、前記第2素子分離絶縁膜に挟まれた前記第1素子分離絶縁膜を有し、
前記ディプレッション型の低電圧トランジスタ間に前記第2素子分離絶縁膜が形成され、
前記高電圧トランジスタ間に前記第1素子分離絶縁膜が形成される請求項3に記載の半導体装置。
【請求項5】
低電圧トランジスタおよび高電圧トランジスタを含む半導体装置の製造方法であって、
半導体基板上に第1ゲート絶縁膜を形成し、
前記低電圧トランジスタが形成される低電圧トランジスタ領域の半導体基板上に形成された第1ゲート絶縁膜を除去し、
前記低電圧トランジスタ領域の半導体基板上に前記第1ゲート絶縁膜より薄い第2ゲート絶縁膜を形成し、
前記第1ゲート絶縁膜および前記第2ゲート絶縁膜上にゲート層を形成し、
前記低電圧トランジスタ領域に包含される素子領域を覆うマスク材をマスクとして用いて前記ゲート層、または、前記ゲート層および前記第1および第2ゲート絶縁膜の一部までエッチングを進行させ、引き続き、前記第1および第2ゲート絶縁膜よりも前記半導体基板の方がエッチングされやすい条件にエッチング条件を変更し、前記1および第2ゲート絶縁膜、ならびに前記半導体基板をエッチングすることによって、前記第1素子領域に隣接する第1素子分離領域および前記半導体基板の表面からの深さが前記第1素子分離領域より深い第2素子分離領域の形状を有する開口を形成し、
前記開口に素子分離絶縁膜を埋め込むことを特徴とする半導体装置の製造方法。
【請求項6】
高電圧トランジスタが形成される高電圧トランジスタ領域における半導体基板を掘り下げる工程と、
前記ゲート層を形成する前に、前記第1ゲート絶縁膜の上面と前記第2ゲート絶縁膜の上面とを一致させる工程と、をさらに含むことを特徴とする請求項5に記載の半導体装置の製造方法。
【請求項1】
高電圧トランジスタおよび低電圧トランジスタを含む半導体装置であって、
前記高電圧トランジスタの第1素子領域と前記低電圧トランジスタの第2素子領域との間に形成された素子分離絶縁膜と、
前記第1素子領域の半導体基板上に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に形成された第1ゲート電極と、
前記第2素子領域の半導体基板上に形成された第2ゲート絶縁膜と、
前記第2ゲート絶縁膜上に形成された第2ゲート電極と、を備え、
前記素子分離絶縁膜は、前記第1素子領域の周囲に隣接する第1素子分離領域と、前記第2素子領域の周囲に隣接し、前記第1素子分離領域の底部より低い底部を有する第2素子分離領域と、を含み、
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜より厚くなるように形成されることを特徴とする半導体装置。
【請求項2】
前記第1ゲート絶縁膜の上面は、前記第2ゲート絶縁膜の上面と一致している請求項1に記載の半導体装置。
【請求項3】
前記低電圧トランジスタは、エンハンスメント型トランジスタおよびディプレッション型トランジスタであって、
前記ディプレッション型の低電圧トランジスタの前記第2素子領域の周囲に隣接する第2素子分離領域は、前記エンハンスメント型の低電圧トランジスタの前記第2素子領域の周囲に隣接する第2素子分離領域より大きい請求項1または2に記載の半導体装置。
【請求項4】
前記エンハンスメント型の低電圧トランジスタ、前記ディプレッション型の低電圧トランジスタ、および前記高耐圧トランジスタがそれぞれ複数個形成され、
前記エンハンスメント型の低電圧トランジスタ間に形成された前記素子分離絶縁膜は、前記第2素子分離絶縁膜に挟まれた前記第1素子分離絶縁膜を有し、
前記ディプレッション型の低電圧トランジスタ間に前記第2素子分離絶縁膜が形成され、
前記高電圧トランジスタ間に前記第1素子分離絶縁膜が形成される請求項3に記載の半導体装置。
【請求項5】
低電圧トランジスタおよび高電圧トランジスタを含む半導体装置の製造方法であって、
半導体基板上に第1ゲート絶縁膜を形成し、
前記低電圧トランジスタが形成される低電圧トランジスタ領域の半導体基板上に形成された第1ゲート絶縁膜を除去し、
前記低電圧トランジスタ領域の半導体基板上に前記第1ゲート絶縁膜より薄い第2ゲート絶縁膜を形成し、
前記第1ゲート絶縁膜および前記第2ゲート絶縁膜上にゲート層を形成し、
前記低電圧トランジスタ領域に包含される素子領域を覆うマスク材をマスクとして用いて前記ゲート層、または、前記ゲート層および前記第1および第2ゲート絶縁膜の一部までエッチングを進行させ、引き続き、前記第1および第2ゲート絶縁膜よりも前記半導体基板の方がエッチングされやすい条件にエッチング条件を変更し、前記1および第2ゲート絶縁膜、ならびに前記半導体基板をエッチングすることによって、前記第1素子領域に隣接する第1素子分離領域および前記半導体基板の表面からの深さが前記第1素子分離領域より深い第2素子分離領域の形状を有する開口を形成し、
前記開口に素子分離絶縁膜を埋め込むことを特徴とする半導体装置の製造方法。
【請求項6】
高電圧トランジスタが形成される高電圧トランジスタ領域における半導体基板を掘り下げる工程と、
前記ゲート層を形成する前に、前記第1ゲート絶縁膜の上面と前記第2ゲート絶縁膜の上面とを一致させる工程と、をさらに含むことを特徴とする請求項5に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【公開番号】特開2010−27656(P2010−27656A)
【公開日】平成22年2月4日(2010.2.4)
【国際特許分類】
【出願番号】特願2008−183704(P2008−183704)
【出願日】平成20年7月15日(2008.7.15)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成22年2月4日(2010.2.4)
【国際特許分類】
【出願日】平成20年7月15日(2008.7.15)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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