【課題】電荷を蓄積可能な電荷蓄積膜を有する不揮発性メモリセルを含む半導体装置において、データ保持特性劣化を改善し、その信頼性を向上させることにある。
【解決手段】半導体基板の主面に不揮発性メモリセルを含む半導体装置であって、不揮発性メモリセルは、半導体基板上に第１絶縁膜と、導電膜と、第２絶縁膜と、電荷を蓄積可能な電荷蓄積膜とを有する。また、電荷蓄積膜上に第３絶縁膜と、第１ゲート電極と、第１絶縁膜から前記第１ゲート電極までの一連の積層膜と接するように第４絶縁膜と、第１絶縁膜と並ぶように前記半導体基板上に第５絶縁膜とを有する。さらに、第５絶縁膜上に形成され、第４絶縁膜の側面に前記第１ゲート電極と隣り合うように第２ゲート電極と、第１ゲート電極と第２ゲート電極を挟むように半導体基板にソース領域およびドレイン領域とを有する。半導体装置は、導電膜と電荷蓄積膜が平面的に重なり合うように形成されている。 （もっと読む）

【課題】チャネルイオン注入領域のドーピング濃度を相対的に低下しながらも所望のしきい電圧値を得ることができる揮発性メモリを提供する。
【解決手段】ゲート誘電体として順次積層された下部ゲート誘電体、電荷トラップのための中間ゲート誘電体、及び上部ゲート誘電体を備えたセルトランジスタと、ゲート誘電体として単一層の酸化膜を備えたロジック用トランジスタとで、揮発性メモリを構成する。 （もっと読む）

【課題】半導体と金属の反応速度を制御してメモリセル領域と周辺回路領域とのシリサイド反応の差による不具合を解消する不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】シリコン基板１の上面にゲート絶縁膜４、第１の導電膜５を形成し、これらをエッチングして素子分離絶縁膜２を埋め込み形成する。電極間絶縁膜６、ゲルマニウム膜７ａを形成する。周辺回路領域のゲート電極ＰＧの電極間絶縁膜６に開口６ａを形成し、この上に多結晶シリコン膜９ａを形成する。ゲート電極ＭＧ、ＰＧおよび容量性素子Ｃａｐの分離加工後に層間絶縁膜１０を埋め込む。多結晶シリコン膜９ａの上部を露出させ、金属膜を形成してシリサイド化をする。この時、メモリセル領域ではシリサイドが速く進行するが、ゲルマニウム膜７ａに達するとジャーマナイド反応は遅くなり、その間に周辺回路領域のシリサイド反応を促進させることができる。 （もっと読む）

【課題】メモリセルアレイの耐ストレス性を向上できるようにする。
【解決手段】局所選択ゲート電極ＣＳＧが、部分的にメモリセルトランジスタＭＴを選択（例えばメモリセルトランジスタＭＴ₀〜ＭＴ₇）することで、その他のメモリセルトランジスタＭＴ（例えばメモリセルトランジスタＭＴ₈〜ＭＴ₆₃）を非選択状態にすることができ、当該非選択状態とされたメモリセルトランジスタＭＴに高電圧を与える必要がない。 （もっと読む）

【課題】生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置を提供する。
【解決手段】交互に積層された複数の電極膜１４及び絶縁膜を含み、Ｘ軸方向に延在する第１、第２積層構造体Ｓａ１、Ｓａ２と、これらに積層された第１、第２選択ゲート電極ＳＧａ１、ＳＧａ２と、これらのそれぞれを貫通し、下端が接続された第１、第２半導体ピラーＳＰａ１、ＳＰａ２と、電極膜１４と記憶層と、Ｘ軸方向と交差する第１、第２配線ＬＬ１、ＬＬ２と、交互に積層された複数の電極膜１４及び絶縁膜を含む積層構造体Ｓｂと、それに積層された選択ゲート電極ＳＧｂと、これらを貫通し下端が接続された第１及び第２選択部半導体ピラーＳＰｂ１，ＳＰｂ２と、第４方向に延在する第３、第４配線ＬＬ３，ＬＬ４と、第４配線ＬＬ４は第２配線ＬＬ２に接続され、第３配線ＬＬ３の上に設けられ第３配線Ｌ３に接続された第５配線ＬＬ５と、を備える。 （もっと読む）

【課題】寄生容量を抑制した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第１方向に沿って交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬを第１方向に貫通する半導体ピラーＳＰと、複数の電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられた電荷蓄積膜４８と、電荷蓄積膜４８と半導体ピラーＳＰとの間に設けられた内側絶縁膜４２と、電極膜ＷＬのそれぞれと電荷蓄積膜４８との間に設けられた外側絶縁膜４３と、を有するメモリ部ＭＵと、メモリ部ＭＵと、第１方向に対して直交する第２方向に沿って併設され、積層構造体ＭＬの第１方向に沿った少なくとも一つの電極膜ＷＬの位置と同じ位置に絶縁部５０と、を有する非メモリ部ＰＲ１０とを備えている。 （もっと読む）

【課題】高品質な半導体装置およびその製造方法を提供する
【解決手段】半導体基板１内に形成された一対の第１の不純物拡散領域１ｂと、一対の第１の不純物拡散領域１ｂに挟まれ、一対の第１の不純物拡散領域１ｂに隣接して形成され、第１の不純物拡散領域１ｂと同じ導電型且つ第１の不純物拡散領域１ｂよりも不純物濃度の低い一対の第２の不純物拡散領域１ａと、一対の第２の不純物拡散領域１ａに挟まれたチャネル領域と、第１の不純物拡散領域１ｂ上に形成された周辺絶縁膜４と、第２の不純物拡散領域１ａ上およびチャネル領域上に形成され、周辺絶縁膜４よりも膜厚の厚いゲート絶縁膜３と、ゲート絶縁膜３上且つチャネル領域の略直上に形成されたゲート電極５とを備える。 （もっと読む）

【課題】安定した容量を確保し配置面積低減が可能なキャパシタ素子を有する半導体記憶装置を提供する。
【解決手段】第１の上面１２ａを有するメモリセル領域１及び第１の上面１２ａより裏面に近い第２の上面１２ｂを有する周辺回路領域３を有する半導体基板１１、メモリセル領域１の第１の上面１２ａ上のトンネル絶縁膜１３ａ及びトンネル絶縁膜１３ａ上の下層電極膜１５ａを有するメモリセルトランジスタ１ａ、トンネル絶縁膜１３ａより厚い周辺回路領域３の第２の上面１２ｂ上のゲート絶縁膜１３ｂ及び下層電極膜１５ａと同じ膜厚のゲート絶縁膜１３ｂ上の下層電極膜１５ｂを有する高電圧トランジスタ３ａ、並びに周辺回路領域３にあり、第１及び第２の上面１２ａ、１２ｂをそれぞれ上端面及び底面とする凹凸面に沿ったキャパシタ誘電体膜１３ｃ及びキャパシタ誘電体膜１３ｃ上の下面に凹凸をなす下層電極膜１５ｃを有するキャパシタ素子３ｂを備える。 （もっと読む）

【課題】強誘電体キャパシタ及び常誘電体キャパシタの両方を有する半導体装置を比較的少ない工程で製造できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１０にトランジスタ等を形成した後、メモリセル形成領域及びロジック回路形成領域にそれぞれ強誘電体膜１２７を電極１２６ａ，１２８ａで挟んだ構造の強誘電体キャパシタを形成する。その後、強誘電体キャパシタを覆う層間絶縁膜１３１を形成し、更にその上にアルミナからなる保護膜１３２を形成する。そして、ロジック回路形成領域の保護膜１３２を除去する。これにより、半導体装置の製造工程が完了するまでの間にロジック回路形成領域の強誘電体膜１２７に水素及び水分が侵入して強誘電体特性が劣化し、強誘電体キャパシタが常誘電体キャパシタとなる。一方、メモリセル形成領域の強誘電体キャパシタは、保護膜１３２により強誘電体特性が保持される。 （もっと読む）

【課題】フラッシュメモリの製造工程において、エッチングによるＳＴＩ膜の膜減りを抑制することができる製造方法と、それを可能にするスプリットゲートタイプのＭＯＮＯＳ型フラシュメモリ構造を提供する。
【解決手段】ワードゲートとコントロールゲートを含むスプリットゲートタイプのＭＯＮＯＳ型フラシュメモリの製造方法であって、ＳＴＩによって分離された半導体基板の不純物拡散層上に、酸化膜を挟んだワードゲートを形成する工程と、該ＳＴＩとワードゲートが形成された半導体基板の表面全体に酸化膜、窒化膜、酸化膜の順に成膜されるＯＮＯ層を形成する工程と、該ＯＮＯ層の上にコントロールゲート用導電膜（１０）を形成する工程と、該コントロールゲート用導電膜の表面全体にマスク用絶縁膜（２６）を形成する工程と、を含む。 （もっと読む）

【課題】電極構造体を具備するキャパシタ、その製造方法及び電極構造体を含む半導体装置を提供すること。
【解決手段】構造的安全性及び電気的特性が改善された電極構造体を有するキャパシタとそのような電極構造体が適用された半導体装置が開示される。電極構造体は絶縁層を有する基板、絶縁層を埋め立てる金属を含む第１導電パターン、第１導電パターンから延びて金属酸化物を含む第２導電パターン、そして第２導電パターン上に配置される第３導電パターンを含むことができる。写真エッチング工程を利用せずに簡単な工程で要求されるレベルの電気的な特性と集積度を確保することのできるキャパシタと半導体装置を実現することができる。 （もっと読む）

【課題】メモリ混載ロジックデバイスのＲＡＭ領域の閾値電圧のばらつきを低減する。
【解決手段】本発明の半導体装置は、ロジック領域１０１と、ＲＡＭ領域１０２とが設けられたシリコン基板１と、ロジック領域１０１に形成されたＮＭＯＳトランジスタ２０と、ＲＡＭ領域１０２に形成されたＮＭＯＳトランジスタ４０と、を備える。ＮＭＯＳトランジスタ２０、４０は、ゲート絶縁膜５とメタルゲート電極６との順でシリコン基板１上に積層された積層構造を有する。ＮＭＯＳトランジスタ２０は、シリコン基板１とメタルゲート電極６との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、キャップメタル４を有する。ＮＭＯＳトランジスタ４０には、キャップメタル４が形成されていない。 （もっと読む）

【課題】キャパシタのコンタクトプラグ形成に伴うショート不良を低減させることができ、素子信頼性の向上をはかる。
【解決手段】半導体装置であって、半導体基板１０上に、第１の絶縁膜２１，第１の導電層２２，第２の絶縁膜２３，及び第２の導電層２４が積層され、且つ導電層２２，２４の一部が接続された積層構造部と、導電層２２を接続部を含む第１の領域と接続部を含まない第２の領域に分離する層間絶縁膜２６と、第２の領域の一周辺部で、導電層２１，絶縁膜２２，及び基板１０に形成された素子分離溝に埋め込まれた素子分離絶縁膜１５と、第１の領域に接続された第１のコンタクトプラグ３１と、第２の領域に接続され且つ素子分離絶縁膜１５の上方に形成された第２のコンタクトプラグ３２と、第２の領域側の一周辺部に隣接する領域で基板１０に接続された第３のコンタクトプラグ３３を備えた。 （もっと読む）

【課題】ＤＲＡＭと論理集積回路とを混載したシステムオンチップ構造の半導体集積回路装置において、ＤＲＡＭと論理集積回路のそれぞれの性能を共に維持しながらワンチップ化を実現する。
【解決手段】ＤＲＡＭと論理集積回路とを混載したシステムオンチップ構造の半導体集積回路装置において、ＤＲＡＭの直接周辺回路を構成するＭＩＳＦＥＴ（Ｑｎ_１、Ｑｐ_１）のソース、ドレインの表面と、間接周辺回路を構成するＭＩＳＦＥＴのソース、ドレインの表面と、論理集積回路を構成するＭＩＳＦＥＴ（Ｑｎ_２、Ｑｐ_２）のソース、ドレインの表面にシリサイド層（２０）を形成し、ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴ（Ｑｓ）のソース、ドレインの表面にはシリサイド層を形成しない。 （もっと読む）

【課題】本発明は補償容量部を設けたＤＲＡＭなどの半導体装置に関する。
【解決手段】本発明は、半導体基板の一面に形成された主トレンチ溝内に、ゲート絶縁膜を介しゲート電極が形成され、その両側にソース／ドレイン領域が形成されてなる主トランジスタ構造と、半導体基板の一面に形成された副トレンチ溝内に、ゲート絶縁膜を介しゲート電極が形成され、その両側にソース／ドレイン領域が形成されてなる補償容量用トランジスタ構造とが半導体基板に個々に形成され、主トランジスタ構造の主トレンチ溝の延在方向と補償容量用トランジスタ構造の副トレンチ溝の延在方向が平面視的に交差する方向に設定され、補償容量用トランジスタ構造のゲート絶縁膜周囲のチャネル領域に不純物拡散領域が形成されて補償容量トランジスタ構造の閾値電圧が主トランジスタ構造の閾値電圧より低くされてなることを特徴とする。 （もっと読む）

【課題】バーズビーク酸化に関する問題を効果的に解決することが可能な半導体装置を提供する。
【解決手段】半導体基板１上に形成されたトンネル絶縁膜２ａと、トンネル絶縁膜上に形成された浮遊ゲート電極３と、浮遊ゲート電極上に形成された電極間絶縁膜６と、電極間絶縁膜上に形成された制御ゲート電極７と、トンネル絶縁膜と浮遊ゲート電極との間に形成され、且つ浮遊ゲート電極のチャネル長方向に平行な一対の側面の下端近傍に形成された一対の酸化膜４ａと、トンネル絶縁膜と浮遊ゲート電極との間に形成され、且つ一対の酸化膜の間に形成された窒化膜２ｃとを備え、一対の酸化膜はそれぞれ、チャネル幅方向に平行な断面において上から下に向かってしだいに幅が広くなっている楔状の形状を有している。 （もっと読む）

【課題】製造コストを増加させることなく、高アスペクト比のキャパシタ下部電極を保持するサポート膜構造を提供する。
【解決手段】サポート膜で保持された下部電極４０を備えるキャパシタを複数含む半導体装置であって、前記サポート膜は、前記下部電極の高さ方向に複数層（例えば、１６及び２０の２層）形成され、各層のサポート膜は、前記下部電極間を接続するライン形状のパターンを有し、該パターンの延在方向が、隣接する二層間でそれぞれ異なることを特徴とする。 （もっと読む）

【課題】不揮発性半導体記憶装置の高集積化，高耐圧化，高速化，加工容易性を同時に実現する。
【解決手段】トンネル絶縁膜上のフローティングゲート電極層，ゲート間絶縁膜，第１，第２コントロールゲート電極層及び金属シリサイド膜を備えるメモリセルトランジスタと、高電圧用ゲート絶縁膜２１上の高電圧用ゲート電極層５１，一部分開口したゲート間絶縁膜２５，第１，第２コントロールゲート電極層４８，４６及び金属シリサイド膜５３を備える高電圧トランジスタと、トンネル絶縁膜２０上のフローティングゲート電極層５０，一部分開口したゲート間絶縁膜２５，第１，第２コントロールゲート電極層４８，４６及び金属シリサイド膜５３を備える低電圧トランジスタと、メモリセルトランジスタ，高電圧トランジスタ及び低電圧トランジスタのソース・ドレイン領域上に直接配置されるライナー絶縁膜２７とを備える不揮発性半導体記憶装置の製造方法。 （もっと読む）

【課題】メモリセルアレイ端部の耐圧を向上させる。
【解決手段】不揮発性半導体記憶装置１０は、メモリセルトランジスタが配置される第１の領域と、メモリセルトランジスタに電気的に接続されたワード線を引き出す電極２１が配置される第２の領域と、周辺トランジスタが配置される第３の領域とを有する。第１の領域には、第１の幅を有する複数の第１のアクティブ領域ＡＡ１が設けられ、第２及び第３の領域にはそれぞれ、第１の幅より広い第２の幅を有する複数の第２及び第３のアクティブ領域ＡＡ３，ＡＡ５が設けられる。第２の領域の素子分離層２３Ｂの上面は、第１の領域の素子分離層２３Ａの上面より高く、第２の領域の電荷蓄積層３２Ｂは、上部の角の曲率半径が、第３の領域の電荷蓄積層４３よりも大きい。 （もっと読む）

【課題】チップ面積を縮小しつつ、高信頼性を実現する半導体装置を提供する。
【解決手段】半導体装置は、第１、第２配線Ｓ１，Ｓ２を有する第１回路部２１０と、第３、第４配線Ｓ３、Ｓ４を有する第２回路部２２０と、それらの間に設けられ、第１回路部２１０から第２回路部２２０に向かう方向に直交する方向に沿って隣接する第１、第２トランジスタＴＲ１、ＴＲ２を有する中間部２３０と、を備え、第１トランジスタＴＲ１の一方の拡散層ＤＡ１の第１接続領ＣＡ１内の高濃度領域ＣＡＩ１は第１配線Ｓ１に、他方の拡散層ＤＢ１は第３配線Ｓ３に接続される。第１接続領域ＣＡ１とゲートＧ０１との距離は、第２接続領域ＣＡ２とゲートＧ０２との距離よりも長い。第１トランジスタＴＲ１の一方の拡散層ＤＡ１の第１接続領域ＣＡ１とゲートＧ０１との間には、第１接続領域ＣＡ１よりも幅が狭い延在領域ＥＡ１が設けられる。 （もっと読む）