電荷トラップを有するゲート誘電体を含む揮発性メモリ及びその製造方法
【課題】チャネルイオン注入領域のドーピング濃度を相対的に低下しながらも所望のしきい電圧値を得ることができる揮発性メモリを提供する。
【解決手段】ゲート誘電体として順次積層された下部ゲート誘電体、電荷トラップのための中間ゲート誘電体、及び上部ゲート誘電体を備えたセルトランジスタと、ゲート誘電体として単一層の酸化膜を備えたロジック用トランジスタとで、揮発性メモリを構成する。
【解決手段】ゲート誘電体として順次積層された下部ゲート誘電体、電荷トラップのための中間ゲート誘電体、及び上部ゲート誘電体を備えたセルトランジスタと、ゲート誘電体として単一層の酸化膜を備えたロジック用トランジスタとで、揮発性メモリを構成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はDRAMのような揮発性メモリのセルトランジスタ及びその製造方法に関し、特にゲート誘電体としてONO膜を有する揮発性メモリセルトランジスタ及びその製造方法に関する。
【背景技術】
【0002】
通常、揮発性DRAMは一つのトランジスタと一つのキャパシタからなる複数のセルを備えている。
【0003】
図1は従来技術に係るDRAMセルトランジスタの断面図であって、シリコン基板101にウェル103、104が形成されるが、DRAMセルトランジスタとして通常nチャネルトランジスタが用いられるため、前記ウェルはp型シリコン基板101内に形成された深層n型(deep n-tpye)ウェル103と深層n型ウェル103内に画定されたp型ウェル104とに区分される。
【0004】
シリコン基板101にはフィールド領域(素子分離膜が形成された領域)とアクティブ領域を画定するために素子分離膜102がSTI(Shallow Trench Isolation)工程により形成される。アクティブ領域のシリコン基板101上にはゲート酸化膜(SIO2)106を介在してゲート電極107が形成され、ゲート電極107下部のp型ウェル105内に画定されたチャネル領域にはしきい電圧を調節するためのチャネルイオン注入領域105が形成される。ゲート電極107の両側面のシリコン基板101内にはソース/ドレイン108が形成される。
【0005】
このような構造のセルトランジスタが有するしきい電圧は数式1のようになる。
【0006】
【数1】
【0007】
数式1でΦMSはゲート電極107と半導体領域(チャネルイオン注入領域105)との間の1次関数の差であり、QEFFはVG(ゲート電圧)=VTHの時の単位面積当りの総有効酸化膜の電荷量であり、COXは単位面積当りのゲート酸化膜の静電容量であり、ΦFは半導体領域のフェルミ(Fermi)準位であり、QBは半導体領域の空乏層の単位面積当りの電荷量であり、εSは半導体領域の誘電率であり、qは電子の電荷量であり、NAは半導体領域に注入される不純物のドーピング濃度である。また、数式1のQEFFは以下の数式2のように表わすことができる。
【0008】
【数2】
【0009】
数式2でQSSは半導体領域とゲート酸化膜106の界面にある表面状態の固定電荷量であり、Qitは半導体領域とゲート酸化膜の界面状態の電荷量であり、ΦSは半導体領域の表面準位であり、ρ(x)は半導体領域とゲート酸化膜106界面からの距離xとx+dx間のゲート酸化膜に存在する平均酸化膜電荷密度(oxide charge density)であり、TOXはゲート酸化膜106の厚さである。したがって、数式1と数式2でセルトランジスタのしきい電圧は、以下の数式3のように表わすことができる。
【0010】
【数3】
【0011】
一方、DRAMの工程技術の発達に伴い、最小デザインルールFの大きさが次第に減少し、またDRAMセルトランジスタのチャネル長さと幅が減少するにつれ、セルトランジスタのしきい電圧は短チャネル効果とINWE(inverse-Narrow Width Effect)により減少し、ソースとドレイン電極との間でパンチスルーが発生し易くなる。
【0012】
しかし、DRAMの正常な動作のために、DRAMセルトランジスタのしきい電圧の値は一定の電圧で保持されなければならず、またパンチスルー発生電圧の値も動作電圧以上でなければならない。
【0013】
したがって、このようなしきい電圧の減少及びパンチスルーの発生を防止するために、セルトランジスタのチャネル領域及びウェル領域のドーピング濃度を増加させてきた。すなわち、数式3でNAを増大させて、VTHの値を大きくしており、ソースとドレインとの間の空乏層の幅を減少させることによってパンチスルーの発生電圧を増大させた。
【0014】
しかし、このようなウェル及びチャネル領域の濃度増加は図2に示すように、ソース及びドレインの電界を増大させ、これにより接合漏れ電流が増加し、またDRAMのリフレッシュ特性が悪くなる。図2Aはp型ウェルのホウ素(Boron)濃度が増加するにつれ、接合漏れ電流が増加することを示すグラフであり、図2Bはp型ウェルのドーピング濃度が増加するにつれ、データ保持時間が劣化することを示すグラフである。
【0015】
上述したように、従来のDRAMセルトランジスタはしきい電圧、パンチスルー特性、リフレッシュ特性が互いに相反しているため、このような特性を折衝することによってDRAMセルトランジスタの特性を保持してきた。
【0016】
ところが、DRAMのデザインルールが100nm以下に減少することによってチャネル領域及びウェル領域のドーピング濃度を増加させるだけではしきい電圧及びパンチスルー特性とリフレッシュ特性という3つの目標を同時に満足させることがさらに難しくなった。
【先行技術文献】
【特許文献】
【0017】
【特許文献1】特開2000−307083号公報
【特許文献2】国際公開第03/069676号
【特許文献3】特開2001−156188号公報
【特許文献4】特開2003−188276号公報
【特許文献5】特開平10−189891号公報
【特許文献6】特開平04−357865号公報
【発明の概要】
【発明が解決しようとする課題】
【0018】
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、チャネルイオン注入領域のドーピング濃度を相対的に低下しながらも所望のしきい電圧値を得ることができる揮発性メモリセルトランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【0019】
上記目的を達成するために、本発明に係る揮発性メモリセルトランジスタは、第1導電型の基板と、前記基板上に形成された電荷トラップを有するゲート誘電体と、前記ゲート誘電体上に形成されたゲートと、前記ゲート側面の前記基板内に形成された第2導電型のソース/ドレインと、前記ゲート下部の前記基板内に形成された第1導電型のチャネルイオン注入領域を備えることを特徴とする。
【0020】
好ましくは、前記ゲート誘電体は前記基板に上に形成された下部ゲート誘電体と、前記下部ゲート誘電体上に形成されて電荷トラップのための中間ゲート誘電体と、前記中間ゲート誘電体上に形成された上部ゲート誘電体で構成される。そして、前記中間ゲート誘電体はしきい電圧値を増加させるために電子が注入されるか、しきい電圧値を減少させるために正孔が注入される。また、前記下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は窒化膜で構成されることができ、または前記下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜で構成され、前記中間ゲート誘電体は酸化窒化膜またはアルミニウム酸化膜(Al2O3)またはハフニウム酸化膜(HfO2)で構成されることができる。
【0021】
上述したように、本発明の揮発性メモリセルトランジスタはゲート誘電体であって電荷トラップを有する誘電体が介在されたONO膜が用いられる。このような本発明の揮発性メモリセルトランジスタは、トランジスタ製作工程中にONOゲート誘電体の窒化膜に電子が捕獲される。したがって、本発明の揮発性モリセルトランジスタではONOゲート誘電体の中間ゲート窒化膜に捕獲される電子によってしきい電圧の値が増加するが、このようなしきい電圧の増加値を相対的に低いドーピング濃度のチャネルイオン注入領域を用いて相殺させることができる(数式3参照)。
【0022】
したがって、本発明の揮発性メモリセルトランジスタでは、最終しきい電圧は同一であるが、チャネルイオン注入領域のドーピング濃度をより低く使用して電界を減少することによって接合漏れ電流の減少及びリフレッシュ特性を改善できる。
【発明の効果】
【0023】
本発明のDRAMセルトランジスタは、電荷トラップを有する窒化膜のような誘電体を用いることでしきい電圧値を調節できるため、デザインルールが100nm以下に減少してもチャネルイオン注入領域のドーピング濃度を相対的に低減し接合漏れ電流及びリフレッシュ特性を改善しながらも所望のしきい電圧値とパンチスルー特性を得ることができる。
【図面の簡単な説明】
【0024】
【図1】従来技術に係るDRAMセルトランジスタの断面図である。
【図2A】p型(p-type)ウェルのホウ素(Boron)の濃度が増加するにつれ、接合漏れ電流が増加することを示すグラフである。
【図2B】p型ウェルのドーピング濃度が増加するにつれ、データ保持時間が劣化することを示すグラフである。
【図3】本発明に係るONOゲート誘電体を有するDRAMセルトランジスタを示す断面図である。
【図4A】メモリセルNMOSトランジスタとロジック(周辺回路)のNMOSトランジスタ及びPMOSトランジスタが共に集積されたDRAMを示す断面図である。
【図4B】メモリセルNMOSトランジスタとロジック(周辺回路)のNMOSトランジスタ及びPMOSトランジスタが共に集積されたDRAMを示す断面図である。
【図5A】第1実施例に係る図4AのDRAM素子の製造工程を示す図である。
【図5B】第1実施例に係る図4AのDRAM素子の製造工程を示す図である。
【図5C】第1実施例に係る図4AのDRAM素子の製造工程を示す図である。
【図5D】第1実施例に係る図4AのDRAM素子の製造工程を示す図である。
【図6A】第2実施例に係る図4BのDRAM素子の製造工程を示す図である。
【図6B】第2実施例に係る図4BのDRAM素子の製造工程を示す図である。
【図6C】第2実施例に係る図4BのDRAM素子の製造工程を示す図である。
【図6D】第2実施例に係る図4BのDRAM素子の製造工程を示す図である。
【図7A】第3実施例に係る図4BのDRAM素子の製造工程を示す図である。
【図7B】第3実施例に係る図4BのDRAM素子の製造工程を示す図である。
【図7C】第3実施例に係る図4BのDRAM素子の製造工程を示す図である。
【図7D】第3実施例に係る図4BのDRAM素子の製造工程を示す図である。
【図7E】第3実施例に係る図4BのDRAM素子の製造工程を示す図である。
【発明を実施するための形態】
【0025】
以下、本発明の好ましい実施の形態を添付する図面を参照して説明する。
【0026】
図3は本発明に係るONOゲート誘電体を有するDRAMセルトランジスタを示す断面図である。
【0027】
図3を参照すると、DRAMセルトランジスタに通常nチャネルトランジスタが用いられるが、セル以外の周辺回路ではpチャネルトランジスタも用いられるため、ウェルはp型シリコン基板301内に形成される深層n型ウェル303と、深層n型ウェル303内に画定されるp型ウェル304とに区分される。
【0028】
シリコン基板301にはフィールド領域(素子分離膜が形成された領域)とアクティブ領域を画定するために素子分離膜302が形成される。素子分離膜は通常のSTI工程により形成される。
【0029】
アクティブ領域のシリコン基板301上にはゲート誘電体350を介在してゲート電極309が形成され、ゲート電極309の下部のp型ウェル304内に画定されるチャネル領域にはしきい電圧を調節するためのチャネルイオン注入領域305が形成される。ゲート電極309の両側面のシリコン基板301内にはソース/ドレイン311が形成される。
【0030】
また、ゲート誘電体350は下部ゲート誘電体である第1酸化膜306と、電荷トラップ層として中間ゲート誘電体である窒化膜307、及び上部ゲート誘電体である第2酸化膜308が積層されたONO膜である。
【0031】
このようなONOゲート誘電体350の窒化膜307には半導体製造工程中に電子が捕獲されてセルトランジスタのしきい電圧値を増加させる機能する。しきい電圧の増加値は相対的に低い濃度のチャネルイオン注入領域305を用いて相殺できるため、所望のしきい電圧値が得られる。結局、本発明のセルトランジスタは所望のしきい電圧値を得ながらも相対的に従来より低いドーピング濃度のチャネルイオン注入領域を形成できるため、電界を低下させ接合漏れ電流及びリフレッシュ特性を改善できる。
【0032】
一方、本発明のDRAMはセルトランジスタのゲート誘電体に電荷(電子または正孔)を注入してしきい電圧を調節する電圧発生装置を別途に備えるようにするため、セルトランジスタの製作後にしきい電圧値を調節でき、回路の用途に応じてしきい電圧値を調節する必要のある場合には以下の表1に示すように、ゲート(ワードライン)、ドレイン(ビットラインBL)、ソース(キャパシタのストレージノードSN)にそれぞれ所定の電圧を印加して中間ゲート誘電体である窒化膜307に電子または正孔を注入することによってしきい電圧の値を調節できる。
【0033】
【表1】
【0034】
表1を参照すると、VTH調節−11及びVTH調節−12のようにゲート、ドレイン、ソースに電圧を印加する場合、電子が中間ゲート誘電体である窒化膜に注入されてしきい電圧を増加させることができ、またVTH調節−21及びVTH調節−22のように各端子に電圧を印加する場合は、正孔が中間ゲート誘電体である窒化膜に注入されてしきい電圧を減少させることができる。
【0035】
結局、従来技術のDRAMセルトランジスタでは製造工程中にパンチスルー電圧及びリフレッシュ時間、しきい電圧の3つの条件を同時に最適化しなければならなかったが、本発明のONOゲート誘電体を有するDRAMセルトランジスタではONOゲート誘電体の窒化膜に、工程中に発生した電荷の捕獲量を考慮して、まずパンチスルー電圧とリフレッシュ時間の2つの条件のみを同時に最適化してトランジスタを製作し、しきい電圧は必要に応じてトランジスタの製作完了後に最適化することもできる。
【0036】
表1に示すように、本発明のDRAMセルに対するデータの読出し(Read)及び書込み(Write)動作は、従来技術のDRAMセル(ここで、従来技術のDRAMセルとは、ゲート誘電体として酸化膜のみを有するトランジスタで構成されたセルを意味する)でのように低い電圧から高速に読出し及び書込み駆動が可能である。
【0037】
図4A及び図4BはメモリセルNMOSトランジスタとロジック(周辺回路)のNMOSトランジスタ及びPMOSトランジスタが共に集積されたDRAMを示す断面図である。図4AではセルトランジスタがONOゲート誘電体で構成され、ロジック用NMOSトランジスタ及びPMOSトランジスタがそれぞれ単一酸化膜のゲート誘電体で構成される第1実施例を示しており、図4Bではセルトランジスタ及びロジック用PMOSトランジスタがそれぞれONOゲート誘電体で構成され、ロジック用NMOSトランジスタが単一酸化膜のゲート誘電体で構成される第2実施例を示す。
【0038】
図4Aを参照すると、本発明の第1実施例においてセルトランジスタはゲート誘電体が下部ゲート誘電体である第1酸化膜410と、電荷トラップ層として中間ゲート誘電体である窒化膜411、及び上部ゲート誘電体である第2酸化膜413Aが積層されたONO構造である。尚、ロジック用NMOSトランジスタ及びPMOSトランジスタはそれぞれゲート誘電体が単一の酸化膜413Bである。ここで、セルトランジスタのゲート誘電体410、411、413Aの有効酸化膜の厚さ(Tox)がロジック用トランジスタのゲート誘電体413Bの有効酸化膜の厚さに比べて同一であるか、より厚いことが好ましい。
【0039】
また、セルトランジスタのゲート誘電体のうち、窒化膜411は電荷トラップ層であって、この窒化膜411は電荷トラップが可能なアルミニウム酸化膜またはハフニウム酸化膜に代替できる。
【0040】
具体的に、本発明の第1実施例において、セルトランジスタは基板401内に形成された深層n型ウェル403と深層n型ウェル403内に画定されるp型ウェル404、p型ウェル404の基板上にゲート誘電体410、411、413Aを介在して形成されたゲート電極414A、ゲート電極414Aの上部に形成されたゲート上部絶縁膜415、ゲート電極414Aの下部のp型ウェル404内のチャネル領域に形成されたチャネルイオン注入領域407、及びゲート電極414Aの両側面の基板401表面の下部に形成されたソース/ドレイン416Aで構成され、前記ゲート誘電体が第1酸化膜410と、電荷トラップ層である窒化膜411、及び第2酸化膜413Aが積層されて構成される。
【0041】
また、本発明の第1実施例において、ロジック用PMOSトランジスタは基板401内に形成されたn型ウェル405、n型ウェル405の基板上にゲート誘電体413Bを介在して形成されたゲート電極414B、ゲート電極414Bの上部に形成されたゲート上部絶縁膜415、ゲート電極414Bの下部のn型ウェル405内のチャネル領域に形成されたチャネルイオン注入領域408、及びゲート電極414bの両側面の基板401の表面下部に形成されたソース/ドレイン416Bで構成され、前記ゲート誘電体は酸化膜413Bのみで構成される。
【0042】
また、本発明の第1実施例において、ロジック用NMOSトランジスタは基板401内に形成されたp型ウェル406、p型ウェル406の基板上にゲート誘電体413Cを介在して形成されたゲート電極414C、ゲート電極414Cの上部に形成されたゲート上部絶縁膜415、ゲート電極414Cの下部のp型ウェル406内のチャネル領域に形成されたチャネルイオン注入領域409、及びゲート電極414cの両側面の基板401の表面下部に形成されたソース/ドレイン416Cで構成され、前記ゲート誘電体が酸化膜413Cのみで構成される。
【0043】
図4Bを参照すると、本発明の第2実施例において、セルトランジスタは基板401内に形成された深層n型ウェル403と深層n型ウェル403内に画定されるp型ウェル404、p型ウェル404の基板上にゲート誘電体410A、411A、413Aを介在して形成されたゲート電極414A、ゲート電極414Aの上部に形成されたゲート上部絶縁膜415、ゲート電極414Aの下部のp型ウェル404内のチャネル領域に形成されたチャネルイオン注入領域407、及びゲート電極414Aの両側面の基板401の表面下部に形成されたソース/ドレイン416Aで構成され、前記ゲート誘電体が第1酸化膜410Aと、電荷トラップ層である窒化膜411A、及び第2酸化膜413Aが積層されて構成される。
【0044】
また、本発明の第2実施例において、ロジック用PMOSトランジスタは基板401内に形成されたn型ウェル405、n型ウェル405の基板上にゲート誘電体410B、411B、413Bを介在して形成されたゲート電極414B、ゲート電極414Bの上部に形成されたゲート上部絶縁膜415、ゲート電極414Bの下部のn型ウェル405内のチャネル領域に形成されたチャネルイオン注入領域408、及びゲート電極414Bの両側面の基板401の表面下部に形成されたソース/ドレイン416Bで構成され、前記ゲート誘電体が第1酸化膜410Bと、窒化膜411B、及び第2酸化膜413Bが積層されて構成される。
【0045】
また、本発明の第2実施例において、ロジック用NMOSトランジスタは基板401内に形成されたp型ウェル406、p型ウェル406の基板上にゲート誘電体413Cを介在して形成されたゲート電極414C、ゲート電極414Cの下部のp型ウェル406内のチャネル領域に形成されたチャネルイオン注入領域409、及びゲート電極414Cの両側面の基板401の表面下部に形成されたソース/ドレイン416Cで構成され、前記ゲート誘電体が酸化膜413Cのみで構成される。
【0046】
本発明の第2実施の形態において、セルトランジスタのゲート誘電体410A、411A、413Aの有効酸化膜の厚さがロジック用PMOSトランジスタのゲート誘電体410B、411B、413B及びロジック用NMOSトランジスタのゲート誘電体413Cの有効酸化膜の厚さに比べて同一であるか、より厚いことが好ましい。また、セルトランジスタのゲート誘電体のうち、窒化膜411Bは電荷トラップ層であって、電荷トラップが可能な酸化窒化膜、アルミニウム酸化膜またはハフニウム酸化膜に代替できる。
【0047】
図5Aないし図5Dは、第1実施例に係る図4AのDRAM素子の製造工程を示す図である。
【0048】
図5Aを参照すると、通常の方法により素子分離膜502、深層n型ウェル503、セル領域のp型ウェル504、ロジック領域のn型ウェル505及びp型ウェル506をそれぞれ形成し、p型ウェル504、506にはp型不純物をイオン注入し、n型ウェル505にはn型不純物をイオン注入して各トランジスタのチャネルイオン注入領域507、508、509を形成する。
【0049】
次いで、ゲート誘電体を形成するが、まず、シリコン基板501の表面上に下部ゲート誘電体用の第1酸化膜510を成長し、電荷トラップを有する窒化膜、酸化窒化膜、アルミナ(Al2O3)及びハフニウム酸化膜(HfO2)のような中間ゲート誘電体511を形成する。酸化窒化膜は第1酸化膜510上にN2OまたはNO処理を行うことで形成できる。次いで、中間ゲート誘電体511上にバッファ酸化膜512を形成する。
【0050】
続けて、図5Bを参照すると、感光膜を塗布し、マスクを用いてセル領域にのみ感光膜が残るようにパターニングしてから、露出したロジック領域のバッファ酸化膜512と中間ゲート誘電体511膜をエッチングした後、感光膜を除去し、露出したロジック領域の下部ゲート誘電体用の第1酸化膜510をエッチングする。下部ゲート誘電体用の第1酸化膜510のエッチング時にセル領域のバッファ酸化膜512は全部エッチングされるか、一部残される。ここで、エッチング工程はドライまたは/及びウェットエッチングを利用することができる。
【0051】
次いで、図5Cのように、ロジック領域の露出した基板501の表面及びセル領域の中間ゲート誘電体511上に上部ゲート誘電体用の第2酸化膜513を形成する。このとき、第2酸化膜は熱酸化工程により形成することが好ましいが、熱酸化膜の形成時に窒化膜(ゲート誘電体が窒化膜である場合)の表面に成長される酸化膜の厚さが、シリコン表面に成長される酸化膜の厚さよりも相対的に薄くなるので、セル領域のゲート誘電体510、511、513の有効酸化膜の厚さがロジック領域の第2酸化膜513の厚さに比べて同一であるか、より厚く形成されるようにバッファ酸化膜512の残留厚さ及び第2酸化膜513の成長厚さなどを制御することが好ましい。
【0052】
すなわち、セル領域の前記バッファ酸化膜をエッチングするとき、その残留厚さを制御してセルトランジスタは第1酸化膜と、電荷トラップを有する誘電体と、前記バッファ酸化膜及び前記第2酸化膜とでゲート誘電体が構成されるか、または前記第1酸化膜と、前記電荷トラップを有する誘電体と、前記第2酸化膜とでゲート誘電体が構成され、前記ロジック用トランジスタは前記第2酸化膜でゲート誘電体が形成できる。
【0053】
そして、図5Dのように、通常の方法により第2酸化膜513上にゲート層514及びゲート上部絶縁膜515を蒸着し、ゲートマスク及びエッチングでパターニングする。その後、ソース及びドレイン領域の形成を含む通常のDRAMの製造工程を行う。
【0054】
一方、図4Bに示すDRAMの製造工程は図5Aないし図5Dと同様の順序で行うが、図5Bで説明したバッファ酸化膜及び中間ゲート誘電体のエッチング時にロジック領域のPMOSトランジスタ部分にもマスキングを行うことにより可能である。
【0055】
図6Aないし図6Dは、第2実施例に係る図4BのDRAM素子の製造工程を示す図である。ここで、図5ないし図5Dにおける同じ構成要素に対しては同一符号を付している。
【0056】
図6Aを参照すると、通常の方法により素子分離膜502、深層n型ウェル503、セル領域のp型ウェル504、ロジック領域のn型ウェル505及びp型ウェル506をそれぞれ形成し、p型ウェル504、506にはp型不純物をイオン注入し、n型ウェル505にはn型不純物をイオン注入して各トランジスタのチャネルイオン注入領域507、508、509を形成する。
【0057】
次いで、ゲート誘電体を形成するが、まず、シリコン基板501の表面上に下部ゲート誘電体用の第1酸化膜510を成長し、電荷トラップを有する窒化膜、酸化窒化膜、アルミナ(Al2O3)及びハフニウム酸化膜(HfO2)のような中間ゲート誘電体511を形成する。酸化窒化膜は第1酸化膜510上にN2OまたはNO処理を行うことで形成できる。次いで、中間ゲート誘電体511上にバッファ酸化膜512を形成する。
【0058】
図6Bを参照すると、ロジックNMOSトランジスタが形成される領域の前記バッファ酸化膜512及び前記電荷トラップを有する誘電体を選択的にエッチングしてパターニングされたバッファ酸化膜512A及びパターニングされた誘電体511Aを形成する。このとき、ウェットまたはドライエッチング工程により行う。
【0059】
図6Cを参照すると、前記ロジックNMOSトランジスタが形成される領域の露出した前記第1酸化膜510を完全に除去すると同時に前記ロジックPMOSトランジスタが形成される領域及び前記セル領域の前記バッファ酸化膜512、512AをエッチングしてPMOSトランジスタが形成される領域にパターニングされた誘電体511A及びパターニングされた第1酸化膜510Aを形成する。
【0060】
図6Dを参照すると、前記ロジック領域及び前記セル領域に上部誘電体の機能をする第2酸化膜513を熱酸化工程により形成する。第2酸化膜513上にゲート層514及びゲート上部絶縁膜515を蒸着し、ゲートマスク及びエッチングでパターニングする。その後、ソース及びドレイン領域の形成を含む通常のDRAMの製造工程を行う。
【0061】
図7Aないし図7Eは、第3実施例に係る図4BのDRAM素子の製造工程を示す図である。ここで、図5ないし図5Dにおける同じ構成要素に対しては同一符号を付している。
【0062】
図7Aを参照すると、通常の方法により素子分離膜502、深層n型ウェル503、セル領域のp型ウェル504、ロジック領域のn型ウェル505及びp型ウェル506をそれぞれ形成し、p型ウェル504、506にはp型不純物をイオン注入し、n型ウェル505にはn型不純物をイオン注入して各トランジスタのチャネルイオン注入領域507、508、509を形成する。
【0063】
図7Bを参照すると、ロジックNMOSトランジスタが形成される領域の前記バッファ酸化膜512及び前記電荷トラップを有する誘電体511を選択的にエッチングしてパターニングされたバッファ酸化膜512A及びパターニングされた誘電体511Aを形成する。このとき、ドライまたはウェットエッチング工程により行う。
【0064】
図7Cを参照すると、ロジックPMOSトランジスタが形成される領域の前記パターニングされたバッファ酸化膜512Aを選択的に一部のみエッチングしてバッファ酸化膜の厚さを減少させる。
【0065】
図7Dを参照すると、前記ロジックNMOSトランジスタが形成される領域の露出した前記第1酸化膜510を完全に除去すると同時に前記ロジックPMOSトランジスタが形成される領域の残留するバッファ酸化膜512Aを完全に除去し、同時に前記セル領域の前記バッファ酸化膜512を一部のみエッチングしてバッファ酸化膜の厚さを減少させる。このとき、一部エッチングされて残ったバッファ酸化膜は符号512Aに表わす。
【0066】
図7Eを参照すると、前記ロジック領域及び前記セル領域に熱酸化工程により第2酸化膜513を形成する。第2酸化膜513上にゲート層514及びゲート上部絶縁膜515を蒸着し、ゲートマスク及びエッチングでパターニングする。その後、ソース及びドレイン領域の形成を含む通常のDRAMの製造工程を行う。
【0067】
そして、セルNMOSトランジスタ、ロジックPMOSトランジスタ及びロジックNMOSトランジスタの各領域でバッファ酸化膜エッチング時に完全に除去するか、またはその残留厚さを制御することにより、前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタのゲート誘電体の有効酸化膜の厚さが前記ロジック用NMOSトランジスタのゲート誘電体の厚さに比べて同一であるか、より厚く形成でき、または前記ロジック用PMOSトランジスタのゲート誘電体の有効酸化膜の厚さと前記ロジック用NMOSトランジスタのゲート誘電体の厚さは互いに同一であり、これらに比べて前記セルNMOSトランジスタのゲート誘電体の有効酸化膜の厚さの方がより厚くなるように形成できる。
【0068】
すなわち、ロジックPMOSトランジスタが形成される領域及びセル領域の前記バッファ酸化膜をエッチングするステップでバッファ酸化膜のエッチング厚さを制御して、前記セルNMOSトランジスタと前記ロジックPMOSトランジスタは前記第1酸化膜と、前記電荷トラップを有する誘電体と、前記残留バッファ酸化膜及び前記第2酸化膜でゲート誘電体が構成されるか、または前記第1酸化膜と、前記電荷トラップを有する誘電体と、前記第2酸化膜でゲート誘電体が構成され、前記ロジックNMOSトランジスタは前記第2酸化膜でゲート誘電体が形成できる。一方、セルNMOSトランジスタは前記第1酸化膜と、前記電荷トラップを有する誘電体と、前記残留バッファ酸化膜及び前記第2酸化膜でゲート誘電体が構成され、前記ロジックPMOSトランジスタは前記第1酸化膜と、前記電荷トラップを有する誘電体と、前記第2酸化膜でゲート誘電体が構成され、前記ロジックNMOSトランジスタは前記第2酸化膜でゲート誘電体が形成されるようにできる。
【0069】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【符号の説明】
【0070】
301 シリコン基板
302 深層n型(deep n-type)ウェル
303 n型ウェル
304 p型ウェル
305 チャネルイオン注入領域
306 下部ゲート誘電体である第1酸化膜
307 電荷トラップ層として中間ゲート誘電体である窒化膜
308 上部ゲート誘電体である第2酸化膜
350 ONOゲート誘電体
【技術分野】
【0001】
本発明はDRAMのような揮発性メモリのセルトランジスタ及びその製造方法に関し、特にゲート誘電体としてONO膜を有する揮発性メモリセルトランジスタ及びその製造方法に関する。
【背景技術】
【0002】
通常、揮発性DRAMは一つのトランジスタと一つのキャパシタからなる複数のセルを備えている。
【0003】
図1は従来技術に係るDRAMセルトランジスタの断面図であって、シリコン基板101にウェル103、104が形成されるが、DRAMセルトランジスタとして通常nチャネルトランジスタが用いられるため、前記ウェルはp型シリコン基板101内に形成された深層n型(deep n-tpye)ウェル103と深層n型ウェル103内に画定されたp型ウェル104とに区分される。
【0004】
シリコン基板101にはフィールド領域(素子分離膜が形成された領域)とアクティブ領域を画定するために素子分離膜102がSTI(Shallow Trench Isolation)工程により形成される。アクティブ領域のシリコン基板101上にはゲート酸化膜(SIO2)106を介在してゲート電極107が形成され、ゲート電極107下部のp型ウェル105内に画定されたチャネル領域にはしきい電圧を調節するためのチャネルイオン注入領域105が形成される。ゲート電極107の両側面のシリコン基板101内にはソース/ドレイン108が形成される。
【0005】
このような構造のセルトランジスタが有するしきい電圧は数式1のようになる。
【0006】
【数1】
【0007】
数式1でΦMSはゲート電極107と半導体領域(チャネルイオン注入領域105)との間の1次関数の差であり、QEFFはVG(ゲート電圧)=VTHの時の単位面積当りの総有効酸化膜の電荷量であり、COXは単位面積当りのゲート酸化膜の静電容量であり、ΦFは半導体領域のフェルミ(Fermi)準位であり、QBは半導体領域の空乏層の単位面積当りの電荷量であり、εSは半導体領域の誘電率であり、qは電子の電荷量であり、NAは半導体領域に注入される不純物のドーピング濃度である。また、数式1のQEFFは以下の数式2のように表わすことができる。
【0008】
【数2】
【0009】
数式2でQSSは半導体領域とゲート酸化膜106の界面にある表面状態の固定電荷量であり、Qitは半導体領域とゲート酸化膜の界面状態の電荷量であり、ΦSは半導体領域の表面準位であり、ρ(x)は半導体領域とゲート酸化膜106界面からの距離xとx+dx間のゲート酸化膜に存在する平均酸化膜電荷密度(oxide charge density)であり、TOXはゲート酸化膜106の厚さである。したがって、数式1と数式2でセルトランジスタのしきい電圧は、以下の数式3のように表わすことができる。
【0010】
【数3】
【0011】
一方、DRAMの工程技術の発達に伴い、最小デザインルールFの大きさが次第に減少し、またDRAMセルトランジスタのチャネル長さと幅が減少するにつれ、セルトランジスタのしきい電圧は短チャネル効果とINWE(inverse-Narrow Width Effect)により減少し、ソースとドレイン電極との間でパンチスルーが発生し易くなる。
【0012】
しかし、DRAMの正常な動作のために、DRAMセルトランジスタのしきい電圧の値は一定の電圧で保持されなければならず、またパンチスルー発生電圧の値も動作電圧以上でなければならない。
【0013】
したがって、このようなしきい電圧の減少及びパンチスルーの発生を防止するために、セルトランジスタのチャネル領域及びウェル領域のドーピング濃度を増加させてきた。すなわち、数式3でNAを増大させて、VTHの値を大きくしており、ソースとドレインとの間の空乏層の幅を減少させることによってパンチスルーの発生電圧を増大させた。
【0014】
しかし、このようなウェル及びチャネル領域の濃度増加は図2に示すように、ソース及びドレインの電界を増大させ、これにより接合漏れ電流が増加し、またDRAMのリフレッシュ特性が悪くなる。図2Aはp型ウェルのホウ素(Boron)濃度が増加するにつれ、接合漏れ電流が増加することを示すグラフであり、図2Bはp型ウェルのドーピング濃度が増加するにつれ、データ保持時間が劣化することを示すグラフである。
【0015】
上述したように、従来のDRAMセルトランジスタはしきい電圧、パンチスルー特性、リフレッシュ特性が互いに相反しているため、このような特性を折衝することによってDRAMセルトランジスタの特性を保持してきた。
【0016】
ところが、DRAMのデザインルールが100nm以下に減少することによってチャネル領域及びウェル領域のドーピング濃度を増加させるだけではしきい電圧及びパンチスルー特性とリフレッシュ特性という3つの目標を同時に満足させることがさらに難しくなった。
【先行技術文献】
【特許文献】
【0017】
【特許文献1】特開2000−307083号公報
【特許文献2】国際公開第03/069676号
【特許文献3】特開2001−156188号公報
【特許文献4】特開2003−188276号公報
【特許文献5】特開平10−189891号公報
【特許文献6】特開平04−357865号公報
【発明の概要】
【発明が解決しようとする課題】
【0018】
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、チャネルイオン注入領域のドーピング濃度を相対的に低下しながらも所望のしきい電圧値を得ることができる揮発性メモリセルトランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【0019】
上記目的を達成するために、本発明に係る揮発性メモリセルトランジスタは、第1導電型の基板と、前記基板上に形成された電荷トラップを有するゲート誘電体と、前記ゲート誘電体上に形成されたゲートと、前記ゲート側面の前記基板内に形成された第2導電型のソース/ドレインと、前記ゲート下部の前記基板内に形成された第1導電型のチャネルイオン注入領域を備えることを特徴とする。
【0020】
好ましくは、前記ゲート誘電体は前記基板に上に形成された下部ゲート誘電体と、前記下部ゲート誘電体上に形成されて電荷トラップのための中間ゲート誘電体と、前記中間ゲート誘電体上に形成された上部ゲート誘電体で構成される。そして、前記中間ゲート誘電体はしきい電圧値を増加させるために電子が注入されるか、しきい電圧値を減少させるために正孔が注入される。また、前記下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は窒化膜で構成されることができ、または前記下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜で構成され、前記中間ゲート誘電体は酸化窒化膜またはアルミニウム酸化膜(Al2O3)またはハフニウム酸化膜(HfO2)で構成されることができる。
【0021】
上述したように、本発明の揮発性メモリセルトランジスタはゲート誘電体であって電荷トラップを有する誘電体が介在されたONO膜が用いられる。このような本発明の揮発性メモリセルトランジスタは、トランジスタ製作工程中にONOゲート誘電体の窒化膜に電子が捕獲される。したがって、本発明の揮発性モリセルトランジスタではONOゲート誘電体の中間ゲート窒化膜に捕獲される電子によってしきい電圧の値が増加するが、このようなしきい電圧の増加値を相対的に低いドーピング濃度のチャネルイオン注入領域を用いて相殺させることができる(数式3参照)。
【0022】
したがって、本発明の揮発性メモリセルトランジスタでは、最終しきい電圧は同一であるが、チャネルイオン注入領域のドーピング濃度をより低く使用して電界を減少することによって接合漏れ電流の減少及びリフレッシュ特性を改善できる。
【発明の効果】
【0023】
本発明のDRAMセルトランジスタは、電荷トラップを有する窒化膜のような誘電体を用いることでしきい電圧値を調節できるため、デザインルールが100nm以下に減少してもチャネルイオン注入領域のドーピング濃度を相対的に低減し接合漏れ電流及びリフレッシュ特性を改善しながらも所望のしきい電圧値とパンチスルー特性を得ることができる。
【図面の簡単な説明】
【0024】
【図1】従来技術に係るDRAMセルトランジスタの断面図である。
【図2A】p型(p-type)ウェルのホウ素(Boron)の濃度が増加するにつれ、接合漏れ電流が増加することを示すグラフである。
【図2B】p型ウェルのドーピング濃度が増加するにつれ、データ保持時間が劣化することを示すグラフである。
【図3】本発明に係るONOゲート誘電体を有するDRAMセルトランジスタを示す断面図である。
【図4A】メモリセルNMOSトランジスタとロジック(周辺回路)のNMOSトランジスタ及びPMOSトランジスタが共に集積されたDRAMを示す断面図である。
【図4B】メモリセルNMOSトランジスタとロジック(周辺回路)のNMOSトランジスタ及びPMOSトランジスタが共に集積されたDRAMを示す断面図である。
【図5A】第1実施例に係る図4AのDRAM素子の製造工程を示す図である。
【図5B】第1実施例に係る図4AのDRAM素子の製造工程を示す図である。
【図5C】第1実施例に係る図4AのDRAM素子の製造工程を示す図である。
【図5D】第1実施例に係る図4AのDRAM素子の製造工程を示す図である。
【図6A】第2実施例に係る図4BのDRAM素子の製造工程を示す図である。
【図6B】第2実施例に係る図4BのDRAM素子の製造工程を示す図である。
【図6C】第2実施例に係る図4BのDRAM素子の製造工程を示す図である。
【図6D】第2実施例に係る図4BのDRAM素子の製造工程を示す図である。
【図7A】第3実施例に係る図4BのDRAM素子の製造工程を示す図である。
【図7B】第3実施例に係る図4BのDRAM素子の製造工程を示す図である。
【図7C】第3実施例に係る図4BのDRAM素子の製造工程を示す図である。
【図7D】第3実施例に係る図4BのDRAM素子の製造工程を示す図である。
【図7E】第3実施例に係る図4BのDRAM素子の製造工程を示す図である。
【発明を実施するための形態】
【0025】
以下、本発明の好ましい実施の形態を添付する図面を参照して説明する。
【0026】
図3は本発明に係るONOゲート誘電体を有するDRAMセルトランジスタを示す断面図である。
【0027】
図3を参照すると、DRAMセルトランジスタに通常nチャネルトランジスタが用いられるが、セル以外の周辺回路ではpチャネルトランジスタも用いられるため、ウェルはp型シリコン基板301内に形成される深層n型ウェル303と、深層n型ウェル303内に画定されるp型ウェル304とに区分される。
【0028】
シリコン基板301にはフィールド領域(素子分離膜が形成された領域)とアクティブ領域を画定するために素子分離膜302が形成される。素子分離膜は通常のSTI工程により形成される。
【0029】
アクティブ領域のシリコン基板301上にはゲート誘電体350を介在してゲート電極309が形成され、ゲート電極309の下部のp型ウェル304内に画定されるチャネル領域にはしきい電圧を調節するためのチャネルイオン注入領域305が形成される。ゲート電極309の両側面のシリコン基板301内にはソース/ドレイン311が形成される。
【0030】
また、ゲート誘電体350は下部ゲート誘電体である第1酸化膜306と、電荷トラップ層として中間ゲート誘電体である窒化膜307、及び上部ゲート誘電体である第2酸化膜308が積層されたONO膜である。
【0031】
このようなONOゲート誘電体350の窒化膜307には半導体製造工程中に電子が捕獲されてセルトランジスタのしきい電圧値を増加させる機能する。しきい電圧の増加値は相対的に低い濃度のチャネルイオン注入領域305を用いて相殺できるため、所望のしきい電圧値が得られる。結局、本発明のセルトランジスタは所望のしきい電圧値を得ながらも相対的に従来より低いドーピング濃度のチャネルイオン注入領域を形成できるため、電界を低下させ接合漏れ電流及びリフレッシュ特性を改善できる。
【0032】
一方、本発明のDRAMはセルトランジスタのゲート誘電体に電荷(電子または正孔)を注入してしきい電圧を調節する電圧発生装置を別途に備えるようにするため、セルトランジスタの製作後にしきい電圧値を調節でき、回路の用途に応じてしきい電圧値を調節する必要のある場合には以下の表1に示すように、ゲート(ワードライン)、ドレイン(ビットラインBL)、ソース(キャパシタのストレージノードSN)にそれぞれ所定の電圧を印加して中間ゲート誘電体である窒化膜307に電子または正孔を注入することによってしきい電圧の値を調節できる。
【0033】
【表1】
【0034】
表1を参照すると、VTH調節−11及びVTH調節−12のようにゲート、ドレイン、ソースに電圧を印加する場合、電子が中間ゲート誘電体である窒化膜に注入されてしきい電圧を増加させることができ、またVTH調節−21及びVTH調節−22のように各端子に電圧を印加する場合は、正孔が中間ゲート誘電体である窒化膜に注入されてしきい電圧を減少させることができる。
【0035】
結局、従来技術のDRAMセルトランジスタでは製造工程中にパンチスルー電圧及びリフレッシュ時間、しきい電圧の3つの条件を同時に最適化しなければならなかったが、本発明のONOゲート誘電体を有するDRAMセルトランジスタではONOゲート誘電体の窒化膜に、工程中に発生した電荷の捕獲量を考慮して、まずパンチスルー電圧とリフレッシュ時間の2つの条件のみを同時に最適化してトランジスタを製作し、しきい電圧は必要に応じてトランジスタの製作完了後に最適化することもできる。
【0036】
表1に示すように、本発明のDRAMセルに対するデータの読出し(Read)及び書込み(Write)動作は、従来技術のDRAMセル(ここで、従来技術のDRAMセルとは、ゲート誘電体として酸化膜のみを有するトランジスタで構成されたセルを意味する)でのように低い電圧から高速に読出し及び書込み駆動が可能である。
【0037】
図4A及び図4BはメモリセルNMOSトランジスタとロジック(周辺回路)のNMOSトランジスタ及びPMOSトランジスタが共に集積されたDRAMを示す断面図である。図4AではセルトランジスタがONOゲート誘電体で構成され、ロジック用NMOSトランジスタ及びPMOSトランジスタがそれぞれ単一酸化膜のゲート誘電体で構成される第1実施例を示しており、図4Bではセルトランジスタ及びロジック用PMOSトランジスタがそれぞれONOゲート誘電体で構成され、ロジック用NMOSトランジスタが単一酸化膜のゲート誘電体で構成される第2実施例を示す。
【0038】
図4Aを参照すると、本発明の第1実施例においてセルトランジスタはゲート誘電体が下部ゲート誘電体である第1酸化膜410と、電荷トラップ層として中間ゲート誘電体である窒化膜411、及び上部ゲート誘電体である第2酸化膜413Aが積層されたONO構造である。尚、ロジック用NMOSトランジスタ及びPMOSトランジスタはそれぞれゲート誘電体が単一の酸化膜413Bである。ここで、セルトランジスタのゲート誘電体410、411、413Aの有効酸化膜の厚さ(Tox)がロジック用トランジスタのゲート誘電体413Bの有効酸化膜の厚さに比べて同一であるか、より厚いことが好ましい。
【0039】
また、セルトランジスタのゲート誘電体のうち、窒化膜411は電荷トラップ層であって、この窒化膜411は電荷トラップが可能なアルミニウム酸化膜またはハフニウム酸化膜に代替できる。
【0040】
具体的に、本発明の第1実施例において、セルトランジスタは基板401内に形成された深層n型ウェル403と深層n型ウェル403内に画定されるp型ウェル404、p型ウェル404の基板上にゲート誘電体410、411、413Aを介在して形成されたゲート電極414A、ゲート電極414Aの上部に形成されたゲート上部絶縁膜415、ゲート電極414Aの下部のp型ウェル404内のチャネル領域に形成されたチャネルイオン注入領域407、及びゲート電極414Aの両側面の基板401表面の下部に形成されたソース/ドレイン416Aで構成され、前記ゲート誘電体が第1酸化膜410と、電荷トラップ層である窒化膜411、及び第2酸化膜413Aが積層されて構成される。
【0041】
また、本発明の第1実施例において、ロジック用PMOSトランジスタは基板401内に形成されたn型ウェル405、n型ウェル405の基板上にゲート誘電体413Bを介在して形成されたゲート電極414B、ゲート電極414Bの上部に形成されたゲート上部絶縁膜415、ゲート電極414Bの下部のn型ウェル405内のチャネル領域に形成されたチャネルイオン注入領域408、及びゲート電極414bの両側面の基板401の表面下部に形成されたソース/ドレイン416Bで構成され、前記ゲート誘電体は酸化膜413Bのみで構成される。
【0042】
また、本発明の第1実施例において、ロジック用NMOSトランジスタは基板401内に形成されたp型ウェル406、p型ウェル406の基板上にゲート誘電体413Cを介在して形成されたゲート電極414C、ゲート電極414Cの上部に形成されたゲート上部絶縁膜415、ゲート電極414Cの下部のp型ウェル406内のチャネル領域に形成されたチャネルイオン注入領域409、及びゲート電極414cの両側面の基板401の表面下部に形成されたソース/ドレイン416Cで構成され、前記ゲート誘電体が酸化膜413Cのみで構成される。
【0043】
図4Bを参照すると、本発明の第2実施例において、セルトランジスタは基板401内に形成された深層n型ウェル403と深層n型ウェル403内に画定されるp型ウェル404、p型ウェル404の基板上にゲート誘電体410A、411A、413Aを介在して形成されたゲート電極414A、ゲート電極414Aの上部に形成されたゲート上部絶縁膜415、ゲート電極414Aの下部のp型ウェル404内のチャネル領域に形成されたチャネルイオン注入領域407、及びゲート電極414Aの両側面の基板401の表面下部に形成されたソース/ドレイン416Aで構成され、前記ゲート誘電体が第1酸化膜410Aと、電荷トラップ層である窒化膜411A、及び第2酸化膜413Aが積層されて構成される。
【0044】
また、本発明の第2実施例において、ロジック用PMOSトランジスタは基板401内に形成されたn型ウェル405、n型ウェル405の基板上にゲート誘電体410B、411B、413Bを介在して形成されたゲート電極414B、ゲート電極414Bの上部に形成されたゲート上部絶縁膜415、ゲート電極414Bの下部のn型ウェル405内のチャネル領域に形成されたチャネルイオン注入領域408、及びゲート電極414Bの両側面の基板401の表面下部に形成されたソース/ドレイン416Bで構成され、前記ゲート誘電体が第1酸化膜410Bと、窒化膜411B、及び第2酸化膜413Bが積層されて構成される。
【0045】
また、本発明の第2実施例において、ロジック用NMOSトランジスタは基板401内に形成されたp型ウェル406、p型ウェル406の基板上にゲート誘電体413Cを介在して形成されたゲート電極414C、ゲート電極414Cの下部のp型ウェル406内のチャネル領域に形成されたチャネルイオン注入領域409、及びゲート電極414Cの両側面の基板401の表面下部に形成されたソース/ドレイン416Cで構成され、前記ゲート誘電体が酸化膜413Cのみで構成される。
【0046】
本発明の第2実施の形態において、セルトランジスタのゲート誘電体410A、411A、413Aの有効酸化膜の厚さがロジック用PMOSトランジスタのゲート誘電体410B、411B、413B及びロジック用NMOSトランジスタのゲート誘電体413Cの有効酸化膜の厚さに比べて同一であるか、より厚いことが好ましい。また、セルトランジスタのゲート誘電体のうち、窒化膜411Bは電荷トラップ層であって、電荷トラップが可能な酸化窒化膜、アルミニウム酸化膜またはハフニウム酸化膜に代替できる。
【0047】
図5Aないし図5Dは、第1実施例に係る図4AのDRAM素子の製造工程を示す図である。
【0048】
図5Aを参照すると、通常の方法により素子分離膜502、深層n型ウェル503、セル領域のp型ウェル504、ロジック領域のn型ウェル505及びp型ウェル506をそれぞれ形成し、p型ウェル504、506にはp型不純物をイオン注入し、n型ウェル505にはn型不純物をイオン注入して各トランジスタのチャネルイオン注入領域507、508、509を形成する。
【0049】
次いで、ゲート誘電体を形成するが、まず、シリコン基板501の表面上に下部ゲート誘電体用の第1酸化膜510を成長し、電荷トラップを有する窒化膜、酸化窒化膜、アルミナ(Al2O3)及びハフニウム酸化膜(HfO2)のような中間ゲート誘電体511を形成する。酸化窒化膜は第1酸化膜510上にN2OまたはNO処理を行うことで形成できる。次いで、中間ゲート誘電体511上にバッファ酸化膜512を形成する。
【0050】
続けて、図5Bを参照すると、感光膜を塗布し、マスクを用いてセル領域にのみ感光膜が残るようにパターニングしてから、露出したロジック領域のバッファ酸化膜512と中間ゲート誘電体511膜をエッチングした後、感光膜を除去し、露出したロジック領域の下部ゲート誘電体用の第1酸化膜510をエッチングする。下部ゲート誘電体用の第1酸化膜510のエッチング時にセル領域のバッファ酸化膜512は全部エッチングされるか、一部残される。ここで、エッチング工程はドライまたは/及びウェットエッチングを利用することができる。
【0051】
次いで、図5Cのように、ロジック領域の露出した基板501の表面及びセル領域の中間ゲート誘電体511上に上部ゲート誘電体用の第2酸化膜513を形成する。このとき、第2酸化膜は熱酸化工程により形成することが好ましいが、熱酸化膜の形成時に窒化膜(ゲート誘電体が窒化膜である場合)の表面に成長される酸化膜の厚さが、シリコン表面に成長される酸化膜の厚さよりも相対的に薄くなるので、セル領域のゲート誘電体510、511、513の有効酸化膜の厚さがロジック領域の第2酸化膜513の厚さに比べて同一であるか、より厚く形成されるようにバッファ酸化膜512の残留厚さ及び第2酸化膜513の成長厚さなどを制御することが好ましい。
【0052】
すなわち、セル領域の前記バッファ酸化膜をエッチングするとき、その残留厚さを制御してセルトランジスタは第1酸化膜と、電荷トラップを有する誘電体と、前記バッファ酸化膜及び前記第2酸化膜とでゲート誘電体が構成されるか、または前記第1酸化膜と、前記電荷トラップを有する誘電体と、前記第2酸化膜とでゲート誘電体が構成され、前記ロジック用トランジスタは前記第2酸化膜でゲート誘電体が形成できる。
【0053】
そして、図5Dのように、通常の方法により第2酸化膜513上にゲート層514及びゲート上部絶縁膜515を蒸着し、ゲートマスク及びエッチングでパターニングする。その後、ソース及びドレイン領域の形成を含む通常のDRAMの製造工程を行う。
【0054】
一方、図4Bに示すDRAMの製造工程は図5Aないし図5Dと同様の順序で行うが、図5Bで説明したバッファ酸化膜及び中間ゲート誘電体のエッチング時にロジック領域のPMOSトランジスタ部分にもマスキングを行うことにより可能である。
【0055】
図6Aないし図6Dは、第2実施例に係る図4BのDRAM素子の製造工程を示す図である。ここで、図5ないし図5Dにおける同じ構成要素に対しては同一符号を付している。
【0056】
図6Aを参照すると、通常の方法により素子分離膜502、深層n型ウェル503、セル領域のp型ウェル504、ロジック領域のn型ウェル505及びp型ウェル506をそれぞれ形成し、p型ウェル504、506にはp型不純物をイオン注入し、n型ウェル505にはn型不純物をイオン注入して各トランジスタのチャネルイオン注入領域507、508、509を形成する。
【0057】
次いで、ゲート誘電体を形成するが、まず、シリコン基板501の表面上に下部ゲート誘電体用の第1酸化膜510を成長し、電荷トラップを有する窒化膜、酸化窒化膜、アルミナ(Al2O3)及びハフニウム酸化膜(HfO2)のような中間ゲート誘電体511を形成する。酸化窒化膜は第1酸化膜510上にN2OまたはNO処理を行うことで形成できる。次いで、中間ゲート誘電体511上にバッファ酸化膜512を形成する。
【0058】
図6Bを参照すると、ロジックNMOSトランジスタが形成される領域の前記バッファ酸化膜512及び前記電荷トラップを有する誘電体を選択的にエッチングしてパターニングされたバッファ酸化膜512A及びパターニングされた誘電体511Aを形成する。このとき、ウェットまたはドライエッチング工程により行う。
【0059】
図6Cを参照すると、前記ロジックNMOSトランジスタが形成される領域の露出した前記第1酸化膜510を完全に除去すると同時に前記ロジックPMOSトランジスタが形成される領域及び前記セル領域の前記バッファ酸化膜512、512AをエッチングしてPMOSトランジスタが形成される領域にパターニングされた誘電体511A及びパターニングされた第1酸化膜510Aを形成する。
【0060】
図6Dを参照すると、前記ロジック領域及び前記セル領域に上部誘電体の機能をする第2酸化膜513を熱酸化工程により形成する。第2酸化膜513上にゲート層514及びゲート上部絶縁膜515を蒸着し、ゲートマスク及びエッチングでパターニングする。その後、ソース及びドレイン領域の形成を含む通常のDRAMの製造工程を行う。
【0061】
図7Aないし図7Eは、第3実施例に係る図4BのDRAM素子の製造工程を示す図である。ここで、図5ないし図5Dにおける同じ構成要素に対しては同一符号を付している。
【0062】
図7Aを参照すると、通常の方法により素子分離膜502、深層n型ウェル503、セル領域のp型ウェル504、ロジック領域のn型ウェル505及びp型ウェル506をそれぞれ形成し、p型ウェル504、506にはp型不純物をイオン注入し、n型ウェル505にはn型不純物をイオン注入して各トランジスタのチャネルイオン注入領域507、508、509を形成する。
【0063】
図7Bを参照すると、ロジックNMOSトランジスタが形成される領域の前記バッファ酸化膜512及び前記電荷トラップを有する誘電体511を選択的にエッチングしてパターニングされたバッファ酸化膜512A及びパターニングされた誘電体511Aを形成する。このとき、ドライまたはウェットエッチング工程により行う。
【0064】
図7Cを参照すると、ロジックPMOSトランジスタが形成される領域の前記パターニングされたバッファ酸化膜512Aを選択的に一部のみエッチングしてバッファ酸化膜の厚さを減少させる。
【0065】
図7Dを参照すると、前記ロジックNMOSトランジスタが形成される領域の露出した前記第1酸化膜510を完全に除去すると同時に前記ロジックPMOSトランジスタが形成される領域の残留するバッファ酸化膜512Aを完全に除去し、同時に前記セル領域の前記バッファ酸化膜512を一部のみエッチングしてバッファ酸化膜の厚さを減少させる。このとき、一部エッチングされて残ったバッファ酸化膜は符号512Aに表わす。
【0066】
図7Eを参照すると、前記ロジック領域及び前記セル領域に熱酸化工程により第2酸化膜513を形成する。第2酸化膜513上にゲート層514及びゲート上部絶縁膜515を蒸着し、ゲートマスク及びエッチングでパターニングする。その後、ソース及びドレイン領域の形成を含む通常のDRAMの製造工程を行う。
【0067】
そして、セルNMOSトランジスタ、ロジックPMOSトランジスタ及びロジックNMOSトランジスタの各領域でバッファ酸化膜エッチング時に完全に除去するか、またはその残留厚さを制御することにより、前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタのゲート誘電体の有効酸化膜の厚さが前記ロジック用NMOSトランジスタのゲート誘電体の厚さに比べて同一であるか、より厚く形成でき、または前記ロジック用PMOSトランジスタのゲート誘電体の有効酸化膜の厚さと前記ロジック用NMOSトランジスタのゲート誘電体の厚さは互いに同一であり、これらに比べて前記セルNMOSトランジスタのゲート誘電体の有効酸化膜の厚さの方がより厚くなるように形成できる。
【0068】
すなわち、ロジックPMOSトランジスタが形成される領域及びセル領域の前記バッファ酸化膜をエッチングするステップでバッファ酸化膜のエッチング厚さを制御して、前記セルNMOSトランジスタと前記ロジックPMOSトランジスタは前記第1酸化膜と、前記電荷トラップを有する誘電体と、前記残留バッファ酸化膜及び前記第2酸化膜でゲート誘電体が構成されるか、または前記第1酸化膜と、前記電荷トラップを有する誘電体と、前記第2酸化膜でゲート誘電体が構成され、前記ロジックNMOSトランジスタは前記第2酸化膜でゲート誘電体が形成できる。一方、セルNMOSトランジスタは前記第1酸化膜と、前記電荷トラップを有する誘電体と、前記残留バッファ酸化膜及び前記第2酸化膜でゲート誘電体が構成され、前記ロジックPMOSトランジスタは前記第1酸化膜と、前記電荷トラップを有する誘電体と、前記第2酸化膜でゲート誘電体が構成され、前記ロジックNMOSトランジスタは前記第2酸化膜でゲート誘電体が形成されるようにできる。
【0069】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【符号の説明】
【0070】
301 シリコン基板
302 深層n型(deep n-type)ウェル
303 n型ウェル
304 p型ウェル
305 チャネルイオン注入領域
306 下部ゲート誘電体である第1酸化膜
307 電荷トラップ層として中間ゲート誘電体である窒化膜
308 上部ゲート誘電体である第2酸化膜
350 ONOゲート誘電体
【特許請求の範囲】
【請求項1】
メモリセルのためのトランジスタとロジック用トランジスタを備える揮発性メモリにおいて、
前記セルトランジスタはゲート誘電体として順次積層された下部ゲート誘電体、電荷トラップのための中間ゲート誘電体、及び上部ゲート誘電体を備え、
前記ロジック用トランジスタはゲート誘電体として単一層の酸化膜で構成される揮発性メモリ。
【請求項2】
前記セルトランジスタのゲート誘電体の有効酸化膜の厚さは、前記ロジック用トランジスタのゲート誘電体の有効酸化膜の厚さに比べて同一であるか、より厚いことを特徴とする請求項1に記載の揮発性メモリ。
【請求項3】
前記セルトランジスタの中間ゲート誘電体はしきい電圧値を増加させるために電子が注入されることを特徴とする請求項1に記載の揮発性メモリ。
【請求項4】
前記セルトランジスタの中間ゲート誘電体はしきい電圧値を減少させるために正孔が注入されることを特徴とする請求項1に記載の揮発性メモリ。
【請求項5】
前記セルトランジスタの下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は窒化膜であることを特徴とする請求項1に記載の揮発性メモリ。
【請求項6】
前記セルトランジスタの下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は酸化窒化膜またはアルミニウム酸化膜またはハフニウム酸化膜であることを特徴とする請求項1に記載の揮発性メモリ。
【請求項7】
メモリセルのためのNMOSトランジスタとロジック用NMOSトランジスタ及びPMOSトランジスタを備える揮発性メモリにおいて、
前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタはそれぞれゲート誘電体として順次積層された下部ゲート誘電体、電荷トラップのための中間ゲート誘電体、及び上部ゲート誘電体を備え、
前記ロジック用NMOSトランジスタはゲート誘電体として単一層の酸化膜で構成される揮発性メモリ。
【請求項8】
前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタのゲート誘電体の有効酸化膜の厚さは、前記ロジック用NMOSトランジスタのゲート誘電体の厚さに比べて同一であるか、より厚いことを特徴とする 請求項7に記載の揮発性メモリ。
【請求項9】
前記ロジック用PMOSトランジスタのゲート誘電体の有効酸化膜の厚さと前記ロジック用NMOSトランジスタのゲート誘電体の厚さとは互いに同一であり、これらに比べて前記セルNMOSトランジスタのゲート誘電体の有効酸化膜の厚さの方がより厚いことを特徴とする請求項7に記載の揮発性メモリ。
【請求項10】
前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各中間ゲート誘電体は、しきい電圧値を増加させるために電子が注入されることを特徴とする請求項7に記載の揮発性メモリ。
【請求項11】
前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各中間ゲート誘電体は、しきい電圧値を減少させるために正孔が注入されることを特徴とする請求項7に記載の揮発性メモリ。
【請求項12】
前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各下部ゲート誘電体及び上部ゲート誘電体は酸化膜であり、前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各中間ゲート誘電体は窒化膜であることを特徴とする請求項7に記載の揮発性メモリ。
【請求項13】
前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各中間ゲート誘電体は酸化窒化膜またはアルミニウム酸化膜またはハフニウム酸化膜であることを特徴とする請求項7に記載の揮発性メモリ。
【請求項14】
第1導電型の基板と、前記基板上に形成された電荷トラップを有するゲート誘電体と、前記ゲート誘電体上に形成されたゲートと、前記ゲート上に形成されたゲート上部絶縁膜と、前記ゲート側面の前記基板内に形成された第2導電型のソース/ドレイン、及び前記ゲート下部の前記基板内に形成された第1導電型のチャネルイオン注入領域を含むメモリセルトランジスタと、
前記メモリセルトランジスタの前記基板、ゲート、ソース及びドレインにそれぞれ所定の電圧を印加して前記ゲート誘電体に電荷を注入することによって前記メモリセルトランジスタのしきい電圧を調節する電圧発生手段と
を備える揮発性メモリ。
【請求項15】
前記ゲート誘電体は、
前記基板上に形成された下部ゲート誘電体と、
前記下部ゲート誘電体上に形成されて電荷トラップのための中間ゲート誘電体と、
前記中間ゲート誘電体上に形成された上部ゲート誘電体で構成されることを特徴とする請求項14に記載の揮発性メモリ。
【請求項16】
前記電圧発生手段は前記中間ゲート誘電体に電子を注入して前記セルトランジスタのしきい電圧値を増加させることを特徴とする請求項15に記載の揮発性メモリ。
【請求項17】
前記電圧発生手段は前記中間ゲート誘電体に正孔を注入して前記セルトランジスタのしきい電圧値を減少させることを特徴とする請求項15に記載の揮発性メモリ。
【請求項18】
前記下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は窒化膜であることを特徴とする請求項15に記載の揮発性メモリ。
【請求項19】
前記下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は酸化窒化膜またはアルミニウム酸化膜またはハフニウム酸化膜であることを特徴とする請求項15に記載の揮発性メモリ。
【請求項20】
セルトランジスタが形成されるセル領域と周辺回路用トランジスタが形成されるロジック領域を有する揮発性メモリのゲート誘電体の形成方法において、
基板上に第1酸化膜、電荷トラップを有する誘電体及びバッファ酸化膜を形成するステップと、
前記ロジック領域の前記バッファ酸化膜及び前記電荷トラップを有する誘電体を選択的にエッチングするステップと、
前記ロジック領域が露出した第1酸化膜をエッチングすると同時に前記セル領域の前記バッファ酸化膜をエッチングするステップと、
前記ロジック領域及び前記セル領域に第2酸化膜を形成するステップと
を備える揮発性メモリのゲート誘電体の形成方法。
【請求項21】
前記セル領域の前記バッファ酸化膜をエッチングする際にその残留厚さを制御して、
前記セルトランジスタは前記第1酸化膜と前記電荷トラップを有する誘電体と前記バッファ酸化膜及び前記第2酸化膜とでゲート誘電体が構成されるか、または前記第1酸化膜と前記電荷トラップを有する誘電体と前記第2酸化膜とでゲート誘電体が構成され、
前記ロジック用トランジスタは前記第2酸化膜でゲート誘電体が形成されることを特徴とする請求項20に記載の揮発性メモリのゲート誘電体の形成方法。
【請求項22】
前記電荷トラップを有する誘電体は窒化膜、窒化酸化膜、アルミニウム酸化膜及びハフニウム酸化膜の群から選ばれた何れか一つであることを特徴とする請求項20に記載の揮発性メモリのゲート誘電体の形成方法。
【請求項23】
メモリセルNMOSトランジスタが形成されるセル領域と周辺回路用NMOS及びPMOSトランジスタが形成されるロジック領域を有する揮発性メモリの製造方法において、
基板上に第1酸化膜、電荷トラップを有する誘電体及びバッファ酸化膜を形成するステップと、
前記ロジックNMOSトランジスタが形成される領域の前記バッファ酸化膜及び前記電荷トラップを有する誘電体を選択的にエッチングするステップと、
前記ロジックNMOSトランジスタが形成される領域の露出した前記第1酸化膜を完全に除去すると同時に前記ロジックPMOSトランジスタが形成される領域及び前記セル領域の前記バッファ酸化膜をエッチングするステップと、
前記ロジック領域及び前記セル領域に第2酸化膜を形成するステップと
を備える揮発性メモリのゲート誘電体の形成方法。
【請求項24】
前記ロジックPMOSトランジスタが形成される領域及び前記セル領域の前記バッファ酸化膜をエッチングするステップにおいて、前記バッファ酸化膜のエッチング厚さを制御して、
前記セルNMOSトランジスタと前記ロジックPMOSトランジスタはそれぞれ前記第1酸化膜と前記電荷トラップを有する誘電体と前記残留バッファ酸化膜及び前記第2酸化膜とでゲート誘電体が構成されるか、または前記第1酸化膜と前記電荷トラップを有する誘電体と前記第2酸化膜でゲート誘電体が構成され、前記ロジックNMOSトランジスタは前記第2酸化膜とでゲート誘電体が形成されることを特徴とする請求項23に記載の揮発性メモリのゲート誘電体の形成方法。
【請求項25】
メモリセルNMOSトランジスタが形成されるセル領域と周辺回路用NMOS及びPMOSトランジスタが形成されるロジック領域を有する揮発性メモリの製造方法において、
基板上に第1酸化膜、電荷トラップを有する誘電体及びバッファ酸化膜を形成するステップと、
前記ロジックNMOSトランジスタが形成される領域の前記バッファ酸化膜及び前記電荷トラップを有する誘電体を選択的にエッチングするステップと、
前記ロジックPMOSトランジスタが形成される領域の前記バッファ酸化膜を選択的に一部のみエッチングしてバッファ酸化膜の厚さを減少させるステップと、
前記ロジックNMOSトランジスタが形成される領域の露出した前記第1酸化膜を完全に除去すると同時に前記ロジックPMOSトランジスタが形成される領域のバッファ酸化膜を完全に除去し、同時に前記セル領域の前記バッファ酸化膜を一部のみエッチングしてバッファ酸化膜の厚さを減少させるステップと、
前記ロジック領域及び前記セル領域に第2酸化膜を形成するステップと
を備える揮発性メモリのゲート誘電体の形成方法。
【請求項26】
前記ロジックPMOSトランジスタが形成される領域及び前記セル領域の前記バッファ酸化膜をエッチングするステップにおいて、前記バッファ酸化膜のエッチング厚さを制御して、
前記セルNMOSトランジスタは前記第1酸化膜と前記電荷トラップを有する誘電体と前記残留バッファ酸化膜及び前記第2酸化膜でゲート誘電体が構成され、前記ロジックPMOSトランジスタは前記第1酸化膜と前記電荷トラップを有する誘電体と前記第2酸化膜でゲート誘電体が構成され、前記ロジック NMOSトランジスタは前記第2酸化膜でゲート誘電体が形成されることを特徴とする請求項25に記載の揮発性メモリのゲート誘電体の形成方法。
【請求項27】
前記電荷トラップを有する誘電体は窒化膜、窒化酸化膜、アルミニウム酸化膜及びハフニウム酸化膜の群から選ばれた何れか一つであることを特徴とする請求項23ないし請求項26の何れかに記載の揮発性メモリのゲート誘電体の形成方法。
【請求項1】
メモリセルのためのトランジスタとロジック用トランジスタを備える揮発性メモリにおいて、
前記セルトランジスタはゲート誘電体として順次積層された下部ゲート誘電体、電荷トラップのための中間ゲート誘電体、及び上部ゲート誘電体を備え、
前記ロジック用トランジスタはゲート誘電体として単一層の酸化膜で構成される揮発性メモリ。
【請求項2】
前記セルトランジスタのゲート誘電体の有効酸化膜の厚さは、前記ロジック用トランジスタのゲート誘電体の有効酸化膜の厚さに比べて同一であるか、より厚いことを特徴とする請求項1に記載の揮発性メモリ。
【請求項3】
前記セルトランジスタの中間ゲート誘電体はしきい電圧値を増加させるために電子が注入されることを特徴とする請求項1に記載の揮発性メモリ。
【請求項4】
前記セルトランジスタの中間ゲート誘電体はしきい電圧値を減少させるために正孔が注入されることを特徴とする請求項1に記載の揮発性メモリ。
【請求項5】
前記セルトランジスタの下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は窒化膜であることを特徴とする請求項1に記載の揮発性メモリ。
【請求項6】
前記セルトランジスタの下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は酸化窒化膜またはアルミニウム酸化膜またはハフニウム酸化膜であることを特徴とする請求項1に記載の揮発性メモリ。
【請求項7】
メモリセルのためのNMOSトランジスタとロジック用NMOSトランジスタ及びPMOSトランジスタを備える揮発性メモリにおいて、
前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタはそれぞれゲート誘電体として順次積層された下部ゲート誘電体、電荷トラップのための中間ゲート誘電体、及び上部ゲート誘電体を備え、
前記ロジック用NMOSトランジスタはゲート誘電体として単一層の酸化膜で構成される揮発性メモリ。
【請求項8】
前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタのゲート誘電体の有効酸化膜の厚さは、前記ロジック用NMOSトランジスタのゲート誘電体の厚さに比べて同一であるか、より厚いことを特徴とする 請求項7に記載の揮発性メモリ。
【請求項9】
前記ロジック用PMOSトランジスタのゲート誘電体の有効酸化膜の厚さと前記ロジック用NMOSトランジスタのゲート誘電体の厚さとは互いに同一であり、これらに比べて前記セルNMOSトランジスタのゲート誘電体の有効酸化膜の厚さの方がより厚いことを特徴とする請求項7に記載の揮発性メモリ。
【請求項10】
前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各中間ゲート誘電体は、しきい電圧値を増加させるために電子が注入されることを特徴とする請求項7に記載の揮発性メモリ。
【請求項11】
前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各中間ゲート誘電体は、しきい電圧値を減少させるために正孔が注入されることを特徴とする請求項7に記載の揮発性メモリ。
【請求項12】
前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各下部ゲート誘電体及び上部ゲート誘電体は酸化膜であり、前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各中間ゲート誘電体は窒化膜であることを特徴とする請求項7に記載の揮発性メモリ。
【請求項13】
前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各中間ゲート誘電体は酸化窒化膜またはアルミニウム酸化膜またはハフニウム酸化膜であることを特徴とする請求項7に記載の揮発性メモリ。
【請求項14】
第1導電型の基板と、前記基板上に形成された電荷トラップを有するゲート誘電体と、前記ゲート誘電体上に形成されたゲートと、前記ゲート上に形成されたゲート上部絶縁膜と、前記ゲート側面の前記基板内に形成された第2導電型のソース/ドレイン、及び前記ゲート下部の前記基板内に形成された第1導電型のチャネルイオン注入領域を含むメモリセルトランジスタと、
前記メモリセルトランジスタの前記基板、ゲート、ソース及びドレインにそれぞれ所定の電圧を印加して前記ゲート誘電体に電荷を注入することによって前記メモリセルトランジスタのしきい電圧を調節する電圧発生手段と
を備える揮発性メモリ。
【請求項15】
前記ゲート誘電体は、
前記基板上に形成された下部ゲート誘電体と、
前記下部ゲート誘電体上に形成されて電荷トラップのための中間ゲート誘電体と、
前記中間ゲート誘電体上に形成された上部ゲート誘電体で構成されることを特徴とする請求項14に記載の揮発性メモリ。
【請求項16】
前記電圧発生手段は前記中間ゲート誘電体に電子を注入して前記セルトランジスタのしきい電圧値を増加させることを特徴とする請求項15に記載の揮発性メモリ。
【請求項17】
前記電圧発生手段は前記中間ゲート誘電体に正孔を注入して前記セルトランジスタのしきい電圧値を減少させることを特徴とする請求項15に記載の揮発性メモリ。
【請求項18】
前記下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は窒化膜であることを特徴とする請求項15に記載の揮発性メモリ。
【請求項19】
前記下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は酸化窒化膜またはアルミニウム酸化膜またはハフニウム酸化膜であることを特徴とする請求項15に記載の揮発性メモリ。
【請求項20】
セルトランジスタが形成されるセル領域と周辺回路用トランジスタが形成されるロジック領域を有する揮発性メモリのゲート誘電体の形成方法において、
基板上に第1酸化膜、電荷トラップを有する誘電体及びバッファ酸化膜を形成するステップと、
前記ロジック領域の前記バッファ酸化膜及び前記電荷トラップを有する誘電体を選択的にエッチングするステップと、
前記ロジック領域が露出した第1酸化膜をエッチングすると同時に前記セル領域の前記バッファ酸化膜をエッチングするステップと、
前記ロジック領域及び前記セル領域に第2酸化膜を形成するステップと
を備える揮発性メモリのゲート誘電体の形成方法。
【請求項21】
前記セル領域の前記バッファ酸化膜をエッチングする際にその残留厚さを制御して、
前記セルトランジスタは前記第1酸化膜と前記電荷トラップを有する誘電体と前記バッファ酸化膜及び前記第2酸化膜とでゲート誘電体が構成されるか、または前記第1酸化膜と前記電荷トラップを有する誘電体と前記第2酸化膜とでゲート誘電体が構成され、
前記ロジック用トランジスタは前記第2酸化膜でゲート誘電体が形成されることを特徴とする請求項20に記載の揮発性メモリのゲート誘電体の形成方法。
【請求項22】
前記電荷トラップを有する誘電体は窒化膜、窒化酸化膜、アルミニウム酸化膜及びハフニウム酸化膜の群から選ばれた何れか一つであることを特徴とする請求項20に記載の揮発性メモリのゲート誘電体の形成方法。
【請求項23】
メモリセルNMOSトランジスタが形成されるセル領域と周辺回路用NMOS及びPMOSトランジスタが形成されるロジック領域を有する揮発性メモリの製造方法において、
基板上に第1酸化膜、電荷トラップを有する誘電体及びバッファ酸化膜を形成するステップと、
前記ロジックNMOSトランジスタが形成される領域の前記バッファ酸化膜及び前記電荷トラップを有する誘電体を選択的にエッチングするステップと、
前記ロジックNMOSトランジスタが形成される領域の露出した前記第1酸化膜を完全に除去すると同時に前記ロジックPMOSトランジスタが形成される領域及び前記セル領域の前記バッファ酸化膜をエッチングするステップと、
前記ロジック領域及び前記セル領域に第2酸化膜を形成するステップと
を備える揮発性メモリのゲート誘電体の形成方法。
【請求項24】
前記ロジックPMOSトランジスタが形成される領域及び前記セル領域の前記バッファ酸化膜をエッチングするステップにおいて、前記バッファ酸化膜のエッチング厚さを制御して、
前記セルNMOSトランジスタと前記ロジックPMOSトランジスタはそれぞれ前記第1酸化膜と前記電荷トラップを有する誘電体と前記残留バッファ酸化膜及び前記第2酸化膜とでゲート誘電体が構成されるか、または前記第1酸化膜と前記電荷トラップを有する誘電体と前記第2酸化膜でゲート誘電体が構成され、前記ロジックNMOSトランジスタは前記第2酸化膜とでゲート誘電体が形成されることを特徴とする請求項23に記載の揮発性メモリのゲート誘電体の形成方法。
【請求項25】
メモリセルNMOSトランジスタが形成されるセル領域と周辺回路用NMOS及びPMOSトランジスタが形成されるロジック領域を有する揮発性メモリの製造方法において、
基板上に第1酸化膜、電荷トラップを有する誘電体及びバッファ酸化膜を形成するステップと、
前記ロジックNMOSトランジスタが形成される領域の前記バッファ酸化膜及び前記電荷トラップを有する誘電体を選択的にエッチングするステップと、
前記ロジックPMOSトランジスタが形成される領域の前記バッファ酸化膜を選択的に一部のみエッチングしてバッファ酸化膜の厚さを減少させるステップと、
前記ロジックNMOSトランジスタが形成される領域の露出した前記第1酸化膜を完全に除去すると同時に前記ロジックPMOSトランジスタが形成される領域のバッファ酸化膜を完全に除去し、同時に前記セル領域の前記バッファ酸化膜を一部のみエッチングしてバッファ酸化膜の厚さを減少させるステップと、
前記ロジック領域及び前記セル領域に第2酸化膜を形成するステップと
を備える揮発性メモリのゲート誘電体の形成方法。
【請求項26】
前記ロジックPMOSトランジスタが形成される領域及び前記セル領域の前記バッファ酸化膜をエッチングするステップにおいて、前記バッファ酸化膜のエッチング厚さを制御して、
前記セルNMOSトランジスタは前記第1酸化膜と前記電荷トラップを有する誘電体と前記残留バッファ酸化膜及び前記第2酸化膜でゲート誘電体が構成され、前記ロジックPMOSトランジスタは前記第1酸化膜と前記電荷トラップを有する誘電体と前記第2酸化膜でゲート誘電体が構成され、前記ロジック NMOSトランジスタは前記第2酸化膜でゲート誘電体が形成されることを特徴とする請求項25に記載の揮発性メモリのゲート誘電体の形成方法。
【請求項27】
前記電荷トラップを有する誘電体は窒化膜、窒化酸化膜、アルミニウム酸化膜及びハフニウム酸化膜の群から選ばれた何れか一つであることを特徴とする請求項23ないし請求項26の何れかに記載の揮発性メモリのゲート誘電体の形成方法。
【図1】
【図2A】
【図2B】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図5D】
【図6A】
【図6B】
【図6C】
【図6D】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図2A】
【図2B】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図5D】
【図6A】
【図6B】
【図6C】
【図6D】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【公開番号】特開2011−211223(P2011−211223A)
【公開日】平成23年10月20日(2011.10.20)
【国際特許分類】
【出願番号】特願2011−128481(P2011−128481)
【出願日】平成23年6月8日(2011.6.8)
【分割の表示】特願2004−195068(P2004−195068)の分割
【原出願日】平成16年6月30日(2004.6.30)
【出願人】(591024111)株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】HYNIX SEMICONDUCTOR INC.
【住所又は居所原語表記】San 136−1,Ami−Ri,Bubal−Eup,Ichon−Shi,Kyoungki−Do,Korea
【Fターム(参考)】
【公開日】平成23年10月20日(2011.10.20)
【国際特許分類】
【出願日】平成23年6月8日(2011.6.8)
【分割の表示】特願2004−195068(P2004−195068)の分割
【原出願日】平成16年6月30日(2004.6.30)
【出願人】(591024111)株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】HYNIX SEMICONDUCTOR INC.
【住所又は居所原語表記】San 136−1,Ami−Ri,Bubal−Eup,Ichon−Shi,Kyoungki−Do,Korea
【Fターム(参考)】
[ Back to top ]