【課題】不揮発性半導体記憶装置の周辺回路領域において用いられる高耐圧トランジスタの特性及び信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、シリコン基板３に周辺回路の高耐圧トランジスタＨＶＴｒ用のゲート絶縁膜２９を形成する工程と、ゲート絶縁膜２９上にゲート電極ＨＶＧを形成する工程と、ゲート電極ＨＶＧの両側部のシリコン基板３上に位置するゲート絶縁膜２９を剥離する工程と、不純物拡散領域３０を形成する工程と、ゲート電極ＨＶＧ及び不純物拡散領域３０の表面に亘りシリコン酸化膜を堆積する工程と、シリコン酸化膜をエッチングしてゲート電極ＨＶＧの側壁部に形成されるとともに、シリコン基板３表面に延長するようにスペーサ２２を形成する工程と、スペーサ２２の表面にシリコン窒化膜２３を形成する工程とを備える。 （もっと読む）

【課題】ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる技術を提供する。
【解決手段】本発明におけるＦＩＮＦＥＴでは、サイドウォールＳＷを積層膜から形成している。具体的に、サイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から構成されている。一方、フィンＦＩＮ１の側壁には、サイドウォールＳＷが形成されていない。このように本発明では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しない。 （もっと読む）

【課題】同一の半導体基板上に、高性能な低電圧ＭＩＳＦＥＴ、高信頼なＭＯＮＯＳ型不揮発性メモリおよび高電圧ＭＩＳＦＥＴを形成する。
【解決手段】ロジック回路などに使用される低電圧ＭＩＳＦＥＴの形成領域において、キャップ酸化膜をマスクにすることによってダミーゲート電極上にシリサイドが形成されるのを防ぎ、ダマシンプロセスを用いて低電圧ＭＩＳＦＥＴのゲートをｈｉｇｈ−ｋ膜１８およびメタルゲート電極２０で形成する際の形成工程を簡略化する。また、ダミーゲート電極除去時のＲＩＥによりダメージを受けたゲート絶縁膜を一旦除去し、新たにゲート酸化膜１７を形成することで素子の信頼性を確保する。 （もっと読む）

【課題】半導体基板の表面に形成された拡散層領域における半導体基板の膨張の発生を抑制することが可能な、半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板１１１と、半導体基板１１１の表面に形成され、半導体基板１１１の表面に平行な所定方向に沿って交互に設けられ、素子分離層１２１の上面の高さが活性層１２２の上面の高さよりも低くなっている素子分離層１２１及び活性層１２２と、活性層１２２の表面に形成された拡散層１３１と、拡散層１３１の上面及び側面に形成され、半導体基板１１１を形成する半導体よりも格子定数の小さい材料で形成されたストレスライナー１３２とを備える。 （もっと読む）

【課題】本発明の目的は、さらに精度良く微細な複数のメモリセルと、高性能な複数のトランジスタと、を形成しつつ、複数の工程を１つの工程に集約させることを可能にする、不揮発性半導体記憶装置とその製造方法を提供するものである。
【解決手段】シリコン基板上に、ゲート絶縁膜用膜と浮遊ゲート電極膜用膜とゲート電極間絶縁膜用膜と制御ゲート電極膜用膜と、を積層し、制御ゲート電極膜用膜をエッチングして、同一の幅を有する複数の制御ゲート電極膜を形成する。この複数の制御ゲート電極膜の任意の数のもの毎を、それぞれトランジスタ単位となし、各トランジスタ単位におけるゲート電極間絶縁膜と浮遊ゲート電極膜とゲート絶縁膜とを形成する。各トランジスタ単位において、複数の制御ゲート電極膜に沿って形成したコンタクトホールに、コンタクトを埋め込んで、トランジスタを形成する。 （もっと読む）

【課題】一つの基板上にゲート長の異なるトランジスタを形成し、ゲート長の長いトランジスタに対して少なくともＥＳＤ構造を適用する場合に、ファセットの発生を抑制し、それぞれのトランジスタに適したサイドウォール（ＳＷ）幅を形成する方法を提供する。
【解決手段】基板上にゲート絶縁膜及びゲート電極材料の積層工程、第１領域にゲート長の長い第１ゲート電極の形成工程、全面に第１絶縁膜の形成工程、第２領域に第１絶縁膜を含むゲート長の短い第２ゲート電極の形成工程、全面に第２絶縁膜の形成する工程、第２ゲート電極側壁に第２絶縁膜からなる第２ＳＷ形成工程、第１ゲート電極側壁に第１及び第２絶縁膜からなる第１ＳＷ形成工程、少なくとも第１領域の露出した基板上に選択エピ層の形成工程、選択エピ層を介して基板にイオン注入し、ＥＳＤ構造を形成する工程を備える製造方法。 （もっと読む）

【課題】ロジック形成領域の低抵抗化と、メモリデバイスが有するキャパシタの低リーク電流化とを両立させることができる半導体技術を提供する。
【解決手段】ゲート構造５の間のソース・ドレイン領域４上と、ゲート構造５５間のソース・ドレイン領域５４上とに、無指向性スパッタ法を用いて金属材料を堆積する。この金属材料と半導体基板１とを互いに反応させて、ソース・ドレイン領域４，５４の上面内にコバルトシリサイド膜９，５９をそれぞれ形成する。そして、コバルトシリサイド膜９に電気的に接続されるキャパシタ１１を形成する。ゲート構造５間の距離ｄｍと、ゲート構造５の高さｈとで規定される第１のゲートアスペクト比は、ゲート構造５５間の距離ｄｒ１と、ゲート構造５５の高さｈとで規定される第２のゲートアスペクト比よりも大きい。 （もっと読む）

【課題】フローティングゲートとコントロールゲートとのオーバーラップ量のバラツキを抑制する。
【解決手段】基板（１）と、ゲート絶縁膜（２）を介してその基板（１）の上に設けたれたフローティングゲート（２０）と、トンネル絶縁膜（３０）を介してそのフローティングゲート（２０）の隣に設けられたコントロールゲート（５０）と、そのフローティングゲート（２０）の上に設けられたスペーサー絶縁膜（９）と、そのスペーサー絶縁膜（９）とそのコントロールゲート（５０）との間に設けられた保護膜（７）とを具備する半導体記憶装置（ＭＣ）を構成する。そのような半導体記憶装置（ＭＣ）において、その保護膜（７）は、スペーサー絶縁膜（９）以外の部分をエッチングするときに、スペーサー絶縁膜（９）の側面のストッパーとして機能している。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１上に複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１と、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１と、複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２と、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２とが混載されている。複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１のうちの少なくとも一部は、シリコンゲルマニウムで構成されたソース・ドレイン領域を有し、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有し、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。 （もっと読む）

【課題】選択トランジスタの閾値が安定した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１において、シリコン基板１１に複数本のＳＴＩ１７を形成して、シリコン基板１１の上層部分を複数本のアクティブエリアＡＡに区画する。また、アクティブエリアＡＡ上にトンネル絶縁膜１４及び電荷蓄積膜１５を設け、ＳＴＩ１７を覆うようにブロック絶縁膜１８を設け、その上にワード電極ＷＬ及び選択ゲート電極ＳＧを設ける。そして、ＳＴＩ１７の上面１７ａにおける選択ゲート電極ＳＧの直下域を、ワード電極ＷＬの直下域よりも上方に位置させることにより、アクティブエリアＡＡの角部と選択ゲート電極ＳＧとの間の最短距離を、アクティブエリアＡＡの角部とワード電極ＷＬとの間の最短距離よりも長くする。 （もっと読む）

【課題】ビット線方向のセル間干渉を解消する不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１と、半導体基板１を複数の素子領域に分離する素子分離絶縁膜２と、半導体基板１の素子領域上に形成されたトンネル絶縁膜３と、トンネル絶縁膜３上に形成されたフローティングゲート電極４と、積層絶縁膜５を介して、フローティングゲート電極４上及びチャネル幅方向に隣接するフローティングゲート電極４間に形成された第１コントロールゲート電極６と、半導体基板１の素子領域のチャネル幅方向に面する側面に形成されたアシスト絶縁膜７と、アシスト絶縁膜７を介して、複数の素子領域間に形成された第２コントロールゲート電極８と、を備えている。 （もっと読む）

【課題】不揮発性メモリセルの面積を増大することなく、かつ、製造プロセスを変更することなく、不揮発性メモリセルのデータ書き込み速度およびデータ消去速度の向上を図ることのできる技術を提供する。
【解決手段】データ書き込み・消去用の容量部ＣＷＥ、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび容量部Ｃを互いに異なる位置に分離した状態で配置する。容量部Ｃの容量電極ＦＧＣ２を覆う絶縁層６上にキャップ電極ＣＡＰを設けることにより、容量部Ｃは、容量電極ＦＧＣ２とｐ型のウエルＨＰＷ１との間の容量およびキャップ電極ＣＡＰと容量電極ＦＧＣ２との間の容量を加算した容量を有する。また、データ書き込み・消去用の容量部ＣＷＥにおけるデータの書き換えはチャネル全面のＦＮトンネル電流により行う。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置を小型にする。
【解決手段】複数の第１電極４Ｇと、これに交差する複数のワード線５と、複数の第１電極４Ｇの隣接間であって複数のワード線５が平面的に重なる部分に配置された複数の浮遊ゲート電極６Ｇとを有する複数の不揮発性メモリセルＭＣを持つＡＮＤ型のフラッシュメモリにおいて、上記複数の浮遊ゲート電極６Ｇの各々の断面形状を上記第１電極４Ｇよりも高い凸状とした。これにより、不揮発性メモリセルＭＣが微細化されても浮遊ゲート電極６Ｇを容易に加工できる上、不揮発性メモリセルＭＣの占有面積を増大させることなく浮遊ゲート電極６Ｇとワード線５の制御ゲート電極とのカップリング比を向上させることができる。 （もっと読む）

【課題】不揮発性半導体集積回路装置のチップサイズを縮小させる。
【解決手段】シリコン基板上に隣り合って配置された第１および第２ゲート電極とそれらの側方下部のシリコン基板に形成された一対のソース・ドレイン領域とを有し、第２ゲート電極とシリコン基板との間に配置された第２ゲート絶縁膜に電荷を蓄えることで情報を記憶するメモリセルにおいて、メモリセルの消去動作時には、消去非選択セルの第１ゲート電極に正電圧を印加する。 （もっと読む）

【課題】ゲートコンタクトプラグとシリコン基板とのショートを防ぐ。
【解決手段】半導体装置１０は、半導体基板１１と、半導体基板１１の主面に対して垂直な側面を有するシリコンピラー１４Ｂと、シリコンピラー１４Ｂの側面を覆うゲート絶縁膜１５Ｂと、半導体基板１１の主面に対して垂直な内周側面１６ａ及び外周側面１６ｂを有し、ゲート絶縁膜１５Ｂを介して内周側面１６ａとシリコンピラー１４Ｂの側面とが対向するよう、シリコンピラー１４Ｂの側面を覆うゲート電極１６と、ゲート電極１６の外周側面１６ｂの少なくとも一部を覆うゲート電極保護膜１７と、ゲート電極１６及びゲート電極保護膜１７の上方に設けられた層間絶縁膜３０と、層間絶縁膜３０に設けられたコンタクトホールに埋め込まれ、ゲート電極１６及びゲート電極保護膜１７に接するゲートコンタクトプラグＧＣとを備える。 （もっと読む）

ナノ構造に基づく電荷蓄積領域は、不揮発性メモリ装置に備えられており、選択ゲートおよび周辺回路の製造と一体に製造される。１つ以上のナノ構造コーティングは、メモリアレイ領域および周辺回路領域の基板に塗布される。選択ゲートや周辺トランジスタについての目標領域などの基板の不要な領域から、ナノ構造コーティングを除去するための様々な工程が、行われる。一例では、基盤のアクティブ領域にナノ構造を選択的に形成するために、自己組織化に基づく工程を用いて、１つ以上のナノ構造コーティングが形成される。自己組織化によって、ナノ構造コーティングのパターニングやエッチングを行うことなく、互いに電気的に分離されているナノ構造の個別のライン群を形成することができる。
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【課題】高性能な書きこみ消去特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板のｐ型ウエル２上にゲート絶縁膜６を介して選択ゲート１８が形成され、ｐ型ウエル２上に酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃからなる積層膜１５を介してメモリゲート１７が形成される。メモリゲート１７は、積層膜１５を介して選択ゲート１８に隣接する。ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。不純物拡散層２０，２１の間に位置するチャネル領域のうち、選択ゲート１８により制御され得る領域５１とメモリゲート１７により制御され得る領域５２とにおける不純物の電荷密度が異なる。 （もっと読む）

【課題】各々ばらつきの少ない異なる閾値電圧を有する複数のトランジスタを備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板２上に形成された高誘電率材料を母材料とするゲート絶縁膜１１、ゲート電極１２、およびゲート絶縁膜１１に接するように形成されたＳｉＮを主成分とする絶縁材料からなるオフセットスペーサ１３、を有する低閾値電圧ＭＩＳＦＥＴ１０と、半導体基板２上に形成された高誘電率材料からなるゲート絶縁膜２１、ゲート電極２２、およびゲート絶縁膜２１に接するように形成されたＳｉＮを主成分とする絶縁材料からなるオフセットスペーサ２３、を有する高閾値電圧ＭＩＳＦＥＴ２０と、を有し、オフセットスペーサ２３は、オフセットスペーサ１３よりも、単位体積当たりのＳｉ−Ｈ結合とＮ−Ｈ結合の存在比、単位体積当たりのＣｌの量、および単位体積当たりのＨの量の少なくともいずれか１つが大きい。 （もっと読む）

【課題】回路を形成する領域を確保しつつ、十分な耐圧、容量を備えた容量素子を備える半導体装置を提供する。
【解決手段】半導体装置は、ＤＲＡＭセルのキャパシタ上部電極１９と、上部電極１９の下方に形成されたキャパシタ下部電極１７とを含む情報記憶部と、情報記憶部へのアクセスを制御するアクセストランジスタとを有するメモリセルと、アクセストランジスタに接続され、情報記憶部にデータの書き込み又は読み出しを行うビット線１６と、アクセストランジスタのゲート電極に接続され、アクセストランジスタを制御するワード線と、キャパシタ上部電極１９の上方に形成された第１金属配線２１と同一層からなる上部電極２３と、キャパシタ上部電極１９と同一層の下部電極２２とを有し、メモリセルが形成された領域外に形成された容量素子とを備える。 （もっと読む）

【課題】微細化が進んだ場合であってもトランジスタのカットオフ特性を改善する。
【解決手段】半導体基板１００上に形成されるｐ型ウェル２には、ビット線ＢＬの長手方向に沿って形成されたトレンチ３に素子分離絶縁膜４が埋め込まれている。素子分離絶縁膜４によりｐ型ウェル２が分離され、メモリトランジスタが形成される素子形成領域２Ａが形成される。素子分離絶縁膜４にはボロン等のｐ型不純物が注入されており、その不純物濃度は、ｐ型ウェル２の不純物濃度よりも大きい。 （もっと読む）