【課題】周辺回路における回路動作の遅延を低減できる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１１上に所定間隔を空けて形成され、ゲート絶縁膜１、浮遊ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４をそれぞれ有する複数のメモリセルＭＣと、メモリセルＭＣの浮遊ゲート電極２の側面、ゲート間絶縁膜３の側面、及び制御ゲート電極４の側面に形成され、空隙を有する側壁絶縁膜１８Ｂと、基板１１上に形成され、ゲート絶縁膜１、第１ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する周辺トランジスタＰＴと、周辺トランジスタＰＴの第１ゲート電極２の側面、ゲート間絶縁膜３の側面、及び制御ゲート電極４の側面に形成され、空隙１９Ａを有する側壁絶縁膜１８Ａとを備える。基板１１上の最も低い位置にある空隙１９Ａの上端は、ゲート間絶縁膜３より基板１１上の低い位置にある。 （もっと読む）

【課題】誘電体膜のクラック発生が抑制され、リーク電流特性に優れたキャパシタを有する半導体記憶装置を提供する。
【解決手段】半導体記憶装置の製造方法は、半導体基板上に窒化チタン膜を有する立体構造の下部電極を形成した後、下部電極の表面に誘電体膜を形成する。誘電体膜の表面に、誘電体膜が結晶成長しない温度で第一の上部電極を形成した後、誘電体膜が結晶成長する温度で熱処理し、誘電体膜の少なくとも一部を多結晶状態に変換する。この後、第一の上部電極表面に第二の上部電極を形成する。 （もっと読む）

【課題】下部電極、上部電極およびそれらの間の絶縁膜により構成される容量素子の下部電極および上部電極間の耐圧を向上させる。
【解決手段】上部電極ＴＥならびに上部電極ＴＥのそれぞれの側壁の側壁酸化膜９およびサイドウォール１０と下部電極ＢＥとの間にＯＮＯ膜ＩＦを連続的に形成し、また、上部電極ＴＥの側壁に、側壁酸化膜９を介して真性半導体膜からなるサイドウォール１０を形成することにより、下部電極ＢＥおよび上部電極ＴＥ間にリーク電流が発生することを防ぐ。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリは、半導体基板１上に絶縁膜３を介して形成された制御ゲート電極ＣＧと、半導体基板１上に電荷蓄積部を有する絶縁膜５を介して形成されたメモリゲート電極ＭＧとを有しており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面２２上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。制御ゲート電極ＣＧは、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側とは反対側の側面２１の下部２１ａが突出し、また、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側の側面２２の下部２２ａが後退している。メモリゲート電極ＭＧは、制御ゲート電極ＣＧに絶縁膜５を介して隣接する側の側面２３の下部２３ａが突出している。 （もっと読む）

【課題】的確かつ効果的にパターンを形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、下地領域上に、第１のピッチで配置された複数のダミーラインパターン２１ｃを形成する工程と、ダミーラインパターン２１ｃの両長側面に形成された所定マスク部分を有し、ダミーラインパターンを囲む閉ループ形状のマスクパターン２５ｃを形成する工程と、ダミーラインパターン２１ｃを除去する工程と、マスクパターン２５ｃの両端部分を除去して所定マスク部分を残す工程と、所定マスク部分をマスクとして用いて下地領域をエッチングする工程とを備える。 （もっと読む）

【課題】ポリシリコン上において高品質な絶縁膜を形成できる絶縁膜の形成方法を提供する
【解決手段】シリコン酸化膜の形成方法は、基板上にポリシリコン膜を堆積する工程と、
前記ポリシリコン膜の表面を、酸素を含むガスとＫｒガスを主体とする不活性ガスとよりなる混合ガスにマイクロ波によりプラズマを励起することで形成される原子状酸素Ｏ*に曝すことにより、前記ポリシリコン膜の表面にシリコン酸化膜を形成する工程とよりなる。 （もっと読む）

【課題】 半導体記憶装置に係り、特に、高集積化されたＤＲＡＭを、少ない工程数で、且つ微細なセル面積で実現できる半導体記憶装置及びその製造方法を提供する。
【解決手段】 半導体基板１０に形成されたメモリセルトランジスタと、メモリセルトランジスタのゲート電極２０の上面及び側面を覆う絶縁膜４２と、ソース拡散層２４上に開口したスルーホール４０と、ドレイン拡散層２６上に開口したスルーホール３８とが形成された層間絶縁膜３６と、スルーホール４０内壁及び底部に形成され、ソース拡散２４層に接続されたキャパシタ蓄積電極４６と、キャパシタ蓄積電極４６を覆うキャパシタ誘電体膜４８と、キャパシタ誘電体膜４８を覆うキャパシタ対向電極５４とを有するキャパシタと、スルーホール３８の内壁及び底部に形成され、ドレイン拡散層と接続されたコンタクト用導電膜４４とにより構成する。 （もっと読む）

【課題】本発明は半導体装置に関する。
【解決手段】本発明は、半導体基板上のセル領域のセルトランジスタ上の層間膜を貫通してコンタクトプラグが形成され、周辺回路領域のトランジスタ上の層間膜を貫通してコンタクトプラグが形成されてなる半導体装置の製造方法であり、セルトランジスタ上の層間膜にコンタクトホールを形成し、その底部側にシリコン膜の下部導電プラグを形成する工程と、その上に金属膜を積層して積層構造のセルコンタクトプラグを形成する工程と、周辺回路用トランジスタ上の層間膜にコンタクトホールを形成し、その内部に金属膜を形成してコンタクトプラグを形成する工程とを具備し、前記セル領域のコンタクトホール内のシリコン膜上に金属膜を形成する工程と前記周辺回路領域のコンタクトホール内に金属膜を形成する工程を同時に行うことを特徴とする。 （もっと読む）

【課題】セレクトラインの抵抗を改善すると同時にナンドフラッシュメモリ素子の製造工程を単純化することができるナンドフラッシュメモリ素子及びその製造方法を提供する。
【解決手段】半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された選択トランジスタ及びメモリセル用第１導電膜パターンと、前記第１導電膜パターン上に形成された誘電体膜と、前記メモリセル用第１導電膜パターン上の前記誘電体膜上に形成された第２導電膜パターンと、前記選択トランジスタ用第１導電膜パターンと繋がれて前記第２導電膜パターンより抵抗の低い物質で形成されたセレクトラインと、を含む。 （もっと読む）

【課題】半導体装置の製造方法において、半導体装置の歩留まりを向上させること。
【解決手段】シリコン基板２０に溝２０ａを形成する工程と、溝２０ａに充填材３０を充填する工程と、溝２０ａに充填材３０が充填された状態で、シリコン基板２０に対してウエット処理を行う工程と、ウエット処理の後、充填材３０を除去する工程と、充填材３０を除去した後、溝２０ａ内に、キャパシタ誘電体膜４５ａを介してキャパシタの対向電極５０ｐを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】立体構造キャパシタを備えた半導体装置であって、上下部電極に金属若しくは金属化合物を用いるＭＩＭ構造で、容量絶縁膜に高誘電体膜を用いるキャパシタにおいて、高誘電率でリーク電流が抑制された信頼性の高いキャパシタを備える半導体装置を提供する。
【解決手段】ＴｉＮ下部電極１０２上に酸化ジルコニウム誘電体膜１１３を形成し、誘電体膜上にＴｉＮを含む上部電極１１７を形成する際、誘電体膜をＡＬＤ法で形成し、上部電極を形成する前に誘電体膜形成時のＡＬＤ法の成膜温度を７０℃以上超える温度を付加することなく、第一の保護膜１１６を成膜する。 （もっと読む）

【課題】半導体装置の製造工程を増加させることなく絶縁破壊耐性に優れた信頼性に懸念のない、小さな占有面積で所期の容量を確保する容量密度の高いパスコンを備えた半導体装置を実現する。
【解決手段】パスコンについて、第１の容量絶縁膜が、記憶素子のトンネル絶縁膜と共に第１の絶縁膜２３で形成され、下部電極である第１の電極２６が、記憶素子の浮遊ゲート電極２５と共にドープト・アモルファスシリコン膜２４（結晶化されたもの）で形成され、第２の容量絶縁膜が、周辺回路の５Ｖのトランジスタのゲート絶縁膜と共に第２の絶縁膜３３で形成され、上部電極である第２の電極３７が、記憶素子の制御ゲート電極３６及び周辺回路のトランジスタのゲート電極４１と共に多結晶シリコン膜３４で形成される。 （もっと読む）

【課題】小型化が可能な不揮発性メモリを備えた半導体装置を提供する。
【解決手段】基板９０１上に画素と不揮発性メモリとを備え、不揮発性メモリは、基板９０１上に形成される半導体活性層と、半導体活性層上に形成される絶縁膜９２３と、絶縁膜９２３上に形成されるフローティングゲイト電極９０７と、フローティングゲイト電極９０７を酸化して得られる酸化膜９０８，９１５，９２２と、酸化膜９０８，９１５，９２２に接して形成されるコントロールゲイト電極９２９と、を備え、画素と不揮発性メモリとは、基板９０１上に一体形成される。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜５が形成されている。この絶縁膜５のうち、メモリゲート電極ＭＧの下面と半導体基板１の上面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた窒化シリコン膜６ｂとを有している。絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた空洞ＣＡＶとを有し、窒化シリコン膜６ｂを有していない。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜５が形成されている。この絶縁膜５のうち、メモリゲート電極ＭＧの下面と半導体基板１の上面との間の部分は、酸化シリコン膜９ａ，９ｂと酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａとを有している。絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分は、酸化シリコン膜６ａからなり、窒化シリコン膜１０ａを有していない。 （もっと読む）

【課題】メモリセル領域と周辺回路領域の双方におけるＭＯＳトランジスタの最適化が可能な半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、サイドウォールを側壁に有するゲート電極を含むＭＯＳトランジスタを、半導体基板１上のメモリセル領域及び周辺回路領域に備えた半導体装置の製造方法であって、前記サイドウォールを形成した後に、選択エピタキシャル成長法により、前記半導体基板１上面にシリコン層１０を形成する工程を備え、前記シリコン層１０を形成した後に、少なくとも前記周辺回路領域をマスク２０ｂで覆い、エッチングにより、前記メモリセル領域内のＭＯＳトランジスタＴｒ１のサイドウォール９ｃを薄化する工程を採用する。 （もっと読む）

【課題】容量絶縁膜である強誘電体のアニール工程を経ても、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動を抑制することができる半導体記憶装置およびその製造方法を提供すること。
【解決手段】半導体基板１上に形成され、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタ４と、前記ＰｃｈＭＯＳ型トランジスタ４の上方を覆うように、前記半導体基板１上に形成された第１の水素バリア膜８と、前記第１の水素バリア膜８上に形成され、容量絶縁膜として強誘電体を用いた強誘電体キャパシタ７と、前記強誘電体キャパシタ７の上方および側方を覆い、前記強誘電体キャパシタ７の周縁部において前記第１の水素バリア膜８と接続する第２の水素バリア膜１４とを備え、前記第１の水素バリア膜８は、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含む。 （もっと読む）

【課題】周辺回路領域の素子の寿命が劣化するのを抑制しつつ、浮遊ゲート電極と制御ゲート電極とのカップリング性を確保する。
【解決手段】シリコン基板１１は、セル領域および周辺回路領域が設けられている。トンネル絶縁膜１２は、セル領域および周辺回路領域のシリコン基板１１上に形成されている。浮遊ゲート電極膜１３は、セル領域および周辺回路領域のトンネル絶縁膜１２上に形成されている。電極間絶縁膜１６は、セル領域の浮遊ゲート電極膜１３上に形成されている。シリコン酸化膜１４および電極間絶縁膜１６は、周辺回路領域の浮遊ゲート電極膜１３上に形成されている。制御ゲート電極膜１７は、セル領域および周辺回路領域の電極間絶縁膜１６上に形成されている。 （もっと読む）

【課題】周辺回路の抵抗素子の抵抗部の厚さに依らずにメモリセルトランジスタの浮遊ゲートの厚さを自由に設定することのできる半導体装置、およびその製造方法を提供すること。
【解決手段】基板上の抵抗素子およびスタックド・ゲート型のメモリセルトランジスタを含む半導体装置を提供する。前記抵抗素子は、抵抗として機能しない非導通層、および前記非導通層上に第１の絶縁膜を介して形成された抵抗として機能する導通層を含む。前記メモリセルトランジスタは、第１の浮遊ゲートを含む浮遊ゲートを有する。前記非導通層と前記第１の浮遊ゲートは、同じ材料からなる。 （もっと読む）

【課題】ラインパターン構造物の形成方法を提供すること。
【解決手段】ラインパターン構造物及びその形成方法において、ラインパターン構造物は切断部位を含むライン形状を有する少なくとも１つの第１ラインパターンを含む。最外郭に位置する前記第１ラインパターンと隣り合って前記第１ラインパターンと平行した延在ラインと、前記第１ラインパターンの切断部位と隣接する領域で前記第１ラインパターン方向へ向かうように前記延在ラインから突出された少なくとも１つの突出パターンを含む２つの第２ラインパターンを含む。前記ラインパターン構造物は不良が減少し、簡単な工程を通じて形成されてもよい。 （もっと読む）