【課題】素子間リークを低減できる半導体メモリを提供する。
【解決手段】本実施形態の半導体装置は、第１のゲート絶縁膜上の電荷蓄積層と、第１の絶縁体を介して電荷蓄積層上に設けられる制御ゲート電極とを含むメモリセルと、アクティブ領域ＡＡＨ上の第２のゲート絶縁膜２０Ｈと、第２のゲート絶縁膜上の第１の電極層２１Ｈと、を含むトランジスタＨＴと、素子分離絶縁膜１５Ｈ上に設けられるシールドゲート電極ＳＩＧと、を有する。シールドゲート電極ＳＩＧの底部は、素子分離絶縁膜１５Ｈの最も高い上面より半導体基板１０の底部側に位置している。 （もっと読む）

【課題】メモリセルアレイと周辺回路との間のアレイ端パターンにおける耐圧を向上させる。
【解決手段】浮遊ゲートは半導体基板上の第１の絶縁膜上に設けられる。ゲート間絶縁膜は浮遊ゲート上に、制御ゲートはゲート間絶縁膜上に設けられる。メモリセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含む。周辺回路はメモリセルアレイの周辺に設けられる。第１のダミーセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含み、メモリセルアレイの端に設けられる。第２のダミーセルは、第１の絶縁膜よりも厚い第２の絶縁膜を含み、第１のダミーセルと周辺回路との間に設けられる。第１のダミーセルにおいて、ゲート間絶縁膜および制御ゲートは浮遊ゲートの上面および２つの側面に設けられる。 （もっと読む）

【課題】メモリセル特性の向上、およびトランジスタ特性の劣化の抑制を図る。
【解決手段】半導体層１０上に、第１絶縁膜１１を形成する。第１領域における第１絶縁膜上に、表面に酸化膜１５が形成された第１導電膜１８を形成する。第１領域における第１導電膜上および第２領域における第１絶縁膜上に、第２導電膜１９を形成する。第２導電膜上に、第２絶縁膜２１を形成する。第２絶縁膜上に、第３導電膜２５を形成する。第１領域における第３導電膜および第２絶縁膜の一部を貫通させて第２導電膜を露出させる。第２導電膜および第３導電膜の表面に形成された第１自然酸化膜２３を除去する。第３導電膜上および第１領域における第２導電膜上に、第４導電膜２７を形成する。第４導電膜上に金属層３０ａ，３０ｂを形成して、第４導電膜、第３導電膜、および第１領域における第２導電膜をシリサイド化する。 （もっと読む）

【課題】容量素子埋設用凹部上端部の肩落ちによるキャパシタ特性のバラツキが低減された半導体装置を提供する。
【解決手段】半導体装置は、保護層８０は、凹部（孔２３）の上端部の周囲に設けられている。この保護層８０は、保護層８０と同一層に位置しており、論理回路領域に位置している多層配線層を構成する絶縁層よりも誘電率が高い材料で構成されており、機械強度に優れた部材となる。これにより、凹部（孔２３）上端部の肩落ちを抑制し、キャパシタ高さのバラツキを抑制する。 （もっと読む）

【課題】選択ゲートトランジスタや周辺回路部のトランジスタの下部電極の抵抗値を低減し、しきい値電圧の増加も図れるようにする。
【解決手段】ゲート電極の加工時に、選択ゲートトランジスタのゲート電極ＳＧＤ−ＳＧＤ間の側壁部と、周辺回路部のトランジスタのゲート電極ＰＧの両側壁とに、多結晶シリコン膜４の上部に段差形状を形成し、傾斜部４ｄを設ける。ゲート電極の多結晶シリコン膜６のシリサイド加工時に、多結晶シリコン膜４の傾斜部４ｄからもシリサイド化を進行させ、シリサイド膜７および７ａを形成する。これにより、ゲート電極ＳＧＤおよびＰＧの下部電極においても低抵抗化を図ることができる。多結晶シリコン膜４に分断層４ａを設けることで、シリサイド反応を停止させたり、設けないでゲート絶縁膜３の部分までシリサイド反応させてしきい値電圧を増加させたりできる。 （もっと読む）

【課題】シリサイド工程によるゲート絶縁膜の金属汚染や、メモリセルのショートチャネル効果を抑制する。
【解決手段】実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に順に形成された第１絶縁層、電荷蓄積層、第２絶縁層、および制御電極を有し、前記電荷蓄積層の側面が傾斜面を有する複数のメモリセルトランジスタとを備える。さらに、前記装置は、前記メモリセルトランジスタの側面と、前記メモリセルトランジスタ間の前記半導体基板の上面に形成された第１の絶縁膜部分と、前記メモリセルトランジスタ間のエアギャップ上と前記メモリセルトランジスタ上に連続して形成された第２の絶縁膜部分と、を有する１層以上の絶縁膜を備える。さらに、前記メモリセルトランジスタ間の前記半導体基板の上面から前記エアギャップの下端までの第１距離は、前記メモリセルトランジスタの側面に形成された前記絶縁膜の膜厚よりも大きい。 （もっと読む）

【課題】メモリセルトランジスタのゲート電極間の空隙の形状を最適化し、高性能、高信頼性を実現する不揮発性半導体記憶装置の製造方法。
【解決手段】実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１のゲート絶縁膜、第１のフローティングゲート電極、第１のゲート間絶縁膜、第１のコントロールゲート電極、第１のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成する。メモリセルゲート電極の側壁部に保護膜を形成し、その一部を第１のコントロールゲート電極の側壁部の一部が露出するよう除去する。金属膜を形成し、熱処理により、金属膜と第１のコントロールゲート電極を反応させ第１の金属半導体化合物層を形成する。メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、第１のコントロールゲート電極の上面よりも半導体基板から離れた位置に空隙の上端が位置する層間絶縁膜を形成する。 （もっと読む）

【課題】非接触でデータの送受信が可能な半導体装置は、鉄道乗車カードや電子マネーカ
ードなどの一部では普及しているが、さらなる普及のためには、安価な半導体装置を提供
することが急務の課題であった。上記の実情を鑑み、単純な構造のメモリを含む半導体装
置を提供して、安価な半導体装置及びその作製方法の提供を課題とする。
【解決手段】有機化合物を含む層を有するメモリとし、メモリ素子部に設けるＴＦＴのソ
ース電極またはドレイン電極をエッチングにより加工し、メモリのビット線を構成する導
電層とする。 （もっと読む）

【課題】ビット線接続部の微細化を実現する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、ｐ型の半導体基板１０１と、半導体基板１０１内に形成され、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタＨＴｋが形成されるｐ型の第１のＰウェル１０２と、第１のＰウェル１０２を囲み、第１のＰウェル１０２を半導体基板１０１から電気的に分離するｎ型の第１のＮウェル１０３と、を備える。 （もっと読む）

【課題】本発明は、犠牲絶縁膜に形成された孔に導電膜を形成し、その後、犠牲絶縁膜を除去後に、導電膜への炭素成分に起因する残渣の付着を抑制することで、半導体装置の歩留まりを向上可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】炭素成分を含まない原料を用いた成膜方法により、半導体基板の表面に犠牲絶縁膜を形成する工程と、犠牲絶縁膜を貫通する孔を形成する工程と、犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、犠牲絶縁膜を除去する工程と、を有する。 （もっと読む）

【課題】選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置を提供する。
【解決手段】実施の形態の不揮発性半導体記憶装置は、半導体基板と、第１の方向に伸長する複数の第１の素子領域と、第１の素子領域を互いに分離する第１の素子分離領域と、第１の方向に伸長する複数の第２の素子領域と、第２の素子領域を互いに分離する第２の素子分離領域と、第１の素子領域と第２の素子領域との間に設けられ、第１および第２の素子領域に接続され、第１の方向と直交する第２の方向に伸長する第３の素子領域と、第１および第３の素子領域上にまたがり、第２の方向に伸長する第１の選択ゲート電極と、第２および第３の素子領域上にまたがり、第１の選択ゲート電極に隣接して平行に配置される第２の選択ゲート電極と、第１および第２の選択ゲート電極間の第３の素子領域に接続されるコンタクト電極を有する。 （もっと読む）

【課題】スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、メモリアレイのレイアウト面積を低減する。
【解決手段】給電領域において、メモリゲートシャント部が形成される領域の素子分離部に溝２５が形成されており、選択ゲートシャント部に備わる選択ゲートシャント電極ＶＣは、メモリセル形成領域に形成された選択ゲート電極ＣＧに繋がる第１導電膜からなり、メモリゲートシャント部に備わるメモリゲートシャント電極ＶＭは、給電領域に形成された選択ゲート電極ＣＧの延長部の片側面の一部および素子分離部に形成された溝２５の側面の一部に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール状に形成され、メモリセル形成領域に形成されたメモリゲート電極ＭＧに繋がる第２導電膜からなる。 （もっと読む）

【課題】プロセス技術が比較的簡単、且つ、少ない素子数で多値情報を記憶することがでるメモリを提供する。
【解決手段】メモリ素子４２６において、第１の記憶素子における第１の電極４１７の形状の一部を、第２の記憶素子における第１の電極４１７の形状と異ならせることで、第１の電極４１７と第２の電極４２０の間の電気抵抗が変化する電圧値を異ならせて、１ビットを越える多値の情報の記憶を一つのメモリセルで行う。第１の電極４１７を部分的に加工することで単位面積当たりの記憶容量を増大することができる。 （もっと読む）

【課題】スループットを低下させずに異なるメモリセルの誘電体膜とキャパシタの誘電体膜を同時に形成するための半導体装置の製造方法を提供する。
【解決手段】第１酸化膜１８、窒化膜１９、第２酸化膜２０を順に形成した第１の誘電体膜を第１の半導体膜１６上に形成する工程と、第１領域Ｉ内の第１の誘電体膜２１をエッチングする工程と、第１領域Ｉの半導体基板１の表面に第３酸化膜２５を形成する工程と、第１領域ＶＩ及び第２領域IIIに開口部２８ａ、２８ｂを有し、さらに第３領域II内の第１の誘電体膜２１を覆う形状を有するマスク２８を半導体基板１の上方に形成する工程と、マスク２８の開口部２８ａ、２８ｂを通して、第１領域ＶＩ内の前記第３酸化膜２５と前記第２領域III内の第１の誘電体膜２１の第２酸化膜２０を同時にエッチングする工程を含む。 （もっと読む）

【課題】選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板に、複数の第１の素子領域と、素子分離領域と、第２の素子領域を形成する。第１の素子領域上に、メモリセルゲート電極、２本の選択ゲート電極を形成し、第２の素子領域に周辺ゲート電極を形成する。第１の絶縁膜を形成し、周辺ゲート電極の側壁部上が開口される第１のレジストパターンを形成し、第１のエッチング処理を行い、側壁絶縁膜を形成する。第２のレジストパターンを形成し、第２のエッチング処理を行い、選択ゲート電極側壁部の第１の絶縁膜を除去する。第２の絶縁膜を堆積し、第３の絶縁膜を堆積する。２本の選択ゲート電極間上が開口される第３のレジストパターンを形成し、第３のエッチングおよび第４のエッチング処理を行い、コンタクトホールを形成する。 （もっと読む）

【課題】緻密で高耐圧な絶縁膜を提供することを目的とする。
【解決手段】基板上に半導体膜を有し、半導体膜上に第１の絶縁膜を有し、第１の絶縁膜上に導電膜を有し、導電膜上に第２の絶縁膜を有し、第１の絶縁膜は、第２の絶縁膜よりも緻密であり、第１の絶縁膜は、珪素と、酸素と、窒素とを有する。第１の絶縁膜は、希ガスを有し、その膜厚は、１ｎｍ以上１００ｎｍ以下である。このような第１の絶縁膜はゲート絶縁膜として機能させる。 （もっと読む）

【課題】選択用トランジスタのゲート電極と記憶用トランジスタのゲート電極との間の耐圧を確保し、かつ閾値電圧の変動が抑制されたＭＯＮＯＳ型メモリセルを提供する。
【解決手段】主表面ＳＢＳを有する半導体基板ＳＵＢと、主表面ＳＢＳ上に形成された第１のゲート電極ＣＧと、主表面ＳＢＳ上において第１のゲート電極ＣＧと隣接するように形成された第２のゲート電極ＭＧと、第２のゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域から、第１のゲート電極ＣＧと第２のゲート電極ＭＧとに挟まれた領域に連なるように延びる第１の絶縁膜ＯＮＯとを備える半導体装置である。上記第２のゲート電極ＭＧの最上面ＭＧＳは第１のゲート電極ＣＧの最上面ＣＧＳより低くなっている。上記第２のゲート電極ＭＧの最上面ＭＧＳは主表面ＳＢＳに沿うように形成されている。 （もっと読む）

【課題】非晶質炭素膜を用いて形成する電極のアスペクト比を増大させる。
【解決手段】半導体装置の製造方法は、半導体基板上に第１非晶質炭素膜を形成し、周辺回路領域の第１非晶質炭素膜を除去してメモリセル領域の第１非晶質炭素膜を第２非晶質炭素膜とし、第２非晶質炭素膜を覆う第１シリコン酸化膜を基板全面に形成し、第２非晶質炭素膜上の第１シリコン酸化膜を除去して周辺回路領域の第１シリコン酸化膜を第２シリコン酸化膜とし、第２非晶質炭素膜と第２シリコン酸化膜を覆う第１絶縁膜を形成し、第１絶縁膜に第１開口を形成し、第１開口を埋め込む第２絶縁膜を形成し、第２絶縁膜に第２開口を形成し、第２開口と第１開口が重なる位置に露出する第２非晶質炭素膜にホールを形成し、ホール内に下部電極を形成し、第２絶縁膜を除去して第１開口内に第２非晶質炭素膜を露出させ、露出した第２非晶質炭素膜を全て除去する。 （もっと読む）

【課題】ＳＴＩの形成によるウェル拡散層の不純物濃度の変化を抑制し、かつ、ウェル拡散層のドーズロスを抑制した半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。メモリセル領域には、複数のメモリセルが半導体基板上に形成されている。周辺回路領域には、複数のメモリ素子を制御する複数の半導体素子が形成されている。素子分離領域は、複数のメモリセル間を分離し、あるいは、複数の半導体素子間を分離する。周辺回路領域において半導体素子が形成されているアクティブエリアの不純物濃度は、半導体基板の表面に対して水平方向に素子分離領域の側面からアクティブエリアの内部へ向かって低下している。 （もっと読む）

【課題】メモリ・ロジック混載型の半導体装置の高性能化を可能にする技術を提供する。
【解決手段】ストッパ膜１７は、ストッパ膜１３及び層間絶縁膜１４から成る絶縁層上に形成されている。コンタクトプラグ１６，６５，６６のそれぞれは、その上面がストッパ膜１７から露出するように、ソース・ドレイン領域９，５９とそれぞれ電気的に接続されてストッパ膜１３、層間絶縁膜１４及びストッパ膜１７に設けられている。絶縁層２０は、ストッパ膜１７及びコンタクトプラグ１６，６５，６６の上に設けられている。キャパシタ８２の下部電極は、メモリ形成領域において、コンタクトプラグ６６の上面とストッパ膜１７の上面とに接触するように絶縁層２０内に設けられている。 （もっと読む）