半導体装置およびその製造方法
【課題】メモリセル特性の向上、およびトランジスタ特性の劣化の抑制を図る。
【解決手段】半導体層１０上に、第１絶縁膜１１を形成する。第１領域における第１絶縁膜上に、表面に酸化膜１５が形成された第１導電膜１８を形成する。第１領域における第１導電膜上および第２領域における第１絶縁膜上に、第２導電膜１９を形成する。第２導電膜上に、第２絶縁膜２１を形成する。第２絶縁膜上に、第３導電膜２５を形成する。第１領域における第３導電膜および第２絶縁膜の一部を貫通させて第２導電膜を露出させる。第２導電膜および第３導電膜の表面に形成された第１自然酸化膜２３を除去する。第３導電膜上および第１領域における第２導電膜上に、第４導電膜２７を形成する。第４導電膜上に金属層３０ａ，３０ｂを形成して、第４導電膜、第３導電膜、および第１領域における第２導電膜をシリサイド化する。
【解決手段】半導体層１０上に、第１絶縁膜１１を形成する。第１領域における第１絶縁膜上に、表面に酸化膜１５が形成された第１導電膜１８を形成する。第１領域における第１導電膜上および第２領域における第１絶縁膜上に、第２導電膜１９を形成する。第２導電膜上に、第２絶縁膜２１を形成する。第２絶縁膜上に、第３導電膜２５を形成する。第１領域における第３導電膜および第２絶縁膜の一部を貫通させて第２導電膜を露出させる。第２導電膜および第３導電膜の表面に形成された第１自然酸化膜２３を除去する。第３導電膜上および第１領域における第２導電膜上に、第４導電膜２７を形成する。第４導電膜上に金属層３０ａ，３０ｂを形成して、第４導電膜、第３導電膜、および第１領域における第２導電膜をシリサイド化する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリとしてＮＡＮＤ型フラッシュメモリが周知である。ＮＡＮＤ型フラッシュメモリは、メモリセルと選択トランジスタとでＮＡＮＤストリングを構成し、さらにこれらを制御する周辺回路を有する。
【０００３】
メモリセルは、半導体基板上にトンネル絶縁膜を介して、浮遊ゲート電極、電極間絶縁膜、およびワード線となる制御ゲート電極を備える。一方、選択トランジスタおよび周辺回路のトランジスタは、メモリセルと同時に形成され、半導体基板上にゲート絶縁膜を介して、浮遊ゲート電極と同じ材料で構成される下側ゲート電極、および制御ゲート電極と同じ材料で構成される上側ゲート電極を備える。
【０００４】
これらメモリセルの制御ゲート電極およびトランジスタのゲート電極は、導電性ポリシリコンからなるが、低抵抗化を図るためシリサイド化される。このとき、低抵抗化のためにメモリセルの制御ゲート電極をフルシリサイド（ＦＵＳＩ）化する一方、閾値ばらつきを抑制するためにトランジスタのゲート電極のシリサイド化をゲート絶縁膜に達しないように制御する必要がある。しかし、メモリセルとトランジスタとを同時に形成する場合、メモリセルの制御ゲート電極をフルシリサイド化しつつ、トランジスタのゲート電極のシリサイド化をゲート絶縁膜に達しないように制御することは困難である。このように所望のシリサイド化を行えないことにより、デバイス性能の劣化を引き起こしてしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１３０１３７号公報
【特許文献２】特開２０１０−８０４９７号公報
【特許文献３】特開２００９−２３９０２８号公報
【特許文献４】特開２００９−９４０９１号公報
【特許文献５】特開２００８−１５９６１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
メモリセル特性の向上、およびトランジスタ特性の劣化の抑制を図る半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本実施形態によれば、半導体装置の製造方法が提供される。前記半導体装置の製造方法においては、半導体層上に、第１絶縁膜を形成する。第１領域における前記第１絶縁膜上に、表面に酸化膜が形成された第１導電膜を形成する。前記第１領域における前記第１導電膜上および前記第１領域と異なる第２領域における前記第１絶縁膜上に、第２導電膜を形成する。前記第２導電膜上に、第２絶縁膜を形成する。前記第２絶縁膜上に、第３導電膜を形成する。前記第１領域における前記第３導電膜および前記第２絶縁膜の一部をエッチングにより貫通させて前記第２導電膜を露出させる。前記第２導電膜および前記第３導電膜の表面に形成された第１自然酸化膜を除去する。前記第３導電膜上および前記第１領域における前記第２導電膜上に、第４導電膜を形成する。前記第４導電膜上に金属層を形成して熱処理することにより、前記第４導電膜、前記第３導電膜、および前記第１領域における前記第２導電膜をシリサイド化する。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る半導体装置の構造を示す断面図。
【図２】本実施形態に係る半導体装置の製造工程を示す断面図。
【図３】図２に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図４】図３に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図５】図４に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図６】図５に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図７】図６に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図８】図７に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図９】図８に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１１】図１０に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１６】図１５に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１７】図１６に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１８】図１７に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１９】図１８に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図２０】図１９に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図２１】図２０に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図２２】図２１に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図２３】図２２に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【０００９】
ＮＡＮＤ型フラッシュメモリにおいて、メモリセルおよびトランジスタは、以下のように製造される。
【００１０】
まず、シリコン（Ｓｉ）、またはゲルマニウム含有シリコン（Ｓｉ−Ｇｅ）の基板上に、ゲート絶縁膜およびトンネル絶縁膜となる絶縁層が形成される。次に、浮遊ゲート電極および下側ゲート電極となる第１アモルファスシリコン（ａ−Ｓｉ）層が形成され、熱処理によって第１ポリシリコン（ｐｏｌｙ−Ｓｉ）層となる。次に、メモリセル領域においてリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）技術を用いて第１ポリシリコン層が加工された後、第１ポリシリコン層の表面にゲート間絶縁膜（ＩＰＤ：Inter Poly Dielectric）が形成される。次に、制御ゲート電極および上側ゲート電極となる第２アモルファスシリコン層が形成される。その後、選択トランジスタ領域において第２アモルファスシリコン層およびゲート間絶縁膜の一部が貫通するように加工される。次に、第２アモルファスシリコン層上に、第２アモルファスシリコン層と一体化して制御ゲート電極および上側ゲート電極となる第３アモルファスシリコン層が形成され、熱処理によって第２アモルファスシリコン層および第３アモルファスシリコン層が第２ポリシリコン層および第３ポリシリコン層となる。そして、金属層が成膜され、熱処理によって上部側から金属原子とｐｏｌｙ−Ｓｉとを反応させてシリサイド層が形成される。
【００１１】
上記製造方法では、第２ポリシリコン層上に自然酸化膜が形成されたまま第３ポリシリコン層が形成される。このため、上部側からの金属拡散が第２ポリシリコン層と第３ポリシリコン層との界面の自然酸化膜で抑制され、下側の第２ポリシリコン層がシリサイド化されず、制御ゲート電極の低抵抗化が困難になる。この問題は、第２ポリシリコン層と第３ポリシリコン層界面の自然酸化膜を除去した後に、制御ゲート電極全体をフルシリサイド化することによって解決することができる。
【００１２】
しかし、この場合、選択トランジスタおよび周辺回路のトランジスタにおいて下側ゲート電極までシリサイド化されてしまう。下側ゲート電極において、金属拡散（シリサイド化）が進行してゲート絶縁膜まで達すると、シリサイドがゲート絶縁膜に接触する部分とポリシリコンがゲート絶縁膜に接触する部分とが混在した構造となる。この場合、ポリシリコン部分とシリサイド部分とで閾値ばらつきが生じてデバイス性能の劣化を引き起こしてしまう。
【００１３】
これに対し、本実施形態は、メモリセルの制御ゲート電極およびトランジスタのゲート電極のシリサイド化を制御することにより、上記問題を解決するものである。
【００１４】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００１５】
＜実施形態＞
図１乃至図２３を用いて、本実施形態に係る半導体装置について説明する。本実施形態では、メモリセルＭＣの制御ゲート電極（ワード線）３４ａをシリサイド化する半導体装置の製造方法において、制御ゲート電極３４ａとして複数のポリシリコン層２５，２７を分割して形成する際に生じる自然酸化膜２３を除去する。これにより、制御ゲート電極３４ａのフルシリサイド化を容易にし、メモリセルＭＣにおける制御ゲート電極３４ａの低抵抗化を図ることができる。また、トランジスタＴｒのゲート電極３４ｂ内にシリサイド形成時の金属拡散を抑制する酸化膜１５を形成する。これにより、ゲート絶縁膜１１ｂに接するポリシリコン層１８のシリサイド化を抑制し、トランジスタＴｒにおける閾値ばらつきを低減することができる。以下に、本実施形態に係る半導体装置について詳説する。
【００１６】
［構造］
まず、図１を用いて、本実施形態に係る半導体装置の構造について説明する。
【００１７】
図１は、本実施形態に係る半導体装置の構造を示す断面図である。より具体的には、図１（ａ）はメモリセル領域におけるチャネル幅方向に沿った断面図であり、図１（ｂ）はメモリセル領域におけるチャネル長方向に沿った断面図であり、図１（ｃ）はトランジスタ領域におけるチャネル長方向に沿った断面図である。
【００１８】
ここで、メモリセル領域とはメモリセルが形成される領域であり、トランジスタ領域とは選択トランジスタが形成される領域および周辺回路におけるトランジスタが形成される領域のいずれも含むものである。
【００１９】
図１（ａ）および（ｂ）に示すように、メモリセル領域において半導体装置は、チャネル幅方向およびチャネル長方向にマトリクス状に配置される複数のメモリセルＭＣを備える。図１（ａ）に示すように、チャネル幅方向に沿った断面において、複数のメモリセルＭＣは素子領域（ＡＡ：Active Area）に形成され、互いに素子分離絶縁膜２０で構成される素子分離領域（ＳＴＩ：Shallow Trench Isolation）によって区画される。また、図１（ｂ）に示すように、チャネル長方向に沿った断面において、複数のメモリセルＭＣは、その側面に形成された絶縁膜２９ａによって互いに絶縁分離される。
【００２０】
メモリセルＭＣは、半導体層１０上に順に形成されたトンネル絶縁膜１１ａ、浮遊ゲート電極１９ａ、ゲート間絶縁膜２１ａ、およびワード線となる制御ゲート電極３４ａで構成される。
【００２１】
半導体層１０は、例えばシリコン基板であるが、これに限らず、ゲルマニウムを含有するシリコン基板でもよい。また、半導体層１０は、ＳＯＩ（Silicon On Insulating）基板でもよい。図１（ａ）に示すように、半導体層１０は、素子領域と素子分離領域とで段差を有する。より具体的には、半導体層１０は、素子領域において上段面を有し、素子分離領域において下段面を有する。すなわち、半導体層１０は、素子分離領域において溝を有する。また、半導体層１０内には、図示せぬソース／ドレイン拡散層が形成され、その間にチャネルが形成される。このチャネルは、後述する浮遊ゲート電極１９ａの下部に形成される。
【００２２】
トンネル絶縁膜１１ａは、半導体層１０上に形成される。トンネル絶縁膜１１ａは、例えばＳｉＯ２膜またはＳｉＮ膜、もしくはこれらの積層膜で構成される。図１（ｂ）に示すように、チャネル長方向に沿った断面において、トンネル絶縁膜１１ａは、隣接するメモリセルＭＣ間で連続して形成されてもよいが、メモリセルＭＣ毎に分離されてもよい。
【００２３】
浮遊ゲート電極１９ａは、トンネル絶縁膜１１ａ上に形成される。浮遊ゲート電極１９ａは、例えばポリシリコンで構成される。この浮遊ゲート電極１９ａは、電荷蓄積層として機能する。
【００２４】
ゲート間絶縁膜２１ａは、浮遊ゲート電極１９ａと後述する制御ゲート電極３４ａとの間に形成される。言い換えると、ゲート間絶縁膜２１ａは、浮遊ゲート電極１９ａ上かつ制御ゲート電極３４ａ下に形成される。これにより、チャネル幅方向に並ぶ複数のメモリセルＭＣの浮遊ゲート電極１９ａは、互いに絶縁分離される。
【００２５】
制御ゲート電極３４ａは、ゲート間絶縁膜２１ａ上に形成される。本実施形態において、制御ゲート電極３４ａは、ゲート間絶縁膜２１ａ上に形成されたシリサイド層３１ａと、シリサイド層３１ａ上に形成されたシリサイド層３２ａとで構成される。これらシリサイド層３１ａとシリサイド層３２ａとは、同材料で構成され、互いに接して形成される。すなわち、シリサイド層３１ａおよびシリサイド層３２ａは、電気的に接続され、一体化している。シリサイド層３１ａおよびシリサイド層３２ａは、その全体が例えばＮｉ（ニッケル）シリサイド、Ｃｏ（コバルト）シリサイド、Ｔｉ（チタン）シリサイド、またはＷ（タングステン）シリサイドで構成されるフルシリサイド構造である。
【００２６】
図１（ｃ）に示すように、トランジスタ領域において半導体装置は、複数のトランジスタＴｒを備える。チャネル長方向に沿った断面において、複数のトランジスタＴｒは、その側面に形成された絶縁膜２９ｂによって互いに絶縁分離される。
【００２７】
トランジスタＴｒは、半導体層１０上に順に形成されたゲート絶縁膜１１ｂおよびゲート電極３４ｂで構成される。
【００２８】
半導体層１０内には、図示せぬソース／ドレイン拡散層が形成され、その間にチャネルが形成される。このチャネルは、後述するゲート電極３４ｂの下部に形成される。
【００２９】
ゲート絶縁膜１１ｂは、半導体層１０上に形成される。ゲート絶縁膜１１ｂは、例えばＳｉＯ２膜またはＳｉＮ膜、もしくはこれらの積層膜で構成される。図１（ｂ）に示すように、チャネル長方向に沿った断面において、ゲート絶縁膜１１ｂは、隣接するトランジスタＴｒ間で連続して形成されてもよいが、トランジスタＴｒ毎に分離されてもよい。
【００３０】
ゲート電極３４ｂは、ゲート絶縁膜１１ｂ上に形成される。このゲート電極３４ｂは、ポリシリコン層１８、酸化膜１５、シリサイド層３１ｂ，３２ｂ，３３ｂ、およびゲート間絶縁膜２１ｂで構成される。
【００３１】
ポリシリコン層１８は、ゲート絶縁膜１１ｂ上に形成される。ポリシリコン層１８の膜厚は、例えば２０ｎｍ以上１００ｎｍ以下程度である。
【００３２】
酸化膜１５は、ポリシリコン層１８上に形成される。この酸化膜１５についての詳細は後述する。
【００３３】
シリサイド層３３ｂは、酸化膜１５上に形成される。シリサイド層３３ｂは、メモリセル領域における浮遊ゲート１９ａと同時に形成されたポリシリコンがシリサイド化された層である。シリサイド層３３ｂは、その全体が例えばＮｉシリサイド、Ｃｏシリサイド、Ｔｉシリサイド、またはＷシリサイドで構成されるフルシリサイド構造である。
【００３４】
ゲート間絶縁膜２１ｂは、シリサイド層３３ｂ上に形成される。ゲート間絶縁膜２１ｂは、メモリセル領域におけるゲート間絶縁膜２１ａと同時に形成され、同材料で構成される。また、ゲート間絶縁膜２１ａは、チャネル長方向における中央部に、上面から下面まで貫通する開口部を有する。
【００３５】
シリサイド層３１ｂは、ゲート間絶縁膜２１ｂ上に形成される。シリサイド層３１ｂは、メモリセル領域におけるシリサイド層３１ａと同時に形成され、同材料で構成される。すなわち、シリサイド層３１ｂは、その全体が例えばＮｉシリサイド、Ｃｏシリサイド、Ｔｉシリサイド、またはＷシリサイドで構成されるフルシリサイド構造である。また、シリサイド層３１ｂは、チャネル長方向における中央部に、上面から下面まで貫通する開口部を有する。シリサイド層３１ｂにおける開口部とゲート間絶縁膜２１ａにおける開口部とは、同位置に形成される。この開口部は、シリサイド層３３ｂの上部側まで達する。言い換えると、シリサイド層３３ｂは、チャネル長方向における中央部でかつ上部側に溝を有する。
【００３６】
シリサイド層３２ｂは、シリサイド層３１ｂ上に形成される。シリサイド層３２ｂは、メモリセル領域におけるシリサイド層３２ａと同時に形成され、同材料で構成される。すなわち、シリサイド層３２ｂは、その全体が例えばＮｉシリサイド、Ｃｏシリサイド、Ｔｉシリサイド、またはＷシリサイドで構成されるフルシリサイド構造である。このシリサイド層３２ｂは、シリサイド層３１ｂおよびゲート間絶縁膜２１ｂの開口部内、シリサイド層３３ｂの溝内にも形成される。また、シリサイド層３２ｂとシリサイド層３１ｂ、シリサイド層３２ｂとシリサイド層３３ｂとは、同材料で構成され、互いに接して形成される。すなわち、シリサイド層３２ｂとシリサイド層３１ｂ、シリサイド層３２ｂとシリサイド層３３ｂとは、電気的に接続され、一体化している。
【００３７】
ゲート電極３４ｂにおいて、シリサイド層３３ｂは下側ゲート電極と称され、シリサイド層３１ｂ，３２ｂは上側ゲート電極と称される。これら上側ゲート電極と下側ゲート電極とは、ゲート間絶縁膜２１ｂに形成された開口部を介して接して形成される。
【００３８】
本実施形態において、ゲート電極３４ｂ内において、ポリシリコン層１８の表面上に酸化膜１８が形成される。より具体的には、酸化膜１５は、ポリシリコン層１８と下側ゲート電極（シリサイド層３３ｂ）との間に形成される。言い換えると、酸化膜１５は、ポリシリコン層１８上でかつ下側ゲート電極下に形成される。
【００３９】
酸化膜１５は、ポリシリコン層１８が大気中に露出することによりその表面に形成される自然酸化膜でもよいし、後述する製造方法によって形成されるＳｉＯ２膜でもよい。
【００４０】
酸化膜１５の膜厚は、例えば１ｎｍ以上３ｎｍ以下程度である。酸化膜１５の膜厚の下限は、シリサイド形成工程における金属拡散の抑制を考慮したものである。すなわち、酸化膜１５の膜厚が１ｎｍ以上であれば、シリサイド工程においてポリシリコン層１８への金属拡散を十分に防止することができる。一方、酸化膜１５の膜厚の上限は、ポリシリコン層１８とシリサイド層３３ｂとの電気的な導通を考慮したものである。酸化膜１５の膜厚が３ｎｍ以下になると、酸化膜１５における電気伝導機構がＦＮ（Fowler-Nordheim）トンネル電流から直接トンネル電流へと移行し、急激にリーク電流が増大する。すなわち、酸化膜１５の膜厚が３ｎｍ以下であれば、ポリシリコン層１８とシリサイド層３３ｂとが電気的に導通し、シリサイド化した上側ゲート電極および下側ゲート電極もトランジスタＴｒのゲート電極として十分に機能することができる。
【００４１】
なお、酸化膜１５の膜厚は、上記範囲に限定されず、金属拡散を抑制できる範囲で小さくしてもよく、またポリシリコン層１８とシリサイド層３３ｂとが電気的に導通する範囲で大きくしてもよい。
【００４２】
また、酸化膜１５は、ゲート電極３４ｂ内において、より下側に位置することが望ましい。すなわち、ポリシリコン層１８の膜厚は、より小さいほうが望ましい。これにより、ゲート電極３４ｂにおいて、シリサイド化される領域（シリサイド層３１ｂ，３２ｂ，３３ｂ）が占める割合を大きくすることができる。したがって、トランジスタＴｒのゲート電極３４ｂの低抵抗化を図ることができ、トランジスタ特性の向上を図ることができる。
【００４３】
［製造方法］
次に、図２乃至図２３を用いて、本実施形態に係る半導体装置の製造方法について説明する。
【００４４】
図２乃至図２３は、本実施形態に係る半導体装置の製造工程を示す断面図である。より具体的には、図２（ａ）乃至図２３（ａ）はメモリセル領域におけるチャネル幅方向に沿った断面図であり、図２（ｂ）乃至図２３（ｂ）はメモリセル領域におけるチャネル長方向に沿った断面図であり、図２（ｃ）乃至図２３（ｃ）はトランジスタ領域におけるチャネル長方向に沿った断面図である。
【００４５】
まず、図２（ａ）乃至（ｃ）に示すように、例えばシリコン基板、またはゲルマニウムを含有するシリコン基板で構成される半導体層１０上に、絶縁層１１が形成される。絶縁層１１は、例えばＳｉＯ２膜またはＳｉＮ膜、もしくはこれらの積層膜で構成される。
【００４６】
次に、図３（ａ）乃至（ｃ）に示すように、メモリセル領域およびトランジスタ領域における絶縁層１１上に、マスク材１２が形成される。マスク材１２は、後述するウェットエッチング工程において絶縁層１１に対して選択比を有する材料であり、例えば塗布法および熱処理により形成されるポリシラザン系のＳｉＯ２膜（ＰＳＺ−ＳｉＯ２膜）で構成される。
【００４７】
次に、図４（ａ）乃至（ｃ）に示すように、例えばウェットエッチングにより、トランジスタ領域におけるマスク材１２が除去される。これにより、トランジスタ領域における絶縁層１１が露出する。このとき、メモリセル領域におけるマスク材１２は、残存する。
【００４８】
次に、図５（ａ）乃至（ｃ）に示すように、メモリセル領域におけるマスク材１２上、およびトランジスタ領域における絶縁層１１上に、アモルファスシリコン（ａ−Ｓｉ）層１３が形成される。このアモルファスシリコン層１３は、平坦性に優れている。アモルファスシリコン層１３の膜厚は、例えば２０ｎｍ以上１００ｎｍ以下程度である。
【００４９】
次に、図６（ａ）乃至（ｃ）に示すように、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層１３上に、マスク材１４が形成される。マスク材１４は、後述するウェットエッチング工程において絶縁層１１に対して選択比を有する材料であり、例えば塗布法および熱処理により形成されるポリシラザン系のＳｉＯ２膜（ＰＳＺ−ＳｉＯ２膜）で構成される。
【００５０】
次に、図７（ａ）乃至（ｃ）に示すように、マスク材１４をパターニングすることにより、メモリセル領域におけるマスク材１４が除去され、トランジスタ領域におけるマスク材１４が残存する。
【００５１】
次に、図８（ａ）乃至（ｃ）に示すように、例えばＲＩＥ（Reactive Ion Etching）により、メモリセル領域におけるアモルファスシリコン層１３が除去される。
【００５２】
次に、図９（ａ）乃至（ｃ）に示すように、例えばウェットエッチングにより、メモリセル領域におけるマスク材１２およびトランジスタ領域におけるマスク材１４が除去される。
【００５３】
このようにして、トランジスタ領域における絶縁層１１上のみに、アモルファスシリコン層１３が形成される。
【００５４】
このとき、上記工程では、メモリセル領域において、絶縁層１１上にマスク材１２を介してアモルファスシリコン層１３を形成した後、アモルファスシリコン層１３およびマスク材１２を除去する。これは、アモルファスシリコン層１３の除去がその下地膜への表面ダメージが大きいＲＩＥにより行われる一方、マスク材１２の除去が表面ダメージの小さいウェットエッチングで行われるためである。
【００５５】
すなわち、メモリセル領域において、マスク材１２を介さずにアモルファスシリコン層１３を絶縁層１１の直上に形成させた後、ＲＩＥにより除去する場合、絶縁層１１の表面にダメージが生じる。この絶縁層１１はトンネル絶縁膜となるため、表面にダメージが生じることでその特性が劣化してしまう。これに対して、本例では、絶縁層１１上にマスク材１２を介してアモルファスシリコン層１３を形成することで、アモルファスシリコン層１３の除去による絶縁層１１へのダメージを防ぐことができる。また、その後のマスク材１２の除去はウェットエッチングであるため、絶縁層１１へのダメージは最小限に抑えることができる。
【００５６】
なお、メモリセル領域において、絶縁層１１の表面に対するＲＩＥによるダメージが小さい場合やそのダメージによって絶縁層１１の機能に影響が出ない場合は、マスク材１２を介することなくアモルファスシリコン層１３を絶縁層１１上に形成した後、ＲＩＥにより除去してもよい。
【００５７】
次に、図１０（ａ）乃至（ｃ）に示すように、例えば酸素雰囲気で熱処理またはアッシングにより、トランジスタ領域におけるアモルファスシリコン層１３上に、酸化膜１５が形成される。酸化膜１５は、例えばＳｉＯ２膜で構成される。酸化膜１５の膜厚は、１ｎｍ以上３ｎｍ以下程度である。なお、酸化膜１５の膜厚は、上記範囲に限定されず、後述するシリサイド形成工程における金属拡散を抑制できる範囲で小さく、また後述するポリシリコン層１８とシリサイド層３３ｂとが電気的に導通する範囲で大きくてよい。
【００５８】
なお、酸化膜１５は、熱処理またはアッシングに限らず、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法で形成されてもよい。また、酸化膜１５は、上記方法より形成されるＳｉＯ２膜に限らず、アモルファスシリコン層１３の表面を大気中に露出することにより形成される自然酸化膜であってもよい。
【００５９】
次に、図１１（ａ）乃至（ｃ）に示すように、メモリセル領域における絶縁層１１上、およびトランジスタ領域における酸化膜１５上に、アモルファスシリコン層１６が形成される。
【００６０】
次に、図１２（ａ）乃至（ｃ）に示すように、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層１６に対して熱処理を行うことにより、アモルファスシリコン層１６を結晶化させる。これにより、アモルファスシリコン層１６がポリシリコン層１９となる。これと同時に、この熱処理による高温の熱履歴により、トランジスタ領域におけるアモルファスシリコン層１３も結晶化する。これにより、アモルファスシリコン層１３がポリシリコン層１８となる。なお、アモルファスシリコン層１６が形成される前に、アモルファスシリコン層１３に対して熱処理を行い、ポリシリコン層１８を形成してもよい。
【００６１】
次に、図１３（ａ）乃至（ｃ）に示すように、リソグラフィおよびＲＩＥにより、メモリセル領域におけるポリシリコン層１９、絶縁層１１、および半導体層１０がチャネル長方向に沿ってパターニングされる。これにより、ポリシリコン層１９、絶縁層１１、および半導体層１０にチャネル長方向に沿ったＳＴＩ溝が形成される。その後、ＳＴＩ溝に素子分離絶縁膜２０が形成され、素子領域とそれを区画する素子分離領域とが形成される。
【００６２】
次に、メモリセル領域およびトランジスタ領域におけるポリシリコン層１９上に、ゲート間絶縁膜２１が形成される。このとき、ゲート間絶縁膜２１は、メモリセル領域においては、ポリシリコン層１９の上面上、側面上および素子分離絶縁膜２０上に形成される。
【００６３】
次に、図１４（ａ）乃至（ｃ）に示すように、メモリセル領域およびトランジスタ領域におけるゲート間絶縁膜２１上に、アモルファスシリコン層２２が形成される。このとき、アモルファスシリコン層２２の表面が大気中に露出することにより、その表面上に自然酸化膜２３が形成される。
【００６４】
次に、図１５（ａ）乃至（ｃ）に示すように、自然酸化膜２３を介してアモルファスシリコン層２２上に、マスク材１４が形成される。その後、マスク材１４をパターニングすることにより、トランジスタ領域におけるマスク材１４の一部が除去される。このマスク材を用いて、例えばＲＩＥにより、トランジスタ領域におけるアモルファスシリコン層２２、およびゲート間絶縁膜２１の一部を上面から下面まで貫通する開口部が形成される。この開口部は、ポリシリコン層１９の上部側まで達する。言い換えると、ポリシリコン層１９の一部の上部側に溝が形成される。
【００６５】
これらトランジスタ領域におけるアモルファスシリコン層２２およびゲート間絶縁膜２１に形成される開口部、およびポリシリコン層１９に形成される溝は、後に形成されるトランジスタにおいてチャネル長方向における中央部に位置する。
【００６６】
このとき、開口部および溝内の露出したポリシリコン層１９およびアモルファスシリコン層２２の表面上に自然酸化膜２３が形成される。
【００６７】
次に、図１６（ａ）乃至（ｃ）に示すように、高真空中における水素アニールにより、メモリセル領域およびトランジスタ領域における自然酸化膜２３が除去される。すなわち、メモリセル領域におけるアモルファスシリコン層２２、およびトランジスタ領域におけるポリシリコン層１９およびアモルファスシリコン層２２の表面が露出する。このとき、水素アニールの温度は、３５０℃以上で行われる。この温度は、自然酸化膜２３の除去のために必要な下限温度である。
【００６８】
このとき、この熱処理（水素アニール）による高温の熱履歴により、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層２２が結晶化する。これにより、アモルファスシリコン層２２がポリシリコン層２５となる。
【００６９】
次に、図１７（ａ）乃至（ｃ）に示すように、前工程のin-situにおいて、メモリセル領域におけるポリシリコン層２５上、およびトランジスタ領域におけるポリシリコン層２５上、ポリシリコン層１９上に、アモルファスシリコン層２６が形成される。このとき、トランジスタ領域において、開口部および溝内を埋め込むようにアモルファスシリコン層２６が形成される。また、前工程のin-situ、例えば同一チャンバー、または同一装置内における高真空搬送による別チャンバーにて行うことで、ポリシリコン層２５およびアモルファスシリコン層２６上に自然酸化膜は形成されない。
【００７０】
次に、図１８（ａ）乃至（ｃ）に示すように、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層２６上に、マスク材２８が形成される。マスク材２８は、例えばＳｉＮで構成される。
【００７１】
このとき、このＳｉＮの成膜による高温の熱履歴により、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層２６が結晶化する。これにより、アモルファスシリコン層２６がポリシリコン層２７となる。
【００７２】
次に、マスク材２８を用いたリソグラフィおよびＲＩＥにより、メモリセル領域およびトランジスタ領域におけるポリシリコン配線加工が行われる。より具体的には、メモリセル領域におけるポリシリコン層２７、ポリシリコン層２５、ゲート間絶縁膜２１、ポリシリコン層１９、およびトランジスタ領域おけるポリシリコン層２７、ポリシリコン層２５、ゲート間絶縁膜２１、ポリシリコン層１９、酸化膜１５、ポリシリコン層１８がチャネル幅方向に沿ってパターニングされる。
【００７３】
これにより、メモリセル領域において、パターニングされたポリシリコン層２７ａ、ポリシリコン層２５ａ、ゲート間絶縁膜２１ａ、およびポリシリコン層（浮遊ゲート電極）１９ａが形成され、トンネル絶縁膜１１ａの表面が露出する。また、トランジスタ領域において、パターニングされたポリシリコン層２７ｂ、ポリシリコン層２５ｂ、ゲート間絶縁膜２１ｂ、ポリシリコン層１９ｂ、酸化膜１５、およびポリシリコン層１８が形成され、ゲート絶縁膜１１ｂの表面が露出する。
【００７４】
次に、図２０（ａ）乃至（ｃ）に示すように、メモリセル領域およびトランジスタ領域におけるパターニングされたポリシリコン配線間を覆うように、絶縁膜２９ａ，２９ｂが形成される。より具体的には、メモリセル領域において、ポリシリコン層２７ａ、ポリシリコン層２５ａ、ゲート間絶縁膜２１ａ、およびポリシリコン層１９ａの側面上、およびマスク材２８の上面上に、絶縁膜２９ａが形成される。また、トランジスタ領域において、ポリシリコン層２７ｂ、ポリシリコン層２５ｂ、ゲート間絶縁膜２１ｂ、ポリシリコン層１９ｂ、酸化膜１５、およびポリシリコン層１８の側面上、およびマスク材２８の上面上に、絶縁膜２９ｂが形成される。
【００７５】
次に、図２１（ａ）乃至（ｃ）に示すように、ＲＩＥ、ウェットエッチング、またはＣＭＰ（Chemical Mechanical Polishing）により、メモリセル領域およびトランジスタ領域における絶縁膜２９ａ，２９ｂの上部側の一部、およびマスク材２８が除去される。これにより、メモリセル領域におけるポリシリコン層２７ａ、およびトランジスタ領域におけるポリシリコン層２７ｂの上面、および上部側の側面が露出する。なお、このとき、少なくともポリシリコン層２７ａおよびポリシリコン層２７ｂの上面が露出すればよい。
【００７６】
次に、図２２（ａ）乃至（ｃ）に示すように、メモリセル領域における露出したポリシリコン層２７ａ上に金属層３０ａが形成され、トランジスタ領域における露出したポリシリコン層２７ｂ上に金属層３０ｂが形成される。金属層３０ａ，３０ｂは、例えばＮｉ、Ｃｏ、Ｔｉ、またはＷで構成されるが、これに限らず、ポリシリコンとシリサイドを形成し得る金属材料であればよい。
【００７７】
次に、図２３（ａ）乃至（ｃ）に示すように、メモリセル領域およびトランジスタ領域において、熱処理が行われる。これにより、メモリセル領域において、金属層３０ａと、ポリシリコン層２７ａ，２５ａとが反応する。また、トランジスタ領域において、金属層３０ｂと、ポリシリコン層２７ｂ，２５ｂ，１９ｂとが反応する。すなわち、メモリセル領域において金属層３０ａを構成する金属原子が上部側からポリシリコン層２７ａ，２５ａ内に拡散し、トランジスタ領域において金属層３０ｂを構成する金属原子が上部側からポリシリコン層２７ｂ，２５ｂ，１９ｂ内に拡散する。
【００７８】
これにより、メモリセル領域におけるポリシリコン層２７ａ，２５ａがそれぞれシリサイド層３２ａ，３１ａとなり、トランジスタ領域におけるポリシリコン層２７ｂ，２５ｂ，１９ｂがそれぞれシリサイド層３２ｂ，３１ｂ，３３ｂとなる。
【００７９】
このとき、メモリセル領域において、ポリシリコン層１９ａ上にゲート間絶縁膜２１ａが形成されているため、ポリシリコン層１９ａはシリサイド化されない。すなわち、制御ゲート電極３４ａはシリサイド化されるが、浮遊ゲート電極１９ａはシリサイド化されない。一方、トランジスタ領域において、ゲート間絶縁膜２１ｂには開口部が形成されている。このため、ポリシリコン層１９ｂもシリサイド化される。すなわち、上側ゲート電極および下側ゲート電極がシリサイド化される。
【００８０】
ここで、本実施形態では、トランジスタ領域において、ゲート絶縁膜１１ｂの直上に形成されたポリシリコン層１８上に、酸化膜１５が形成されている。この酸化膜１５が所望の膜厚（例えば、１ｎｍ以上の膜厚）を有することにより、上部側からポリシリコン層１８への金属拡散を抑制することができる。すなわち、酸化膜１５は、金属拡散に対するバリア膜として機能する。
【００８１】
その後、図１に示すように、例えばウェットエッチングにより、メモリセル領域およびトランジスタ領域における未反応の金属層３０ａ，３０ｂが除去され、全面に図示せぬ層間絶縁膜が形成される。このようにして、本実施形態に係るメモリセルＭＣおよびトランジスタＴｒが形成される。
【００８２】
なお、本例において、自然酸化膜２３の除去は水素アニールにより行われたが、これに限らない。水素アニールの代わりに、例えば逆スパッタリングにより行われてもよい。逆スパッタリングは、Ａｒ（アルゴン）等のプラズマ粒子をターゲットである自然酸化膜２３に衝突させることで、自然酸化膜２３を除去する方法である。水素アニールは自然酸化膜２３の下地膜へのダメージを小さくすることができるのに対して、逆スパッタリングは低温で行うことができる。メモリセルＭＣおよびトランジスタＴｒの耐性を考慮して、いずれかの方法を適宜選択することができる。
【００８３】
また、逆スパッタリングは、水素アニールよりも低温で行われる。このため、自然酸化膜２３の除去を逆スパッタリングで行う場合、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層２２は結晶化しない。このとき、アモルファスシリコン層２２は、アモルファスシリコン層２６と同時に結晶化される。すなわち、アモルファスシリコン層２２は、ＳｉＮの成膜（マスク材２８の形成）による高温の熱履歴により、結晶化されてポリシリコン層２５となる。
【００８４】
［効果］
上記実施形態によれば、メモリセルＭＣの制御ゲート電極３４ａをシリサイド化する半導体装置の製造方法において、制御ゲート電極３４ａとなる複数のポリシリコン層２５，２７を形成する際にその界面に生じる自然酸化膜２３を除去する。これにより、ポリシリコン層２５，２７のフルシリサイド化を容易にし、メモリセルＭＣにおける制御ゲート電極３４ａの低抵抗化を図ることができる。
【００８５】
また、本実施形態では、メモリセルＭＣの制御ゲート電極３４ａをシリサイド化する際、トランジスタＴｒのゲート電極３４ｂを構成するポリシリコン層１９ｂ，２５ｂ，２７ｂもシリサイド化され、シリサイド層３３ｂ，３１ｂ，３２ｂが形成される。このとき、ゲート絶縁膜１１ｂの直上に形成されたポリシリコン層１８上に金属拡散に対するバリア層として機能する酸化膜１５が形成されている。これにより、ゲート絶縁膜１１ｂに接するポリシリコン層１８のシリサイド化を抑制することができる。すなわち、ゲート絶縁膜１１ｂに接するゲート電極３４ｂ（ポリシリコン層１８）の一部がシリサイド化することを抑制し、トランジスタＴｒにおける閾値ばらつきを低減することができる。
【００８６】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００８７】
１０…半導体層、１１…絶縁層、１１ａ…トンネル絶縁膜、１１ｂ…ゲート絶縁膜、１５…酸化膜、１８，１９，１９ａ，１９ｂ，２５，２５ａ，２５ｂ，２７，２７ａ，２７ｂ，…ポリシリコン層、２１，２１ａ，２１ｂ…ゲート間絶縁膜、２３…自然酸化膜、３０ａ，３０ｂ…金属層、３１ａ，３１ｂ，３２ａ，３２ｂ，３３ｂ…シリサイド層。
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリとしてＮＡＮＤ型フラッシュメモリが周知である。ＮＡＮＤ型フラッシュメモリは、メモリセルと選択トランジスタとでＮＡＮＤストリングを構成し、さらにこれらを制御する周辺回路を有する。
【０００３】
メモリセルは、半導体基板上にトンネル絶縁膜を介して、浮遊ゲート電極、電極間絶縁膜、およびワード線となる制御ゲート電極を備える。一方、選択トランジスタおよび周辺回路のトランジスタは、メモリセルと同時に形成され、半導体基板上にゲート絶縁膜を介して、浮遊ゲート電極と同じ材料で構成される下側ゲート電極、および制御ゲート電極と同じ材料で構成される上側ゲート電極を備える。
【０００４】
これらメモリセルの制御ゲート電極およびトランジスタのゲート電極は、導電性ポリシリコンからなるが、低抵抗化を図るためシリサイド化される。このとき、低抵抗化のためにメモリセルの制御ゲート電極をフルシリサイド（ＦＵＳＩ）化する一方、閾値ばらつきを抑制するためにトランジスタのゲート電極のシリサイド化をゲート絶縁膜に達しないように制御する必要がある。しかし、メモリセルとトランジスタとを同時に形成する場合、メモリセルの制御ゲート電極をフルシリサイド化しつつ、トランジスタのゲート電極のシリサイド化をゲート絶縁膜に達しないように制御することは困難である。このように所望のシリサイド化を行えないことにより、デバイス性能の劣化を引き起こしてしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１３０１３７号公報
【特許文献２】特開２０１０−８０４９７号公報
【特許文献３】特開２００９−２３９０２８号公報
【特許文献４】特開２００９−９４０９１号公報
【特許文献５】特開２００８−１５９６１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
メモリセル特性の向上、およびトランジスタ特性の劣化の抑制を図る半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本実施形態によれば、半導体装置の製造方法が提供される。前記半導体装置の製造方法においては、半導体層上に、第１絶縁膜を形成する。第１領域における前記第１絶縁膜上に、表面に酸化膜が形成された第１導電膜を形成する。前記第１領域における前記第１導電膜上および前記第１領域と異なる第２領域における前記第１絶縁膜上に、第２導電膜を形成する。前記第２導電膜上に、第２絶縁膜を形成する。前記第２絶縁膜上に、第３導電膜を形成する。前記第１領域における前記第３導電膜および前記第２絶縁膜の一部をエッチングにより貫通させて前記第２導電膜を露出させる。前記第２導電膜および前記第３導電膜の表面に形成された第１自然酸化膜を除去する。前記第３導電膜上および前記第１領域における前記第２導電膜上に、第４導電膜を形成する。前記第４導電膜上に金属層を形成して熱処理することにより、前記第４導電膜、前記第３導電膜、および前記第１領域における前記第２導電膜をシリサイド化する。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る半導体装置の構造を示す断面図。
【図２】本実施形態に係る半導体装置の製造工程を示す断面図。
【図３】図２に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図４】図３に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図５】図４に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図６】図５に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図７】図６に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図８】図７に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図９】図８に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１１】図１０に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１６】図１５に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１７】図１６に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１８】図１７に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図１９】図１８に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図２０】図１９に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図２１】図２０に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図２２】図２１に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【図２３】図２２に続く、本実施形態に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【０００９】
ＮＡＮＤ型フラッシュメモリにおいて、メモリセルおよびトランジスタは、以下のように製造される。
【００１０】
まず、シリコン（Ｓｉ）、またはゲルマニウム含有シリコン（Ｓｉ−Ｇｅ）の基板上に、ゲート絶縁膜およびトンネル絶縁膜となる絶縁層が形成される。次に、浮遊ゲート電極および下側ゲート電極となる第１アモルファスシリコン（ａ−Ｓｉ）層が形成され、熱処理によって第１ポリシリコン（ｐｏｌｙ−Ｓｉ）層となる。次に、メモリセル領域においてリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）技術を用いて第１ポリシリコン層が加工された後、第１ポリシリコン層の表面にゲート間絶縁膜（ＩＰＤ：Inter Poly Dielectric）が形成される。次に、制御ゲート電極および上側ゲート電極となる第２アモルファスシリコン層が形成される。その後、選択トランジスタ領域において第２アモルファスシリコン層およびゲート間絶縁膜の一部が貫通するように加工される。次に、第２アモルファスシリコン層上に、第２アモルファスシリコン層と一体化して制御ゲート電極および上側ゲート電極となる第３アモルファスシリコン層が形成され、熱処理によって第２アモルファスシリコン層および第３アモルファスシリコン層が第２ポリシリコン層および第３ポリシリコン層となる。そして、金属層が成膜され、熱処理によって上部側から金属原子とｐｏｌｙ−Ｓｉとを反応させてシリサイド層が形成される。
【００１１】
上記製造方法では、第２ポリシリコン層上に自然酸化膜が形成されたまま第３ポリシリコン層が形成される。このため、上部側からの金属拡散が第２ポリシリコン層と第３ポリシリコン層との界面の自然酸化膜で抑制され、下側の第２ポリシリコン層がシリサイド化されず、制御ゲート電極の低抵抗化が困難になる。この問題は、第２ポリシリコン層と第３ポリシリコン層界面の自然酸化膜を除去した後に、制御ゲート電極全体をフルシリサイド化することによって解決することができる。
【００１２】
しかし、この場合、選択トランジスタおよび周辺回路のトランジスタにおいて下側ゲート電極までシリサイド化されてしまう。下側ゲート電極において、金属拡散（シリサイド化）が進行してゲート絶縁膜まで達すると、シリサイドがゲート絶縁膜に接触する部分とポリシリコンがゲート絶縁膜に接触する部分とが混在した構造となる。この場合、ポリシリコン部分とシリサイド部分とで閾値ばらつきが生じてデバイス性能の劣化を引き起こしてしまう。
【００１３】
これに対し、本実施形態は、メモリセルの制御ゲート電極およびトランジスタのゲート電極のシリサイド化を制御することにより、上記問題を解決するものである。
【００１４】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００１５】
＜実施形態＞
図１乃至図２３を用いて、本実施形態に係る半導体装置について説明する。本実施形態では、メモリセルＭＣの制御ゲート電極（ワード線）３４ａをシリサイド化する半導体装置の製造方法において、制御ゲート電極３４ａとして複数のポリシリコン層２５，２７を分割して形成する際に生じる自然酸化膜２３を除去する。これにより、制御ゲート電極３４ａのフルシリサイド化を容易にし、メモリセルＭＣにおける制御ゲート電極３４ａの低抵抗化を図ることができる。また、トランジスタＴｒのゲート電極３４ｂ内にシリサイド形成時の金属拡散を抑制する酸化膜１５を形成する。これにより、ゲート絶縁膜１１ｂに接するポリシリコン層１８のシリサイド化を抑制し、トランジスタＴｒにおける閾値ばらつきを低減することができる。以下に、本実施形態に係る半導体装置について詳説する。
【００１６】
［構造］
まず、図１を用いて、本実施形態に係る半導体装置の構造について説明する。
【００１７】
図１は、本実施形態に係る半導体装置の構造を示す断面図である。より具体的には、図１（ａ）はメモリセル領域におけるチャネル幅方向に沿った断面図であり、図１（ｂ）はメモリセル領域におけるチャネル長方向に沿った断面図であり、図１（ｃ）はトランジスタ領域におけるチャネル長方向に沿った断面図である。
【００１８】
ここで、メモリセル領域とはメモリセルが形成される領域であり、トランジスタ領域とは選択トランジスタが形成される領域および周辺回路におけるトランジスタが形成される領域のいずれも含むものである。
【００１９】
図１（ａ）および（ｂ）に示すように、メモリセル領域において半導体装置は、チャネル幅方向およびチャネル長方向にマトリクス状に配置される複数のメモリセルＭＣを備える。図１（ａ）に示すように、チャネル幅方向に沿った断面において、複数のメモリセルＭＣは素子領域（ＡＡ：Active Area）に形成され、互いに素子分離絶縁膜２０で構成される素子分離領域（ＳＴＩ：Shallow Trench Isolation）によって区画される。また、図１（ｂ）に示すように、チャネル長方向に沿った断面において、複数のメモリセルＭＣは、その側面に形成された絶縁膜２９ａによって互いに絶縁分離される。
【００２０】
メモリセルＭＣは、半導体層１０上に順に形成されたトンネル絶縁膜１１ａ、浮遊ゲート電極１９ａ、ゲート間絶縁膜２１ａ、およびワード線となる制御ゲート電極３４ａで構成される。
【００２１】
半導体層１０は、例えばシリコン基板であるが、これに限らず、ゲルマニウムを含有するシリコン基板でもよい。また、半導体層１０は、ＳＯＩ（Silicon On Insulating）基板でもよい。図１（ａ）に示すように、半導体層１０は、素子領域と素子分離領域とで段差を有する。より具体的には、半導体層１０は、素子領域において上段面を有し、素子分離領域において下段面を有する。すなわち、半導体層１０は、素子分離領域において溝を有する。また、半導体層１０内には、図示せぬソース／ドレイン拡散層が形成され、その間にチャネルが形成される。このチャネルは、後述する浮遊ゲート電極１９ａの下部に形成される。
【００２２】
トンネル絶縁膜１１ａは、半導体層１０上に形成される。トンネル絶縁膜１１ａは、例えばＳｉＯ２膜またはＳｉＮ膜、もしくはこれらの積層膜で構成される。図１（ｂ）に示すように、チャネル長方向に沿った断面において、トンネル絶縁膜１１ａは、隣接するメモリセルＭＣ間で連続して形成されてもよいが、メモリセルＭＣ毎に分離されてもよい。
【００２３】
浮遊ゲート電極１９ａは、トンネル絶縁膜１１ａ上に形成される。浮遊ゲート電極１９ａは、例えばポリシリコンで構成される。この浮遊ゲート電極１９ａは、電荷蓄積層として機能する。
【００２４】
ゲート間絶縁膜２１ａは、浮遊ゲート電極１９ａと後述する制御ゲート電極３４ａとの間に形成される。言い換えると、ゲート間絶縁膜２１ａは、浮遊ゲート電極１９ａ上かつ制御ゲート電極３４ａ下に形成される。これにより、チャネル幅方向に並ぶ複数のメモリセルＭＣの浮遊ゲート電極１９ａは、互いに絶縁分離される。
【００２５】
制御ゲート電極３４ａは、ゲート間絶縁膜２１ａ上に形成される。本実施形態において、制御ゲート電極３４ａは、ゲート間絶縁膜２１ａ上に形成されたシリサイド層３１ａと、シリサイド層３１ａ上に形成されたシリサイド層３２ａとで構成される。これらシリサイド層３１ａとシリサイド層３２ａとは、同材料で構成され、互いに接して形成される。すなわち、シリサイド層３１ａおよびシリサイド層３２ａは、電気的に接続され、一体化している。シリサイド層３１ａおよびシリサイド層３２ａは、その全体が例えばＮｉ（ニッケル）シリサイド、Ｃｏ（コバルト）シリサイド、Ｔｉ（チタン）シリサイド、またはＷ（タングステン）シリサイドで構成されるフルシリサイド構造である。
【００２６】
図１（ｃ）に示すように、トランジスタ領域において半導体装置は、複数のトランジスタＴｒを備える。チャネル長方向に沿った断面において、複数のトランジスタＴｒは、その側面に形成された絶縁膜２９ｂによって互いに絶縁分離される。
【００２７】
トランジスタＴｒは、半導体層１０上に順に形成されたゲート絶縁膜１１ｂおよびゲート電極３４ｂで構成される。
【００２８】
半導体層１０内には、図示せぬソース／ドレイン拡散層が形成され、その間にチャネルが形成される。このチャネルは、後述するゲート電極３４ｂの下部に形成される。
【００２９】
ゲート絶縁膜１１ｂは、半導体層１０上に形成される。ゲート絶縁膜１１ｂは、例えばＳｉＯ２膜またはＳｉＮ膜、もしくはこれらの積層膜で構成される。図１（ｂ）に示すように、チャネル長方向に沿った断面において、ゲート絶縁膜１１ｂは、隣接するトランジスタＴｒ間で連続して形成されてもよいが、トランジスタＴｒ毎に分離されてもよい。
【００３０】
ゲート電極３４ｂは、ゲート絶縁膜１１ｂ上に形成される。このゲート電極３４ｂは、ポリシリコン層１８、酸化膜１５、シリサイド層３１ｂ，３２ｂ，３３ｂ、およびゲート間絶縁膜２１ｂで構成される。
【００３１】
ポリシリコン層１８は、ゲート絶縁膜１１ｂ上に形成される。ポリシリコン層１８の膜厚は、例えば２０ｎｍ以上１００ｎｍ以下程度である。
【００３２】
酸化膜１５は、ポリシリコン層１８上に形成される。この酸化膜１５についての詳細は後述する。
【００３３】
シリサイド層３３ｂは、酸化膜１５上に形成される。シリサイド層３３ｂは、メモリセル領域における浮遊ゲート１９ａと同時に形成されたポリシリコンがシリサイド化された層である。シリサイド層３３ｂは、その全体が例えばＮｉシリサイド、Ｃｏシリサイド、Ｔｉシリサイド、またはＷシリサイドで構成されるフルシリサイド構造である。
【００３４】
ゲート間絶縁膜２１ｂは、シリサイド層３３ｂ上に形成される。ゲート間絶縁膜２１ｂは、メモリセル領域におけるゲート間絶縁膜２１ａと同時に形成され、同材料で構成される。また、ゲート間絶縁膜２１ａは、チャネル長方向における中央部に、上面から下面まで貫通する開口部を有する。
【００３５】
シリサイド層３１ｂは、ゲート間絶縁膜２１ｂ上に形成される。シリサイド層３１ｂは、メモリセル領域におけるシリサイド層３１ａと同時に形成され、同材料で構成される。すなわち、シリサイド層３１ｂは、その全体が例えばＮｉシリサイド、Ｃｏシリサイド、Ｔｉシリサイド、またはＷシリサイドで構成されるフルシリサイド構造である。また、シリサイド層３１ｂは、チャネル長方向における中央部に、上面から下面まで貫通する開口部を有する。シリサイド層３１ｂにおける開口部とゲート間絶縁膜２１ａにおける開口部とは、同位置に形成される。この開口部は、シリサイド層３３ｂの上部側まで達する。言い換えると、シリサイド層３３ｂは、チャネル長方向における中央部でかつ上部側に溝を有する。
【００３６】
シリサイド層３２ｂは、シリサイド層３１ｂ上に形成される。シリサイド層３２ｂは、メモリセル領域におけるシリサイド層３２ａと同時に形成され、同材料で構成される。すなわち、シリサイド層３２ｂは、その全体が例えばＮｉシリサイド、Ｃｏシリサイド、Ｔｉシリサイド、またはＷシリサイドで構成されるフルシリサイド構造である。このシリサイド層３２ｂは、シリサイド層３１ｂおよびゲート間絶縁膜２１ｂの開口部内、シリサイド層３３ｂの溝内にも形成される。また、シリサイド層３２ｂとシリサイド層３１ｂ、シリサイド層３２ｂとシリサイド層３３ｂとは、同材料で構成され、互いに接して形成される。すなわち、シリサイド層３２ｂとシリサイド層３１ｂ、シリサイド層３２ｂとシリサイド層３３ｂとは、電気的に接続され、一体化している。
【００３７】
ゲート電極３４ｂにおいて、シリサイド層３３ｂは下側ゲート電極と称され、シリサイド層３１ｂ，３２ｂは上側ゲート電極と称される。これら上側ゲート電極と下側ゲート電極とは、ゲート間絶縁膜２１ｂに形成された開口部を介して接して形成される。
【００３８】
本実施形態において、ゲート電極３４ｂ内において、ポリシリコン層１８の表面上に酸化膜１８が形成される。より具体的には、酸化膜１５は、ポリシリコン層１８と下側ゲート電極（シリサイド層３３ｂ）との間に形成される。言い換えると、酸化膜１５は、ポリシリコン層１８上でかつ下側ゲート電極下に形成される。
【００３９】
酸化膜１５は、ポリシリコン層１８が大気中に露出することによりその表面に形成される自然酸化膜でもよいし、後述する製造方法によって形成されるＳｉＯ２膜でもよい。
【００４０】
酸化膜１５の膜厚は、例えば１ｎｍ以上３ｎｍ以下程度である。酸化膜１５の膜厚の下限は、シリサイド形成工程における金属拡散の抑制を考慮したものである。すなわち、酸化膜１５の膜厚が１ｎｍ以上であれば、シリサイド工程においてポリシリコン層１８への金属拡散を十分に防止することができる。一方、酸化膜１５の膜厚の上限は、ポリシリコン層１８とシリサイド層３３ｂとの電気的な導通を考慮したものである。酸化膜１５の膜厚が３ｎｍ以下になると、酸化膜１５における電気伝導機構がＦＮ（Fowler-Nordheim）トンネル電流から直接トンネル電流へと移行し、急激にリーク電流が増大する。すなわち、酸化膜１５の膜厚が３ｎｍ以下であれば、ポリシリコン層１８とシリサイド層３３ｂとが電気的に導通し、シリサイド化した上側ゲート電極および下側ゲート電極もトランジスタＴｒのゲート電極として十分に機能することができる。
【００４１】
なお、酸化膜１５の膜厚は、上記範囲に限定されず、金属拡散を抑制できる範囲で小さくしてもよく、またポリシリコン層１８とシリサイド層３３ｂとが電気的に導通する範囲で大きくしてもよい。
【００４２】
また、酸化膜１５は、ゲート電極３４ｂ内において、より下側に位置することが望ましい。すなわち、ポリシリコン層１８の膜厚は、より小さいほうが望ましい。これにより、ゲート電極３４ｂにおいて、シリサイド化される領域（シリサイド層３１ｂ，３２ｂ，３３ｂ）が占める割合を大きくすることができる。したがって、トランジスタＴｒのゲート電極３４ｂの低抵抗化を図ることができ、トランジスタ特性の向上を図ることができる。
【００４３】
［製造方法］
次に、図２乃至図２３を用いて、本実施形態に係る半導体装置の製造方法について説明する。
【００４４】
図２乃至図２３は、本実施形態に係る半導体装置の製造工程を示す断面図である。より具体的には、図２（ａ）乃至図２３（ａ）はメモリセル領域におけるチャネル幅方向に沿った断面図であり、図２（ｂ）乃至図２３（ｂ）はメモリセル領域におけるチャネル長方向に沿った断面図であり、図２（ｃ）乃至図２３（ｃ）はトランジスタ領域におけるチャネル長方向に沿った断面図である。
【００４５】
まず、図２（ａ）乃至（ｃ）に示すように、例えばシリコン基板、またはゲルマニウムを含有するシリコン基板で構成される半導体層１０上に、絶縁層１１が形成される。絶縁層１１は、例えばＳｉＯ２膜またはＳｉＮ膜、もしくはこれらの積層膜で構成される。
【００４６】
次に、図３（ａ）乃至（ｃ）に示すように、メモリセル領域およびトランジスタ領域における絶縁層１１上に、マスク材１２が形成される。マスク材１２は、後述するウェットエッチング工程において絶縁層１１に対して選択比を有する材料であり、例えば塗布法および熱処理により形成されるポリシラザン系のＳｉＯ２膜（ＰＳＺ−ＳｉＯ２膜）で構成される。
【００４７】
次に、図４（ａ）乃至（ｃ）に示すように、例えばウェットエッチングにより、トランジスタ領域におけるマスク材１２が除去される。これにより、トランジスタ領域における絶縁層１１が露出する。このとき、メモリセル領域におけるマスク材１２は、残存する。
【００４８】
次に、図５（ａ）乃至（ｃ）に示すように、メモリセル領域におけるマスク材１２上、およびトランジスタ領域における絶縁層１１上に、アモルファスシリコン（ａ−Ｓｉ）層１３が形成される。このアモルファスシリコン層１３は、平坦性に優れている。アモルファスシリコン層１３の膜厚は、例えば２０ｎｍ以上１００ｎｍ以下程度である。
【００４９】
次に、図６（ａ）乃至（ｃ）に示すように、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層１３上に、マスク材１４が形成される。マスク材１４は、後述するウェットエッチング工程において絶縁層１１に対して選択比を有する材料であり、例えば塗布法および熱処理により形成されるポリシラザン系のＳｉＯ２膜（ＰＳＺ−ＳｉＯ２膜）で構成される。
【００５０】
次に、図７（ａ）乃至（ｃ）に示すように、マスク材１４をパターニングすることにより、メモリセル領域におけるマスク材１４が除去され、トランジスタ領域におけるマスク材１４が残存する。
【００５１】
次に、図８（ａ）乃至（ｃ）に示すように、例えばＲＩＥ（Reactive Ion Etching）により、メモリセル領域におけるアモルファスシリコン層１３が除去される。
【００５２】
次に、図９（ａ）乃至（ｃ）に示すように、例えばウェットエッチングにより、メモリセル領域におけるマスク材１２およびトランジスタ領域におけるマスク材１４が除去される。
【００５３】
このようにして、トランジスタ領域における絶縁層１１上のみに、アモルファスシリコン層１３が形成される。
【００５４】
このとき、上記工程では、メモリセル領域において、絶縁層１１上にマスク材１２を介してアモルファスシリコン層１３を形成した後、アモルファスシリコン層１３およびマスク材１２を除去する。これは、アモルファスシリコン層１３の除去がその下地膜への表面ダメージが大きいＲＩＥにより行われる一方、マスク材１２の除去が表面ダメージの小さいウェットエッチングで行われるためである。
【００５５】
すなわち、メモリセル領域において、マスク材１２を介さずにアモルファスシリコン層１３を絶縁層１１の直上に形成させた後、ＲＩＥにより除去する場合、絶縁層１１の表面にダメージが生じる。この絶縁層１１はトンネル絶縁膜となるため、表面にダメージが生じることでその特性が劣化してしまう。これに対して、本例では、絶縁層１１上にマスク材１２を介してアモルファスシリコン層１３を形成することで、アモルファスシリコン層１３の除去による絶縁層１１へのダメージを防ぐことができる。また、その後のマスク材１２の除去はウェットエッチングであるため、絶縁層１１へのダメージは最小限に抑えることができる。
【００５６】
なお、メモリセル領域において、絶縁層１１の表面に対するＲＩＥによるダメージが小さい場合やそのダメージによって絶縁層１１の機能に影響が出ない場合は、マスク材１２を介することなくアモルファスシリコン層１３を絶縁層１１上に形成した後、ＲＩＥにより除去してもよい。
【００５７】
次に、図１０（ａ）乃至（ｃ）に示すように、例えば酸素雰囲気で熱処理またはアッシングにより、トランジスタ領域におけるアモルファスシリコン層１３上に、酸化膜１５が形成される。酸化膜１５は、例えばＳｉＯ２膜で構成される。酸化膜１５の膜厚は、１ｎｍ以上３ｎｍ以下程度である。なお、酸化膜１５の膜厚は、上記範囲に限定されず、後述するシリサイド形成工程における金属拡散を抑制できる範囲で小さく、また後述するポリシリコン層１８とシリサイド層３３ｂとが電気的に導通する範囲で大きくてよい。
【００５８】
なお、酸化膜１５は、熱処理またはアッシングに限らず、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法で形成されてもよい。また、酸化膜１５は、上記方法より形成されるＳｉＯ２膜に限らず、アモルファスシリコン層１３の表面を大気中に露出することにより形成される自然酸化膜であってもよい。
【００５９】
次に、図１１（ａ）乃至（ｃ）に示すように、メモリセル領域における絶縁層１１上、およびトランジスタ領域における酸化膜１５上に、アモルファスシリコン層１６が形成される。
【００６０】
次に、図１２（ａ）乃至（ｃ）に示すように、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層１６に対して熱処理を行うことにより、アモルファスシリコン層１６を結晶化させる。これにより、アモルファスシリコン層１６がポリシリコン層１９となる。これと同時に、この熱処理による高温の熱履歴により、トランジスタ領域におけるアモルファスシリコン層１３も結晶化する。これにより、アモルファスシリコン層１３がポリシリコン層１８となる。なお、アモルファスシリコン層１６が形成される前に、アモルファスシリコン層１３に対して熱処理を行い、ポリシリコン層１８を形成してもよい。
【００６１】
次に、図１３（ａ）乃至（ｃ）に示すように、リソグラフィおよびＲＩＥにより、メモリセル領域におけるポリシリコン層１９、絶縁層１１、および半導体層１０がチャネル長方向に沿ってパターニングされる。これにより、ポリシリコン層１９、絶縁層１１、および半導体層１０にチャネル長方向に沿ったＳＴＩ溝が形成される。その後、ＳＴＩ溝に素子分離絶縁膜２０が形成され、素子領域とそれを区画する素子分離領域とが形成される。
【００６２】
次に、メモリセル領域およびトランジスタ領域におけるポリシリコン層１９上に、ゲート間絶縁膜２１が形成される。このとき、ゲート間絶縁膜２１は、メモリセル領域においては、ポリシリコン層１９の上面上、側面上および素子分離絶縁膜２０上に形成される。
【００６３】
次に、図１４（ａ）乃至（ｃ）に示すように、メモリセル領域およびトランジスタ領域におけるゲート間絶縁膜２１上に、アモルファスシリコン層２２が形成される。このとき、アモルファスシリコン層２２の表面が大気中に露出することにより、その表面上に自然酸化膜２３が形成される。
【００６４】
次に、図１５（ａ）乃至（ｃ）に示すように、自然酸化膜２３を介してアモルファスシリコン層２２上に、マスク材１４が形成される。その後、マスク材１４をパターニングすることにより、トランジスタ領域におけるマスク材１４の一部が除去される。このマスク材を用いて、例えばＲＩＥにより、トランジスタ領域におけるアモルファスシリコン層２２、およびゲート間絶縁膜２１の一部を上面から下面まで貫通する開口部が形成される。この開口部は、ポリシリコン層１９の上部側まで達する。言い換えると、ポリシリコン層１９の一部の上部側に溝が形成される。
【００６５】
これらトランジスタ領域におけるアモルファスシリコン層２２およびゲート間絶縁膜２１に形成される開口部、およびポリシリコン層１９に形成される溝は、後に形成されるトランジスタにおいてチャネル長方向における中央部に位置する。
【００６６】
このとき、開口部および溝内の露出したポリシリコン層１９およびアモルファスシリコン層２２の表面上に自然酸化膜２３が形成される。
【００６７】
次に、図１６（ａ）乃至（ｃ）に示すように、高真空中における水素アニールにより、メモリセル領域およびトランジスタ領域における自然酸化膜２３が除去される。すなわち、メモリセル領域におけるアモルファスシリコン層２２、およびトランジスタ領域におけるポリシリコン層１９およびアモルファスシリコン層２２の表面が露出する。このとき、水素アニールの温度は、３５０℃以上で行われる。この温度は、自然酸化膜２３の除去のために必要な下限温度である。
【００６８】
このとき、この熱処理（水素アニール）による高温の熱履歴により、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層２２が結晶化する。これにより、アモルファスシリコン層２２がポリシリコン層２５となる。
【００６９】
次に、図１７（ａ）乃至（ｃ）に示すように、前工程のin-situにおいて、メモリセル領域におけるポリシリコン層２５上、およびトランジスタ領域におけるポリシリコン層２５上、ポリシリコン層１９上に、アモルファスシリコン層２６が形成される。このとき、トランジスタ領域において、開口部および溝内を埋め込むようにアモルファスシリコン層２６が形成される。また、前工程のin-situ、例えば同一チャンバー、または同一装置内における高真空搬送による別チャンバーにて行うことで、ポリシリコン層２５およびアモルファスシリコン層２６上に自然酸化膜は形成されない。
【００７０】
次に、図１８（ａ）乃至（ｃ）に示すように、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層２６上に、マスク材２８が形成される。マスク材２８は、例えばＳｉＮで構成される。
【００７１】
このとき、このＳｉＮの成膜による高温の熱履歴により、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層２６が結晶化する。これにより、アモルファスシリコン層２６がポリシリコン層２７となる。
【００７２】
次に、マスク材２８を用いたリソグラフィおよびＲＩＥにより、メモリセル領域およびトランジスタ領域におけるポリシリコン配線加工が行われる。より具体的には、メモリセル領域におけるポリシリコン層２７、ポリシリコン層２５、ゲート間絶縁膜２１、ポリシリコン層１９、およびトランジスタ領域おけるポリシリコン層２７、ポリシリコン層２５、ゲート間絶縁膜２１、ポリシリコン層１９、酸化膜１５、ポリシリコン層１８がチャネル幅方向に沿ってパターニングされる。
【００７３】
これにより、メモリセル領域において、パターニングされたポリシリコン層２７ａ、ポリシリコン層２５ａ、ゲート間絶縁膜２１ａ、およびポリシリコン層（浮遊ゲート電極）１９ａが形成され、トンネル絶縁膜１１ａの表面が露出する。また、トランジスタ領域において、パターニングされたポリシリコン層２７ｂ、ポリシリコン層２５ｂ、ゲート間絶縁膜２１ｂ、ポリシリコン層１９ｂ、酸化膜１５、およびポリシリコン層１８が形成され、ゲート絶縁膜１１ｂの表面が露出する。
【００７４】
次に、図２０（ａ）乃至（ｃ）に示すように、メモリセル領域およびトランジスタ領域におけるパターニングされたポリシリコン配線間を覆うように、絶縁膜２９ａ，２９ｂが形成される。より具体的には、メモリセル領域において、ポリシリコン層２７ａ、ポリシリコン層２５ａ、ゲート間絶縁膜２１ａ、およびポリシリコン層１９ａの側面上、およびマスク材２８の上面上に、絶縁膜２９ａが形成される。また、トランジスタ領域において、ポリシリコン層２７ｂ、ポリシリコン層２５ｂ、ゲート間絶縁膜２１ｂ、ポリシリコン層１９ｂ、酸化膜１５、およびポリシリコン層１８の側面上、およびマスク材２８の上面上に、絶縁膜２９ｂが形成される。
【００７５】
次に、図２１（ａ）乃至（ｃ）に示すように、ＲＩＥ、ウェットエッチング、またはＣＭＰ（Chemical Mechanical Polishing）により、メモリセル領域およびトランジスタ領域における絶縁膜２９ａ，２９ｂの上部側の一部、およびマスク材２８が除去される。これにより、メモリセル領域におけるポリシリコン層２７ａ、およびトランジスタ領域におけるポリシリコン層２７ｂの上面、および上部側の側面が露出する。なお、このとき、少なくともポリシリコン層２７ａおよびポリシリコン層２７ｂの上面が露出すればよい。
【００７６】
次に、図２２（ａ）乃至（ｃ）に示すように、メモリセル領域における露出したポリシリコン層２７ａ上に金属層３０ａが形成され、トランジスタ領域における露出したポリシリコン層２７ｂ上に金属層３０ｂが形成される。金属層３０ａ，３０ｂは、例えばＮｉ、Ｃｏ、Ｔｉ、またはＷで構成されるが、これに限らず、ポリシリコンとシリサイドを形成し得る金属材料であればよい。
【００７７】
次に、図２３（ａ）乃至（ｃ）に示すように、メモリセル領域およびトランジスタ領域において、熱処理が行われる。これにより、メモリセル領域において、金属層３０ａと、ポリシリコン層２７ａ，２５ａとが反応する。また、トランジスタ領域において、金属層３０ｂと、ポリシリコン層２７ｂ，２５ｂ，１９ｂとが反応する。すなわち、メモリセル領域において金属層３０ａを構成する金属原子が上部側からポリシリコン層２７ａ，２５ａ内に拡散し、トランジスタ領域において金属層３０ｂを構成する金属原子が上部側からポリシリコン層２７ｂ，２５ｂ，１９ｂ内に拡散する。
【００７８】
これにより、メモリセル領域におけるポリシリコン層２７ａ，２５ａがそれぞれシリサイド層３２ａ，３１ａとなり、トランジスタ領域におけるポリシリコン層２７ｂ，２５ｂ，１９ｂがそれぞれシリサイド層３２ｂ，３１ｂ，３３ｂとなる。
【００７９】
このとき、メモリセル領域において、ポリシリコン層１９ａ上にゲート間絶縁膜２１ａが形成されているため、ポリシリコン層１９ａはシリサイド化されない。すなわち、制御ゲート電極３４ａはシリサイド化されるが、浮遊ゲート電極１９ａはシリサイド化されない。一方、トランジスタ領域において、ゲート間絶縁膜２１ｂには開口部が形成されている。このため、ポリシリコン層１９ｂもシリサイド化される。すなわち、上側ゲート電極および下側ゲート電極がシリサイド化される。
【００８０】
ここで、本実施形態では、トランジスタ領域において、ゲート絶縁膜１１ｂの直上に形成されたポリシリコン層１８上に、酸化膜１５が形成されている。この酸化膜１５が所望の膜厚（例えば、１ｎｍ以上の膜厚）を有することにより、上部側からポリシリコン層１８への金属拡散を抑制することができる。すなわち、酸化膜１５は、金属拡散に対するバリア膜として機能する。
【００８１】
その後、図１に示すように、例えばウェットエッチングにより、メモリセル領域およびトランジスタ領域における未反応の金属層３０ａ，３０ｂが除去され、全面に図示せぬ層間絶縁膜が形成される。このようにして、本実施形態に係るメモリセルＭＣおよびトランジスタＴｒが形成される。
【００８２】
なお、本例において、自然酸化膜２３の除去は水素アニールにより行われたが、これに限らない。水素アニールの代わりに、例えば逆スパッタリングにより行われてもよい。逆スパッタリングは、Ａｒ（アルゴン）等のプラズマ粒子をターゲットである自然酸化膜２３に衝突させることで、自然酸化膜２３を除去する方法である。水素アニールは自然酸化膜２３の下地膜へのダメージを小さくすることができるのに対して、逆スパッタリングは低温で行うことができる。メモリセルＭＣおよびトランジスタＴｒの耐性を考慮して、いずれかの方法を適宜選択することができる。
【００８３】
また、逆スパッタリングは、水素アニールよりも低温で行われる。このため、自然酸化膜２３の除去を逆スパッタリングで行う場合、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層２２は結晶化しない。このとき、アモルファスシリコン層２２は、アモルファスシリコン層２６と同時に結晶化される。すなわち、アモルファスシリコン層２２は、ＳｉＮの成膜（マスク材２８の形成）による高温の熱履歴により、結晶化されてポリシリコン層２５となる。
【００８４】
［効果］
上記実施形態によれば、メモリセルＭＣの制御ゲート電極３４ａをシリサイド化する半導体装置の製造方法において、制御ゲート電極３４ａとなる複数のポリシリコン層２５，２７を形成する際にその界面に生じる自然酸化膜２３を除去する。これにより、ポリシリコン層２５，２７のフルシリサイド化を容易にし、メモリセルＭＣにおける制御ゲート電極３４ａの低抵抗化を図ることができる。
【００８５】
また、本実施形態では、メモリセルＭＣの制御ゲート電極３４ａをシリサイド化する際、トランジスタＴｒのゲート電極３４ｂを構成するポリシリコン層１９ｂ，２５ｂ，２７ｂもシリサイド化され、シリサイド層３３ｂ，３１ｂ，３２ｂが形成される。このとき、ゲート絶縁膜１１ｂの直上に形成されたポリシリコン層１８上に金属拡散に対するバリア層として機能する酸化膜１５が形成されている。これにより、ゲート絶縁膜１１ｂに接するポリシリコン層１８のシリサイド化を抑制することができる。すなわち、ゲート絶縁膜１１ｂに接するゲート電極３４ｂ（ポリシリコン層１８）の一部がシリサイド化することを抑制し、トランジスタＴｒにおける閾値ばらつきを低減することができる。
【００８６】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００８７】
１０…半導体層、１１…絶縁層、１１ａ…トンネル絶縁膜、１１ｂ…ゲート絶縁膜、１５…酸化膜、１８，１９，１９ａ，１９ｂ，２５，２５ａ，２５ｂ，２７，２７ａ，２７ｂ，…ポリシリコン層、２１，２１ａ，２１ｂ…ゲート間絶縁膜、２３…自然酸化膜、３０ａ，３０ｂ…金属層、３１ａ，３１ｂ，３２ａ，３２ｂ，３３ｂ…シリサイド層。
【特許請求の範囲】
【請求項１】
半導体層上に、第１絶縁層を形成する工程と、
第１領域における前記第１絶縁層上に、表面に酸化膜が形成された第１導電層を形成する工程と、
前記第１領域における前記酸化膜上および前記第１領域と異なる第２領域における前記第１絶縁層上に、第２導電層を形成する工程と、
前記第２導電層上に、第２絶縁層を形成する工程と、
前記第２絶縁層上に、第３導電層を形成する工程と、
前記第１領域における前記第３導電層および前記第２絶縁層の一部をエッチングにより貫通させて前記第２導電層を露出させる工程と、
前記第２導電層および前記第３導電層の表面に形成された第１自然酸化膜を除去する工程と、
前記第３導電層上および前記第１領域における前記第２導電層上に、第４導電層を形成する工程と、
前記第４導電層上に金属層を形成して熱処理することにより、前記第４導電層、前記第３導電層、および前記第１領域における前記第２導電層をシリサイド化する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記酸化膜は、酸素雰囲気で熱処理またはアッシングすることにより形成されたＳｉＯ２膜を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記酸化膜は、第２自然酸化膜を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記酸化膜の膜厚は、１ｎｍ以上３ｎｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１自然酸化膜の除去は、水素アニールにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記水素アニールは、３５０℃以上で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第１自然酸化膜の除去は、逆スパッタリングにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記金属層は、Ｎｉ、Ｃｏ、Ｔｉ、またはＷを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１導電膜と、
前記第１導電膜上に形成された酸化膜と、
前記酸化膜上に形成された下側ゲート電極と、
前記下側ゲート電極上に形成され、開口部を有するゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成され、前記開口部を介して前記下側ゲート電極と接する上側ゲート電極と、
を具備し、
前記下側ゲート電極および前記上側ゲート電極は、シリサイド化されていることを特徴とする半導体装置。
【請求項１】
半導体層上に、第１絶縁層を形成する工程と、
第１領域における前記第１絶縁層上に、表面に酸化膜が形成された第１導電層を形成する工程と、
前記第１領域における前記酸化膜上および前記第１領域と異なる第２領域における前記第１絶縁層上に、第２導電層を形成する工程と、
前記第２導電層上に、第２絶縁層を形成する工程と、
前記第２絶縁層上に、第３導電層を形成する工程と、
前記第１領域における前記第３導電層および前記第２絶縁層の一部をエッチングにより貫通させて前記第２導電層を露出させる工程と、
前記第２導電層および前記第３導電層の表面に形成された第１自然酸化膜を除去する工程と、
前記第３導電層上および前記第１領域における前記第２導電層上に、第４導電層を形成する工程と、
前記第４導電層上に金属層を形成して熱処理することにより、前記第４導電層、前記第３導電層、および前記第１領域における前記第２導電層をシリサイド化する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記酸化膜は、酸素雰囲気で熱処理またはアッシングすることにより形成されたＳｉＯ２膜を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記酸化膜は、第２自然酸化膜を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記酸化膜の膜厚は、１ｎｍ以上３ｎｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１自然酸化膜の除去は、水素アニールにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記水素アニールは、３５０℃以上で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第１自然酸化膜の除去は、逆スパッタリングにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記金属層は、Ｎｉ、Ｃｏ、Ｔｉ、またはＷを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１導電膜と、
前記第１導電膜上に形成された酸化膜と、
前記酸化膜上に形成された下側ゲート電極と、
前記下側ゲート電極上に形成され、開口部を有するゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成され、前記開口部を介して前記下側ゲート電極と接する上側ゲート電極と、
を具備し、
前記下側ゲート電極および前記上側ゲート電極は、シリサイド化されていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１３−６２４２１（Ｐ２０１３−６２４２１Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−２００５８８（Ｐ２０１１−２００５８８）
【出願日】平成２３年９月１４日（２０１１．９．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１４日（２０１１．９．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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