不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
【課題】メモリセルトランジスタのゲート電極間の空隙の形状を最適化し、高性能、高信頼性を実現する不揮発性半導体記憶装置の製造方法。
【解決手段】実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１のゲート絶縁膜、第１のフローティングゲート電極、第１のゲート間絶縁膜、第１のコントロールゲート電極、第１のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成する。メモリセルゲート電極の側壁部に保護膜を形成し、その一部を第１のコントロールゲート電極の側壁部の一部が露出するよう除去する。金属膜を形成し、熱処理により、金属膜と第１のコントロールゲート電極を反応させ第１の金属半導体化合物層を形成する。メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、第１のコントロールゲート電極の上面よりも半導体基板から離れた位置に空隙の上端が位置する層間絶縁膜を形成する。
【解決手段】実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１のゲート絶縁膜、第１のフローティングゲート電極、第１のゲート間絶縁膜、第１のコントロールゲート電極、第１のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成する。メモリセルゲート電極の側壁部に保護膜を形成し、その一部を第１のコントロールゲート電極の側壁部の一部が露出するよう除去する。金属膜を形成し、熱処理により、金属膜と第１のコントロールゲート電極を反応させ第１の金属半導体化合物層を形成する。メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、第１のコントロールゲート電極の上面よりも半導体基板から離れた位置に空隙の上端が位置する層間絶縁膜を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ、ＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ等、半導体素子を用いた不揮発性半導体記憶装置は従来広く知られている。その中でもＮＡＮＤ型フラッシュメモリは、それぞれのメモリセルがソース・ドレイン拡散層を共有しているため、高集積化に有利である。
【０００３】
ＮＡＮＤ型フラッシュメモリの高集積化に伴い、メモリ性能を維持または向上させるためにメモリセルトランジスタのゲート電極の低抵抗化やカップリング比の向上が要求されている。低抵抗化を実現する手段としてゲート電極のシリサイド化がある。またカップリング比の向上を実現する手段として、ゲート電極間の絶縁膜に空隙（エアギャップ）を設ける方法がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２１７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、メモリセルトランジスタのゲート電極間の空隙の形状を最適化し、高性能、高信頼性を実現する不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１のゲート絶縁膜、第１のフローティングゲート電極、第１のゲート間絶縁膜、第１のコントロールゲート電極、第１のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成し、前記メモリセルゲート電極の側壁部に保護膜を形成し、前記保護膜の一部を前記第１のコントロールゲート電極の側壁部の一部が露出するよう除去し、前記第１のゲートマスク絶縁膜上および前記第１のコントロールゲート電極の側壁部上に金属膜を形成し、前記金属膜と前記第１のコントロールゲート電極を熱処理により反応させ第１の金属半導体化合物層を形成し、前記金属膜と前記第１のコントロールゲート電極を反応させ第１の金属半導体化合物層を形成し、前記メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、前記第１のコントロールゲート電極の上面よりも前記半導体基板から離れた位置に前記空隙の上端が位置する層間絶縁膜を形成する。
【図面の簡単な説明】
【０００７】
【図１】実施の形態の不揮発性半導体記憶装置の模式断面図である。
【図２】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図３】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図４】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図５】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図６】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図７】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図８】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図９】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１０】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１１】実施の形態の不揮発性半導体記憶装置の製造方法の変形例を示す模式断面図である。
【図１２】実施の形態の不揮発性半導体記憶装置の製造方法の作用を示す図である。
【発明を実施するための形態】
【０００８】
本実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１のゲート絶縁膜、第１のフローティングゲート電極、第１のゲート間絶縁膜、第１のコントロールゲート電極、第１のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成する。そして、半導体基板上に、第２のゲート絶縁膜、第２のフローティングゲート電極、第２のゲート間絶縁膜、第２のコントロールゲート電極、第２のゲートマスク絶縁膜の積層構造を有する周辺ゲート電極を形成する。そして、メモリセルゲート電極の側壁部に保護膜を形成し、保護膜の一部を第１のコントロールゲート電極の側壁部の一部が露出するよう除去する。そして、金属膜を第１のゲートマスク絶縁膜上および第１のコントロールゲート電極の側壁部上に形成し、熱処理により、金属膜と第１のコントロールゲート電極を反応させ第１の金属半導体化合物膜を形成し、メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜を形成する。この層間絶縁膜の空隙は第１のコントロールゲート電極の上面よりも半導体基板から離れた位置にその上端がある。なお、本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
【０００９】
実施の形態の不揮発性半導体記憶装置の製造方法によれば、層間絶縁膜の空隙の上端をコントロールゲート電極の上面よりも高い位置とすることで、層間絶縁膜内部の電界集中を抑制する。したがって、高い信頼性を備えるメモリセルトランジスタが実現される。また、ゲート電極間の層間絶縁膜の空隙（エアギャップ）のサイズが大きくなることでメモリセルトランジスタのゲート電極のカップリング比が向上し高性能なメモリトランジスタが実現される。
【００１０】
図１は、実施の形態の不揮発性半導体記憶装置の模式断面図である。図１（ａ）はメモリセルトランジスタのチャネル長方向の断面図、図１（ｂ）は周辺トランジスタのチャネル長方向の断面図である。
【００１１】
なお、本明細書中、周辺トランジスタとは、メモリセルトランジスタ以外のトランジスタの総称である。例えば、メモリセルトランジスタに隣接して配置される選択ゲートトランジスタ等も含む概念とする。
【００１２】
また、本明細書中では、メモリセルトランジスタのゲート電極をメモリセルゲート電極、周辺トランジスタのゲート電極を周辺ゲート電極と称する。周辺ゲート電極の線幅は、メモリセルゲート電極の線幅より大きい。
【００１３】
図１に示すように、不揮発性半導体記憶装置は、例えば、ｐ型シリコンの半導体基板１０を用いて形成される。半導体基板１０の不純物は、例えば、ボロン（Ｂ）である。
【００１４】
図１（ａ）に示すようにメモリセルアレイ部には、半導体基板１０上に、第１のゲート絶縁膜１２、第１のフローティングゲート電極１４、第１のゲート間絶縁膜１６、第１のコントロールゲート電極１８、第１のゲートマスク絶縁膜２０の積層構造を有する複数のメモリセルゲート電極ＭＧが形成されている。
【００１５】
第１のゲート絶縁膜１２は、例えば、シリコン酸化膜である。第１のフローティングゲート電極１４は、例えば、リン（Ｐ）がドープされた多結晶シリコン膜である。第１のゲート間絶縁膜１６は、例えば、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜である。また、第１のコントロールゲート電極１８は、例えば、多結晶シリコン層１８ａとシリサイド層１８ｂの積層構造である。シリサイド層１８ｂは、例えば、ニッケルシリサイド（ＮｉＳｉ）層またはコバルトシリサイド（ＣｏＳｉ）層である。第１のゲートマスク絶縁膜２０は、例えば、シリコン窒化膜である。
【００１６】
また、図１（ｂ）に示すように周辺部には、半導体基板１０上に、第２のゲート絶縁膜２２、第２のフローティングゲート電極２４、第２のゲート間絶縁膜２６、第２のコントロールゲート電極２８、第２のゲートマスク絶縁膜３０の積層構造を有する周辺ゲート電極ＰＧが形成されている。
【００１７】
第２のゲート間絶縁膜２６の一部が除去されることにより導通部が設けられ、第２のフローティングゲート電極２４と第２のコントロールゲート電極２８とは物理的に接触するとともに、電気的にも導通している。
【００１８】
また、第２のゲートマスク絶縁膜３０に、第２のコントロールゲート電極２８上面に達する開口部３２が設けられている。
【００１９】
第２のゲート絶縁膜２２は、例えば、シリコン酸化膜である。第２のフローティングゲート電極２４は、例えば、リン（Ｐ）がドープされた多結晶シリコン膜である。第２のゲート間絶縁膜２６は、例えば、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜である。また、第２のコントロールゲート電極２８は、例えば、多結晶シリコン層１８ａとシリサイド層１８ｂの積層構造である。シリサイド層１８ｂは、例えば、ニッケルシリサイド（ＮｉＳｉ）層またはコバルトシリサイド（ＣｏＳｉ）層である。第２のゲートマスク絶縁膜３０は、例えば、シリコン窒化膜である。
【００２０】
メモリセルゲート電極ＭＧおよび周辺ゲート電極ＰＧの側壁部には、保護膜３４が設けられている。保護膜３４は、例えば、シリコン酸化膜である。
【００２１】
そして、メモリセルゲート電極ＭＧ間を埋め込み、内部に空隙３６を有する層間絶縁膜３８が設けられている。空隙３６は、第１のコントロールゲート電極１８の上面よりも半導体基板１０から離れた位置にその上端がある。すなわち、図１（ａ）中、半導体基板１０と空隙３６の上端との距離ｈ１は、半導体基板１０と第１のコントロールゲート電極１８の上面との距離ｈ２よりも大きい。すなわち、ｈ１＞ｈ２である。
【００２２】
層間絶縁膜３８は、例えば、シリコン酸化膜である。層間絶縁膜３８は、周辺ゲート電極ＰＧ上にも設けられている。
【００２３】
なお、図１には、図示しないが、層間絶縁膜３８の上層には、例えば、複数の配線層とコンタクトで構成される多層配線層が形成される。
【００２４】
半導体基板１０と空隙３６の上端との距離ｈ１が、半導体基板１０と第１のコントロールゲート電極１８の上面との距離ｈ２以下の場合、すなわち、ｈ１≦ｈ２である場合、隣接する第１のコントロールゲート電極１８間の少なくとも最上部には、層間絶縁膜３８が電極間に間断なく存在する。このため、第１のコントロールゲート電極１８の上面角部に電界が集中する。したがって、層間絶縁膜３８が絶縁破壊したり、隣接するゲート電極間のリーク電流が増大したりすることが懸念される。すなわち、メモリセルトランジスタの特性が劣化し、メモリセルの誤動作が生ずる恐れがある。
【００２５】
実施の形態によれば、隣接する第１のコントロールゲート電極１８間には、空隙３６が存在する。したがって、隣接するコントロールゲート電極１８間の電界が緩和され、層間絶縁膜３８の絶縁破壊が生じにくくなるとともに、隣接するゲート電極間のリーク電流も抑制される。
【００２６】
さらに、隣接する第１のコントロールゲート電極１８間の空隙３６のサイズが、ｈ１≦ｈ２である場合に比較して大きいため、隣接する第１のコントロールゲート電極１８間、あるいは第１のコントロールゲート電極１８と半導体基板１０間の容量が小さくなり、ゲート電極のカップリング比も向上する。したがって、例えば、メモリセルの書き込み特性が向上する。
【００２７】
また、第２のゲートマスク絶縁膜３０がシリコン窒化膜、層間絶縁膜３８がシリコン酸化膜である場合のように、第２のゲートマスク絶縁膜３０の誘電率が層間絶縁膜３８の誘電率よりも高い場合には、第２のゲートマスク絶縁膜３０に開口部３２を設けることにより、周辺ゲート電極の配線容量が抑制される。したがって、周辺トランジスタが高速化するという利点もある。
【００２８】
次に実施の形態の不揮発性半導体記憶装置の製造方法について図面を参照しつつ説明する。図２〜図１０は、実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。なお、図２（ａ）〜図１０（ａ）はメモリセルトランジスタのチャネル長方向の断面図、図２（ｂ）〜図１０（ｂ）は周辺トランジスタのチャネル長方向の断面図である。
【００２９】
まず、図２に示すように、ｐ型シリコンの半導体基板１０上に、公知の方法により、第１のゲート絶縁膜１２、第１のフローティングゲート電極１４、第１のゲート間絶縁膜１６、第１のコントロールゲート電極１８、第１のゲートマスク絶縁膜２０の積層構造を備える複数のメモリセルゲート電極ＭＧを形成する。なお、この状態では、第１のコントロールゲート電極１８は、多結晶シリコン層１８ａのみで形成される。
【００３０】
第１のゲート絶縁膜１２は、例えば、熱酸化で形成されるシリコン酸化膜である。第１のフローティングゲート電極１４は、例えば、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成されるリン（Ｐ）がドープされた多結晶シリコン膜である。第１のゲート間絶縁膜１６は、例えば、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜である。また、多結晶シリコン層１８ａは、例えば、ＬＰＣＶＤ法で形成されるリン（Ｐ）がドープされた多結晶シリコン膜である。第１のゲートマスク絶縁膜２０は、例えば、シリコン窒化膜である。第１のゲートマスク絶縁膜２０の材料としては、例えば、シリコン酸化膜、アルミナ（Ａｌ２Ｏ３）、チタニア（ＴｉＯ２）等を用いることも可能である。
【００３１】
メモリセルゲート電極ＭＧと同時に、半導体基板１０上に、第２のゲート絶縁膜２２、第２のフローティングゲート電極２４、第２のゲート間絶縁膜２６、第２のコントロールゲート電極２８、第２のゲートマスク絶縁膜３０の積層構造を備える周辺ゲート電極ＰＧが形成される。ただし、第２のコントロールゲート電極２８の多結晶シリコン層２８ａの形成前に、第２のゲート間絶縁膜２６の一部の除去が行われる。
【００３２】
周辺ゲート電極ＰＧの各層の材料については、メモリセルゲート電極ＭＧと同様の材料が適用可能である。
【００３３】
次に、図３に示すように、メモリセルゲート電極ＭＧ上、および、周辺ゲート電極ＰＧ上に保護膜３４を形成する。保護膜３４は、例えばＬＰＣＶＤ法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により堆積されるシリコン酸化膜である。
【００３４】
次に、図４に示すように、例えば、レジスト膜４０の塗布と、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によるレジストエッチバックを行う。このエッチングにより、レジスト膜４０がメモリセルゲート電極ＭＧ間および周辺ゲート電極ＰＧ間に一部残存するようエッチングする。続いて、ＲＩＥ法により、保護膜３４をエッチングする。このエッチングにより、第１のコントロールゲート電極１８ａおよび第２のコントロールゲート電極２８ａの側壁部の一部が露出するように、保護膜３４の一部が除去される。
【００３５】
この際、メモリセルゲート電極ＭＧ側壁部の保護膜３４の上端は、第１のゲート間絶縁膜１６および第２のゲート間絶縁膜２６よりも上、すなわち、第１のゲート間絶縁膜１６および第２のゲート間絶縁膜２６に対し半導体基板１０から離れる方向に位置するようプロセスを制御する。後の金属半導体化合物形成の際に、第１のフローティングゲート電極１４および第２のフローティングゲート電極２４が金属膜と反応しないようにするためである。
【００３６】
なお、レジスト膜４０は、保護膜３４のエッチングの際に、メモリセルゲート電極ＭＧ間底部の保護膜３４やゲート絶縁膜１２がエッチングされることを防止している。
【００３７】
次に、図５に示すように、レジスト膜４０を、例えば、アッシングにより除去する。
【００３８】
次に、図６に示すように、リソグラフィー法により、周辺ゲート電極ＰＧの第２のゲートマスク絶縁膜３０上の一部が開口されるレジストマスク４２を形成する。
【００３９】
次に、図７に示すように、ＲＩＥ法により、第２のコントロールゲート電極２８の多結晶シリコン層２８ａ上面が露出するよう開口部３２を形成する。その後、レジストマスク４２を、例えば、アッシングにより剥離する。
【００４０】
次に、図８に示すように、メモリセルゲート電極ＭＧ上および周辺ゲート電極ＰＧ上に金属膜４４を形成する。この時、金属膜４４は第１のゲートマスク絶縁膜２０上および第１のコントロールゲート電極１８ａの側壁部上に形成される。また、金属膜４４は、第２のコントロールゲート電極２８ａ上面上にも形成される。
【００４１】
金属膜４４は、例えば、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されるニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜である。また、金属膜４４は、例えば、メッキ法により形成することも可能である。
【００４２】
次に、図９に示すように、熱処理により、金属膜４４と第１のコントロールゲート電極１８の多結晶シリコン層１８ａを反応させ、第１の金属半導体化合物層（シリサイド層）１８ｂを形成する。ここで、例えば、金属膜４４がニッケルの場合、第１の金属半導体化合物層１８ｂはニッケルシリサイド（ＮｉＳｉ）層となる。
【００４３】
この熱処理により、金属膜４４と第２のコントロールゲート電極２８の多結晶シリコン層２８ａも反応し、第２の金属半導体化合物層（シリサイド層）２８ｂが形成される。
【００４４】
次に、図１０に示すように、未反応の金属膜４４を、例えば、ウェットエッチングにより剥離する。このように、実施の形態では、いわゆるサリサイド（Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）プロセスが適用される。
【００４５】
その後、メモリセルゲート電極ＭＧ間を埋め込み、内部に空隙３６を備える層間絶縁膜３８を形成する。この際、第１のコントロールゲート電極１８の上面よりも半導体基板１０から離れた位置に空隙３６の上端が位置するよう形成する。
【００４６】
層間絶縁膜３８は、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成されるシリコン酸化膜、例えば、Ｐｌａｓｍａ−ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜や、Ｐｌａｓｍａ−ＳｉＨ４膜である。空隙３６は、層間絶縁膜３８のステップカバレッジが悪いほど、形成されやすくなりそのサイズも大きくなる。
【００４７】
以上の製造方法により、図１に示す不揮発性半導体記憶装置が形成される。その後、公知のプロセスにより層間絶縁膜３８上に多層配線等が形成され不揮発性半導体記憶装置が完成される。
【００４８】
実施の形態の製造方法によれば、いわゆるサリサイドプロセスを用いながらも、メモリセルゲート電極ＭＧの第１のコントロールゲート電極１８の上面に、第１のゲートマスク絶縁膜２０で覆われた状態で、メモリセルゲート電極ＭＧ間を埋め込む層間絶縁膜３８を形成することが可能となる。したがって、第１のコントロールゲート電極１８の上面よりも半導体基板１０から離れた位置に空隙３６の上端が位置する層間絶縁膜３８を形成することが可能となる。
【００４９】
もっとも、周辺ゲート電極ＰＧの線幅は、メモリセルゲート電極ＭＧの線幅より大きい。このため、周辺ゲート電極ＰＧにおいては、側壁部に接する金属膜４４からだけでは、シリサイド化のために、十分な金属が供給されないおそれがある。実施の形態では、金属膜４４を形成する前に、第２のゲートマスク絶縁膜に開口部３２を設ける。この開口部３２からも金属が供給されることにより、周辺ゲート電極ＰＧにおいても十分なシリサイド化を実現することが可能となる。
【００５０】
さらに、第２のゲートマスク絶縁膜に設ける開口部３２の大きさを調整することで、周辺ゲート電極ＰＧのシリサイド化の程度を制御することが可能となる。例えば、ゲート電極をサリサイドプロセスで形成する場合、ゲート電極の線幅によりシリサイド化後のシート抵抗が変化する場合がある。実施の形態によれば、例えば、周辺ゲート電極の線幅によって、開口部３２の大きさを調整することで、ゲート電極のシート抵抗の線幅依存性を改善することも可能である。
【００５１】
あるいは、個々のゲート電極に最適な抵抗値を与えることも可能となる。例えば、特に抵抗を下げたいゲート電極の開口部３２を広げることで低抵抗のゲート電極が形成できる。また、特に抵抗を上げたいゲート電極の開口部３２を狭める、あるいは開口部３２をなくすことで、高抵抗のゲート電極が実現可能となる。
【００５２】
図１１は、実施の形態の不揮発性半導体記憶装置の製造方法の変形例を示す模式断面図である。図１１（ａ）はメモリセルトランジスタのチャネル長方向の断面図、図１１（ｂ）は周辺トランジスタのチャネル長方向の断面図である。
【００５３】
図１１は、熱処理によりシリサイド層１８ｂ、２８ｂが形成された直後の断面図である。図１１（ａ）に示すようにメモリセルゲート電極ＭＧでは、熱処理により第１のコントロールゲート電極１８の多結晶シリコン層１８ａが完全に金属膜４４と反応してシリサイド層１８ｂとなっている。いわゆる、ＦＵＳＩ（Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ）構造である。一方、周辺ゲート電極ＰＧでは、一部、未反応の多結晶シリコン層２８ａが残存している。
【００５４】
図１２は、実施の形態の不揮発性半導体記憶装置の製造方法の作用を示す図である。図１２は、熱処理によりシリサイド層１８ｂ、２８ｂが形成された直後の断面図である。図１２（ａ）はメモリセルトランジスタのチャネル長方向の断面図、図１２（ｂ）は周辺トランジスタのチャネル長方向の断面図である。
【００５５】
図１１のようなＦＵＳＩ構造を形成する場合、多結晶シリコン層の完全なシリサイド化を行うため比較的長時間の熱処理が加えられる。メモリセルゲート電極ＭＧでは、第１のゲート間絶縁膜１６があるため、第１のフローティングゲート電極１４までがシリサイド化されることはない。
【００５６】
これに対し、図１２（ｂ）に示すように、周辺ゲート電極ＰＧでは、第２のゲート間絶縁膜２６の一部が除去されることにより設けられた導通部が存在する。長時間の熱処理が加えられると、導通部を介してシリサイド化が第２のフローティングゲート電極２４まで進行し、場合によっては図１２（ｂ）のように第２のゲート絶縁膜２２まで達するおそれがある。このような場合、第２のゲート絶縁膜２２の絶縁破壊耐圧の劣化やリーク電流の増大が懸念される。
【００５７】
実施の形態によれば、ＦＵＳＩ構造を形成する場合であっても、第２のゲートマスク絶縁膜に設ける開口部３２の大きさを調整することで、シリサイド層２８ｂが第２のゲート絶縁膜２２達するような過剰なシリサイド化を抑制することが可能となる。
【００５８】
以上、実施の形態の不揮発性半導体記憶装置および製造方法によれば、層間絶縁膜の空隙の上端をコントロールゲート電極の上面よりも高い位置とすることで、層間絶縁膜内部の電界集中を抑制する。したがって、高い信頼性を備えるメモリセルトランジスタが実現される。また、ゲート電極間の層間絶縁膜の空隙のサイズが大きくなることでメモリセルトランジスタのゲート電極のカップリング比が向上し高性能なメモリトランジスタが実現される。よって、高性能、高信頼性を兼ね備える不揮発性半導体記憶装置が実現される。
【００５９】
また、周辺ゲート電極のシリサイド化の程度を制御可能とすることで、個々のゲート電極パターンに最適な抵抗値を与えることが可能となる。また、周辺ゲート電極のゲート絶縁膜特性の劣化等、信頼性の劣化も抑制することが可能となる。よって、この観点からも、高性能、高信頼性を兼ね備える不揮発性半導体記憶装置が実現される。
【００６０】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置の製造方法や不揮発性半導体記憶装置等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置の製造方法や不揮発性半導体記憶装置等に関わる要素を適宜選択して用いることができる。
【００６１】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【００６２】
１０ 半導体基板
１２ 第１のゲート絶縁膜
１４ 第１のフローティングゲート電極
１６ 第１のゲート間絶縁膜
１８ 第１のコントロールゲート電極
１８ａ 多結晶シリコン層
１８ｂ シリサイド層（第１の金属半導体化合物層）
２０ 第１のゲートマスク絶縁膜
２２ 第２のゲート絶縁膜
２４ 第２のフローティングゲート電極
２６ 第２のゲート間絶縁膜
２８ 第２のコントロールゲート電極
２８ａ 多結晶シリコン層
２８ｂ シリサイド層（第２の金属半導体化合物層）
３０ 第２のゲートマスク絶縁膜
３２ 開口部
３４ 保護膜
３６ 空隙
３８ 層間絶縁膜
４４ 金属膜
【技術分野】
【０００１】
本発明の実施の形態は、不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ、ＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ等、半導体素子を用いた不揮発性半導体記憶装置は従来広く知られている。その中でもＮＡＮＤ型フラッシュメモリは、それぞれのメモリセルがソース・ドレイン拡散層を共有しているため、高集積化に有利である。
【０００３】
ＮＡＮＤ型フラッシュメモリの高集積化に伴い、メモリ性能を維持または向上させるためにメモリセルトランジスタのゲート電極の低抵抗化やカップリング比の向上が要求されている。低抵抗化を実現する手段としてゲート電極のシリサイド化がある。またカップリング比の向上を実現する手段として、ゲート電極間の絶縁膜に空隙（エアギャップ）を設ける方法がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２１７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、メモリセルトランジスタのゲート電極間の空隙の形状を最適化し、高性能、高信頼性を実現する不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１のゲート絶縁膜、第１のフローティングゲート電極、第１のゲート間絶縁膜、第１のコントロールゲート電極、第１のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成し、前記メモリセルゲート電極の側壁部に保護膜を形成し、前記保護膜の一部を前記第１のコントロールゲート電極の側壁部の一部が露出するよう除去し、前記第１のゲートマスク絶縁膜上および前記第１のコントロールゲート電極の側壁部上に金属膜を形成し、前記金属膜と前記第１のコントロールゲート電極を熱処理により反応させ第１の金属半導体化合物層を形成し、前記金属膜と前記第１のコントロールゲート電極を反応させ第１の金属半導体化合物層を形成し、前記メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、前記第１のコントロールゲート電極の上面よりも前記半導体基板から離れた位置に前記空隙の上端が位置する層間絶縁膜を形成する。
【図面の簡単な説明】
【０００７】
【図１】実施の形態の不揮発性半導体記憶装置の模式断面図である。
【図２】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図３】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図４】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図５】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図６】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図７】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図８】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図９】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１０】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１１】実施の形態の不揮発性半導体記憶装置の製造方法の変形例を示す模式断面図である。
【図１２】実施の形態の不揮発性半導体記憶装置の製造方法の作用を示す図である。
【発明を実施するための形態】
【０００８】
本実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１のゲート絶縁膜、第１のフローティングゲート電極、第１のゲート間絶縁膜、第１のコントロールゲート電極、第１のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成する。そして、半導体基板上に、第２のゲート絶縁膜、第２のフローティングゲート電極、第２のゲート間絶縁膜、第２のコントロールゲート電極、第２のゲートマスク絶縁膜の積層構造を有する周辺ゲート電極を形成する。そして、メモリセルゲート電極の側壁部に保護膜を形成し、保護膜の一部を第１のコントロールゲート電極の側壁部の一部が露出するよう除去する。そして、金属膜を第１のゲートマスク絶縁膜上および第１のコントロールゲート電極の側壁部上に形成し、熱処理により、金属膜と第１のコントロールゲート電極を反応させ第１の金属半導体化合物膜を形成し、メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜を形成する。この層間絶縁膜の空隙は第１のコントロールゲート電極の上面よりも半導体基板から離れた位置にその上端がある。なお、本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
【０００９】
実施の形態の不揮発性半導体記憶装置の製造方法によれば、層間絶縁膜の空隙の上端をコントロールゲート電極の上面よりも高い位置とすることで、層間絶縁膜内部の電界集中を抑制する。したがって、高い信頼性を備えるメモリセルトランジスタが実現される。また、ゲート電極間の層間絶縁膜の空隙（エアギャップ）のサイズが大きくなることでメモリセルトランジスタのゲート電極のカップリング比が向上し高性能なメモリトランジスタが実現される。
【００１０】
図１は、実施の形態の不揮発性半導体記憶装置の模式断面図である。図１（ａ）はメモリセルトランジスタのチャネル長方向の断面図、図１（ｂ）は周辺トランジスタのチャネル長方向の断面図である。
【００１１】
なお、本明細書中、周辺トランジスタとは、メモリセルトランジスタ以外のトランジスタの総称である。例えば、メモリセルトランジスタに隣接して配置される選択ゲートトランジスタ等も含む概念とする。
【００１２】
また、本明細書中では、メモリセルトランジスタのゲート電極をメモリセルゲート電極、周辺トランジスタのゲート電極を周辺ゲート電極と称する。周辺ゲート電極の線幅は、メモリセルゲート電極の線幅より大きい。
【００１３】
図１に示すように、不揮発性半導体記憶装置は、例えば、ｐ型シリコンの半導体基板１０を用いて形成される。半導体基板１０の不純物は、例えば、ボロン（Ｂ）である。
【００１４】
図１（ａ）に示すようにメモリセルアレイ部には、半導体基板１０上に、第１のゲート絶縁膜１２、第１のフローティングゲート電極１４、第１のゲート間絶縁膜１６、第１のコントロールゲート電極１８、第１のゲートマスク絶縁膜２０の積層構造を有する複数のメモリセルゲート電極ＭＧが形成されている。
【００１５】
第１のゲート絶縁膜１２は、例えば、シリコン酸化膜である。第１のフローティングゲート電極１４は、例えば、リン（Ｐ）がドープされた多結晶シリコン膜である。第１のゲート間絶縁膜１６は、例えば、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜である。また、第１のコントロールゲート電極１８は、例えば、多結晶シリコン層１８ａとシリサイド層１８ｂの積層構造である。シリサイド層１８ｂは、例えば、ニッケルシリサイド（ＮｉＳｉ）層またはコバルトシリサイド（ＣｏＳｉ）層である。第１のゲートマスク絶縁膜２０は、例えば、シリコン窒化膜である。
【００１６】
また、図１（ｂ）に示すように周辺部には、半導体基板１０上に、第２のゲート絶縁膜２２、第２のフローティングゲート電極２４、第２のゲート間絶縁膜２６、第２のコントロールゲート電極２８、第２のゲートマスク絶縁膜３０の積層構造を有する周辺ゲート電極ＰＧが形成されている。
【００１７】
第２のゲート間絶縁膜２６の一部が除去されることにより導通部が設けられ、第２のフローティングゲート電極２４と第２のコントロールゲート電極２８とは物理的に接触するとともに、電気的にも導通している。
【００１８】
また、第２のゲートマスク絶縁膜３０に、第２のコントロールゲート電極２８上面に達する開口部３２が設けられている。
【００１９】
第２のゲート絶縁膜２２は、例えば、シリコン酸化膜である。第２のフローティングゲート電極２４は、例えば、リン（Ｐ）がドープされた多結晶シリコン膜である。第２のゲート間絶縁膜２６は、例えば、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜である。また、第２のコントロールゲート電極２８は、例えば、多結晶シリコン層１８ａとシリサイド層１８ｂの積層構造である。シリサイド層１８ｂは、例えば、ニッケルシリサイド（ＮｉＳｉ）層またはコバルトシリサイド（ＣｏＳｉ）層である。第２のゲートマスク絶縁膜３０は、例えば、シリコン窒化膜である。
【００２０】
メモリセルゲート電極ＭＧおよび周辺ゲート電極ＰＧの側壁部には、保護膜３４が設けられている。保護膜３４は、例えば、シリコン酸化膜である。
【００２１】
そして、メモリセルゲート電極ＭＧ間を埋め込み、内部に空隙３６を有する層間絶縁膜３８が設けられている。空隙３６は、第１のコントロールゲート電極１８の上面よりも半導体基板１０から離れた位置にその上端がある。すなわち、図１（ａ）中、半導体基板１０と空隙３６の上端との距離ｈ１は、半導体基板１０と第１のコントロールゲート電極１８の上面との距離ｈ２よりも大きい。すなわち、ｈ１＞ｈ２である。
【００２２】
層間絶縁膜３８は、例えば、シリコン酸化膜である。層間絶縁膜３８は、周辺ゲート電極ＰＧ上にも設けられている。
【００２３】
なお、図１には、図示しないが、層間絶縁膜３８の上層には、例えば、複数の配線層とコンタクトで構成される多層配線層が形成される。
【００２４】
半導体基板１０と空隙３６の上端との距離ｈ１が、半導体基板１０と第１のコントロールゲート電極１８の上面との距離ｈ２以下の場合、すなわち、ｈ１≦ｈ２である場合、隣接する第１のコントロールゲート電極１８間の少なくとも最上部には、層間絶縁膜３８が電極間に間断なく存在する。このため、第１のコントロールゲート電極１８の上面角部に電界が集中する。したがって、層間絶縁膜３８が絶縁破壊したり、隣接するゲート電極間のリーク電流が増大したりすることが懸念される。すなわち、メモリセルトランジスタの特性が劣化し、メモリセルの誤動作が生ずる恐れがある。
【００２５】
実施の形態によれば、隣接する第１のコントロールゲート電極１８間には、空隙３６が存在する。したがって、隣接するコントロールゲート電極１８間の電界が緩和され、層間絶縁膜３８の絶縁破壊が生じにくくなるとともに、隣接するゲート電極間のリーク電流も抑制される。
【００２６】
さらに、隣接する第１のコントロールゲート電極１８間の空隙３６のサイズが、ｈ１≦ｈ２である場合に比較して大きいため、隣接する第１のコントロールゲート電極１８間、あるいは第１のコントロールゲート電極１８と半導体基板１０間の容量が小さくなり、ゲート電極のカップリング比も向上する。したがって、例えば、メモリセルの書き込み特性が向上する。
【００２７】
また、第２のゲートマスク絶縁膜３０がシリコン窒化膜、層間絶縁膜３８がシリコン酸化膜である場合のように、第２のゲートマスク絶縁膜３０の誘電率が層間絶縁膜３８の誘電率よりも高い場合には、第２のゲートマスク絶縁膜３０に開口部３２を設けることにより、周辺ゲート電極の配線容量が抑制される。したがって、周辺トランジスタが高速化するという利点もある。
【００２８】
次に実施の形態の不揮発性半導体記憶装置の製造方法について図面を参照しつつ説明する。図２〜図１０は、実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。なお、図２（ａ）〜図１０（ａ）はメモリセルトランジスタのチャネル長方向の断面図、図２（ｂ）〜図１０（ｂ）は周辺トランジスタのチャネル長方向の断面図である。
【００２９】
まず、図２に示すように、ｐ型シリコンの半導体基板１０上に、公知の方法により、第１のゲート絶縁膜１２、第１のフローティングゲート電極１４、第１のゲート間絶縁膜１６、第１のコントロールゲート電極１８、第１のゲートマスク絶縁膜２０の積層構造を備える複数のメモリセルゲート電極ＭＧを形成する。なお、この状態では、第１のコントロールゲート電極１８は、多結晶シリコン層１８ａのみで形成される。
【００３０】
第１のゲート絶縁膜１２は、例えば、熱酸化で形成されるシリコン酸化膜である。第１のフローティングゲート電極１４は、例えば、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成されるリン（Ｐ）がドープされた多結晶シリコン膜である。第１のゲート間絶縁膜１６は、例えば、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜である。また、多結晶シリコン層１８ａは、例えば、ＬＰＣＶＤ法で形成されるリン（Ｐ）がドープされた多結晶シリコン膜である。第１のゲートマスク絶縁膜２０は、例えば、シリコン窒化膜である。第１のゲートマスク絶縁膜２０の材料としては、例えば、シリコン酸化膜、アルミナ（Ａｌ２Ｏ３）、チタニア（ＴｉＯ２）等を用いることも可能である。
【００３１】
メモリセルゲート電極ＭＧと同時に、半導体基板１０上に、第２のゲート絶縁膜２２、第２のフローティングゲート電極２４、第２のゲート間絶縁膜２６、第２のコントロールゲート電極２８、第２のゲートマスク絶縁膜３０の積層構造を備える周辺ゲート電極ＰＧが形成される。ただし、第２のコントロールゲート電極２８の多結晶シリコン層２８ａの形成前に、第２のゲート間絶縁膜２６の一部の除去が行われる。
【００３２】
周辺ゲート電極ＰＧの各層の材料については、メモリセルゲート電極ＭＧと同様の材料が適用可能である。
【００３３】
次に、図３に示すように、メモリセルゲート電極ＭＧ上、および、周辺ゲート電極ＰＧ上に保護膜３４を形成する。保護膜３４は、例えばＬＰＣＶＤ法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により堆積されるシリコン酸化膜である。
【００３４】
次に、図４に示すように、例えば、レジスト膜４０の塗布と、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によるレジストエッチバックを行う。このエッチングにより、レジスト膜４０がメモリセルゲート電極ＭＧ間および周辺ゲート電極ＰＧ間に一部残存するようエッチングする。続いて、ＲＩＥ法により、保護膜３４をエッチングする。このエッチングにより、第１のコントロールゲート電極１８ａおよび第２のコントロールゲート電極２８ａの側壁部の一部が露出するように、保護膜３４の一部が除去される。
【００３５】
この際、メモリセルゲート電極ＭＧ側壁部の保護膜３４の上端は、第１のゲート間絶縁膜１６および第２のゲート間絶縁膜２６よりも上、すなわち、第１のゲート間絶縁膜１６および第２のゲート間絶縁膜２６に対し半導体基板１０から離れる方向に位置するようプロセスを制御する。後の金属半導体化合物形成の際に、第１のフローティングゲート電極１４および第２のフローティングゲート電極２４が金属膜と反応しないようにするためである。
【００３６】
なお、レジスト膜４０は、保護膜３４のエッチングの際に、メモリセルゲート電極ＭＧ間底部の保護膜３４やゲート絶縁膜１２がエッチングされることを防止している。
【００３７】
次に、図５に示すように、レジスト膜４０を、例えば、アッシングにより除去する。
【００３８】
次に、図６に示すように、リソグラフィー法により、周辺ゲート電極ＰＧの第２のゲートマスク絶縁膜３０上の一部が開口されるレジストマスク４２を形成する。
【００３９】
次に、図７に示すように、ＲＩＥ法により、第２のコントロールゲート電極２８の多結晶シリコン層２８ａ上面が露出するよう開口部３２を形成する。その後、レジストマスク４２を、例えば、アッシングにより剥離する。
【００４０】
次に、図８に示すように、メモリセルゲート電極ＭＧ上および周辺ゲート電極ＰＧ上に金属膜４４を形成する。この時、金属膜４４は第１のゲートマスク絶縁膜２０上および第１のコントロールゲート電極１８ａの側壁部上に形成される。また、金属膜４４は、第２のコントロールゲート電極２８ａ上面上にも形成される。
【００４１】
金属膜４４は、例えば、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されるニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜である。また、金属膜４４は、例えば、メッキ法により形成することも可能である。
【００４２】
次に、図９に示すように、熱処理により、金属膜４４と第１のコントロールゲート電極１８の多結晶シリコン層１８ａを反応させ、第１の金属半導体化合物層（シリサイド層）１８ｂを形成する。ここで、例えば、金属膜４４がニッケルの場合、第１の金属半導体化合物層１８ｂはニッケルシリサイド（ＮｉＳｉ）層となる。
【００４３】
この熱処理により、金属膜４４と第２のコントロールゲート電極２８の多結晶シリコン層２８ａも反応し、第２の金属半導体化合物層（シリサイド層）２８ｂが形成される。
【００４４】
次に、図１０に示すように、未反応の金属膜４４を、例えば、ウェットエッチングにより剥離する。このように、実施の形態では、いわゆるサリサイド（Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）プロセスが適用される。
【００４５】
その後、メモリセルゲート電極ＭＧ間を埋め込み、内部に空隙３６を備える層間絶縁膜３８を形成する。この際、第１のコントロールゲート電極１８の上面よりも半導体基板１０から離れた位置に空隙３６の上端が位置するよう形成する。
【００４６】
層間絶縁膜３８は、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成されるシリコン酸化膜、例えば、Ｐｌａｓｍａ−ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜や、Ｐｌａｓｍａ−ＳｉＨ４膜である。空隙３６は、層間絶縁膜３８のステップカバレッジが悪いほど、形成されやすくなりそのサイズも大きくなる。
【００４７】
以上の製造方法により、図１に示す不揮発性半導体記憶装置が形成される。その後、公知のプロセスにより層間絶縁膜３８上に多層配線等が形成され不揮発性半導体記憶装置が完成される。
【００４８】
実施の形態の製造方法によれば、いわゆるサリサイドプロセスを用いながらも、メモリセルゲート電極ＭＧの第１のコントロールゲート電極１８の上面に、第１のゲートマスク絶縁膜２０で覆われた状態で、メモリセルゲート電極ＭＧ間を埋め込む層間絶縁膜３８を形成することが可能となる。したがって、第１のコントロールゲート電極１８の上面よりも半導体基板１０から離れた位置に空隙３６の上端が位置する層間絶縁膜３８を形成することが可能となる。
【００４９】
もっとも、周辺ゲート電極ＰＧの線幅は、メモリセルゲート電極ＭＧの線幅より大きい。このため、周辺ゲート電極ＰＧにおいては、側壁部に接する金属膜４４からだけでは、シリサイド化のために、十分な金属が供給されないおそれがある。実施の形態では、金属膜４４を形成する前に、第２のゲートマスク絶縁膜に開口部３２を設ける。この開口部３２からも金属が供給されることにより、周辺ゲート電極ＰＧにおいても十分なシリサイド化を実現することが可能となる。
【００５０】
さらに、第２のゲートマスク絶縁膜に設ける開口部３２の大きさを調整することで、周辺ゲート電極ＰＧのシリサイド化の程度を制御することが可能となる。例えば、ゲート電極をサリサイドプロセスで形成する場合、ゲート電極の線幅によりシリサイド化後のシート抵抗が変化する場合がある。実施の形態によれば、例えば、周辺ゲート電極の線幅によって、開口部３２の大きさを調整することで、ゲート電極のシート抵抗の線幅依存性を改善することも可能である。
【００５１】
あるいは、個々のゲート電極に最適な抵抗値を与えることも可能となる。例えば、特に抵抗を下げたいゲート電極の開口部３２を広げることで低抵抗のゲート電極が形成できる。また、特に抵抗を上げたいゲート電極の開口部３２を狭める、あるいは開口部３２をなくすことで、高抵抗のゲート電極が実現可能となる。
【００５２】
図１１は、実施の形態の不揮発性半導体記憶装置の製造方法の変形例を示す模式断面図である。図１１（ａ）はメモリセルトランジスタのチャネル長方向の断面図、図１１（ｂ）は周辺トランジスタのチャネル長方向の断面図である。
【００５３】
図１１は、熱処理によりシリサイド層１８ｂ、２８ｂが形成された直後の断面図である。図１１（ａ）に示すようにメモリセルゲート電極ＭＧでは、熱処理により第１のコントロールゲート電極１８の多結晶シリコン層１８ａが完全に金属膜４４と反応してシリサイド層１８ｂとなっている。いわゆる、ＦＵＳＩ（Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ）構造である。一方、周辺ゲート電極ＰＧでは、一部、未反応の多結晶シリコン層２８ａが残存している。
【００５４】
図１２は、実施の形態の不揮発性半導体記憶装置の製造方法の作用を示す図である。図１２は、熱処理によりシリサイド層１８ｂ、２８ｂが形成された直後の断面図である。図１２（ａ）はメモリセルトランジスタのチャネル長方向の断面図、図１２（ｂ）は周辺トランジスタのチャネル長方向の断面図である。
【００５５】
図１１のようなＦＵＳＩ構造を形成する場合、多結晶シリコン層の完全なシリサイド化を行うため比較的長時間の熱処理が加えられる。メモリセルゲート電極ＭＧでは、第１のゲート間絶縁膜１６があるため、第１のフローティングゲート電極１４までがシリサイド化されることはない。
【００５６】
これに対し、図１２（ｂ）に示すように、周辺ゲート電極ＰＧでは、第２のゲート間絶縁膜２６の一部が除去されることにより設けられた導通部が存在する。長時間の熱処理が加えられると、導通部を介してシリサイド化が第２のフローティングゲート電極２４まで進行し、場合によっては図１２（ｂ）のように第２のゲート絶縁膜２２まで達するおそれがある。このような場合、第２のゲート絶縁膜２２の絶縁破壊耐圧の劣化やリーク電流の増大が懸念される。
【００５７】
実施の形態によれば、ＦＵＳＩ構造を形成する場合であっても、第２のゲートマスク絶縁膜に設ける開口部３２の大きさを調整することで、シリサイド層２８ｂが第２のゲート絶縁膜２２達するような過剰なシリサイド化を抑制することが可能となる。
【００５８】
以上、実施の形態の不揮発性半導体記憶装置および製造方法によれば、層間絶縁膜の空隙の上端をコントロールゲート電極の上面よりも高い位置とすることで、層間絶縁膜内部の電界集中を抑制する。したがって、高い信頼性を備えるメモリセルトランジスタが実現される。また、ゲート電極間の層間絶縁膜の空隙のサイズが大きくなることでメモリセルトランジスタのゲート電極のカップリング比が向上し高性能なメモリトランジスタが実現される。よって、高性能、高信頼性を兼ね備える不揮発性半導体記憶装置が実現される。
【００５９】
また、周辺ゲート電極のシリサイド化の程度を制御可能とすることで、個々のゲート電極パターンに最適な抵抗値を与えることが可能となる。また、周辺ゲート電極のゲート絶縁膜特性の劣化等、信頼性の劣化も抑制することが可能となる。よって、この観点からも、高性能、高信頼性を兼ね備える不揮発性半導体記憶装置が実現される。
【００６０】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置の製造方法や不揮発性半導体記憶装置等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置の製造方法や不揮発性半導体記憶装置等に関わる要素を適宜選択して用いることができる。
【００６１】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【００６２】
１０ 半導体基板
１２ 第１のゲート絶縁膜
１４ 第１のフローティングゲート電極
１６ 第１のゲート間絶縁膜
１８ 第１のコントロールゲート電極
１８ａ 多結晶シリコン層
１８ｂ シリサイド層（第１の金属半導体化合物層）
２０ 第１のゲートマスク絶縁膜
２２ 第２のゲート絶縁膜
２４ 第２のフローティングゲート電極
２６ 第２のゲート間絶縁膜
２８ 第２のコントロールゲート電極
２８ａ 多結晶シリコン層
２８ｂ シリサイド層（第２の金属半導体化合物層）
３０ 第２のゲートマスク絶縁膜
３２ 開口部
３４ 保護膜
３６ 空隙
３８ 層間絶縁膜
４４ 金属膜
【特許請求の範囲】
【請求項１】
半導体基板上に、第１のゲート絶縁膜、第１のフローティングゲート電極、第１のゲート間絶縁膜、多結晶シリコン層の第１のコントロールゲート電極、第１のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成し、
前記半導体基板上に、第２のゲート絶縁膜、第２のフローティングゲート電極、第２のゲート間絶縁膜、第２のコントロールゲート電極、第２のゲートマスク絶縁膜の積層構造を有する周辺ゲート電極を形成し、
前記メモリセルゲート電極および前記周辺ゲート電極の側壁部に保護膜を形成し、
前記保護膜の一部を前記第１のコントロールゲート電極および前記第２のコントロールゲート電極の側壁部の一部が露出するよう除去し、
前記第２のゲートマスク絶縁膜に、前記第２のコントロールゲート電極上面が露出するよう開口部を設け、
前記第１のゲートマスク絶縁膜上、前記第１のコントロールゲート電極の側壁部上、前記第２のコントロールゲート電極上面上、および前記第２のコントロールゲート電極の側壁部上にニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜である金属膜を形成し、
前記金属膜と前記第１のコントロールゲート電極を熱処理により反応させ、前記第１のコントロールゲート電極を完全に金属半導体化合物膜として第１の金属半導体化合物層を形成し、
前記金属膜と前記第２のコントロールゲート電極を前記熱処理により反応させ第２の金属半導体化合物層を形成し、
前記メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、前記第１のコントロールゲート電極の上面よりも半導体基板から離れた位置に前記空隙の上端が位置する層間絶縁膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板上に、第１のゲート絶縁膜、第１のフローティングゲート電極、第１のゲート間絶縁膜、第１のコントロールゲート電極、第１のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成し、
前記メモリセルゲート電極の側壁部に保護膜を形成し、
前記保護膜の一部を前記第１のコントロールゲート電極の側壁部の一部が露出するよう除去し、
前記第１のゲートマスク絶縁膜上および前記第１のコントロールゲート電極の側壁部上に金属膜を形成し、
前記金属膜と前記第１のコントロールゲート電極を熱処理により反応させ第１の金属半導体化合物層を形成し、
前記メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、前記第１のコントロールゲート電極の上面よりも半導体基板から離れた位置に前記空隙の上端が位置する層間絶縁膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
前記半導体基板上に、第２のゲート絶縁膜、第２のフローティングゲート電極、第２のゲート間絶縁膜、第２のコントロールゲート電極、第２のゲートマスク絶縁膜の積層構造を有する周辺ゲート電極を形成し、
前記金属膜を形成する前に、さらに、前記第２のゲートマスク絶縁膜に、前記第２のコントロールゲート電極上面が露出するよう開口部を設け、
前記金属膜を前記第２のコントロールゲート電極上面上に形成し、
前記熱処理により、前記金属膜と前記第２のコントロールゲート電極を反応させ第２の金属半導体化合物層を形成することを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第１のコントロールゲート電極を前記熱処理により完全に金属半導体化合物膜とすることを特徴とする請求項２または請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第１のコントロールゲート電極が多結晶シリコン層であり、前記金属膜がニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜であることを特徴とする請求項２ないし請求項４いずれか一項記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板上に形成され、第１のゲート絶縁膜、第１のフローティングゲート電極、第１のゲート間絶縁膜、少なくとも一部が金属半導体化合物の第１のコントロールゲート電極、第１のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極と、
前記半導体基板上に形成され、第２のゲート絶縁膜、第２のフローティングゲート電極、第２のゲート間絶縁膜、少なくとも一部が金属半導体化合物の第２のコントロールゲート電極、前記第２のコントロールゲート電極上面に達する開口部が設けられる第２のゲートマスク絶縁膜の積層構造を有する周辺ゲート電極と、
前記メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、前記第１のコントロールゲート電極の上面よりも前記半導体基板から離れた位置に前記空隙の上端が位置する層間絶縁膜を備えることを特徴とする不揮発性半導体記憶装置。
【請求項１】
半導体基板上に、第１のゲート絶縁膜、第１のフローティングゲート電極、第１のゲート間絶縁膜、多結晶シリコン層の第１のコントロールゲート電極、第１のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成し、
前記半導体基板上に、第２のゲート絶縁膜、第２のフローティングゲート電極、第２のゲート間絶縁膜、第２のコントロールゲート電極、第２のゲートマスク絶縁膜の積層構造を有する周辺ゲート電極を形成し、
前記メモリセルゲート電極および前記周辺ゲート電極の側壁部に保護膜を形成し、
前記保護膜の一部を前記第１のコントロールゲート電極および前記第２のコントロールゲート電極の側壁部の一部が露出するよう除去し、
前記第２のゲートマスク絶縁膜に、前記第２のコントロールゲート電極上面が露出するよう開口部を設け、
前記第１のゲートマスク絶縁膜上、前記第１のコントロールゲート電極の側壁部上、前記第２のコントロールゲート電極上面上、および前記第２のコントロールゲート電極の側壁部上にニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜である金属膜を形成し、
前記金属膜と前記第１のコントロールゲート電極を熱処理により反応させ、前記第１のコントロールゲート電極を完全に金属半導体化合物膜として第１の金属半導体化合物層を形成し、
前記金属膜と前記第２のコントロールゲート電極を前記熱処理により反応させ第２の金属半導体化合物層を形成し、
前記メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、前記第１のコントロールゲート電極の上面よりも半導体基板から離れた位置に前記空隙の上端が位置する層間絶縁膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板上に、第１のゲート絶縁膜、第１のフローティングゲート電極、第１のゲート間絶縁膜、第１のコントロールゲート電極、第１のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成し、
前記メモリセルゲート電極の側壁部に保護膜を形成し、
前記保護膜の一部を前記第１のコントロールゲート電極の側壁部の一部が露出するよう除去し、
前記第１のゲートマスク絶縁膜上および前記第１のコントロールゲート電極の側壁部上に金属膜を形成し、
前記金属膜と前記第１のコントロールゲート電極を熱処理により反応させ第１の金属半導体化合物層を形成し、
前記メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、前記第１のコントロールゲート電極の上面よりも半導体基板から離れた位置に前記空隙の上端が位置する層間絶縁膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
前記半導体基板上に、第２のゲート絶縁膜、第２のフローティングゲート電極、第２のゲート間絶縁膜、第２のコントロールゲート電極、第２のゲートマスク絶縁膜の積層構造を有する周辺ゲート電極を形成し、
前記金属膜を形成する前に、さらに、前記第２のゲートマスク絶縁膜に、前記第２のコントロールゲート電極上面が露出するよう開口部を設け、
前記金属膜を前記第２のコントロールゲート電極上面上に形成し、
前記熱処理により、前記金属膜と前記第２のコントロールゲート電極を反応させ第２の金属半導体化合物層を形成することを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第１のコントロールゲート電極を前記熱処理により完全に金属半導体化合物膜とすることを特徴とする請求項２または請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第１のコントロールゲート電極が多結晶シリコン層であり、前記金属膜がニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜であることを特徴とする請求項２ないし請求項４いずれか一項記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板上に形成され、第１のゲート絶縁膜、第１のフローティングゲート電極、第１のゲート間絶縁膜、少なくとも一部が金属半導体化合物の第１のコントロールゲート電極、第１のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極と、
前記半導体基板上に形成され、第２のゲート絶縁膜、第２のフローティングゲート電極、第２のゲート間絶縁膜、少なくとも一部が金属半導体化合物の第２のコントロールゲート電極、前記第２のコントロールゲート電極上面に達する開口部が設けられる第２のゲートマスク絶縁膜の積層構造を有する周辺ゲート電極と、
前記メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、前記第１のコントロールゲート電極の上面よりも前記半導体基板から離れた位置に前記空隙の上端が位置する層間絶縁膜を備えることを特徴とする不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−４５８０７（Ｐ２０１３−４５８０７Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１１−１８０７３４（Ｐ２０１１−１８０７３４）
【出願日】平成２３年８月２２日（２０１１．８．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２３年８月２２日（２０１１．８．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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