不揮発性半導体記憶装置およびその製造方法
【課題】選択ゲートトランジスタや周辺回路部のトランジスタの下部電極の抵抗値を低減し、しきい値電圧の増加も図れるようにする。
【解決手段】ゲート電極の加工時に、選択ゲートトランジスタのゲート電極ＳＧＤ−ＳＧＤ間の側壁部と、周辺回路部のトランジスタのゲート電極ＰＧの両側壁とに、多結晶シリコン膜４の上部に段差形状を形成し、傾斜部４ｄを設ける。ゲート電極の多結晶シリコン膜６のシリサイド加工時に、多結晶シリコン膜４の傾斜部４ｄからもシリサイド化を進行させ、シリサイド膜７および７ａを形成する。これにより、ゲート電極ＳＧＤおよびＰＧの下部電極においても低抵抗化を図ることができる。多結晶シリコン膜４に分断層４ａを設けることで、シリサイド反応を停止させたり、設けないでゲート絶縁膜３の部分までシリサイド反応させてしきい値電圧を増加させたりできる。
【解決手段】ゲート電極の加工時に、選択ゲートトランジスタのゲート電極ＳＧＤ−ＳＧＤ間の側壁部と、周辺回路部のトランジスタのゲート電極ＰＧの両側壁とに、多結晶シリコン膜４の上部に段差形状を形成し、傾斜部４ｄを設ける。ゲート電極の多結晶シリコン膜６のシリサイド加工時に、多結晶シリコン膜４の傾斜部４ｄからもシリサイド化を進行させ、シリサイド膜７および７ａを形成する。これにより、ゲート電極ＳＧＤおよびＰＧの下部電極においても低抵抗化を図ることができる。多結晶シリコン膜４に分断層４ａを設けることで、シリサイド反応を停止させたり、設けないでゲート絶縁膜３の部分までシリサイド反応させてしきい値電圧を増加させたりできる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、例えばＮＡＮＤフラッシュメモリ装置においては、微細化が進んだ結果、メモリセル間での絶縁状態を確保するために、酸化膜などの誘電体による絶縁方式に加えて、何も充填しない状態として空隙部そのものを絶縁領域としたエアギャップを用いることで隣接するメモリセルとの間の電気的な結合を低減して絶縁性を向上させることが考えられている。
【０００３】
しかし、エアギャップを用いることは、メモリセル間の電気的な分離特性を向上させることができるが、周辺回路部のトランジスタやメモリセル領域の選択ゲートトランジスタのゲート電極が多結晶シリコンにより形成されているので、ゲート電極上部のシリサイド膜よりも高い抵抗値となる点で課題が残る。また、チャネル長のスケーリングが進んでいる選択ゲートトランジスタのしきい値電圧を上げるために、チャネル部分に高濃度の不純物（ボロン）を注入する必要があり、この結果、ＮＡＮＤストリングとビット線を接続するコンタクト間の抵抗が増大するという課題もある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−４０７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、メモリセルトランジスタのゲート電極間にエアギャップを形成しても、周辺回路部のトランジスタや選択ゲートトランジスタのゲート電極の抵抗値を低下させることができる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本実施形態の不揮発性半導体記憶装置は、メモリセル領域および周辺回路領域を有する半導体基板と、前記メモリセル領域の前記半導体基板上に形成されたゲート絶縁膜の上に、浮遊ゲート電極となる第１電極膜、電極間絶縁膜、制御ゲート電極となる第２電極膜およびシリサイド膜を具備するゲート電極を有するメモリセルトランジスタと、前記メモリセル領域の前記半導体基板上に前記メモリセルトランジスタに隣接して形成され、前記ゲート絶縁膜の上に、下部電極となる前記第１電極膜、上部電極となる第２電極膜およびシリサイド膜を具備するゲート電極を有する選択ゲートトランジスタと、前記周辺回路領域の前記半導体基板上に形成されたゲート絶縁膜の上に、下部電極となる第１電極膜、上部電極となる第２電極膜を具備するゲート電極を有する周辺回路部のトランジスタとを備え、前記メモリセルトランジスタのゲート電極間は絶縁膜を充填しない空隙部が形成され、前記選択ゲートトランジスタおよび前記周辺回路部のトランジスタの前記下部電極は、ゲート長方向において少なくとも一方の端部側で一部がシリサイド化されたシリサイド膜を有することを特徴とする。
【０００７】
本実施形態の不揮発性半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上に多結晶シリコン膜もしくはアモルファスシリコン膜を含むシリコン膜を用いた第１電極膜、電極間絶縁膜、前記シリコン膜を用いた第２電極膜を形成し、前記第１電極膜、前記電極間絶縁膜、前記第２電極膜を順次エッチングして複数のメモリセルトランジスタ、選択ゲートトランジスタ、周辺回路部のトランジスタの各ゲート電極のパターンに加工し、前記選択ゲートトランジスタのゲート電極同士が対向する側の側面の前記第１電極膜および前記周辺回路部のトランジスタのゲート電極の両側面の前記第１電極膜を上層の第２電極膜よりも突出した段差部を有する形状に形成し、前記メモリセルトランジスタ、選択ゲートトランジスタおよび前記周辺回路部のトランジスタの各ゲート電極の表面に酸化膜を形成し、且つ前記第２電極膜の上部を露出させると共に前記第１電極膜の前記段差部の一部を露出させた状態に形成し、前記第１電極膜および前記第２電極膜の露出した部分をシリサイド化してシリサイド膜を形成し、前記メモリセルトランジスタのゲート電極間の空隙部を残すように上面を絶縁膜で閉塞させることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図
【図２】（ａ）メモリセル領域の一部構造を概略的に示す平面図、（ｂ）周辺回路部のトランジスタの平面図
【図３】（ａ）図２（ａ）のＡ−Ａ線に沿った模式的な縦断面図、（ｂ）図２（ｂ）のＢ−Ｂ線に沿った模式的な縦断面図
【図４】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その１）
【図５】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その２）
【図６】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その３）
【図７】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その４）
【図８】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その５）
【図９】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その６）
【図１０】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その７）
【図１１】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その８）
【図１２】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その９）
【図１３】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その１０）
【図１４】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その１１）
【図１５】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その１２）
【図１６】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その１３）
【図１７】（ａ）第２実施形態における製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）第２実施形態における製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図
【発明を実施するための形態】
【０００９】
（第１実施形態）
以下、第１実施形態について、ＮＡＮＤ型のフラッシュメモリ装置に適用したものを図１ないし図１６を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
【００１０】
まず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構造について説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域に形成されるメモリセルアレイの一部の等価回路図を示している。
【００１１】
ＮＡＮＤ型フラッシュメモリ装置１は、そのメモリセルアレイ内に、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、これら選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍとを有するＮＡＮＤセルユニットＳＵが行列状に形成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用している。
【００１２】
図１中のＸ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中のＸ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢ（図２（ａ）のＣＢａ、ＣＢｂに対応）が接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ビット線方向）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１３】
図２（ａ）は、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図２（ａ）に示すように、半導体基板としてのｐ型のシリコン基板２のメモリセル領域には、トレンチ内に絶縁膜を埋め込むＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図２（ａ）中Ｙ方向に沿って延伸して形成される。この素子分離領域Ｓｂは、図２（ａ）中、Ｘ方向に所定間隔で複数形成される。これにより、素子領域Ｓａが図２（ａ）中のＹ方向に沿って延伸形成されることになり、シリコン基板２の表層部に複数の素子領域ＳａがＸ方向に分離して形成される。
【００１４】
ワード線ＷＬは、素子領域Ｓａと直交して交差する方向（図２（ａ）中Ｘ方向）に沿って延伸形成される。ワード線ＷＬは、図２（ａ）中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する素子領域Ｓａ上方には、メモリセルトランジスタＴｒｍのゲート電極ＭＧ（図３（ａ）参照）が形成されている。
【００１５】
Ｙ方向に隣接した複数のメモリセルトランジスタＴｒｍはＮＡＮＤ列（メモリセルストリング）の一部となる。選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２は、ＮＡＮＤ列の両端部メモリセルトランジスタＴｒｍのＹ方向両外側に隣接してそれぞれ設けられる。選択ゲートトランジスタＴｒｓ１はＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧＤは選択ゲート線ＳＧＬ１により電気的に接続されている。なお選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上に、選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧＤが構成されている。
【００１６】
同様に、選択ゲートトランジスタＴｒｓ２は、図示はしていないがＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ２のゲート電極は選択ゲート線ＳＧＬ２によって電気的に接続されている。なお選択ゲート線ＳＧＬ２と交差する素子領域Ｓａ上にもゲート電極が構成されている。
【００１７】
ビット線コンタクトＣＢａ、ＣＢｂは、それぞれ隣接するゲート電極ＳＧＤ−ＳＧＤ間の第１素子領域Ｓａ１、第２素子領域Ｓａ２上に形成されている。また、ビット線コンタクトＣＢａは一方のゲート電極ＳＧＤに近接し、ビット線コンタクトＣＢｂは他方のゲート電極ＳＧＤに近接するように、ジグザグ状に配置されている。隣接するビット線コンタクトＣＢａ、ＣＢｂ間の距離が大きくなるように、ビット線コンタクトＣＢａ、ＣＢｂを配置することができ、ビット線コンタクトＣＢａ、ＣＢｂ間のショート不良を低減することができる。
【００１８】
図２（ｂ）は、周辺回路部のトランジスタＴｒｐの平面図を示している。この図２（ｂ）に示すように、シリコン基板２の周辺回路領域には、矩形状をなす素子領域Ｓｃが形成され、その素子領域Ｓｃを包囲するようにＳＴＩ構造の素子分離領域Ｓｄが形成される。素子領域Ｓｃの上部にはこれを横切って素子分離領域Ｓｄに掛け渡されるようにゲート電極ＰＧが形成される。ゲート電極ＰＧの一方側はＬ字型のパターンに形成され、コンタクトを形成する領域が設けられる。
【００１９】
図３（ａ）は、図２（ａ）のＡ−Ａ線に沿う断面構造、図３（ｂ）は、図２（ｂ）のＢ−Ｂ線に沿う断面構造をそれぞれ模式的に示している。図３（ａ）には、メモリセル領域内の一対の選択ゲートトランジスタＴｒｓ１，Ｔｒｓ１、およびそれら選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間のビット線コンタクトＣＢｂのＹ方向周辺断面構造を模式的に示している。なお、ビット線コンタクトＣＢａのＹ方向周辺断面構造もほぼ同様の構造となっている。図３（ｂ）には、周辺回路領域における種々のトランジスタを代表させてトランジスタＴｒｐのゲート電極ＰＧを横切る位置での模式的な断面構造を示している。
【００２０】
まず、図３（ａ）において、シリコン基板２上にはゲート絶縁膜３が形成されている。ゲート絶縁膜３は例えばシリコン酸化膜を用いて形成され、メモリセルトランジスタＴｒｍ、選択ゲートトランジスタＴｒｓ１の形成領域における半導体基板２の上面上に形成されている。メモリセルトランジスタＴｒｍは、ゲート絶縁膜３上に形成されたゲート電極ＭＧとソース／ドレイン領域２ａとを含む構成である。
【００２１】
メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ゲート絶縁膜３上に、浮遊ゲート電極および第１電極膜としての多結晶シリコン膜４、電極間絶縁膜５、制御ゲート電極および第２電極膜としての多結晶シリコン膜６およびシリサイド膜７を有する。多結晶シリコン膜４は、中間層として酸素が多く導入された分断層４ａが設けられていて、下層多結晶シリコン膜４ｂ、分断層４ａ、上層多結晶シリコン膜４ｃを有する。電極間絶縁膜５は、ＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電率を有する絶縁膜などが用いられる。
【００２２】
ゲート電極ＭＧ−ＭＧ間、ゲート電極ＳＧＤ−ＭＧ間に位置するシリコン基板２の表層にはソース／ドレイン領域２ａが設けられ、ゲート電極ＳＧＤ−ＳＧＤ間に位置するシリコン基板２の表層にはドレイン領域に対応するＬＤＤ（lightly doped drain）領域２ａａが設けられる。なお、図示はしないが、同様にゲート電極ＳＧＳ−ＳＧＳ間に位置するシリコン基板２の表層にはソース領域に対応するＬＤＤ領域が設けられる。ソース／ドレイン領域２ａおよびＬＤＤ領域２ａａは、シリコン基板２の表層に不純物を導入して形成することができる。また、ゲート電極ＳＧＤ−ＳＧＤ間に位置するシリコン基板２の表層にはコンタクト形成用に高濃度で不純物を導入したドレイン領域２ｂが形成され、これにより、ＬＤＤ構造が形成されている。
【００２３】
シリサイド膜７は、シリサイド膜７を直接成膜して形成する他、多結晶シリコン膜６を成膜した後にシリサイド用のメタルを成膜し、これを熱処理して多結晶シリコン膜６の上部をシリサイド化して形成することができる。ここでは、例えばシリサイド用のメタルとしてニッケル（Ｎｉ）を用いているが、これに限らず、この他にコバルト（Ｃｏ）、チタン（Ｔｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）なども用いることができる。
【００２４】
図３（ａ）に示すように、上記したメモリセルトランジスタＴｒｍはＹ方向に複数隣接して形成されている。これらメモリセルトランジスタＴｒｍの端部のものに隣接して選択ゲートトランジスタＴｒｓ１が形成されている。選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧＤは、メモリセルトランジスタＴｒｍのゲート電極ＭＧとほぼ同様の構造であり、多結晶シリコン膜４、電極間絶縁膜５、多結晶シリコン膜６、シリサイド膜７が積層されている。ゲート電極ＳＧＤにおいては、電極間絶縁膜５の中央部は開口されていて、多結晶シリコン膜４と６とが接触して電気的に導通した状態とされている。なお、断面構造の図示を省略しているが、選択ゲートトランジスタＴｒｓ２のゲート電極もゲート電極ＳＧＤと同様の構造となっている。
【００２５】
また、多結晶シリコン膜４は、前述のように中間層として酸素が多く導入された分断層４ａが設けられていて、下層多結晶シリコン膜４ｂ、上層多結晶シリコン膜４ｃに分けられている。そして、隣接するゲート電極ＳＧＤと対向する側の多結晶シリコン膜４は、上層の多結晶シリコン膜６よりも突出して段差を有する形状に形成され、側面が傾斜した傾斜部４ｄを有する。この上層多結晶シリコン膜４ｃにおいては、突出する傾斜部４ｄの部分から内側にシリサイド膜７ａが形成されている。これにより、シリサイド膜７ａは、ゲート電極ＳＧＤのゲート長方向の一端部側において上層多結晶シリコン膜４ｃがシリサイド化され、且つその下部は分断層４ａに達する部分までシリサイド化され、つまり分断層４ａ部分でシリサイド化が停止されている。
【００２６】
メモリセルトランジスタＴｒｍのゲート電極ＭＧと選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧＤとはＹ方向に並設されている。ゲート電極ＭＧ−ＭＧ間およびゲート電極ＭＧ−ＳＧＤ間には、ゲート電極ＭＧ、ＳＧＤの側壁に沿ってシリコン酸化膜８が形成されている。このシリコン酸化膜８は、ゲート電極ＳＧＤ、ゲート電極ＭＧの側壁を保護する保護膜として形成されるものである。
【００２７】
シリコン酸化膜８は、その上端が例えばシリサイド膜７の縦方向中央付近に位置し、当該部分から下方向に多結晶シリコン膜６、電極間絶縁膜５、多結晶シリコン膜４の側壁に沿って形成されると共に、ＭＧ−ＳＧＤ間のゲート絶縁膜３の上面上に沿って形成されている。ゲート電極ＳＧＤ−ＳＧＤ間すなわちビット線コンタクトＣＢａ、ＣＢｂが形成された領域においては、シリコン酸化膜８は、ゲート電極ＳＧＤの側壁に沿って形成されている。なお、多結晶シリコン膜４の上層多結晶シリコン膜４ｃのうちのシリサイド膜７ａが形成された部分の傾斜部４ｄでは、シリコン酸化膜８が一部形成されずにシリサイド膜７ａが露出した状態とされている。
【００２８】
ゲート電極ＳＧＤ−ＳＧＤ間の領域には、ゲート電極ＳＧＤの側壁から所定距離だけ離間した内側の領域のシリコン基板２の上面にシリコン酸化膜９及びシリコン窒化膜１０を介して層間絶縁膜としてのＮＳＧ(non-doped silicate glass)膜１１が埋め込み形成されている。ＮＳＧ膜１１は上部側で幅寸法が大きくなる形状に設けられ、高さはシリサイド膜７の中間部位程度となっている。シリコン酸化膜９およびシリコン窒化膜１０は、ＮＳＧ膜１１の下面および側面の一部を覆うように形成されている。シリコン窒化膜１０はコンタクトストッパとして設けられるものである。また、ＮＳＧ膜１１の上端部側面とゲート電極ＳＧＤの側面とが対向する部分の間隔寸法は、対向するゲート電極ＭＧ−ＭＧの側壁間の間隔よりも広く設定されている。
【００２９】
ゲート電極ＭＧの上面およびゲート電極ＭＧ−ＭＧ間の空隙部を閉塞するようにシリコン酸化膜１２が形成されている。これにより、ゲート電極ＭＧ−ＭＧ間の空隙部には膜が埋め込み形成されておらず、この空隙部が絶縁のためのエアギャップＡＧとして機能する。シリコン酸化膜１２は、ゲート電極ＭＧ−ＳＧＤ間においては、対向する側壁およびシリコン基板２上のシリコン酸化膜８を覆うように形成されている。また、シリコン酸化膜１２は、ゲート電極ＳＧＤ−ＳＧＤ間においては、ゲート電極ＳＧＤの側壁に形成されるとともにＮＳＧ膜１１の上面及び側面に沿うように形成されている。また、ゲート電極ＳＧＤとＮＳＧ膜１１との狭い領域内の下部にはシリコン酸化膜１２が充填された状態に形成される。
【００３０】
上記構成の上面にメモリセルアレイ領域の全面に渡ってシリコン酸化膜１３が形成されている。これにより、ゲート電極ＭＧ−ＳＧＤ間の空隙部およびゲート電極ＳＧＤ−ＳＧＤ間の空隙部にシリコン酸化膜１３が埋め込み形成され、上面がほぼ平坦な状態に形成されている。シリコン酸化膜１３の上面には、シリコン窒化膜１４がメモリセルアレイ領域の全面に渡って形成され、さらにその上面に例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いたシリコン酸化膜１５が形成されている。この場合、シリコン窒化膜１４は、ビット線コンタクトＣＢ（ＣＢａ、ＣＢｂ）を形成する際に行われる異方性エッチング（ＲＩＥ（reactive ion etching）法）のストッパ膜として機能する。シリコン酸化膜１３およびシリコン窒化膜１４を用いたこの構造は、ゲート電極ＳＧＤ−ＳＧＤ間の空隙部についても同様である。
【００３１】
ビット線コンタクトＣＢｂ（ＣＢａは図示せず）は、ドレイン領域２ｂに接触するように、シリコン酸化膜１５、シリコン窒化膜１４、シリコン酸化膜１３、１２、ＮＳＧ膜１１、シリコン窒化膜１０、シリコン酸化膜９を貫通して形成されている。これらのビット線コンタクトＣＢａ、ＣＢｂは、例えばタングステン（Ｗ）をバリアメタルによって被覆したコンタクトとして形成される。図示のビット線コンタクトＣＢｂは、図３（ａ）の左側のゲート電極ＳＧＤ側に近接して形成されており、図示していないビット線コンタクトＣＢａは、右側のゲート電極ＳＧＤ側に近接して形成されている。
【００３２】
次に、図３（ｂ）において、シリコン基板２の周辺回路領域の素子領域Ｓｃ上には同様にシリコン酸化膜を用いたゲート絶縁膜３が形成されている。この場合、周辺回路部のトランジスタＴｒｐによっては高耐圧のものがあり、その高耐圧のトランジスタでは別途形成する膜厚の厚いゲート絶縁膜を用いている。周辺回路部のトランジスタＴｒｐは、ゲート絶縁膜３上に形成されたゲート電極ＰＧとＬＤＤ領域２ｃを有する。ＬＤＤ領域２ｃには、それぞれソースコンタクトＣｐｓ、ドレインコンタクトＣｐｄが形成されている（図２では図示を省略）。
【００３３】
周辺回路部のトランジスタＴｒｐのゲート電極ＰＧは、ゲート絶縁膜３上に、下部電極および第１電極膜としての多結晶シリコン膜４、電極間絶縁膜５、上部電極および第２電極膜としての多結晶シリコン膜６およびシリサイド膜７を有する。多結晶シリコン膜４は、前述同様に、中間層に酸素が多く導入された分断層４ａが設けられていて、下層多結晶シリコン膜４ｂおよび上層多結晶シリコン膜４ｃに分けられている。電極間絶縁膜５には、中央部に開口が形成されていて、多結晶シリコン膜４と６とが接触して電気的に導通した状態とされている。
【００３４】
上層多結晶シリコン膜４ｃには、形成後にシリサイド化処理を行うことで形成されたシリサイド膜７ａが両側に形成されている。また、多結晶シリコン膜４（上層多結晶シリコン膜４ｃ及び下層多結晶シリコン膜４ｂ）は、上部の電極間絶縁膜５よりも幅が広く形成されていて、側面は傾斜面４ｄを形成している。この傾斜面４ｄは、上部において緩い短い傾斜面を有し、下部において急峻で長い傾斜面を有している。
【００３５】
トランジスタＴｒｐのゲート電極ＰＧには、側壁に沿ってシリコン酸化膜８が形成されている。シリコン酸化膜８は、上端が例えばシリサイド膜７の縦方向中央付近に位置し、下方向に多結晶シリコン膜６、電極間絶縁膜５、多結晶シリコン膜４の側壁に沿って形成されている。この場合、シリコン酸化膜８は、上層多結晶シリコン膜４ｃのうちのシリサイド膜７ａが形成された部分の傾斜部４ｄでは、シリコン酸化膜８が一部形成されずにシリサイド膜７ａが露出した状態とされている。
【００３６】
ゲート電極ＰＧの両側には、ゲート電極ＰＧの側壁から所定距離だけ離間した領域のシリコン基板２の上面にシリコン酸化膜９及びシリコン窒化膜１０を介してＮＳＧ膜１１が形成されている。ＮＳＧ膜１１は上部側で幅寸法が大きくなる形状に設けられ、高さはシリサイド膜７の中間部位程度となっている。シリコン酸化膜９およびシリコン窒化膜１０は、ＮＳＧ膜１１の下面および側面の一部を覆うように形成されている。
【００３７】
シリコン酸化膜１２は、ゲート電極ＰＧの両側においては、ゲート電極ＰＧの側壁に形成されるとともにＮＳＧ膜１１の上面及び側面に沿うように形成されている。また、ゲート電極ＰＧとＮＳＧ膜１１との狭い領域内の下部にはシリコン酸化膜１２が充填された状態に形成される。素子領域Ｓｃの上面に全面に渡ってシリコン酸化膜１３が形成され、平坦化されている。さらに、シリコン酸化膜１３の上面には、シリコン窒化膜１４、シリコン酸化膜１５が素子領域Ｓｃの全面に渡って形成されている。
【００３８】
シリコン基板２の低不純物濃度のＬＤＤ領域２ｃの内部領域でゲート電極ＰＧよりも後退した領域には高不純物濃度のソース／ドレイン領域２ｄが形成されＬＤＤ構造とされている。ソースコンタクトＣｐｓ、ドレインコンタクトＣｐｄは、ソース／ドレイン領域２ｄに接触するように、シリコン酸化膜１５、シリコン窒化膜１４、シリコン酸化膜１３、１２、ＮＳＧ膜１１、シリコン窒化膜１０、シリコン酸化膜９を貫通して形成されている。これらのコンタクトＣｐｓ、Ｃｐｄは、例えばタングステン（Ｗ）をバリアメタルによって被覆したコンタクトとして形成される。
【００３９】
次に、上記構成の製造方法の一例について図４〜図１６の図面を参照しながら説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、必要なければ工程を削除しても良い。また、各工程は実用的に可能であれば、必要に応じて入れ替えても良い。
【００４０】
まず、図４（ａ）、（ｂ）に示すゲート加工後の状態となるまでの工程を簡単に説明する。ｐ型のシリコン基板２上にシリコン酸化膜を用いたゲート絶縁膜３を形成する。ゲート絶縁膜３は、例えば熱酸化処理により形成する。次に、浮遊ゲート電極用の材料となる第１電極膜である多結晶シリコン膜４を減圧ＣＶＤ（化学気相成長）法により成膜する。このとき不純物としてはｎ型の不純物であるリン（Ｐ）またはｐ型の不純物であるホウ素（Ｂ）が用いられる。さらに、シリコンに対して１／１００〜１／１０の密度の窒素または炭素を多結晶シリコン膜４に含有させる。また、この多結晶シリコン膜４の成膜においては、途中で酸素を多くした薄い分断層４ｃを形成することで、下層多結晶シリコン膜４ｂ、上層多結晶シリコン膜４ｃに分ける。
【００４１】
この後、図示はしないが、多結晶シリコン膜４およびシリコン基板２の上部をフォトリソグラフィ技術およびエッチング技術により図４（ａ）、（ｂ）と直交する方向（Ｘ方向）に分断する溝を形成し、溝内部に素子分離絶縁膜（図示せず）を埋込むことで素子領域Ｓａ、Ｓｃを複数に分断し素子分離領域Ｓｂ、Ｓｄを形成する。
【００４２】
次に、多結晶シリコン膜４上にＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法によりＯＮＯ膜などを形成することで電極間絶縁膜５を形成する。なお、ＯＮＯ膜の成膜前後にラジカル窒化処理することでＮＯＮＯＮ膜としても良いし、酸化アルミニウム（アルミナ）や酸化ハフニウムを含む高誘電率膜を中間の窒化膜の代わりに形成しても良い。次に、電極間絶縁膜５上にＣＶＤ法により制御ゲート電極の材料となる第２電極膜としての多結晶シリコン膜６ａを形成する。このときの多結晶シリコン膜６ａは、図３の構成において説明した場合の多結晶シリコン膜６よりも厚い膜厚であってシリサイド膜７の分を含めた厚さに形成されている。続いて、多結晶シリコン膜６ａ上にＣＶＤ法によりシリコン窒化膜１６をキャップ膜として形成する。
【００４３】
次に、このシリコン窒化膜１６上にドライエッチング加工のハードマスクとなるシリコン酸化膜（図示せず）を成膜した後、フォトリソグラフィ技術によりメモリセル領域においてはラインアンドスペースのパターン、周辺回路領域においては所定のパターンにレジスト膜を形成する。レジスト膜をマスクとしてシリコン酸化膜をパターニング加工してハードマスクを形成し、続いて、ハードマスクを利用してシリコン窒化膜１６を異方性エッチング（例えばＲＩＥ法による）する。
【００４４】
次いで、多結晶シリコン膜６ａ、電極間絶縁膜５、多結晶シリコン膜４を異方性エッチングにより加工することで、ゲート電極ＭＧ、ＳＧＤおよびＰＧを分離形成する。なお、この工程では、ゲート絶縁膜３の途中またはシリコン基板２に至るまでエッチングによりゲート絶縁膜３を除去しても良い。このエッチング処理では、アスペクト比の小さいゲート電極ＳＧＤ−ＳＧＤ間の開口部やゲート電極ＰＧの周辺部において、電極間絶縁膜５の下部つまり多結晶シリコン膜４との境界部分に段差ができるようにエッチング条件を調整している。この結果、ゲート電極ＳＧＤ同士が対抗する側の側面およびゲート電極ＰＧの両側面に、多結晶シリコン膜４の上層多結晶シリコン膜４ｃから下層多結晶シリコン膜４ｂにかけて傾斜部４ｄが形成された状態となる。これにより、図４（ａ）、（ｂ）に示す構成が得られる。
【００４５】
次に、図５（ａ）、（ｂ）に示すように、例えばＡＬＤ（atomic layer deposition）法により薄いシリコン酸化膜８を形成する。このシリコン酸化膜８は、ゲート絶縁膜３（または半導体基板２）の上面、多結晶シリコン膜４の側面、電極間絶縁膜５の側面、多結晶シリコン膜６の側面、シリコン窒化膜１６の上面および側面のそれぞれの面に沿って薄く形成される。
【００４６】
続いて、各ゲート電極ＭＧ、ＳＧＤおよびＰＧの基層部分をマスクとしてシリコン基板２の表層に一般的なイオン注入法によりｎ型の不純物（例えばリン）を導入し、熱処理を行うことでソース／ドレイン領域２ａ、ＬＤＤ領域２ａａ（ソース領域も同様）およびＬＤＤ領域２ｃを形成する。
【００４７】
次に、図６（ａ）、（ｂ）に示すように、ゲート電極ＭＧ−ＳＧＤ間、ゲート電極ＭＧ−ＭＧ間およびゲート電極ＰＧを覆うように、シリコン窒化膜１７を形成する。このシリコン窒化膜１７は、エアギャップＡＰを形成する際の犠牲膜として機能させるもので、例えばＡＬＤ法により形成する。なお、前述のシリコン酸化膜８およびシリコン窒化膜１７はＡＬＤ法により形成することが好適であるが、ＬＰ−ＣＶＤ法により形成しても良い。
【００４８】
次に、図７（ａ）、（ｂ）に示すように、シリコン酸化膜８の上面（もしくはシリコン窒化膜１６の上面）が露出するまでシリコン窒化膜１７をＲＩＥ法によりエッチバック処理を行い、ゲート電極ＳＧＤ−ＳＧＤ間のシリコン基板２上面のシリコン窒化膜１７をエッチング除去し、さらにシリコン基板２の表面を露出させる。このとき、ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧ−ＳＧＤ間にはシリコン窒化膜１７が埋め込まれた状態で残存し、ゲート電極ＳＧＤ−ＳＧＤ間の対向する側壁およびゲート電極ＰＧの両側壁のシリコン窒化膜１７ａは、ゲート電極ＳＧＤ、ＰＧの上端部で狭く、下方のシリコン基板２の表面に向かって幅が広くなる形状でいわゆるスペーサ形状に加工された状態で残存する。
【００４９】
次に、スペーサとしてのシリコン窒化膜１７ａをマスクとして利用し、ゲート電極ＳＧＤ−ＳＧＤ間およびゲート電極ＰＧの両側のシリコン基板２表層に高濃度の不純物（ｎ型の場合、例えばリンまたはヒ素）をイオン注入により導入する。続いて、不純物の活性化に必要な熱処理を施すことによりそれぞれコンタクト用のドレイン領域（ソース領域）２ｂ、ソース／ドレイン領域２ｄを形成し、ＬＤＤ構造を形成する。
【００５０】
次に、図８（ａ）、（ｂ）に示すように、上記構成の上面にライナー膜としてシリコン酸化膜９をＣＶＤ法により形成する。すなわち、シリコン酸化膜９は、ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧ−ＳＧＤ間のシリコン窒化膜１７の上面、シリコン酸化膜８の上面（前記工程でシリコン窒化膜１６の上面が露出する場合はシリコン窒化膜１６の上面）、シリコン窒化膜１７ａの側面、シリコン基板２の上面に形成される。続いて、シリコン酸化膜９の上面にＣＶＤ法によりコンタクトストッパ膜としてのシリコン窒化膜１０を形成する。さらに、シリコン窒化膜１０の上にＮＳＧ膜１１を層間絶縁膜として成膜する。これにより、ゲート電極ＳＧＤ−ＳＧＤ間の領域やゲート電極ＰＧの両側の領域の凹部となっている部分にＮＳＧ膜１１が埋め込まれる。
【００５１】
なお、埋め込みに用いた絶縁膜は、犠牲膜となるシリコン窒化膜１７（シリコン窒化膜１０）に対するウェットエッチングにおける選択比の高い材質膜で形成することが望ましく、ここではシリコン酸化膜の一種であるＮＳＧ膜１１を採用している。次に、ＣＭＰ（chemical mechanical polishing）処理を行いゲート電極ＳＧＤ−ＳＧＤ間の領域やゲート電極ＰＧの両側の領域の凹部となっている部分のＮＳＧ膜１１を残すように、他の部分のＮＳＧ膜１１を除去することで平坦化する。このとき、シリコン窒化膜１０がＣＭＰ処理のストッパとしての役割を果たすことになる。
【００５２】
次に、図９（ａ）、（ｂ）に示すように、ＲＩＥ法によりシリコン窒化膜１６をエッチバックして除去し、多結晶シリコン膜６ａの上面を露出させる。このとき同時にシリコン窒化膜１７、１０、シリコン酸化膜９の上部も除去される。また、このエッチバック処理では、ＮＳＧ膜１１の上面位置を多結晶シリコン膜６ａの中間部位程度まで低下させ、多結晶シリコン膜６ａの上面および側面の一部を露出させる。
【００５３】
次に、図１０（ａ）、（ｂ）に示すように、酸化膜に対する選択比の高いエッチング液として例えばホット燐酸（Ｈ3ＰＯ4）を用いてシリコン窒化膜１７、１７ａ、１０を選択的にエッチングする。これにより、犠牲膜として形成していたシリコン窒化膜１７、１７ａはすべて除去され、ＮＳＧ膜１１の側面に形成されていたシリコン窒化膜１０も上部側が一部除去される。
【００５４】
この後、図１１（ａ）、（ｂ）に示すように、シリサイド用のメタルを成膜する前のドライ前処理を行う。具体的には、多結晶シリコン膜６の表面に残存している自然酸化膜を除去できる程度の弱い酸化膜エッチングのＲＩＥ処理を行う。このとき、シリコン酸化膜８は、シリコン基板２の表面に対して角度が直角に近い部分はエッチングされにくいが、角度が小さい部分はエッチングされ易い。これにより、シリコン基板２の表面に形成されているシリコン酸化膜８およびゲート電極ＳＧＤの多結晶シリコン膜４の傾斜部４ｄ特に傾斜の緩い上部側においてシリコン酸化膜８が除去される傾向にある。
【００５５】
次に、図１２（ａ）、（ｂ）に示すように、前記したシリサイド用のメタルとして例えばニッケル（Ｎｉ）をスパッタにより全面に成膜し、続いて熱処理を行うことで、ニッケル膜が多結晶シリコン膜６ａ、４ｃと接触している部分でシリサイド化させる。このとき、ニッケル膜は多結晶シリコン膜６ａと上層多結晶シリコン膜４ｃの傾斜部４ｄとにおいて接触しており、接触部分を起点としてシリサイド化が進行する。この結果、多結晶シリコン膜６ａの上部がシリサイド膜７として形成されるとともに、多結晶シリコン膜４の上層多結晶シリコン膜４ｃ内においてシリサイド膜７ａが形成される。なお、このシリサイド膜７ａは、傾斜部４ｄからシリサイド化が進行するが、分断層４ａ部分でシリサイド反応が停止するので、上層多結晶シリコン膜４ｃ内の範囲で形成され、下層多結晶シリコン膜４ｂ側には進行していない。
【００５６】
この後、未反応のまま残留したシリサイド用のメタルを硫酸過水（硫酸＋過酸化水素水）処理によって除去する。その後、更にＲＴＡ（rapid thermal anneal）技術を用いて熱処理を行うことでシリサイド層７および７ａの安定化を行う。
【００５７】
次に、図１３（ａ）、（ｂ）に示すように、プラズマＣＶＤ法により比較的埋込性の悪い条件を用いてシリコン酸化膜１２を形成する。この場合、成膜条件としては、ゲート電極ＭＧ−ＭＧ間の凹部内の狭い領域には内部にほとんど成膜することなく、ゲート電極ＭＧ−ＭＧ間の上面を連結するように成膜させると共に、それ以上の広い領域では露出している面に沿って成膜するように設定している。これにより、ゲート電極ＭＧ−ＭＧ間の凹部領域は内部にほとんど何も埋め込まれない状態で上部を閉塞するシリコン酸化膜１２が形成され、ゲート電極ＭＧ−ＭＧ間は空隙部を絶縁材としたエアギャップＡＧが形成された状態とされる。
【００５８】
次に、図１４（ａ）、（ｂ）に示すように、シリコン酸化膜１２の上に補充膜としてシリコン酸化膜１３を再度形成する。このシリコン酸化膜１３はＡＬＤ法もしくは室温から数百度程度の範囲の温度条件を用いたＬＰ−ＣＶＤ法によって形成する。これにより、シリコン酸化膜１３の成膜条件は前述のシリコン酸化膜１２の成膜条件より埋込性が良い条件となり、ゲート電極ＳＧＤ−ＭＧ間の凹部内にシリコン酸化膜１３が埋込み形成される。また、ゲート電極ＳＧＤ−ＳＧＤ間やゲート電極ＰＧの両側の領域においては、シリコン酸化膜１３がゲート電極ＳＧＤ、ＰＧとＮＳＧ膜１１の側面（上側壁部）との間にも埋め込まれた状態となる。
【００５９】
次に、図１５（ａ）、（ｂ）に示すように、シリコン酸化膜１３の上にＣＭＰストッパ膜としてＬＰ−ＣＶＤ法によりシリコン窒化膜１４を形成する。続いて、シリコン窒化膜１４の上にＬＰ−ＣＶＤ法により層間絶縁膜としてのシリコン酸化膜１５を形成する。この後、シリコン窒化膜１４の上面をストッパとしてＣＭＰ法によりシリコン酸化膜１５を研削し、シリコン窒化膜１４の上面に形成されている凹部内にシリコン酸化膜１５ａを埋め込んだ状態とし、さらにシリコン酸化膜１５を所定膜厚だけ成膜することで層間絶縁膜を形成する。なお、上記の工程では、シリコン酸化膜１５を二回に分けて形成した場合について説明したが、シリコン酸化膜１５のＣＭＰ法による処理を行う際に、シリコン窒化膜１４をストッパとして用いないで、シリコン酸化膜１５を残した状態で途中で止めることでも図示の構成を得ることができる。
【００６０】
次に、図１６（ａ）、（ｂ）に示すように、フォトリソグラフィ技術を用いてメモリセル領域のビット線コンタクトＣＢａ、ＣＢｂおよび周辺回路部のソースコンタクトＣｐｓ、ドレインコンタクトＣｐｄを形成するためのコンタクトホール１５ａ（図示の状態ではビット線コンタクトＣＢｂに対応したコンタクトホールを示している）、１５ｂ、１５ｃを形成する。この場合、コンタクトホール１５ａ〜１５ｃの形成においては、ＲＩＥ法によりシリコン酸化膜１５、シリコン窒化膜１４、シリコン酸化膜１３、１２、ＮＳＧ膜１１を順次エッチングし、コンタクトストッパ膜であるシリコン窒化膜１０で一旦エッチングを止めることでエッチングの過不足を調整する。この後、シリコン窒化膜１０、シリコン酸化膜９を続けてエッチングして除去することでコンタクトホール１５ａ〜１５ｃを形成する。
【００６１】
次に、図３（ａ）、（ｂ）に示したように、コンタクトホール１５ａ〜１５ｃの内壁面にチタンなどのバリアメタル（図示せず）を薄く形成した上で、コンタクトホール１５ａ〜１５ｃ内にビット線コンタクトＣＢａ、ＣＢｂ、ソースコンタクトＣｐｓ、ドレインコンタクトＣｐｄのコンタクト材としてタングステンを埋め込み形成する。これにより、図示のような構成となるが、実際には、この後さらに上層に多層配線構造を形成する。ここでは、この後の製造工程は発明の特徴部分に特に関係しないため説明を省略する。これにより、ＮＡＮＤ型フラッシュメモリ装置１を得る。
【００６２】
このような第１の実施形態によれば、メモリセルトランジスタＴｒｍのゲート電極ＭＧ−ＭＧ間に絶縁部としてのエアギャップＡＧを設けながら、選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２のゲート電極ＳＧＤや周辺回路部のトランジスタＴｒｐのゲート電極ＰＧの下部電極４にシリサイド膜７ａを形成するので、ゲート電極ＳＧＤ、ＰＧの抵抗値を低減させることができる。
【００６３】
選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２のゲート電極ＳＧＤや周辺回路部のトランジスタＴｒｐのゲート電極ＰＧの下部電極４にシリサイド膜７ａを形成するために、ゲート電極ＳＧＤ、ＰＧの加工時に段差形状としての傾斜部４ｄを形成したので、この部分のシリコン酸化膜８をシリサイド化の際に他の部分に比べて薄い状態あるいは剥離した状態とすることができ、これによってシリサイド用のメタルであるニッケルが多結晶シリコン膜４の上層多結晶シリコン膜４ｃと反応しやすい状態とすることができ、多結晶シリコン膜６ａにシリサイド膜７を形成するときに、同時に上層多結晶シリコン膜４ｃ内にシリサイド層７ａを形成することができる。
【００６４】
第１電極膜としての多結晶シリコン膜４として、中間層に分断層４ａを設けて下層多結晶シリコン膜４ｂおよび上層多結晶シリコン膜４ｃに分ける構成としたので、シリサイド化の進行を分断層４ａで停止させることで上層多結晶シリコン膜４ｃ内の範囲で形成でき、ゲート絶縁膜３に達するのを抑制することができる。これにより、シリサイド膜７ａがゲート絶縁膜３に接する状態とならないように制御することができ、選択ゲートトランジスタＴｒｓや周辺回路部のトランジスタＴｒｐのしきい値電圧を変動させることなく抵抗値の低減を図ることができる。
【００６５】
そして、前述のように、メモリセルトランジスタＴｒｍのゲート電極ＭＧ−ＭＧ間にエアギャップＡＧを設ける構成としているので、メモリセルトランジスタＴｒｍ間の浮遊容量の低減を図って素子間の容量結合などを抑制して良好な分離状態に保持することができる。
【００６６】
（第２実施形態）
図１７は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。
【００６７】
第２実施形態においては、第１電極膜として多結晶シリコン膜４の形成の際に、分断層４ａを設けないで、ひと続きの単体の膜として形成している。第１実施形態と同様にして加工を進めると、ゲート加工（図４の工程に対応）の際に多結晶シリコン膜４に段差形状として傾斜部４ｄが形成され、シリサイド加工（図１１の工程に対応）の直前では傾斜部４ｄの上部側のシリコン酸化膜８が薄い状態あるいは剥離された状態となり、ここを起点としたシリサイド反応が進行する。
【００６８】
この結果、シリサイド加工（図１２の工程に対応）では、シリサイド反応が多結晶シリコン膜４内で制限する要因が存在しないので、ゲート絶縁膜３と接する部分まで進行することになる。これにより、図１７（ａ）、（ｂ）に示しているように、シリサイド膜７ｂは多結晶シリコン膜４の内部でゲート絶縁膜３に接する範囲まで広がった形状に形成される。
【００６９】
ここで、ニッケルシリサイドは、多結晶シリコンに比べて仕事関数の値が０．３Ｖ程度大きい値である。したがって、このニッケルシリサイドを用いたシリサイド膜７ｂがゲート絶縁膜３と接する状態に形成されていることから、ゲート絶縁膜３を挟んだシリコン基板２との間のＭＯＳ構造においては、バンドの曲がりが少し緩和されることとなる。
【００７０】
これにより、周辺回路部のトランジスタＴｒｐにおいては、しきい値電圧が０．３Ｖ程度高められることとなり、端部でのホットキャリアの発生を抑制する効果が生ずる。また、同様にして選択ゲートトランジスタＴｒｓにおいては、シリサイド膜７ｂが形成されることで、ゲート電極ＳＧＤのコンタクト形成側の端部でしきい値電圧が高められるようになり、これによって、従来行ってきたチャンネル領域へのイオン注入のドーズ量を低減させることができ、この結果、ビット線コンタクトＣＢａ、ＣＢｂを形成する領域のシリコン基板２の高抵抗化を抑制でき、電気的特性の向上を図ることができる。
【００７１】
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
上記各実施形態では、第１電極膜、第２電極膜として、多結晶シリコン膜４、６を形成する場合を示したが、最初に形成する膜としては、多結晶シリコン膜に代えてアモルファスシリコン膜を形成しても良い。ただし、後の加工工程を経ることで最終段階では、多結晶シリコン膜に転換していることが予想される。
【００７２】
ビット線コンタクトＣＢａ、ＣＢｂが何れかの選択ゲート電極ＳＧＤ，ＳＧＤに近接配置されると共に、ビット線コンタクトの形成領域内で千鳥配置された形態を示したが、選択ゲート電極ＳＧＤ−ＳＧＤ間の中央に位置して各素子領域Ｓａに一箇所ずつ構成された態様に適用しても良い。
【００７３】
コンタクトはビット線コンタクトＣＢａ、ＣＢｂに限られずソース線コンタクトに適用しても良い。
また、ＮＳＧ膜１１に代えてＢＰＳＧ膜、ＰＳＧ膜などを適用しても良い。
【００７４】
選択ゲートトランジスタＴｒｓ１とメモリセルトランジスタＴｒｍとの間にダミートランジスタが必要に応じて設けられた形態に適用しても良い。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置にも適用できる。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７６】
図面中、１はＮＡＮＤ型フラッシュメモリ装置（不揮発性半導体記憶装置）、２はシリコン基板（半導体基板）、３はゲート絶縁膜、４は多結晶シリコン膜（第１電極膜）、４ａは分断層、４ｂは下層多結晶シリコン膜、４ｃは上層多結晶シリコン膜、４ｄは傾斜部（段差部）、５は電極間絶縁膜、６、６ａは多結晶シリコン膜（第２電極膜）、７、７ａ、７ｂはシリサイド膜、１２、１３はシリコン酸化膜、１７、１７ａはシリコン窒化膜、ＡＧはエアギャップ（空隙部）、Ｔｒｍはメモリセルトランジスタ、Ｔｒｓは選択ゲートトランジスタ、Ｔｒｐは周辺回路部のトランジスタ、ＭＧ、ＳＧＤ、ＰＧはゲート電極である。
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、例えばＮＡＮＤフラッシュメモリ装置においては、微細化が進んだ結果、メモリセル間での絶縁状態を確保するために、酸化膜などの誘電体による絶縁方式に加えて、何も充填しない状態として空隙部そのものを絶縁領域としたエアギャップを用いることで隣接するメモリセルとの間の電気的な結合を低減して絶縁性を向上させることが考えられている。
【０００３】
しかし、エアギャップを用いることは、メモリセル間の電気的な分離特性を向上させることができるが、周辺回路部のトランジスタやメモリセル領域の選択ゲートトランジスタのゲート電極が多結晶シリコンにより形成されているので、ゲート電極上部のシリサイド膜よりも高い抵抗値となる点で課題が残る。また、チャネル長のスケーリングが進んでいる選択ゲートトランジスタのしきい値電圧を上げるために、チャネル部分に高濃度の不純物（ボロン）を注入する必要があり、この結果、ＮＡＮＤストリングとビット線を接続するコンタクト間の抵抗が増大するという課題もある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−４０７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、メモリセルトランジスタのゲート電極間にエアギャップを形成しても、周辺回路部のトランジスタや選択ゲートトランジスタのゲート電極の抵抗値を低下させることができる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本実施形態の不揮発性半導体記憶装置は、メモリセル領域および周辺回路領域を有する半導体基板と、前記メモリセル領域の前記半導体基板上に形成されたゲート絶縁膜の上に、浮遊ゲート電極となる第１電極膜、電極間絶縁膜、制御ゲート電極となる第２電極膜およびシリサイド膜を具備するゲート電極を有するメモリセルトランジスタと、前記メモリセル領域の前記半導体基板上に前記メモリセルトランジスタに隣接して形成され、前記ゲート絶縁膜の上に、下部電極となる前記第１電極膜、上部電極となる第２電極膜およびシリサイド膜を具備するゲート電極を有する選択ゲートトランジスタと、前記周辺回路領域の前記半導体基板上に形成されたゲート絶縁膜の上に、下部電極となる第１電極膜、上部電極となる第２電極膜を具備するゲート電極を有する周辺回路部のトランジスタとを備え、前記メモリセルトランジスタのゲート電極間は絶縁膜を充填しない空隙部が形成され、前記選択ゲートトランジスタおよび前記周辺回路部のトランジスタの前記下部電極は、ゲート長方向において少なくとも一方の端部側で一部がシリサイド化されたシリサイド膜を有することを特徴とする。
【０００７】
本実施形態の不揮発性半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上に多結晶シリコン膜もしくはアモルファスシリコン膜を含むシリコン膜を用いた第１電極膜、電極間絶縁膜、前記シリコン膜を用いた第２電極膜を形成し、前記第１電極膜、前記電極間絶縁膜、前記第２電極膜を順次エッチングして複数のメモリセルトランジスタ、選択ゲートトランジスタ、周辺回路部のトランジスタの各ゲート電極のパターンに加工し、前記選択ゲートトランジスタのゲート電極同士が対向する側の側面の前記第１電極膜および前記周辺回路部のトランジスタのゲート電極の両側面の前記第１電極膜を上層の第２電極膜よりも突出した段差部を有する形状に形成し、前記メモリセルトランジスタ、選択ゲートトランジスタおよび前記周辺回路部のトランジスタの各ゲート電極の表面に酸化膜を形成し、且つ前記第２電極膜の上部を露出させると共に前記第１電極膜の前記段差部の一部を露出させた状態に形成し、前記第１電極膜および前記第２電極膜の露出した部分をシリサイド化してシリサイド膜を形成し、前記メモリセルトランジスタのゲート電極間の空隙部を残すように上面を絶縁膜で閉塞させることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図
【図２】（ａ）メモリセル領域の一部構造を概略的に示す平面図、（ｂ）周辺回路部のトランジスタの平面図
【図３】（ａ）図２（ａ）のＡ−Ａ線に沿った模式的な縦断面図、（ｂ）図２（ｂ）のＢ−Ｂ線に沿った模式的な縦断面図
【図４】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その１）
【図５】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その２）
【図６】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その３）
【図７】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その４）
【図８】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その５）
【図９】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その６）
【図１０】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その７）
【図１１】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その８）
【図１２】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その９）
【図１３】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その１０）
【図１４】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その１１）
【図１５】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その１２）
【図１６】（ａ）製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図（その１３）
【図１７】（ａ）第２実施形態における製造工程の一段階の状態を図２（ａ）のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）第２実施形態における製造工程の一段階の状態を図２（ｂ）のＢ−Ｂ線に沿って模式的に示す縦断面図
【発明を実施するための形態】
【０００９】
（第１実施形態）
以下、第１実施形態について、ＮＡＮＤ型のフラッシュメモリ装置に適用したものを図１ないし図１６を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
【００１０】
まず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構造について説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域に形成されるメモリセルアレイの一部の等価回路図を示している。
【００１１】
ＮＡＮＤ型フラッシュメモリ装置１は、そのメモリセルアレイ内に、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、これら選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍとを有するＮＡＮＤセルユニットＳＵが行列状に形成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用している。
【００１２】
図１中のＸ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中のＸ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢ（図２（ａ）のＣＢａ、ＣＢｂに対応）が接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ビット線方向）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１３】
図２（ａ）は、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図２（ａ）に示すように、半導体基板としてのｐ型のシリコン基板２のメモリセル領域には、トレンチ内に絶縁膜を埋め込むＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図２（ａ）中Ｙ方向に沿って延伸して形成される。この素子分離領域Ｓｂは、図２（ａ）中、Ｘ方向に所定間隔で複数形成される。これにより、素子領域Ｓａが図２（ａ）中のＹ方向に沿って延伸形成されることになり、シリコン基板２の表層部に複数の素子領域ＳａがＸ方向に分離して形成される。
【００１４】
ワード線ＷＬは、素子領域Ｓａと直交して交差する方向（図２（ａ）中Ｘ方向）に沿って延伸形成される。ワード線ＷＬは、図２（ａ）中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する素子領域Ｓａ上方には、メモリセルトランジスタＴｒｍのゲート電極ＭＧ（図３（ａ）参照）が形成されている。
【００１５】
Ｙ方向に隣接した複数のメモリセルトランジスタＴｒｍはＮＡＮＤ列（メモリセルストリング）の一部となる。選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２は、ＮＡＮＤ列の両端部メモリセルトランジスタＴｒｍのＹ方向両外側に隣接してそれぞれ設けられる。選択ゲートトランジスタＴｒｓ１はＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧＤは選択ゲート線ＳＧＬ１により電気的に接続されている。なお選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上に、選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧＤが構成されている。
【００１６】
同様に、選択ゲートトランジスタＴｒｓ２は、図示はしていないがＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ２のゲート電極は選択ゲート線ＳＧＬ２によって電気的に接続されている。なお選択ゲート線ＳＧＬ２と交差する素子領域Ｓａ上にもゲート電極が構成されている。
【００１７】
ビット線コンタクトＣＢａ、ＣＢｂは、それぞれ隣接するゲート電極ＳＧＤ−ＳＧＤ間の第１素子領域Ｓａ１、第２素子領域Ｓａ２上に形成されている。また、ビット線コンタクトＣＢａは一方のゲート電極ＳＧＤに近接し、ビット線コンタクトＣＢｂは他方のゲート電極ＳＧＤに近接するように、ジグザグ状に配置されている。隣接するビット線コンタクトＣＢａ、ＣＢｂ間の距離が大きくなるように、ビット線コンタクトＣＢａ、ＣＢｂを配置することができ、ビット線コンタクトＣＢａ、ＣＢｂ間のショート不良を低減することができる。
【００１８】
図２（ｂ）は、周辺回路部のトランジスタＴｒｐの平面図を示している。この図２（ｂ）に示すように、シリコン基板２の周辺回路領域には、矩形状をなす素子領域Ｓｃが形成され、その素子領域Ｓｃを包囲するようにＳＴＩ構造の素子分離領域Ｓｄが形成される。素子領域Ｓｃの上部にはこれを横切って素子分離領域Ｓｄに掛け渡されるようにゲート電極ＰＧが形成される。ゲート電極ＰＧの一方側はＬ字型のパターンに形成され、コンタクトを形成する領域が設けられる。
【００１９】
図３（ａ）は、図２（ａ）のＡ−Ａ線に沿う断面構造、図３（ｂ）は、図２（ｂ）のＢ−Ｂ線に沿う断面構造をそれぞれ模式的に示している。図３（ａ）には、メモリセル領域内の一対の選択ゲートトランジスタＴｒｓ１，Ｔｒｓ１、およびそれら選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間のビット線コンタクトＣＢｂのＹ方向周辺断面構造を模式的に示している。なお、ビット線コンタクトＣＢａのＹ方向周辺断面構造もほぼ同様の構造となっている。図３（ｂ）には、周辺回路領域における種々のトランジスタを代表させてトランジスタＴｒｐのゲート電極ＰＧを横切る位置での模式的な断面構造を示している。
【００２０】
まず、図３（ａ）において、シリコン基板２上にはゲート絶縁膜３が形成されている。ゲート絶縁膜３は例えばシリコン酸化膜を用いて形成され、メモリセルトランジスタＴｒｍ、選択ゲートトランジスタＴｒｓ１の形成領域における半導体基板２の上面上に形成されている。メモリセルトランジスタＴｒｍは、ゲート絶縁膜３上に形成されたゲート電極ＭＧとソース／ドレイン領域２ａとを含む構成である。
【００２１】
メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ゲート絶縁膜３上に、浮遊ゲート電極および第１電極膜としての多結晶シリコン膜４、電極間絶縁膜５、制御ゲート電極および第２電極膜としての多結晶シリコン膜６およびシリサイド膜７を有する。多結晶シリコン膜４は、中間層として酸素が多く導入された分断層４ａが設けられていて、下層多結晶シリコン膜４ｂ、分断層４ａ、上層多結晶シリコン膜４ｃを有する。電極間絶縁膜５は、ＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電率を有する絶縁膜などが用いられる。
【００２２】
ゲート電極ＭＧ−ＭＧ間、ゲート電極ＳＧＤ−ＭＧ間に位置するシリコン基板２の表層にはソース／ドレイン領域２ａが設けられ、ゲート電極ＳＧＤ−ＳＧＤ間に位置するシリコン基板２の表層にはドレイン領域に対応するＬＤＤ（lightly doped drain）領域２ａａが設けられる。なお、図示はしないが、同様にゲート電極ＳＧＳ−ＳＧＳ間に位置するシリコン基板２の表層にはソース領域に対応するＬＤＤ領域が設けられる。ソース／ドレイン領域２ａおよびＬＤＤ領域２ａａは、シリコン基板２の表層に不純物を導入して形成することができる。また、ゲート電極ＳＧＤ−ＳＧＤ間に位置するシリコン基板２の表層にはコンタクト形成用に高濃度で不純物を導入したドレイン領域２ｂが形成され、これにより、ＬＤＤ構造が形成されている。
【００２３】
シリサイド膜７は、シリサイド膜７を直接成膜して形成する他、多結晶シリコン膜６を成膜した後にシリサイド用のメタルを成膜し、これを熱処理して多結晶シリコン膜６の上部をシリサイド化して形成することができる。ここでは、例えばシリサイド用のメタルとしてニッケル（Ｎｉ）を用いているが、これに限らず、この他にコバルト（Ｃｏ）、チタン（Ｔｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）なども用いることができる。
【００２４】
図３（ａ）に示すように、上記したメモリセルトランジスタＴｒｍはＹ方向に複数隣接して形成されている。これらメモリセルトランジスタＴｒｍの端部のものに隣接して選択ゲートトランジスタＴｒｓ１が形成されている。選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧＤは、メモリセルトランジスタＴｒｍのゲート電極ＭＧとほぼ同様の構造であり、多結晶シリコン膜４、電極間絶縁膜５、多結晶シリコン膜６、シリサイド膜７が積層されている。ゲート電極ＳＧＤにおいては、電極間絶縁膜５の中央部は開口されていて、多結晶シリコン膜４と６とが接触して電気的に導通した状態とされている。なお、断面構造の図示を省略しているが、選択ゲートトランジスタＴｒｓ２のゲート電極もゲート電極ＳＧＤと同様の構造となっている。
【００２５】
また、多結晶シリコン膜４は、前述のように中間層として酸素が多く導入された分断層４ａが設けられていて、下層多結晶シリコン膜４ｂ、上層多結晶シリコン膜４ｃに分けられている。そして、隣接するゲート電極ＳＧＤと対向する側の多結晶シリコン膜４は、上層の多結晶シリコン膜６よりも突出して段差を有する形状に形成され、側面が傾斜した傾斜部４ｄを有する。この上層多結晶シリコン膜４ｃにおいては、突出する傾斜部４ｄの部分から内側にシリサイド膜７ａが形成されている。これにより、シリサイド膜７ａは、ゲート電極ＳＧＤのゲート長方向の一端部側において上層多結晶シリコン膜４ｃがシリサイド化され、且つその下部は分断層４ａに達する部分までシリサイド化され、つまり分断層４ａ部分でシリサイド化が停止されている。
【００２６】
メモリセルトランジスタＴｒｍのゲート電極ＭＧと選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧＤとはＹ方向に並設されている。ゲート電極ＭＧ−ＭＧ間およびゲート電極ＭＧ−ＳＧＤ間には、ゲート電極ＭＧ、ＳＧＤの側壁に沿ってシリコン酸化膜８が形成されている。このシリコン酸化膜８は、ゲート電極ＳＧＤ、ゲート電極ＭＧの側壁を保護する保護膜として形成されるものである。
【００２７】
シリコン酸化膜８は、その上端が例えばシリサイド膜７の縦方向中央付近に位置し、当該部分から下方向に多結晶シリコン膜６、電極間絶縁膜５、多結晶シリコン膜４の側壁に沿って形成されると共に、ＭＧ−ＳＧＤ間のゲート絶縁膜３の上面上に沿って形成されている。ゲート電極ＳＧＤ−ＳＧＤ間すなわちビット線コンタクトＣＢａ、ＣＢｂが形成された領域においては、シリコン酸化膜８は、ゲート電極ＳＧＤの側壁に沿って形成されている。なお、多結晶シリコン膜４の上層多結晶シリコン膜４ｃのうちのシリサイド膜７ａが形成された部分の傾斜部４ｄでは、シリコン酸化膜８が一部形成されずにシリサイド膜７ａが露出した状態とされている。
【００２８】
ゲート電極ＳＧＤ−ＳＧＤ間の領域には、ゲート電極ＳＧＤの側壁から所定距離だけ離間した内側の領域のシリコン基板２の上面にシリコン酸化膜９及びシリコン窒化膜１０を介して層間絶縁膜としてのＮＳＧ(non-doped silicate glass)膜１１が埋め込み形成されている。ＮＳＧ膜１１は上部側で幅寸法が大きくなる形状に設けられ、高さはシリサイド膜７の中間部位程度となっている。シリコン酸化膜９およびシリコン窒化膜１０は、ＮＳＧ膜１１の下面および側面の一部を覆うように形成されている。シリコン窒化膜１０はコンタクトストッパとして設けられるものである。また、ＮＳＧ膜１１の上端部側面とゲート電極ＳＧＤの側面とが対向する部分の間隔寸法は、対向するゲート電極ＭＧ−ＭＧの側壁間の間隔よりも広く設定されている。
【００２９】
ゲート電極ＭＧの上面およびゲート電極ＭＧ−ＭＧ間の空隙部を閉塞するようにシリコン酸化膜１２が形成されている。これにより、ゲート電極ＭＧ−ＭＧ間の空隙部には膜が埋め込み形成されておらず、この空隙部が絶縁のためのエアギャップＡＧとして機能する。シリコン酸化膜１２は、ゲート電極ＭＧ−ＳＧＤ間においては、対向する側壁およびシリコン基板２上のシリコン酸化膜８を覆うように形成されている。また、シリコン酸化膜１２は、ゲート電極ＳＧＤ−ＳＧＤ間においては、ゲート電極ＳＧＤの側壁に形成されるとともにＮＳＧ膜１１の上面及び側面に沿うように形成されている。また、ゲート電極ＳＧＤとＮＳＧ膜１１との狭い領域内の下部にはシリコン酸化膜１２が充填された状態に形成される。
【００３０】
上記構成の上面にメモリセルアレイ領域の全面に渡ってシリコン酸化膜１３が形成されている。これにより、ゲート電極ＭＧ−ＳＧＤ間の空隙部およびゲート電極ＳＧＤ−ＳＧＤ間の空隙部にシリコン酸化膜１３が埋め込み形成され、上面がほぼ平坦な状態に形成されている。シリコン酸化膜１３の上面には、シリコン窒化膜１４がメモリセルアレイ領域の全面に渡って形成され、さらにその上面に例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いたシリコン酸化膜１５が形成されている。この場合、シリコン窒化膜１４は、ビット線コンタクトＣＢ（ＣＢａ、ＣＢｂ）を形成する際に行われる異方性エッチング（ＲＩＥ（reactive ion etching）法）のストッパ膜として機能する。シリコン酸化膜１３およびシリコン窒化膜１４を用いたこの構造は、ゲート電極ＳＧＤ−ＳＧＤ間の空隙部についても同様である。
【００３１】
ビット線コンタクトＣＢｂ（ＣＢａは図示せず）は、ドレイン領域２ｂに接触するように、シリコン酸化膜１５、シリコン窒化膜１４、シリコン酸化膜１３、１２、ＮＳＧ膜１１、シリコン窒化膜１０、シリコン酸化膜９を貫通して形成されている。これらのビット線コンタクトＣＢａ、ＣＢｂは、例えばタングステン（Ｗ）をバリアメタルによって被覆したコンタクトとして形成される。図示のビット線コンタクトＣＢｂは、図３（ａ）の左側のゲート電極ＳＧＤ側に近接して形成されており、図示していないビット線コンタクトＣＢａは、右側のゲート電極ＳＧＤ側に近接して形成されている。
【００３２】
次に、図３（ｂ）において、シリコン基板２の周辺回路領域の素子領域Ｓｃ上には同様にシリコン酸化膜を用いたゲート絶縁膜３が形成されている。この場合、周辺回路部のトランジスタＴｒｐによっては高耐圧のものがあり、その高耐圧のトランジスタでは別途形成する膜厚の厚いゲート絶縁膜を用いている。周辺回路部のトランジスタＴｒｐは、ゲート絶縁膜３上に形成されたゲート電極ＰＧとＬＤＤ領域２ｃを有する。ＬＤＤ領域２ｃには、それぞれソースコンタクトＣｐｓ、ドレインコンタクトＣｐｄが形成されている（図２では図示を省略）。
【００３３】
周辺回路部のトランジスタＴｒｐのゲート電極ＰＧは、ゲート絶縁膜３上に、下部電極および第１電極膜としての多結晶シリコン膜４、電極間絶縁膜５、上部電極および第２電極膜としての多結晶シリコン膜６およびシリサイド膜７を有する。多結晶シリコン膜４は、前述同様に、中間層に酸素が多く導入された分断層４ａが設けられていて、下層多結晶シリコン膜４ｂおよび上層多結晶シリコン膜４ｃに分けられている。電極間絶縁膜５には、中央部に開口が形成されていて、多結晶シリコン膜４と６とが接触して電気的に導通した状態とされている。
【００３４】
上層多結晶シリコン膜４ｃには、形成後にシリサイド化処理を行うことで形成されたシリサイド膜７ａが両側に形成されている。また、多結晶シリコン膜４（上層多結晶シリコン膜４ｃ及び下層多結晶シリコン膜４ｂ）は、上部の電極間絶縁膜５よりも幅が広く形成されていて、側面は傾斜面４ｄを形成している。この傾斜面４ｄは、上部において緩い短い傾斜面を有し、下部において急峻で長い傾斜面を有している。
【００３５】
トランジスタＴｒｐのゲート電極ＰＧには、側壁に沿ってシリコン酸化膜８が形成されている。シリコン酸化膜８は、上端が例えばシリサイド膜７の縦方向中央付近に位置し、下方向に多結晶シリコン膜６、電極間絶縁膜５、多結晶シリコン膜４の側壁に沿って形成されている。この場合、シリコン酸化膜８は、上層多結晶シリコン膜４ｃのうちのシリサイド膜７ａが形成された部分の傾斜部４ｄでは、シリコン酸化膜８が一部形成されずにシリサイド膜７ａが露出した状態とされている。
【００３６】
ゲート電極ＰＧの両側には、ゲート電極ＰＧの側壁から所定距離だけ離間した領域のシリコン基板２の上面にシリコン酸化膜９及びシリコン窒化膜１０を介してＮＳＧ膜１１が形成されている。ＮＳＧ膜１１は上部側で幅寸法が大きくなる形状に設けられ、高さはシリサイド膜７の中間部位程度となっている。シリコン酸化膜９およびシリコン窒化膜１０は、ＮＳＧ膜１１の下面および側面の一部を覆うように形成されている。
【００３７】
シリコン酸化膜１２は、ゲート電極ＰＧの両側においては、ゲート電極ＰＧの側壁に形成されるとともにＮＳＧ膜１１の上面及び側面に沿うように形成されている。また、ゲート電極ＰＧとＮＳＧ膜１１との狭い領域内の下部にはシリコン酸化膜１２が充填された状態に形成される。素子領域Ｓｃの上面に全面に渡ってシリコン酸化膜１３が形成され、平坦化されている。さらに、シリコン酸化膜１３の上面には、シリコン窒化膜１４、シリコン酸化膜１５が素子領域Ｓｃの全面に渡って形成されている。
【００３８】
シリコン基板２の低不純物濃度のＬＤＤ領域２ｃの内部領域でゲート電極ＰＧよりも後退した領域には高不純物濃度のソース／ドレイン領域２ｄが形成されＬＤＤ構造とされている。ソースコンタクトＣｐｓ、ドレインコンタクトＣｐｄは、ソース／ドレイン領域２ｄに接触するように、シリコン酸化膜１５、シリコン窒化膜１４、シリコン酸化膜１３、１２、ＮＳＧ膜１１、シリコン窒化膜１０、シリコン酸化膜９を貫通して形成されている。これらのコンタクトＣｐｓ、Ｃｐｄは、例えばタングステン（Ｗ）をバリアメタルによって被覆したコンタクトとして形成される。
【００３９】
次に、上記構成の製造方法の一例について図４〜図１６の図面を参照しながら説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、必要なければ工程を削除しても良い。また、各工程は実用的に可能であれば、必要に応じて入れ替えても良い。
【００４０】
まず、図４（ａ）、（ｂ）に示すゲート加工後の状態となるまでの工程を簡単に説明する。ｐ型のシリコン基板２上にシリコン酸化膜を用いたゲート絶縁膜３を形成する。ゲート絶縁膜３は、例えば熱酸化処理により形成する。次に、浮遊ゲート電極用の材料となる第１電極膜である多結晶シリコン膜４を減圧ＣＶＤ（化学気相成長）法により成膜する。このとき不純物としてはｎ型の不純物であるリン（Ｐ）またはｐ型の不純物であるホウ素（Ｂ）が用いられる。さらに、シリコンに対して１／１００〜１／１０の密度の窒素または炭素を多結晶シリコン膜４に含有させる。また、この多結晶シリコン膜４の成膜においては、途中で酸素を多くした薄い分断層４ｃを形成することで、下層多結晶シリコン膜４ｂ、上層多結晶シリコン膜４ｃに分ける。
【００４１】
この後、図示はしないが、多結晶シリコン膜４およびシリコン基板２の上部をフォトリソグラフィ技術およびエッチング技術により図４（ａ）、（ｂ）と直交する方向（Ｘ方向）に分断する溝を形成し、溝内部に素子分離絶縁膜（図示せず）を埋込むことで素子領域Ｓａ、Ｓｃを複数に分断し素子分離領域Ｓｂ、Ｓｄを形成する。
【００４２】
次に、多結晶シリコン膜４上にＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法によりＯＮＯ膜などを形成することで電極間絶縁膜５を形成する。なお、ＯＮＯ膜の成膜前後にラジカル窒化処理することでＮＯＮＯＮ膜としても良いし、酸化アルミニウム（アルミナ）や酸化ハフニウムを含む高誘電率膜を中間の窒化膜の代わりに形成しても良い。次に、電極間絶縁膜５上にＣＶＤ法により制御ゲート電極の材料となる第２電極膜としての多結晶シリコン膜６ａを形成する。このときの多結晶シリコン膜６ａは、図３の構成において説明した場合の多結晶シリコン膜６よりも厚い膜厚であってシリサイド膜７の分を含めた厚さに形成されている。続いて、多結晶シリコン膜６ａ上にＣＶＤ法によりシリコン窒化膜１６をキャップ膜として形成する。
【００４３】
次に、このシリコン窒化膜１６上にドライエッチング加工のハードマスクとなるシリコン酸化膜（図示せず）を成膜した後、フォトリソグラフィ技術によりメモリセル領域においてはラインアンドスペースのパターン、周辺回路領域においては所定のパターンにレジスト膜を形成する。レジスト膜をマスクとしてシリコン酸化膜をパターニング加工してハードマスクを形成し、続いて、ハードマスクを利用してシリコン窒化膜１６を異方性エッチング（例えばＲＩＥ法による）する。
【００４４】
次いで、多結晶シリコン膜６ａ、電極間絶縁膜５、多結晶シリコン膜４を異方性エッチングにより加工することで、ゲート電極ＭＧ、ＳＧＤおよびＰＧを分離形成する。なお、この工程では、ゲート絶縁膜３の途中またはシリコン基板２に至るまでエッチングによりゲート絶縁膜３を除去しても良い。このエッチング処理では、アスペクト比の小さいゲート電極ＳＧＤ−ＳＧＤ間の開口部やゲート電極ＰＧの周辺部において、電極間絶縁膜５の下部つまり多結晶シリコン膜４との境界部分に段差ができるようにエッチング条件を調整している。この結果、ゲート電極ＳＧＤ同士が対抗する側の側面およびゲート電極ＰＧの両側面に、多結晶シリコン膜４の上層多結晶シリコン膜４ｃから下層多結晶シリコン膜４ｂにかけて傾斜部４ｄが形成された状態となる。これにより、図４（ａ）、（ｂ）に示す構成が得られる。
【００４５】
次に、図５（ａ）、（ｂ）に示すように、例えばＡＬＤ（atomic layer deposition）法により薄いシリコン酸化膜８を形成する。このシリコン酸化膜８は、ゲート絶縁膜３（または半導体基板２）の上面、多結晶シリコン膜４の側面、電極間絶縁膜５の側面、多結晶シリコン膜６の側面、シリコン窒化膜１６の上面および側面のそれぞれの面に沿って薄く形成される。
【００４６】
続いて、各ゲート電極ＭＧ、ＳＧＤおよびＰＧの基層部分をマスクとしてシリコン基板２の表層に一般的なイオン注入法によりｎ型の不純物（例えばリン）を導入し、熱処理を行うことでソース／ドレイン領域２ａ、ＬＤＤ領域２ａａ（ソース領域も同様）およびＬＤＤ領域２ｃを形成する。
【００４７】
次に、図６（ａ）、（ｂ）に示すように、ゲート電極ＭＧ−ＳＧＤ間、ゲート電極ＭＧ−ＭＧ間およびゲート電極ＰＧを覆うように、シリコン窒化膜１７を形成する。このシリコン窒化膜１７は、エアギャップＡＰを形成する際の犠牲膜として機能させるもので、例えばＡＬＤ法により形成する。なお、前述のシリコン酸化膜８およびシリコン窒化膜１７はＡＬＤ法により形成することが好適であるが、ＬＰ−ＣＶＤ法により形成しても良い。
【００４８】
次に、図７（ａ）、（ｂ）に示すように、シリコン酸化膜８の上面（もしくはシリコン窒化膜１６の上面）が露出するまでシリコン窒化膜１７をＲＩＥ法によりエッチバック処理を行い、ゲート電極ＳＧＤ−ＳＧＤ間のシリコン基板２上面のシリコン窒化膜１７をエッチング除去し、さらにシリコン基板２の表面を露出させる。このとき、ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧ−ＳＧＤ間にはシリコン窒化膜１７が埋め込まれた状態で残存し、ゲート電極ＳＧＤ−ＳＧＤ間の対向する側壁およびゲート電極ＰＧの両側壁のシリコン窒化膜１７ａは、ゲート電極ＳＧＤ、ＰＧの上端部で狭く、下方のシリコン基板２の表面に向かって幅が広くなる形状でいわゆるスペーサ形状に加工された状態で残存する。
【００４９】
次に、スペーサとしてのシリコン窒化膜１７ａをマスクとして利用し、ゲート電極ＳＧＤ−ＳＧＤ間およびゲート電極ＰＧの両側のシリコン基板２表層に高濃度の不純物（ｎ型の場合、例えばリンまたはヒ素）をイオン注入により導入する。続いて、不純物の活性化に必要な熱処理を施すことによりそれぞれコンタクト用のドレイン領域（ソース領域）２ｂ、ソース／ドレイン領域２ｄを形成し、ＬＤＤ構造を形成する。
【００５０】
次に、図８（ａ）、（ｂ）に示すように、上記構成の上面にライナー膜としてシリコン酸化膜９をＣＶＤ法により形成する。すなわち、シリコン酸化膜９は、ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧ−ＳＧＤ間のシリコン窒化膜１７の上面、シリコン酸化膜８の上面（前記工程でシリコン窒化膜１６の上面が露出する場合はシリコン窒化膜１６の上面）、シリコン窒化膜１７ａの側面、シリコン基板２の上面に形成される。続いて、シリコン酸化膜９の上面にＣＶＤ法によりコンタクトストッパ膜としてのシリコン窒化膜１０を形成する。さらに、シリコン窒化膜１０の上にＮＳＧ膜１１を層間絶縁膜として成膜する。これにより、ゲート電極ＳＧＤ−ＳＧＤ間の領域やゲート電極ＰＧの両側の領域の凹部となっている部分にＮＳＧ膜１１が埋め込まれる。
【００５１】
なお、埋め込みに用いた絶縁膜は、犠牲膜となるシリコン窒化膜１７（シリコン窒化膜１０）に対するウェットエッチングにおける選択比の高い材質膜で形成することが望ましく、ここではシリコン酸化膜の一種であるＮＳＧ膜１１を採用している。次に、ＣＭＰ（chemical mechanical polishing）処理を行いゲート電極ＳＧＤ−ＳＧＤ間の領域やゲート電極ＰＧの両側の領域の凹部となっている部分のＮＳＧ膜１１を残すように、他の部分のＮＳＧ膜１１を除去することで平坦化する。このとき、シリコン窒化膜１０がＣＭＰ処理のストッパとしての役割を果たすことになる。
【００５２】
次に、図９（ａ）、（ｂ）に示すように、ＲＩＥ法によりシリコン窒化膜１６をエッチバックして除去し、多結晶シリコン膜６ａの上面を露出させる。このとき同時にシリコン窒化膜１７、１０、シリコン酸化膜９の上部も除去される。また、このエッチバック処理では、ＮＳＧ膜１１の上面位置を多結晶シリコン膜６ａの中間部位程度まで低下させ、多結晶シリコン膜６ａの上面および側面の一部を露出させる。
【００５３】
次に、図１０（ａ）、（ｂ）に示すように、酸化膜に対する選択比の高いエッチング液として例えばホット燐酸（Ｈ3ＰＯ4）を用いてシリコン窒化膜１７、１７ａ、１０を選択的にエッチングする。これにより、犠牲膜として形成していたシリコン窒化膜１７、１７ａはすべて除去され、ＮＳＧ膜１１の側面に形成されていたシリコン窒化膜１０も上部側が一部除去される。
【００５４】
この後、図１１（ａ）、（ｂ）に示すように、シリサイド用のメタルを成膜する前のドライ前処理を行う。具体的には、多結晶シリコン膜６の表面に残存している自然酸化膜を除去できる程度の弱い酸化膜エッチングのＲＩＥ処理を行う。このとき、シリコン酸化膜８は、シリコン基板２の表面に対して角度が直角に近い部分はエッチングされにくいが、角度が小さい部分はエッチングされ易い。これにより、シリコン基板２の表面に形成されているシリコン酸化膜８およびゲート電極ＳＧＤの多結晶シリコン膜４の傾斜部４ｄ特に傾斜の緩い上部側においてシリコン酸化膜８が除去される傾向にある。
【００５５】
次に、図１２（ａ）、（ｂ）に示すように、前記したシリサイド用のメタルとして例えばニッケル（Ｎｉ）をスパッタにより全面に成膜し、続いて熱処理を行うことで、ニッケル膜が多結晶シリコン膜６ａ、４ｃと接触している部分でシリサイド化させる。このとき、ニッケル膜は多結晶シリコン膜６ａと上層多結晶シリコン膜４ｃの傾斜部４ｄとにおいて接触しており、接触部分を起点としてシリサイド化が進行する。この結果、多結晶シリコン膜６ａの上部がシリサイド膜７として形成されるとともに、多結晶シリコン膜４の上層多結晶シリコン膜４ｃ内においてシリサイド膜７ａが形成される。なお、このシリサイド膜７ａは、傾斜部４ｄからシリサイド化が進行するが、分断層４ａ部分でシリサイド反応が停止するので、上層多結晶シリコン膜４ｃ内の範囲で形成され、下層多結晶シリコン膜４ｂ側には進行していない。
【００５６】
この後、未反応のまま残留したシリサイド用のメタルを硫酸過水（硫酸＋過酸化水素水）処理によって除去する。その後、更にＲＴＡ（rapid thermal anneal）技術を用いて熱処理を行うことでシリサイド層７および７ａの安定化を行う。
【００５７】
次に、図１３（ａ）、（ｂ）に示すように、プラズマＣＶＤ法により比較的埋込性の悪い条件を用いてシリコン酸化膜１２を形成する。この場合、成膜条件としては、ゲート電極ＭＧ−ＭＧ間の凹部内の狭い領域には内部にほとんど成膜することなく、ゲート電極ＭＧ−ＭＧ間の上面を連結するように成膜させると共に、それ以上の広い領域では露出している面に沿って成膜するように設定している。これにより、ゲート電極ＭＧ−ＭＧ間の凹部領域は内部にほとんど何も埋め込まれない状態で上部を閉塞するシリコン酸化膜１２が形成され、ゲート電極ＭＧ−ＭＧ間は空隙部を絶縁材としたエアギャップＡＧが形成された状態とされる。
【００５８】
次に、図１４（ａ）、（ｂ）に示すように、シリコン酸化膜１２の上に補充膜としてシリコン酸化膜１３を再度形成する。このシリコン酸化膜１３はＡＬＤ法もしくは室温から数百度程度の範囲の温度条件を用いたＬＰ−ＣＶＤ法によって形成する。これにより、シリコン酸化膜１３の成膜条件は前述のシリコン酸化膜１２の成膜条件より埋込性が良い条件となり、ゲート電極ＳＧＤ−ＭＧ間の凹部内にシリコン酸化膜１３が埋込み形成される。また、ゲート電極ＳＧＤ−ＳＧＤ間やゲート電極ＰＧの両側の領域においては、シリコン酸化膜１３がゲート電極ＳＧＤ、ＰＧとＮＳＧ膜１１の側面（上側壁部）との間にも埋め込まれた状態となる。
【００５９】
次に、図１５（ａ）、（ｂ）に示すように、シリコン酸化膜１３の上にＣＭＰストッパ膜としてＬＰ−ＣＶＤ法によりシリコン窒化膜１４を形成する。続いて、シリコン窒化膜１４の上にＬＰ−ＣＶＤ法により層間絶縁膜としてのシリコン酸化膜１５を形成する。この後、シリコン窒化膜１４の上面をストッパとしてＣＭＰ法によりシリコン酸化膜１５を研削し、シリコン窒化膜１４の上面に形成されている凹部内にシリコン酸化膜１５ａを埋め込んだ状態とし、さらにシリコン酸化膜１５を所定膜厚だけ成膜することで層間絶縁膜を形成する。なお、上記の工程では、シリコン酸化膜１５を二回に分けて形成した場合について説明したが、シリコン酸化膜１５のＣＭＰ法による処理を行う際に、シリコン窒化膜１４をストッパとして用いないで、シリコン酸化膜１５を残した状態で途中で止めることでも図示の構成を得ることができる。
【００６０】
次に、図１６（ａ）、（ｂ）に示すように、フォトリソグラフィ技術を用いてメモリセル領域のビット線コンタクトＣＢａ、ＣＢｂおよび周辺回路部のソースコンタクトＣｐｓ、ドレインコンタクトＣｐｄを形成するためのコンタクトホール１５ａ（図示の状態ではビット線コンタクトＣＢｂに対応したコンタクトホールを示している）、１５ｂ、１５ｃを形成する。この場合、コンタクトホール１５ａ〜１５ｃの形成においては、ＲＩＥ法によりシリコン酸化膜１５、シリコン窒化膜１４、シリコン酸化膜１３、１２、ＮＳＧ膜１１を順次エッチングし、コンタクトストッパ膜であるシリコン窒化膜１０で一旦エッチングを止めることでエッチングの過不足を調整する。この後、シリコン窒化膜１０、シリコン酸化膜９を続けてエッチングして除去することでコンタクトホール１５ａ〜１５ｃを形成する。
【００６１】
次に、図３（ａ）、（ｂ）に示したように、コンタクトホール１５ａ〜１５ｃの内壁面にチタンなどのバリアメタル（図示せず）を薄く形成した上で、コンタクトホール１５ａ〜１５ｃ内にビット線コンタクトＣＢａ、ＣＢｂ、ソースコンタクトＣｐｓ、ドレインコンタクトＣｐｄのコンタクト材としてタングステンを埋め込み形成する。これにより、図示のような構成となるが、実際には、この後さらに上層に多層配線構造を形成する。ここでは、この後の製造工程は発明の特徴部分に特に関係しないため説明を省略する。これにより、ＮＡＮＤ型フラッシュメモリ装置１を得る。
【００６２】
このような第１の実施形態によれば、メモリセルトランジスタＴｒｍのゲート電極ＭＧ−ＭＧ間に絶縁部としてのエアギャップＡＧを設けながら、選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２のゲート電極ＳＧＤや周辺回路部のトランジスタＴｒｐのゲート電極ＰＧの下部電極４にシリサイド膜７ａを形成するので、ゲート電極ＳＧＤ、ＰＧの抵抗値を低減させることができる。
【００６３】
選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２のゲート電極ＳＧＤや周辺回路部のトランジスタＴｒｐのゲート電極ＰＧの下部電極４にシリサイド膜７ａを形成するために、ゲート電極ＳＧＤ、ＰＧの加工時に段差形状としての傾斜部４ｄを形成したので、この部分のシリコン酸化膜８をシリサイド化の際に他の部分に比べて薄い状態あるいは剥離した状態とすることができ、これによってシリサイド用のメタルであるニッケルが多結晶シリコン膜４の上層多結晶シリコン膜４ｃと反応しやすい状態とすることができ、多結晶シリコン膜６ａにシリサイド膜７を形成するときに、同時に上層多結晶シリコン膜４ｃ内にシリサイド層７ａを形成することができる。
【００６４】
第１電極膜としての多結晶シリコン膜４として、中間層に分断層４ａを設けて下層多結晶シリコン膜４ｂおよび上層多結晶シリコン膜４ｃに分ける構成としたので、シリサイド化の進行を分断層４ａで停止させることで上層多結晶シリコン膜４ｃ内の範囲で形成でき、ゲート絶縁膜３に達するのを抑制することができる。これにより、シリサイド膜７ａがゲート絶縁膜３に接する状態とならないように制御することができ、選択ゲートトランジスタＴｒｓや周辺回路部のトランジスタＴｒｐのしきい値電圧を変動させることなく抵抗値の低減を図ることができる。
【００６５】
そして、前述のように、メモリセルトランジスタＴｒｍのゲート電極ＭＧ−ＭＧ間にエアギャップＡＧを設ける構成としているので、メモリセルトランジスタＴｒｍ間の浮遊容量の低減を図って素子間の容量結合などを抑制して良好な分離状態に保持することができる。
【００６６】
（第２実施形態）
図１７は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。
【００６７】
第２実施形態においては、第１電極膜として多結晶シリコン膜４の形成の際に、分断層４ａを設けないで、ひと続きの単体の膜として形成している。第１実施形態と同様にして加工を進めると、ゲート加工（図４の工程に対応）の際に多結晶シリコン膜４に段差形状として傾斜部４ｄが形成され、シリサイド加工（図１１の工程に対応）の直前では傾斜部４ｄの上部側のシリコン酸化膜８が薄い状態あるいは剥離された状態となり、ここを起点としたシリサイド反応が進行する。
【００６８】
この結果、シリサイド加工（図１２の工程に対応）では、シリサイド反応が多結晶シリコン膜４内で制限する要因が存在しないので、ゲート絶縁膜３と接する部分まで進行することになる。これにより、図１７（ａ）、（ｂ）に示しているように、シリサイド膜７ｂは多結晶シリコン膜４の内部でゲート絶縁膜３に接する範囲まで広がった形状に形成される。
【００６９】
ここで、ニッケルシリサイドは、多結晶シリコンに比べて仕事関数の値が０．３Ｖ程度大きい値である。したがって、このニッケルシリサイドを用いたシリサイド膜７ｂがゲート絶縁膜３と接する状態に形成されていることから、ゲート絶縁膜３を挟んだシリコン基板２との間のＭＯＳ構造においては、バンドの曲がりが少し緩和されることとなる。
【００７０】
これにより、周辺回路部のトランジスタＴｒｐにおいては、しきい値電圧が０．３Ｖ程度高められることとなり、端部でのホットキャリアの発生を抑制する効果が生ずる。また、同様にして選択ゲートトランジスタＴｒｓにおいては、シリサイド膜７ｂが形成されることで、ゲート電極ＳＧＤのコンタクト形成側の端部でしきい値電圧が高められるようになり、これによって、従来行ってきたチャンネル領域へのイオン注入のドーズ量を低減させることができ、この結果、ビット線コンタクトＣＢａ、ＣＢｂを形成する領域のシリコン基板２の高抵抗化を抑制でき、電気的特性の向上を図ることができる。
【００７１】
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
上記各実施形態では、第１電極膜、第２電極膜として、多結晶シリコン膜４、６を形成する場合を示したが、最初に形成する膜としては、多結晶シリコン膜に代えてアモルファスシリコン膜を形成しても良い。ただし、後の加工工程を経ることで最終段階では、多結晶シリコン膜に転換していることが予想される。
【００７２】
ビット線コンタクトＣＢａ、ＣＢｂが何れかの選択ゲート電極ＳＧＤ，ＳＧＤに近接配置されると共に、ビット線コンタクトの形成領域内で千鳥配置された形態を示したが、選択ゲート電極ＳＧＤ−ＳＧＤ間の中央に位置して各素子領域Ｓａに一箇所ずつ構成された態様に適用しても良い。
【００７３】
コンタクトはビット線コンタクトＣＢａ、ＣＢｂに限られずソース線コンタクトに適用しても良い。
また、ＮＳＧ膜１１に代えてＢＰＳＧ膜、ＰＳＧ膜などを適用しても良い。
【００７４】
選択ゲートトランジスタＴｒｓ１とメモリセルトランジスタＴｒｍとの間にダミートランジスタが必要に応じて設けられた形態に適用しても良い。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置にも適用できる。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７６】
図面中、１はＮＡＮＤ型フラッシュメモリ装置（不揮発性半導体記憶装置）、２はシリコン基板（半導体基板）、３はゲート絶縁膜、４は多結晶シリコン膜（第１電極膜）、４ａは分断層、４ｂは下層多結晶シリコン膜、４ｃは上層多結晶シリコン膜、４ｄは傾斜部（段差部）、５は電極間絶縁膜、６、６ａは多結晶シリコン膜（第２電極膜）、７、７ａ、７ｂはシリサイド膜、１２、１３はシリコン酸化膜、１７、１７ａはシリコン窒化膜、ＡＧはエアギャップ（空隙部）、Ｔｒｍはメモリセルトランジスタ、Ｔｒｓは選択ゲートトランジスタ、Ｔｒｐは周辺回路部のトランジスタ、ＭＧ、ＳＧＤ、ＰＧはゲート電極である。
【特許請求の範囲】
【請求項１】
メモリセル領域および周辺回路領域を有する半導体基板と、
前記メモリセル領域の前記半導体基板上に形成されたゲート絶縁膜の上に、浮遊ゲート電極となる第１電極膜、電極間絶縁膜、制御ゲート電極となる第２電極膜およびシリサイド膜を具備するゲート電極を有するメモリセルトランジスタと、
前記メモリセル領域の前記半導体基板上に前記メモリセルトランジスタに隣接して形成され、前記ゲート絶縁膜の上に、下部電極となる前記第１電極膜、上部電極となる第２電極膜およびシリサイド膜を具備するゲート電極を有する選択ゲートトランジスタと、
前記周辺回路領域の前記半導体基板上に形成されたゲート絶縁膜の上に、下部電極となる第１電極膜、上部電極となる第２電極膜を具備するゲート電極を有する周辺回路部のトランジスタとを備え、
前記メモリセルトランジスタのゲート電極間は絶縁膜を充填しない空隙部が形成され、
前記選択ゲートトランジスタおよび前記周辺回路部のトランジスタの前記下部電極は、ゲート長方向において少なくとも一方の端部側で一部がシリサイド化されたシリサイド膜を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記下部電極は下層多結晶シリコン膜、薄い酸化膜を用いた分断層、上層多結晶シリコン膜が積層され、前記下部電極内のシリサイド膜は前記上層多結晶シリコン膜内に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１に記載の不揮発性半導体記憶装置において、
前記下部電極は、多結晶シリコン膜が用いられ、前記シリサイド膜は、前記下部電極内で前記ゲート絶縁膜に達する位置まで形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１ないし３のいずれかに記載の不揮発性半導体記憶装置において、
前記選択ゲートトランジスタおよび前記周辺回路部のトランジスタの前記下部電極は、前記シリサイド膜が形成される側がその上部の前記電極間絶縁膜および前記上部電極よりも幅寸法が大きく段差を有する形状に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成し、
ゲート絶縁膜上に多結晶シリコン膜もしくはアモルファスシリコン膜を含むシリコン膜を用いた第１電極膜、電極間絶縁膜、前記シリコン膜を用いた第２電極膜を形成し、
前記第１電極膜、前記電極間絶縁膜、前記第２電極膜を順次エッチングして複数のメモリセルトランジスタ、選択ゲートトランジスタ、周辺回路部のトランジスタの各ゲート電極のパターンに加工し、前記選択ゲートトランジスタのゲート電極同士が対向する側の側面の前記第１電極膜および前記周辺回路部のトランジスタのゲート電極の両側面の前記第１電極膜を上層の第２電極膜よりも突出した段差部を有する形状に形成し、
前記メモリセルトランジスタ、選択ゲートトランジスタおよび前記周辺回路部のトランジスタの各ゲート電極の表面に酸化膜を形成し、且つ前記第２電極膜の上部を露出させると共に前記第１電極膜の前記段差部の一部を露出させた状態に形成し、
前記第１電極膜および前記第２電極膜の露出した部分をシリサイド化してシリサイド膜を形成し、
前記メモリセルトランジスタのゲート電極間の空隙部を残すように上面を絶縁膜で閉塞させることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１】
メモリセル領域および周辺回路領域を有する半導体基板と、
前記メモリセル領域の前記半導体基板上に形成されたゲート絶縁膜の上に、浮遊ゲート電極となる第１電極膜、電極間絶縁膜、制御ゲート電極となる第２電極膜およびシリサイド膜を具備するゲート電極を有するメモリセルトランジスタと、
前記メモリセル領域の前記半導体基板上に前記メモリセルトランジスタに隣接して形成され、前記ゲート絶縁膜の上に、下部電極となる前記第１電極膜、上部電極となる第２電極膜およびシリサイド膜を具備するゲート電極を有する選択ゲートトランジスタと、
前記周辺回路領域の前記半導体基板上に形成されたゲート絶縁膜の上に、下部電極となる第１電極膜、上部電極となる第２電極膜を具備するゲート電極を有する周辺回路部のトランジスタとを備え、
前記メモリセルトランジスタのゲート電極間は絶縁膜を充填しない空隙部が形成され、
前記選択ゲートトランジスタおよび前記周辺回路部のトランジスタの前記下部電極は、ゲート長方向において少なくとも一方の端部側で一部がシリサイド化されたシリサイド膜を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記下部電極は下層多結晶シリコン膜、薄い酸化膜を用いた分断層、上層多結晶シリコン膜が積層され、前記下部電極内のシリサイド膜は前記上層多結晶シリコン膜内に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１に記載の不揮発性半導体記憶装置において、
前記下部電極は、多結晶シリコン膜が用いられ、前記シリサイド膜は、前記下部電極内で前記ゲート絶縁膜に達する位置まで形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１ないし３のいずれかに記載の不揮発性半導体記憶装置において、
前記選択ゲートトランジスタおよび前記周辺回路部のトランジスタの前記下部電極は、前記シリサイド膜が形成される側がその上部の前記電極間絶縁膜および前記上部電極よりも幅寸法が大きく段差を有する形状に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成し、
ゲート絶縁膜上に多結晶シリコン膜もしくはアモルファスシリコン膜を含むシリコン膜を用いた第１電極膜、電極間絶縁膜、前記シリコン膜を用いた第２電極膜を形成し、
前記第１電極膜、前記電極間絶縁膜、前記第２電極膜を順次エッチングして複数のメモリセルトランジスタ、選択ゲートトランジスタ、周辺回路部のトランジスタの各ゲート電極のパターンに加工し、前記選択ゲートトランジスタのゲート電極同士が対向する側の側面の前記第１電極膜および前記周辺回路部のトランジスタのゲート電極の両側面の前記第１電極膜を上層の第２電極膜よりも突出した段差部を有する形状に形成し、
前記メモリセルトランジスタ、選択ゲートトランジスタおよび前記周辺回路部のトランジスタの各ゲート電極の表面に酸化膜を形成し、且つ前記第２電極膜の上部を露出させると共に前記第１電極膜の前記段差部の一部を露出させた状態に形成し、
前記第１電極膜および前記第２電極膜の露出した部分をシリサイド化してシリサイド膜を形成し、
前記メモリセルトランジスタのゲート電極間の空隙部を残すように上面を絶縁膜で閉塞させることを特徴とする不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−４５８３７（Ｐ２０１３−４５８３７Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１１−１８１５７２（Ｐ２０１１−１８１５７２）
【出願日】平成２３年８月２３日（２０１１．８．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２３年８月２３日（２０１１．８．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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