半導体装置の製造方法
【課題】本発明は半導体装置に関する。
【解決手段】本発明は、半導体基板上のセル領域のセルトランジスタ上の層間膜を貫通してコンタクトプラグが形成され、周辺回路領域のトランジスタ上の層間膜を貫通してコンタクトプラグが形成されてなる半導体装置の製造方法であり、セルトランジスタ上の層間膜にコンタクトホールを形成し、その底部側にシリコン膜の下部導電プラグを形成する工程と、その上に金属膜を積層して積層構造のセルコンタクトプラグを形成する工程と、周辺回路用トランジスタ上の層間膜にコンタクトホールを形成し、その内部に金属膜を形成してコンタクトプラグを形成する工程とを具備し、前記セル領域のコンタクトホール内のシリコン膜上に金属膜を形成する工程と前記周辺回路領域のコンタクトホール内に金属膜を形成する工程を同時に行うことを特徴とする。
【解決手段】本発明は、半導体基板上のセル領域のセルトランジスタ上の層間膜を貫通してコンタクトプラグが形成され、周辺回路領域のトランジスタ上の層間膜を貫通してコンタクトプラグが形成されてなる半導体装置の製造方法であり、セルトランジスタ上の層間膜にコンタクトホールを形成し、その底部側にシリコン膜の下部導電プラグを形成する工程と、その上に金属膜を積層して積層構造のセルコンタクトプラグを形成する工程と、周辺回路用トランジスタ上の層間膜にコンタクトホールを形成し、その内部に金属膜を形成してコンタクトプラグを形成する工程とを具備し、前記セル領域のコンタクトホール内のシリコン膜上に金属膜を形成する工程と前記周辺回路領域のコンタクトホール内に金属膜を形成する工程を同時に行うことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ等のメモリセル領域を備えた半導体装置において、メモリセル領域に配置した記憶素子（例えばキャパシタ）と選択用のＭＯＳトランジスタを複数のコンタクトプラグを介して接続する技術が知られている（特許文献１）。
半導体装置の微細化の進展に伴い、メモリセル領域に配置するコンタクトプラグのサイズも縮小するため、電気抵抗値の増加による動作特性への影響が問題となる。メモリセル領域に配置して半導体基板に直接接続するコンタクトプラグを金属で形成すると、接合リーク電流増加等の影響で記憶動作特性の劣化が懸念される。
そこで、半導体基板に直接接続する部分以外に金属を材料としたプラグを形成して、電気抵抗値の増加を抑制する技術が知られている（特許文献２、３）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−００９１７４号公報
【特許文献２】特開２００２−２９９５７１号公報
【特許文献２】特開２００９−２００２５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数のコンタクトプラグを積層する際に、上方に設けた別のプラグのみを金属で形成する方法（例えば特許文献２）は、製造が容易であるが、下方に設けたプラグ自体の抵抗値を下げることができないので、抵抗値の低減効果は限定的である。
一方、１つのコンタクトホール内の底面と接触する部分にのみシリコンを堆積し、その上部のコンタクトホール内を金属で充填する方法（例えば特許文献３）は、抵抗値の低減効果が大きいが、製造方法が複雑となる問題がある。
また、メモリセル領域以外の周辺回路領域においては、すべて金属のみで形成したコンタクトプラグを配置して、抵抗値の増加を抑制することが一般的に行われている。このため、メモリセル領域と周辺回路領域で構造の異なるコンタクトプラグを形成する必要があり、製造方法がさらに複雑になるという問題があった。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために本願発明は、半導体基板上にセル領域と該セル領域に隣接する周辺回路領域とを有する半導体装置の製造方法であって、前記セル領域にセルトランジスタを形成し、前記周辺回路領域に周辺回路用トランジスタを形成する工程と、記セルトランジスタおよび前記周辺回路用トランジスタ上を覆う層間膜を形成する工程と、前記層間膜に前記セルトランジスタのソース／ドレイン領域に達するセルコンタクトホールを形成する工程と、前記セルコンタクトホールの底部側に前記ソース／ドレイン領域に接触するシリコン膜からなる下部導電プラグを形成する工程と、前記層間膜に前記周辺回路用トランジスタのソース／ドレイン領域に達する周辺コンタクトホールを形成する工程と、前記セルコンタクトホール内の前記下部導電プラグ上および前記周辺コンタクトホール内に同時に金属膜を充填して、前記セルコンタクトホール内に前記シリコン膜と前記金属膜からなる積層構造のセルコンタクトプラグを形成すると共に、前記周辺コンタクトホール内に前記金属膜からなる周辺コンタクプラグを同時に形成する工程とを、備えたことを特徴とする。
【発明の効果】
【０００６】
本発明によれば、半導体基板上にセル領域とそれに隣接させて周辺回路領域を設けた構造において、各領域毎にトランジスタと層間膜とコンタクトプラグを形成する際、各領域の層間膜に形成したコンタクトホールにシリコン膜からなる下部導電プラグと金属膜とを形成して各領域毎のコンタクトプラグを形成する際、セル領域のコンタクトホール内のシリコン膜上に金属膜を形成する工程と周辺回路領域のコンタクトホール内に金属膜を形成する工程を同時に行うことで、コンタクト抵抗の低減化を図りつつ、工程の簡略化をなし得る効果を奏する。
【図面の簡単な説明】
【０００７】
【図１Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図１Ａは半導体基板の周辺回路領域とセル領域に対し素子分離領域と活性領域を形成した状態を示す部分断面図。
【図１Ｂ】図１Ｂは図１Ａの上面図。
【図２Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図２Ａは半導体基板の周辺回路領域とセル領域に対し周辺ゲート電極とセルゲート電極を形成した状態を示す部分断面図。
【図２Ｂ】図２Ｂは図２Ａの上面図。
【図３Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図３Ａは半導体基板の周辺回路領域とセル領域に対し各ゲート電極にゲートサイドウォール絶縁膜を形成した状態を示す部分断面図。
【図３Ｂ】図３Ｂは図３Ａの上面図。
【図４Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図４Ａは半導体基板の周辺回路領域とセル領域に対し各ゲート電極を覆う第１層間膜を形成し、セル領域にセルコンタクトマスク開口部を形成した状態を示す部分断面図。
【図４Ｂ】図４Ｂは図４Ａの上面図。
【図５Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図５Ａは半導体基板のセル領域に対し第１層間膜にセルコンタクト開口部を形成した状態を示す部分断面図。
【図５Ｂ】図５Ｂは図５Ａの上面図。
【図６】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、半導体基板の周辺回路領域に対しコンタクト第１導電膜を形成し、セル領域に対しセルコンタクト開口部を埋め込むようにコンタクト第１導電膜を形成した状態を示す部分断面図。
【図７Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図７Ａは半導体基板のセル領域に対しセルコンタクト用の下部導電プラグを形成した状態を示す部分断面図。
【図７Ｂ】図７Ｂは図７Ａの上面図。
【図８Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図８Ａは半導体基板の周辺回路領域とセル領域に対しコンタクトマスクを形成し周辺回路領域に対しコンタクトマスク開口部を形成した状態を示す部分断面図。
【図８Ｂ】図８Ｂは図８Ａの上面図。
【図９Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図９Ａは半導体基板の周辺回路領域に対しコンタクト開口部を形成しセル領域についてコンタクトマスクを除去した状態を示す部分断面図。
【図９Ｂ】図９Ｂは図９Ａの上面図。
【図１０】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、半導体基板の周辺回路領域とセル領域に対しコンタクト第２導電膜を形成した状態を示す部分断面図。
【図１１Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図１１Ａは半導体基板の周辺回路領域に対しコンタクトプラグを形成しセル領域について上部導電プラグを形成した状態を示す部分断面図。
【図１１Ｂ】図１１Ｂは図１１Ａの上面図。
【図１２Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図１２Ａは半導体基板の周辺回路領域とセル領域に対し第２層間膜と第２コンタクトプラグを形成した状態を示す部分断面図。
【図１２Ｂ】図１２Ｂは図１２Ａの上面図。
【図１３Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図１３Ａは半導体基板の周辺回路領域とセル領域の第２層間膜上にそれぞれ配線を形成した状態を示す部分断面図。
【図１３Ｂ】図１３Ｂは図１３Ａの上面図。
【図１４Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図１４Ａは半導体基板の周辺回路領域に対しコンタクトプラグ及び配線を形成し、セル領域に対しキャパシタを形成して半導体装置を完成させた状態を示す部分断面図。
【図１４Ｂ】図１４Ｂは図１４Ａの上面図。
【図１５Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図１５Ａは半導体基板の周辺回路領域とセル領域に対し各ゲート電極形成後、それらを覆う第１層間膜を形成し、周辺回路領域にセルコンタクトマスクを形成しセル領域にセルコンタクトマスク開口部を形成した状態を示す部分断面図。
【図１５Ｂ】図１５Ｂは図１５Ａに示すセル領域における別方位の部分断面図。
【図１５Ｃ】図１５Ｃは図１５Ａの上面図。
【図１６Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図１６Ａは半導体基板のセルコンタクト領域にセルコンタクト開口部を形成した状態を示す部分断面図。
【図１６Ｂ】図１６Ｂは図１６Ａに示すセル領域における別方位の部分断面図。
【図１６Ｃ】図１６Ｃは図１６Ａの上面図。
【図１７Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図１７Ａは半導体基板の周辺回路領域とセルコンタクト領域にコンタクト第１導電膜を形成した状態を示す部分断面図。
【図１７Ｂ】図１７Ｂは同状態のセル領域における別方位の部分断面図。
【図１８Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図１８Ａは半導体基板のセルコンタクト領域に下部導電プラグを形成した状態を示す部分断面図。
【図１８Ｂ】図１８Ｂは図１８Ａに示すセル領域における別方位の部分断面図。
【図１８Ｃ】図１８Ｃは図１８Ａの上面図。
【図１９Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図１９Ａは半導体基板の周辺回路領域にコンタクトマスク開口部を形成しセル領域にコンタクトマスクを形成した状態を示す部分断面図。
【図１９Ｂ】図１９Ｂは図１９Ａのセル領域における別方位の部分断面図。
【図１９Ｃ】図１９Ｃは図１９Ａの上面図。
【図２０Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図２０Ａは半導体基板の周辺回路領域にコンタクト開口部を形成しセル領域のコンタクトマスクを部分除去した状態を示す部分断面図。
【図２０Ｂ】図２０Ｂは図２０Ａに示すセル領域における別方位の部分断面図。
【図２０Ｃ】図２０Ｃは図２０Ａの上面図。
【図２１Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図２１Ａは半導体基板の周辺回路領域とセル領域にコンタクト第２導電膜を形成した状態を示す部分断面図。
【図２１Ｂ】図２１Ｂは図２１Ａに示すセル領域における別方位の部分断面図。
【図２２Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図２２Ａは半導体基板の周辺回路領域に対し周辺プラグを形成し、セル領域について上部導電プラグを形成した状態を示す部分断面図。
【図２２Ｂ】図２２Ｂは図２２Ａのセル領域における別方位の部分断面図。
【図２２Ｃ】図２２Ｃは図２２Ａの上面図。
【図２３Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図２３Ａは半導体基板の周辺回路領域とセル領域に対し第２層間膜と第２コンタクトプラグを形成した状態を示す部分断面図。
【図２３Ｂ】図２３Ｂは図２３Ａのセル領域における別方位の部分断面図。
【図２３Ｃ】図２３Ｃは図２３Ａの上面図。
【図２４Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図２４Ａは半導体基板の周辺回路領域とセル領域の第２層間膜上にそれぞれ配線を形成した状態を示す部分断面図。
【図２４Ｂ】図２４Ｂは図２４Ａのセル領域における別方位の部分断面図。
【図２４Ｃ】図２４Ｃは図２４Ａの上面図。
【図２５】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、半導体基板の周辺回路領域に対しコンタクトプラグ及び配線を形成し、セル領域に対し上部側にキャパシタを形成して半導体装置を完成させた状態を示す部分断面図。
【図２６Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図２６Ａは半導体基板の周辺回路領域とセル周辺回路領域とセル領域に対し素子分離領域と活性領域を形成した状態を示す部分断面図。
【図２６Ｂ】図２６Ｂは図２６Ａの上面図。
【図２７Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図２７Ａは半導体基板の周辺回路領域とセル周辺回路領域とセル領域に対し周辺ゲート電極とセル周辺ゲート電極とセルゲート電極を形成し各電極にサイドウォールを形成した状態を示す部分断面図。
【図２７Ｂ】図２７Ｂは図２７Ａの上面図。
【図２８Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図２８Ａは半導体基板の周辺回路領域とセル周辺回路領域とセル領域に対し各ゲート電極を覆う第１層間膜を形成し、セル領域にセルコンタクト開口部を形成した状態を示す部分断面図。
【図２８Ｂ】図２８Ｂは図２８Ａに示すセル領域における別方位の部分断面図。
【図２８Ｃ】図２８Ｃは図２８Ａの上面図。
【図２９Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図２９Ａは半導体基板のセル領域に対しセルコンタクト用の下部導電プラグを形成した状態を示す部分断面図。
【図２９Ｂ】図２９Ｂは図２９Ａのセル領域における別方位の部分断面図である。
【図２９Ｃ】図２９Ｃは図２９Ａの上面図。
【図３０Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３０Ａは半導体基板の周辺回路領域とセル周辺回路領域とセル領域に対しコンタクトマスクを形成しセル周辺回路領域に対しコンタクトマスク開口部を形成した状態を示す部分断面図。
【図３０Ｂ】図３０Ｂは図３０Ａのセル領域における別方位の部分断面図。
【図３０Ｃ】図３０Ｃは図３０Ａの上面図。
【図３１Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３１Ａは半導体基板のセル周辺回路領域に対しセル周辺コンタクト開口部を形成した状態を示す部分断面図。
【図３１Ｂ】図３１Ｂは図３１Ａのセル周辺領域とセル領域における別方位の部分断面図。
【図３１Ｃ】図３１Ｃは図３１Ａの上面図。
【図３２Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３２Ａは半導体基板の周辺回路領域とセル周辺回路領域とセル領域に対しコンタクトマスクを形成し周辺回路領域に周辺コンタクトマスク開口部を形成した状態を示す部分断面図。
【図３２Ｂ】図３２Ｂは周辺回路領域とセル周辺領域とセル領域における別方位の部分断面図。
【図３２Ｃ】図３２Ｃは図３２Ａの上面図。
【図３３Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３３Ａは半導体基板の周辺回路領域に対し拡散層周辺コンタクト開口部を形成した状態を示す部分断面図。
【図３３Ｂ】図３３Ｂは周辺回路領域とセル周辺領域とセル領域における別方位の部分断面図。
【図３３Ｃ】図３３Ｃは図３３Ａの上面図。
【図３４Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３４Ａは半導体基板の周辺回路領域とセル周辺回路領域とセル領域に対しコンタクト開口部を形成した状態を示す部分断面図。
【図３４Ｂ】図３４Ｂは図３４Ａの周辺回路領域とセル周辺領域とセル領域における別方位の部分断面図。
【図３４Ｃ】図３４Ｃは図３４Ａの上面図。
【図３５Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３５Ａは半導体基板の周辺回路領域とセル周辺回路領域とセル領域に対しプラグを形成し平坦化した状態を示す部分断面図。
【図３５Ｂ】図３５Ｂは図３５Ａの周辺回路領域とセル周辺領域とセル領域における別方位の部分断面図。
【図３５Ｃ】図３５Ｃは図３５Ａの上面図。
【図３６Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３６Ａは半導体基板の周辺回路領域とセル領域に第２層間膜とコンタクトプラグを形成した状態を示す部分断面図。
【図３６Ｂ】図３６Ｂは図３６Ａに示す周辺回路領域とセル周辺領域とセル領域における別方位の部分断面図。
【図３６Ｃ】図３６Ｃは図３６に示す上面図。
【図３７Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３７Ａは半導体基板の周辺回路領域とセル周辺回路領域とセル領域のコンタクトプラグ上にそれぞれ配線を形成した状態を示す部分断面図。
【図３７Ｂ】図３７Ｂは図３７Ａに示す周辺回路領域とセル周辺領域とセル領域における別方位の部分断面図。
【図３７Ｃ】図３７Ｃは図３７Ａの上面図。
【図３８Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３８Ａは半導体基板の周辺回路領域とセル領域に第３層間膜を形成した状態を示す部分断面図。
【図３８Ｂ】図３８Ｂは図３８Ａに示す周辺回路領域とセル周辺領域とセル領域における別方位の部分断面図。
【図３８Ｃ】図３８Ｃは図３８Ａの上面図。
【図３９Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３９Ａは半導体基板の周辺回路領域とセル周辺回路領域に対しコンタクトプラグ及び配線を形成し、セル領域に対しキャパシタを形成して半導体装置を完成させた状態を示す部分断面図。
【図３９Ｂ】図３９Ｂは図３９Ａの上面図。
【図４０】本発明に係る第４実施形態の半導体装置の製造方法を説明するためのもので、図４０は半導体基板の周辺回路領域とセル周辺回路領域に対し第１層間膜を形成し、セル領域に対しセルコンタクト開口部を形成した状態を示す部分断面図。
【図４１】本発明に係る第４実施形態の半導体装置の製造方法を説明するためのもので、図４１は半導体基板の周辺回路領域とセル周辺回路領域に対し第１層間膜を形成し、セル領域に対し下部導電プラグを形成した状態を示す部分断面図。
【発明を実施するための形態】
【０００８】
以下に本発明に係る半導体装置の製造方法の第１実施形態について説明する。
図１〜図１４は本発明に係る半導体装置の製造方法を実施する場合の各工程の一例を順次示すもので、図１〜図１４を基に以下に説明する製造方法を実施することにより、図１４に示す断面構造のＤＲＡＭ素子としての半導体（記憶）装置１０を製造することを本実施形態の特徴とする。
本実施形態に係る製造方法を説明する前に、本発明の製造方法において製造対照とするＤＲＡＭ素子などの半導体装置の一例構造について、図１４を参照しながら以下に説明する。本実施形態において対照とするＤＲＡＭ素子上には複数のメモリセル領域が配置されており、各メモリセル領域内には、選択用ＭＯＳトランジスタおよびキャパシタを備えたメモリセルを所定の規則によって配列したメモリセルアレイが構成されている。また、各メモリセル領域に隣接するように周辺回路領域が配置されている。周辺回路領域にはセンスアンプ回路、デコーダ回路、ＤＲＡＭ素子外部への入出力回路等を含むメモリセルアレイ以外の回路ブロックが配置されている。
【０００９】
「第１実施形態」
図１４Ａは、上述のＤＲＡＭセルのメモリセル領域と周辺回路領域を備えた半導体装置の一実施形態を示す縦断面図である。本実施形態の半導体装置１０は、ＤＲＡＭセルのメモリセル領域１２と周辺回路領域１４とを同一の半導体基板２０上に備えて構成されている。図１４Ａの右側にメモリセル領域１２、左側に周辺回路領域１４の断面を示す。
まず、メモリセル領域１２について説明する。
半導体基板２０は、例えばｐ型シリコン基板により形成されている。素子分離膜２２は、半導体基板２０のトランジスタ形成領域をそれ以外の部分から区画して絶縁分離するために設けられ、例えばシリコン酸化膜（ＳｉＯ２）からなる。
【００１０】
図１４Ａに示すメモリセル領域１２において素子分離膜２２、２２により区画されている活性領域Ｋ１２の中央側と両端側にｎ型不純物のドープされた拡散層領域が配置され、それぞれソース領域またはドレイン領域となる拡散層領域２６、２８が形成されている。各領域の間の半導体基板２０上にゲート絶縁膜３０が形成され、それらの上にゲート導電膜３２が形成されており、これらによりセルトランジスタ２４が形成されている。このセルトランジスタ２４は、ＤＲＡＭセルにおいて選択用トランジスタとなる。
【００１１】
セルトランジスタ２４において、ゲート絶縁膜３０は、半導体基板２０表面に熱酸化法により酸化シリコン膜として形成されている。なお、ゲート絶縁膜３０の材料は、これに限定されず、シリコン酸窒化膜（ＳｉＯＮ）や、窒化ハフニウムアルミネート膜（ＨｆＡｌＯＮ）等の高誘電体膜（Ｈｉｇｈ−Ｋ膜）などを用いても良い。
ゲート導電膜３２は、リンを含有した多結晶シリコン膜と金属膜との多層膜により形成されており、多結晶シリコン膜は、ＣＶＤ法での成膜時にリンなどの不純物を含有させて形成するドープド多結晶シリコン膜を適用することができる。金属膜は、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜やタングステンシリサイド等の高融点金属膜を適用することができるので、ゲート導電膜３２の一例として、リンを含有した多結晶シリコン膜と窒化タングステン膜とタングステン膜の積層構造とすることができる。
ゲート導電膜３２の上にシリコン窒化膜（Ｓｉ３Ｎ４）などからなるゲート保護膜３４が形成され、ゲート導電膜３２とゲート保護膜３４によりセルゲート電極３１が形成されるとともに、ゲート導電膜３２とゲート保護膜３４の側壁側にシリコン窒化膜の絶縁膜によるサイドウォール絶縁膜３４ａが形成されている。
なお、メモリセル領域１２において、素子分離膜２２の上にもゲート導電膜３２とゲート保護膜３４が積層されているが、素子分離膜２２の上に形成されているのは、ゲート導電膜３２とゲート保護膜３４とからなるダミーゲート電極３１Ｂとされている。
【００１２】
メモリセル領域１２において半導体基板２０及び絶縁膜３４の上には、第１層間膜３３と第２層間膜３５と第３層間膜３６が形成されている。これらの第１層間膜３３と第２層間膜３５と第３層間膜３６は、例えば酸化シリコンにより形成されている。前記第１層間膜３３には、拡散層領域２６、２８に個々に接続するように、各々第１コンタクトホール３８が貫通して設けられ、各第１コンタクトホール３８の内部に下部導電プラグ３９Ａと上部導電プラグ３９Ｂとからなるセルコンタクトプラグ３９が形成されている。
拡散層領域２６の上に接続されているセルコンタクトプラグ３９の上方であって、第２層間膜３５に形成されているコンタクトホール部分に第２コンタクトプラグ４０が形成され、その上に第２層間膜３５に覆われるようにビット配線などの第１配線４２が形成されている。また、拡散層領域２８、２８の上に接続されているセルコンタクトプラグ３９は、第２層間膜３５と第３層間膜３６に形成されたコンタクトホールに形成されている接続プラグ４１により第３層間膜３６の表面位置まで延出形成されている。前記ビット配線などの第１配線４２は、タングステンなどの金属膜からなる。
【００１３】
メモリセル領域１２において第３層間膜３６の上に後述するキャパシタを接続するための第２配線４３が前記第１配線４２に接続するように形成され、第３層間膜３６上と第２配線４３を覆うように酸化シリコン等からなる第４層間膜５４が形成されている。第４層間膜５４において、各第２配線４３の上方にそれぞれキャパシタ用深孔シリンダ５６が形成されている。
キャパシタ用深孔シリンダ５６の内底面と内周面には、窒化チタンからなるコップ型のキャパシタ下部電極５８が設けられ、下部電極５８の表面に例えば酸化ジルコニウム（ＺｒＯ２）あるいは酸化アルミニウム（Ａｌ２Ｏ３）からなる容量絶縁膜６０及び窒化チタンなどの金属膜からなる上部電極６２が形成されることにより、データを蓄積する容量記憶部となるキャパシタ６４が形成されている。
【００１４】
キャパシタ下部電極５８は、その下に配設される第２配線４３を介して接続プラグ４１に接続され、さらにセルコンタクトプラグ３９を介してセルトランジスタ２４の拡散層領域２８に電気的に接続されている。
また、キャパシタ６４の上側には第５層間膜６５が設けられるとともに、この第５層間膜６５上に上部配線６６が形成され、これらの上部配線６６はセル領域１２の図示略の領域においてキャパシタ６４の上部電極６２と接続されている。
【００１５】
次に、周辺回路領域１４の構造について以下に説明する。
半導体基板２０に形成されている素子分離膜２２は、半導体基板２０の周辺回路領域１４においてトランジスタ形成領域とその他の領域を区画し、トランジスタ形成領域を絶縁分離している。
素子分離膜２２により区画されている活性領域Ｋ１４の両端側にｎ型不純物のドープされた拡散層領域が配置され、それぞれソース領域あるいはドレイン領域となる拡散層領域２６Ａ、２８Ａが形成されている。拡散層領域２６Ａ、２８Ａの間の領域の半導体基板２０上にゲート絶縁膜３０Ａが形成され、その上にゲート導電膜３２Ａとゲート保護膜３４Ａが形成されており、これらにより積層構造の周辺ゲート電極３１Ａが構成され、周辺回路領域１４のトランジスタ２４Ａが形成されている。
【００１６】
この周辺回路領域１４のトランジスタ２４Ａにおいて、ゲート絶縁膜３０Ａは、メモリセル領域１２に形成されているゲート絶縁膜３０と同等材料から形成され、ゲート導電膜３２Ａはメモリセル領域１２に形成されているゲート導電膜３２と同等材料から形成され、ゲート保護膜３４Ａはメモリセル領域１２に形成されているゲート保護膜３４と同等材料から構成されている。
周辺回路領域１４のゲート電極３２Ａとゲート保護膜３４Ａの側壁側にシリコン窒化膜などの絶縁膜によるサイドウォール絶縁膜３４ｂが形成されている。前記サイドウォール絶縁膜３４ｂはメモリセル領域１２のサイドウォール絶縁膜３４ａと同等材料からなる。
【００１７】
周辺回路領域１４において半導体基板２０及び絶縁膜３４Ａの上には、第１層間膜３３と第２層間膜３５と第３層間膜３６が形成されている。これらの第１層間膜３３と第２層間膜３５と第３層間膜３６は、メモリセル領域１２において形成されているものと同等の膜である。また、前記第１層間膜３３には、周辺回路領域１４の拡散層領域２６Ａ、２８Ａに個々に接続するように、各々第１コンタクトホール６８が設けられ、各第１コンタクトホール６８の内部に導通プラグ７０が形成されている。これらの導通プラグ７０を構成する材料は先のメモリセル領域１２において設けられている上部導電プラグ３９Ｂの材料と同等材料からなる。
周辺回路領域１４において拡散層領域２６Ａの上に接続されている導通プラグ７０の上方、及び、拡散層領域２８Ａ、２８Ａの上に接続されている導通プラグ７０の上方であって、第２層間膜３５に形成されているコンタクトホール部分に第２コンタクトプラグ４０Ａが形成され、その上に第２層間膜３５に覆われるように第１配線４２Ａが形成されている。第２コンタクトプラグ４０Ａの構成材料は先のメモリセル領域１２に形成された第２コンタクトプラグ４０と同等材料からなり、第１配線４２Ａは先のメモリセル領域１２に形成された第１配線４２と同等材料からなる。
【００１８】
また、第１配線４２Ａの上方の第２層間膜３５と第４層間膜５４と第５層間膜６５を貫通するように形成されたコンタクトホールの内部に上部配線コンタクトプラグ７１が形成され、
拡散層領域２８Ａ、２８Ａの上に接続されている導通プラグ７０は、第２層間膜３５と第３層間膜３６に形成されたコンタクトホールに形成されている第２コンタクトプラグ４０Ａと第１配線４２Ａと接続プラグ７１により第５層間膜６５の表面位置まで延出形成され、第５層間膜６５の上に形成されている上部配線７２に接続されている。
【００１９】
次に、図１〜図１４を参照しつつ本実施形態に係る半導体装置１０の製造方法について説明する。
図１Ａは製造目的とする半導体装置１０の周辺回路領域１４における部分断面を示し、図１Ｂは同半導体装置１０の平面図を示すが、図１Ａの左側部分は図１ＢにおけるＣ−Ｃ’線に沿う周辺回路領域１４の部分断面図、図１Ａの右側部分は図１ＢにおけるＡ−Ａ’線に沿うメモリセル領域１２の断面図である。
以降の各図において、各図Ａの左側部分は各図Ｂにおける周辺回路領域１４のＣ−Ｃ’線に沿う断面図、各図Ａの右側部分は各図ＢにおけるＡ−Ａ’線に沿うメモリセル領域１２の断面図の関係としてそれぞれ並列表記する。また、図１Ｂあるいは各図Ｂにおいて説明の簡易化のために、Ｘ方向を左右方向、Ｙ方向を上下方向と定義する。また、メモリセル領域１２においてゲート電極を延在させた方向がＹ方向に対応し、各図ＢのＣ−Ｃ’線が延在する方向はＸ方向と平行にされている。
【００２０】
図１に示すように、ｐ型半導体基板２０に素子分離膜２２を埋設形成して素子分離領域を形成する。素子分離膜２２により区画されて半導体基板２０に活性領域が形成される。素子分離膜として一般的にはシリコン酸化膜（ＳｉＯ２）を用いることができる。本実施形態ではメモリセル領域１２に配置された個々の活性領域Ｋ１２は、Ｘ方向と所定の角度で交差する第１の方向に延在する長円形状とされ、Ｘ方向とＹ方向に所定のピッチで複数並列して配置され、周辺回路領域１４に配置された活性領域Ｋ１４は平面視矩形状に形成されている。なお、図１Ｂに示した活性領域Ｋ１２、Ｋ１４の形状や配列は一例であって、適宜変形することができる。
【００２１】
次に、図２Ａ、Ｂに示す如く活性領域Ｋ１２上、Ｋ１４上にシリコン酸化膜のゲート酸化膜３０、３０Ａを熱酸化法により形成する。なお、ゲート酸化膜３０、３０Ａの構成材料と製造方法は、これに限らず、シリコン酸窒化膜（ＳｉＯＮ）や窒化ハフニウムアルミネート膜（ＨｆＡｌＯＮ）等の高誘電体膜（Ｈｉｇｈ-Ｋ膜）を用いて成膜法により形成しても良い。
次に、ゲート絶縁膜３０、３０Ａ上にゲート導電膜を積層形成する。これらの材料は、リンを含有した多結晶シリコン膜、窒化タングステン膜（ＷＮ）、タングステン膜（Ｗ）を順次堆積した積層膜を用いることができる。次いで、ゲート導電膜の上に、ゲート保護膜を形成する。ゲート保護膜の材料は、シリコン窒化膜（Ｓｉ３Ｎ４）を用いることができる。
【００２２】
次いで、フォトリソグラフィー技術、ドライエッチング技術を用いて、レジストマスクを形成し、このレジストマスクを用いて、ゲート保護膜とゲート導電膜を順次エッチングして、メモリセル領域１２においてはゲート保護膜３４とゲート導電膜３２から成るセルゲート電極３１を形成し、周辺回路領域１４においてはゲート保護膜３４Ａとゲート導電膜３２Ａから成る周辺ゲート電極３１Ａを形成する。この後、レジストマスクを除去する。
即ち、図２Ｂに示す如く周辺回路領域１４の活性領域Ｋ１４には、それをＹ方向に横断するように周辺ゲート電極３１Ａが形成される。この実施形態では図示した活性領域Ｋ１４に対しＸ方向に並列して２本の周辺ゲート電極３１Ａが形成されている。周辺回路領域１４の素子分離膜２２上に配置されたゲート電極３１Ａは配線層（周辺ゲート配線）として利用される。
本実施形態においてメモリセル領域１２では、活性領域Ｋ１２をＹ方向に横断してセルゲート電極３１が形成される。セルゲート電極３１は、個々の活性領域Ｋ１２内に２つ、Ｘ方向に並列して配置される。セルゲート電極３１はＤＲＡＭ素子のワード線として機能する。また、Ｘ方向に隣接する活性領域間（素子分離膜２２上）には、ゲート電極によってセルダミー電極３１Ｂが形成されている。セルダミー電極３１Ｂはセルゲート電極３１と同じ構造を有しており、ゲート電極３１のパターン配置を連続的にすることで微細化を容易にする。
【００２３】
次に、周辺回路領域１４の周辺ゲート電極３１Ａで覆われていない活性領域Ｋ１４内に、Ｎ型の不純物を導入して、周辺ＬＤＤ拡散層７５を形成する。不純物導入はイオン注入で行い、不純物はリン、エネルギーは１０ＫｅＶ，ドーズ量２×１０１３ａｔｏｍｓ／ｃｍ２の条件を例示できる。
メモリセル領域１２のセルゲート電極３１で覆われていない活性領域内に、Ｎ型の不純物を導入して、セル拡散層７６を形成する。不純物導入はイオン注入で行い、不純物はリン、エネルギーは１０ＫｅＶ，ドーズ量１．５×１０１３ａｔｏｍｓ／ｃｍ２の条件を例示できる。周辺ＬＤＤ拡散層７５とセル拡散層７６は、同じイオン注入条件で同時に形成してもよい。
【００２４】
次に、ゲート電極３１、３１Ａ、３１Ｂ、３１Ｃの側面、上面を覆ってゲートサイドウォール膜を形成する。材料は、シリコン窒化膜を用いることができる。ゲートサイドウォール膜をエッチバックして、ゲート電極３１、３１Ａ、３１Ｂ、３１Ｃの側壁として残存させ、ゲートサイドウォール絶縁膜３４ａを図３に示す如く形成する。
【００２５】
次に、周辺回路領域１４の周辺ゲート電極３１Ａとゲートサイドウォール絶縁膜３４ａで覆われていない活性領域内Ｋ１４にＮ型の不純物を導入して、周辺ＳＤ拡散層７７を形成する。不純物導入はイオン注入で行い、不純物は砒素、エネルギーは５０ＫｅＶ，ドーズ量２×１０１５ａｔｏｍｓ／ｃｍ２の条件を例示できる。
図３Ａに示す周辺回路領域１４の活性領域Ｋ１４には、周辺ゲート電極３１Ａをゲートとし、周辺ＳＤ拡散層７７および周辺ＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ：低濃度不純物）拡散層７５をソース／ドレインとするＭＯＳトランジスタ（周辺トランジスタ）８０が形成される。周辺回路領域１４ではＹ方向に延在する２本の周辺ゲート電極３１Ａが形成されており、２本の周辺ゲート電極３１Ａの間に形成される拡散層をソース周辺ＳＤ（ソース・ドレイン）拡散層７７ａ、２本の周辺ゲート電極３１Ａの左右両側の拡散層をドレイン周辺ＳＤ拡散層７７ｂと、便宜上、記載する。活性領域Ｋ１４には、ソース周辺ＳＤ拡散層７７ａを共有する、２つの周辺トランジスタ８０が形成されている。
【００２６】
メモリセル領域１２の活性領域Ｋ１２には、セルゲート電極
３１をゲートとし、セル拡散層７６をソース／ドレインとするＭＯＳトランジスタ（セルトランジスタ）８１が形成される。個々の活性領域Ｋ１２にはＹ方向に延在する２本のセルゲート電極３１が形成されており、２本のセルゲート電極３１の間の拡散層をソースセル拡散層７６ａ、２本のセルゲート電極の左右両側の拡散層をドレインセル拡散層７６ｂと、便宜上、記載する。活性領域Ｋ１２には、ソースセル拡散層７６ａを共有する、２つのセルトランジスタ８１が形成される。
【００２７】
次に、図４に示す如く周辺回路領域１４とメモリセル領域１２に第１層間膜３３を形成する。第１層間膜３３の構成材料は、シリコン酸化膜を用いることができる。
次いで、フォトリソグラフィー技術を用いて、メモリセル領域１２にセルコンタクトプラグを形成するため開口部が開口されたフォトレジストマスクを形成する。このマスクを、セルコンタクトマスク８５と呼称し、開口部分をセルコンタクトマスク開口部８５ａと呼称する。
セルコンタクトマスク開口部８５ａはホールパターン形状を持ち、個々の活性領域Ｋ１２の中央に位置するソースセル拡散層７６ａ上、および個々の活性領域Ｋ１２の端に位置するドレインセル拡散層７６ｂ上に、それぞれ設ける。周辺回路領域１４はセルコンタクトマスク８５で覆った状態とする。
【００２８】
セルコンタクトマスク８５をマスクにして、図５に示す如くセルコンタクトマスク開口部８５ａの下方に位置する第１層間膜３３をエッチングして、セル拡散層を露出するコンタクト開口部を形成する。この第１層間膜３３に形成された開口部をセルコンタクト開口部８６と呼称する。エッチングにおいては、シリコン窒化膜に対するエッチングの速度が遅い条件を用いて行い、セルゲート電極に対して自己整合的にセルコンタクト開口部８６を形成することができる。
【００２９】
次に、セルコンタクトマスク８５を除去し、図６に示す如くセルコンタクト開口部８６を埋め込むように、コンタクト第１導電膜８８を形成する。コンタクト第１導電膜８５の形成材料には、リンを含有した多結晶シリコン膜を用い、ＣＶＤ法により形成することができる。
次いで図７に示す如くメモリセル領域１２のコンタクト第１導電膜８８をエッチバックして、セルコンタクト開口部８６内にコンタクト第１導電膜８８を部分的に残存させて下部導電プラグ３９Ａを形成する。エッチバックは、下部導電プラグ３９Ａの上面の位置が、セルコンタクト開口部８６の高さの途中の位置になるように行う。本実施形態では、ゲート導電膜３２の上面の位置と概略同じ高さになるように形成した。形成された下部導電プラグ３９Ａの部分を、セルプラグ下部領域と呼称できる。また、この処理によって周辺回路領域１４ではコンタクト第１導電膜８８は除去されて第１層間膜３３が残る。
【００３０】
次に、図８に示す如く周辺回路領域１４とメモリセル領域１２を覆うように周辺コンタクトマスク９０を形成し、周辺回路領域１４の周辺コンタクトマスク９０にフォトリソグラフィ技術を用いて周辺コンタクトマスク開口部９０ａを形成する。これらの周辺コンタクトマスク開口部９０ａの形成位置は、周辺回路領域１４においてソース周辺ＳＤ拡散層７７ａとドレイン周辺ＳＤ拡散層７７ｂに対応する位置とする。
図９に示す如く周辺コンタクトマスク９０をマスクにして、周辺コンタクトマスク開口部９０ａの下方に位置する第１層間膜３３をエッチングして、ソース周辺ＳＤ拡散層７７ａ、ドレイン周辺ＳＤ拡散層７７ｂ、周辺ゲート配線（ゲート電極３１Ｃ）に達する周辺コンタクト開口部３３ａを形成する。この後、周辺コンタクトマスク９０を除去する。
【００３１】
図１０に示す如く周辺回路領域１４の周辺コンタクト開口部３３ａ、およびメモリセル領域１２の下部導電プラグ３９Ａの上のセルコンタクト開口部８６内を埋め込むように、コンタクト第２導電膜９１を形成する。コンタクト第２導電膜９１は金属膜であり、接触層としてのチタン膜（Ｔｉ）、バリア層としての窒化チタン膜（ＴｉＮ）、コア層としてのタングステン膜（Ｗ）を順次堆積して形成した積層構造とする。積層膜の構成材料はこれらに限定されず、接触層としてコバルト（Ｃｏ）、バリア層として窒化タングステン（ＷＮ）や、窒化タンタル（ＴａＮ）、コア層としてルテニウム（Ｒｕ）や、白金（Ｐｔ）などを用いることもできる。
【００３２】
次にＣＭＰ法を用いて、図１１に示す如くコンタクト第２導電膜９１を研磨除去して、周辺コンタクト開口部３３内、セルコンタクト開口部８６内にコンタクト第２導電膜を埋め込んで、導電膜プラグを形成する。
セルコンタクト開口部８６では、下部導電プラグ３９Ａ上に金属からなるコンタクト第２導電膜が堆積して上部導電プラグ３９Ｂが形成され、１つのセルコンタクトプラグ３９が形成される。コンタクト第２導電膜から成るセルコンタクトプラグ３９の上層部分を、セルプラグ上部領域（上部導電プラグ３９Ｂ）と呼ぶことができる。本実施形態では、１つのセルコンタクトプラグ３９は、金属からなるセルプラグ上部領域（上部導電プラグ３９Ｂ）と、多結晶シリコンからなるセルプラグ下部領域の積層体（下部導電プラグ３９Ａ）で構成される。個々の活性領域Ｋ１２の中央部分に位置するソースセル拡散層７６ａと接続するプラグをソースセルプラグ９５、活性領域の端部に位置するドレインセル拡散層７６ｂと接続するプラグをドレインセルプラグ９６と呼ぶことができる。
【００３３】
周辺回路領域１４の周辺コンタクト開口部３３ａには、コンタクト第２導電膜９１から成るコンタクトプラグが形成され、これらのコンタクトプラグを周辺コンタクトプラグと呼称できる。周辺ゲート配線と接続する周辺コンタクトプラグをゲート周辺プラグ９７、活性領域の中央部分に位置するソース周辺ＳＤ拡散層７７ａと接続する周辺コンタクトプラグをソース周辺プラグ９８、活性領域の端部に位置するドレイン周辺ＳＤ拡散層７７ｂと接続する周辺コンタクトプラグをドレイン周辺プラグ９９と呼称できる。
【００３４】
コンタクト第２導電膜９１を材料として形成される周辺コンタクトプラグ（ゲート周辺プラグ９７、ソース周辺プラグ９８、ドレイン周辺プラグ９９）は、接触層のチタン膜が半導体基板材料のシリコンと金属シリサイド層（本実施形態ではチタンシリサイド層）を形成して低い接触抵抗を持ち、さらにコア部分は低抵抗材料である金属膜で構成することにより、コア部分自体が低抵抗化されるという効果を有する。ここで、周辺コンタクトプラグのような金属材料のみから成るコンタクトプラグをメタルプラグと呼ぶことができる。メタルプラグは、低いコンタクト抵抗を形成し易いという特徴を持つ一方、半導体基板との界面に金属シリサイド層を形成する際に応力が発生して半導体基板に結晶欠陥を誘起させてしまい、接合リークのばらつきや増大と言う問題を引き起こし易い。
一方、金属の代わりに多結晶シリコンをコンタクトホール内に充填して形成したポリシリコンプラグは、コンタクト界面での応力発生が軽減され、接合リークのばらつきや増大は抑制されるが、多結晶シリコン膜自体の抵抗値が大きいのでコンタクト抵抗がメタルプラグに比べて増加する。
【００３５】
ＤＲＡＭ素子のメモリセルのように、データを電荷の有無を用いて保持するためには、記憶ノードに接続するコンタクトプラグと半導体基板との間のＰＮ接合では、小さい接合リークが求められる。一方で、メモリセルの縮小化に伴い、コンタクトプラグ径が縮小され、コンタクト抵抗は増大する傾向にあるが、デバイスの書き込み時間、読み出し時間のスペックを満たすためには、メモリセル領域に配置するコンタクトプラグの抵抗は、所定の抵抗値以下になるように抑制する必要がある。そのため、コンタクト抵抗の低減化が必要となっている。
【００３６】
本実施形態では、セルコンタクトプラグ３９が、半導体基板上に接触する多結晶シリコンから形成されたセルプラグ下部領域（下部導電プラグ３９Ａ）と、その上方に金属膜を充填して形成されたセルプラグ上部領域（上部導電プラグ３９Ｂ）の２層から成る構造をとる。半導体基板と接触する部分にのみ、接合リークの低減に効果がある多結晶シリコンを用い、その上に金属膜を堆積することで、セルコンタクトプラグ３９の全体の抵抗を低減することができる。セルプラグ下部領域（下部導電プラグ３９Ａ）とセルプラグ上部領域（上部導電プラグ３９Ｂ）の接触面においても金属シリサイド層が形成されるため、抵抗値の低減効果が得られる。
なお、半導体基板２０およびセルプラグ下部領域３９Ａとコンタクト第２導電膜（金属膜）９１の接触層の間で形成される金属シリサイド膜は、金属膜の接触層をＣＶＤ法を用いて堆積する場合には、堆積時に加わる熱によって自然と形成される。また、スパッタリング法を用いて接触層を形成した後に、ランプアニール装置等を用いた急速熱処理（ＲＴＡ）法によって、６００〜６５０℃程度の熱処理（アニール処理）を行い、金属シリサイド層を形成してもよい。
【００３７】
一方、周辺回路領域１４においては、コンタクトプラグのシリサイド化に起因した接合リーク電流の増加は問題にはならず、周辺回路領域１４に配置したＭＯＳトランジスタの駆動能力を向上させる要求から、低抵抗のコンタクトプラグを用いることが重要である。このため、メタルプラグの単層構造の適用が好ましい。
本実施形態では、セルコンタクトプラグ３９の下層部分（セルプラグ下部領域）を多結晶シリコンを用いて形成した後に、セルコンタクトプラグ３９の上層部分（セルプラグ上部領域：上部導電プラグ３９Ｂ）と周辺コンタクトプラグ（ゲート周辺プラグ９７、ソース周辺プラグ９８、ドレイン周辺プラグ９９）を金属膜を用いて同時に形成する。これにより、製造工程の増加を抑制して、メモリセル領域１２には多結晶シリコンと金属膜の積層体からなるセルコンタクトプラグ３９を形成し、周辺回路領域１４には金属膜からなる周辺コンタクトプラグ（ゲート周辺プラグ９７、ソース周辺プラグ９８、ドレイン周辺プラグ９９）を形成することができる。
【００３８】
次に、図１２に示す如く第２層間膜３５をシリコン酸化膜等で形成し、第２層間膜３５を貫いて、メモリセル領域１２のソースセルプラグ９５、および周辺回路領域１４の周辺コンタクトプラグ（ゲート周辺プラグ９７、ソース周辺プラグ９８、ドレイン周辺プラグ９９）とそれぞれ接続する第２コンタクトプラグ４０を形成する。第２コンタクトプラグ４０の材料としては、窒化チタン等のバリア層上にタングステン膜を堆積したものなどを例示できる。
【００３９】
次に、図１３に示す如く第２コンタクトプラグ４０に接続する第１配線４２、４２Ａをタングステン等の金属膜で形成する。
メモリセル領域１２の第２コンタクトプラグ４０に接続する第１配線４２は、Ｘ方向に蛇行しながら延在するようにパターニングされ、ＤＲＡＭ素子のビット線として機能する。周辺回路領域１４に配置された第１配線４２Ａは局所配線層として機能する。
【００４０】
次に、図１３に示す第１配線４２、４２Ａを覆う第３層間膜３６をシリコン酸化膜等で形成する。
メモリセル領域１２において、第３層間膜３５と第２層間膜３６を貫いて、ドレインセルプラグと接続する第３コンタクトプラグ４１を形成する。第３コンタクトプラグ４１の材料としては窒化チタン等のバリア層上にタングステン膜を堆積したものを例示できる。メモリセル領域１２において、第３コンタクトプラグと接続する第２配線４３をタングステン膜等で形成する。第２配線４３は、キャパシタを接続するためのパッド層として機能する。
【００４１】
次に、第２配線４３を覆う第４層間膜５４をシリコン酸化膜等で形成する。メモリセル領域１２において、第４層間膜５４を貫いて、第２配線４３に達するキャパシタホールを形成する。
キャパシタホールの内壁を覆い、底部で第２配線４３と接続するキャパシタ下部電極５８を窒化チタン膜等で形成する。
次に、キャパシタ絶縁膜６０を形成する。キャパシタ絶縁膜６０としては、酸化ジルコニウム（ＺｒＯ２）や酸化アルミニウム（Ａｌ２Ｏ３）等の高誘電体膜を例示できる。
次に、キャパシタ上部電極６２を窒化チタン膜等で形成する。キャパシタ上部電極６２は、メモリセル領域１２のキャパシタ上を覆うようにパターニングされる。
次に、第５層間膜６５を酸化シリコン膜等で形成する。
【００４２】
周辺回路領域１４において、第５層間膜６５、第４層間膜５４を貫いて、第１配線４２Ａ上を開口する上部配線コンタクトホール５４ａを形成する。
上部配線コンタクトホール５４内にタングステン等の導電膜を埋め込んで、上部配線コンタクトプラグ７１を形成する。上部配線コンタクトプラグ７１は周辺コンタクトプラグ７０の真上に形成する必要は無く、第１配線４２Ａを利用して、周辺コンタクトプラグ７０から離れた位置に形成してもよい。
【００４３】
次いで、上部配線コンタクトプラグ７１と接続する上部配線６６をアルミニウム（Ａｌ）、銅（Ｃｕ）等の金属膜で形成する。
以上の工程により、図１４Ａに示す構造の本実施形態の半導体装置１０が完成する。尚、この後、必要に応じて、さらに上層の配線層や表面の保護膜等を形成しても良い。
【００４４】
先に説明した第１実施形態において、メモリセル領域１２のセルコンタクト開口部８６の形成では、個々のセルコンタクトプラグに対応した位置に開口を有するホールパターンを用いてセルコンタクトプラグ３９を形成した。
しかしながら、ホールパターンのフォトリソグラフィーを用いた形成は、露光時のコントラストがとれないため、半導体装置の縮小化と共にますます困難となってきている。ホールパターンに比べると、帯状のラインアンドスペースパターンでは、コントラストが大きいため露光解像の余裕度を大きくすることができる。
そこで、以下の第２実施形態では、メモリセル領域１２のセルコンタクトマスクとして、ラインアンドスペースパターンを用い、自己整合法でセルコンタクトプラグを形成する方法について説明する。
【００４５】
「第２実施形態」
図１５〜図２４は本発明に係る第２実施形態の半導体装置の製造方法を実施する場合の各工程の一例を順次示すもので、図１５〜図２４を基に以下に説明する製造方法を実施することにより、図２５に示す断面構造のＤＲＡＭ素子としての半導体（記憶）装置１００を製造することを本実施形態の特徴とする。
本実施形態において製造する半導体（記憶）装置１００について、基本構造は、先の第１実施形態の半導体装置１０と一部を除き同等であるので、図２５の構造について詳細な説明は略し、その製造方法について以下に説明する。
【００４６】
図１５Ａは製造目的とする半導体装置１００の周辺回路領域１１４とメモリセル領域１１２における部分断面を示し、図１５Ｂは同半導体装置１００の他の部分断面を示し、図１５Ｃは同半導体装置１００の平面図を示すが、図１５Ａの左側部分は図１５ＣにおけるＣ−Ｃ’線に沿う周辺回路領域１１４の部分断面図、図１５Ａの右側部分は図１５ＣにおけるＡ−Ａ’線に沿うメモリセル領域１１２の断面図であり、図１５Ｂは図１５ＣにおけるＤ−Ｄ’線に沿うメモリセル領域１１２の断面図である。
以降の各図において、各図Ａの左側部分は各図Ｃにおける周辺回路領域１１４のＣ−Ｃ’線に沿う断面図、各図Ａの右側部分は各図ＣにおけるＡ−Ａ’線に沿うメモリセル領域１１２の断面図、各図Ｂの部分は各図ＣにおけるＤ−Ｄ’線に沿うメモリセル領域１１２の断面図の関係としてそれぞれ並列表記する。また、各図Ｃにおいて説明の簡易化のために、Ｘ方向を左右方向、Ｙ方向を上下方向と定義する。また、メモリセル領域１１２においてゲート電極を延在させた方向がＹ方向に対応し、各図ＣのＣ−Ｃ’線が延在する方向はＸ方向と平行にされている。
【００４７】
第２実施形態の製造方法において、図１５に示す如く第１層間膜３３を形成するまでの工程は先の第１実施形態の方法と同等である。
本実施形態において第１層間膜３３の上に形成するセルコンタクトマスク１８５に形成されているセルコンタクトマスク開口部１８５ａは、図１５Ｃのメモリセル領域１１２に示すように、メモリセル領域１１２の活性領域が延在する方向と同じ方向に延在する帯状（長方形状）とされている。コンタクトマスク開口部１８５ａは、その延在方向に存在する複数のソースセル拡散層７６ａ、複数のドレインセル拡散層７６ｂを一つのセルコンタクトマスク開口部１８５ａ内に含むように形成されている。
この帯状のセルコンタクトマスク開口部１８５ａはメモリセル領域１１２の活性領域と同じピッチでＹ方向に配列するように形成され、ラインアンドスペースパターンの配置となる。このようにセルコンタクトマスク開口部１８５ａを帯状に形成することで、フォトレジスト膜の露光に際しての余裕度が向上する。即ち、帯状のラインアンドスペースパターンでは、コントラストが大きいため露光解像の余裕度を大きくすることができるので、半導体装置が縮小化しても先の第１実施形態のホールパターンよりも露光精度を上げることができ正確な露光ができる。
【００４８】
次に、第１実施形態の図５に示した工程と同様に、セルコンタクトマスク１８５を用いて、第１層間膜３３をエッチングして、図１６に示す如くセルコンタクト開口部１８６を形成する。ここで行うエッチングは、第１層間膜３３を構成するシリコン窒化膜に対するエッチングの速度が遅い条件を用いて行い、セルゲート電極３１、３１間において、セルコンタクトマスク開口部１８６の下方に位置する領域の第１層間膜３３を選択的に除去することができる。この際、先に説明した如くホールパターンよりも高精度で露光が可能な帯状のラインアンドスペースパターンで露光して得たセルコンタクトマスク開口部１８５ａを基にするとともに、図１６Ａに示す如くセルゲート電極３１の両側に形成されているサイドウォール絶縁膜３４ａ、３４ａに区画されている領域を選択的に除去するので、自己整合法によりセルコンタクト開口部１８６を形成したことになるので、縮小化されている半導体装置１００においてもセルコンタクト開口部１８６を確実かつ正確に形成することができる。次いで、セルコンタクトマスク１８５を除去する。
【００４９】
次に、第１実施形態の図６に示した工程と同様に図１７に示す如くコンタクト第１導電膜１８８を形成し、セルコンタクトマスクを除去する。
第１実施形態の図７に示した工程と同様に、コンタクト第１導電膜１８８をエッチバックして、セルコンタクト開口部１８６内に、その上面の高さが、ゲート電極３１を構成するゲート保護膜３４上面よりも低い位置になるようにコンタクト第１導電膜１８８を除去する。コンタクト第１導電膜１８８は、図１８に示すように、Ｘ方向がセルゲート電極３１のゲートサイドウォール絶縁膜３４ａで挟まれ、Ｙ方向がセルコンタクト開口部１８６の開口幅によって規定された第１層間膜３３の側壁で挟まれた領域内に埋め込まれるように残存する。これにより、セルプラグ下部領域（下部導電プラグ１３９Ａ）が形成される。セルプラグ下部領域（下部導電プラグ１３９Ａ）の底面はソースセル拡散層７６ａ、またはドレインセル拡散層７６ｂに接続されている。本第２実施形態では、セルプラグ下部領域（下部導電プラグ１３９Ａ）の高さは、ゲート導電膜３４の上面の位置程度になるように形成する。
【００５０】
第１実施形態の図８に示した工程と同様に、フォトリソグラフィー技術を用いて、図１９に示す如く周辺回路領域１１４に周辺コンタクトを形成する部分が開口されたレジストマスクを形成する。このレジストマスクを、周辺コンタクトマスク１９０と呼び、開口部分を周辺コンタクトマスク開口部１９０ａと呼ぶ。周辺コンタクトマスク開口部１９０ａは、周辺ＳＤ拡散層上、周辺ゲート配線上に形成する。メモリセル領域１１２は、周辺コンタクトマスク１９０で覆われる。
【００５１】
第１実施形態の図９に示した工程と同様に、周辺コンタクトマスク１９０をマスクにして、周辺コンタクトマスク開口部１９０ａで開口された第１層間膜３３をエッチングして、周辺ＳＤ拡散層上、周辺ゲート配線上を露出させる周辺コンタクト開口部３３ａを形成する。次いで周辺コンタクトマスク１９０を図２０に示す如く除去する。
第１実施形態の図１０に示した工程と同様に、周辺コンタクト開口部３３ａ、およびセルプラグ下部領域（下部導電プラグ１３９Ａ）の上方のセルコンタクト開口部１８６を埋め込むように、図２１に示す如くコンタクト第２導電膜１９１を形成する。コンタクト第２導電膜１９１は、チタン膜、窒化チタン膜、タングステン膜を順次成長して形成する。
【００５２】
次に、ＣＭＰ法を用いて、コンタクト第２導電膜１９１と第１層間膜３３の研磨を行い、図２２に示す如くゲート保護膜３４の上面が露出した時点でＣＭＰを停止する。これにより、ゲート保護膜３４の上面、コンタクト第２導電膜１９１の上面、第１層間膜３３の上面は、概略で同一の高さに平坦化される。
メモリセル領域１１２では、コンタクト第２導電膜１９１は、Ｘ方向はセルゲート電極の側壁を構成するゲートサイドウォール絶縁膜３４ａで挟まれ、Ｙ方向が第１層間膜３３の側壁で挟まれた領域内に埋め込まれて、セルプラグ上部領域（上部導電プラグ１３９Ｂ）が形成される。セルプラグ上部領域は、セルプラグ下部領域上に積み重なるように形成される。本実施形態のセルコンタクトプラグ１３９は、多結晶シリコンからなるセルプラグ下部領域（下部導電プラグ１３９Ａ）と金属膜からなるセルプラグ上部領域（上部導電プラグ１３９Ｂ）の２層の領域によって積層構造に構成される。
【００５３】
本工程を経て、セルコンタクト開口部が各セル拡散層（ソース／ドレインセル拡散層）領域毎に分離され、それぞれのセル拡散層上に互いにゲート電極で分離されて形成されたセルコンタクトプラグ１３９が配置される。
活性領域の中央部分のソースセル拡散層７６ａと接続するセルコンタクトプラグ１３９をソースセルプラグ１９５、活性領域の左右部分のドレインセル拡散層７６ｂと接続するプラグをドレインセルプラグ１９６とも呼ぶ。上面から見ると、これらのセルプラグ上部領域は、平行四辺形状を有する（図２２Ｃ参照）。
周辺コンタクト開口部３３ａには、コンタクト第２導電膜１９１から成る周辺コンタクトプラグが形成される。周辺ゲート配線と接続するプラグをゲート周辺コンタクトプラグ１９７、ソース周辺ＳＤ拡散層７７ａと接続されるプラグをソース周辺プラグ１９８、ドレイン周辺ＳＤ拡散層７７ｂと接続されるプラグをドレイン周辺プラグ１９９と呼称する。
【００５４】
第１実施形態の図１２に示した工程と同様に、第２層間膜３５を形成する。
第１実施形態の図１２に示した工程と同様の方法で、第２コンタクトプラグ４０を形成する。メモリセル領域１１２では、第２コンタクトプラグ４０を形成する際のコンタクトホール開口では、シリコン窒化膜に対するエッチング速度が遅い条件を用いて行う。これにより、ゲート保護膜３４、ゲートサイドウォール絶縁膜３４ａをエッチングのストッパー膜として用いてコンタクトホールの形成を精度良く行うことができる。
【００５５】
第１実施形態の図１３に示した工程と同様に、図２４に示す如く第１配線４２、４２Ａを形成する。第１実施形態の図１４に示した工程と同様に、第３層間膜３６を形成する。
ドレインセルプラグ上と接続する第３コンタクトプラグ４１を図２５に示すように形成する。第３コンタクトプラグ４１を形成する際のコンタクトホール開口では、シリコン窒化膜に対するエッチング速度が遅い条件を用いて行う。これにより、ゲート保護膜３４、ゲートサイドウォール絶縁膜３４ａをエッチングのストッパー膜として用いてコンタクトホールの形成を精度良く行うことができる。
この後は、第１実施形態において図１４を基に説明した工程と同様の工程を経て第２実施形態の半導体装置１００が完成する。
【００５６】
以上説明した第２実施形態では、メモリセル領域１１２に配置するセルコンタクトプラグ１３９を帯形状（ライン形状）の開口を有するマスクを用いた自己整合法により形成した。これにより、微細化に対応したセルコンタクトプラグ１３９を精度良く容易に形成することが可能となる。
このような帯形状の開口を有するマスクを用いた自己整合法でセルコンタクトプラグ１３９を形成する場合においても、本発明を適用して、製造工程の増加を抑制しつつ、低い抵抗値を有するセルコンタクトプラグ１３９を形成できる。
【００５７】
「第３実施形態」
図２６〜図３９は本発明に係る半導体装置の製造方法の第３実施形態を実施する場合の各工程の一例を順次示すもので、図２６〜図３９を基に以下に説明する製造方法を実施することにより、図３９Ａに示す断面構造のＤＲＡＭ素子としての半導体（記憶）装置２００を製造することを本実施形態の特徴とする。
本実施形態において製造する半導体（記憶）装置２００について、基本構造は、先の第１実施形態の半導体装置１０あるいは第２実施形態の半導体装置１００と一部を除き同等であるので、図３９の構造について共通部分の説明は略し、異なる部分の構造とその製造方法を主体として以下に説明する。
【００５８】
図２６Ａは製造目的とする半導体装置２００を製造するための半導体基板２０の周辺回路領域２１４とセル周辺回路領域２１３とメモリセル領域２１２における部分断面を示し、図２６Ｂは同半導体基板２０の平面図を示すが、図２６Ａの左側部分は図２６ＢにおけるＣ−Ｃ’線に沿う周辺回路領域２１４の部分断面図、図２６Ａの中央側部分は図２６ＢにおけるＢ−Ｂ’線に沿うセル周辺回路領域２１３の断面図であり、図２６Ａの右側部分は図２６ＣにおけるＡ−Ａ’線に沿うメモリセル領域２１２の断面図である。
以降の各図において、各図Ａの左側部分は各図Ｂにおける周辺回路領域２１４のＣ−Ｃ’線に沿う断面図、各図Ａの中央側部分は各図ＢにおけるＢ−Ｂ’線に沿うメモリセル周辺回路領域の断面図、各図Ａの右側部分は各図ＢにおけるＡ−Ａ’線に沿うメモリセル領域の断面図の関係としてそれぞれ並列表記する。また、各図Ｂにおいて説明の簡易化のために、Ｘ方向を左右方向、Ｙ方向を上下方向と定義する。また、メモリセル領域２１２においてゲート電極を延在させた方向がＹ方向に対応し、各図ＢのＣ−Ｃ’線、Ｂ−Ｂ’線が延在する方向はＸ方向と平行にされている。
【００５９】
セル周辺回路領域２１３は、周辺回路領域２１４の一部であり、特に周辺回路領域２１４内においてセル領域２１２と直接に隣接する側に配置される。セル周辺回路領域２１３には、メモリセル領域２１２に形成されるメモリセルから引き出されたビット線が接続されるセンスアンプ回路、ワード線が接続されるデコーダ回路などの回路素子が配置される。これらの回路素子はメモリセルの配列に合わせて高密度に配置する必要から、それ以外の周辺回路領域２１４の回路素子に比べて微細な設計ルールを適用して形成されている。
【００６０】
第３実施形態の製造方法において、先の第１実施形態、第２実施形態と同様に図２６に示す如くメモリセル領域２１２と周辺回路領域２１４を規定し、これらに活性領域Ｋ１２、Ｋ１４を規定することに加え、セル周辺回路領域２１３に対して素子分離膜２２を形成し、活性領域Ｋ１３を規定する。
第１実施形態において図２で示した工程と同様の工程を施して、周辺回路領域２１４、セル周辺回路領域２１３、メモリセル領域２１２に、ゲート電極３１、３１Ａ、３１Ｂ、３１Ｃを形成する。また、本実施形態では、図２７Ａに示す如くセル周辺領域２１３に対しこれらのゲート電極３１、３１Ａ、３１Ｂ、３１Ｃを形成する際に用いる工程を利用し、上層側のゲート保護膜２３４と下層側のゲート導電膜２３２とからなるセル周辺ゲート電極２３１Ａ、２３１２Ｂ、２３１Ｃを形成する。
前記セル周辺ゲート電極２３１Ａは、セル周辺回路領域２１３において素子分離膜２２の内側の活性領域Ｋ１３に形成されてＭＯＳトランジスタとされる領域に形成された電極であり、本実施形態では図２７Ｂに示す如くＹ方向に延在され、活性領域Ｋ１３をＹ方向に横断するように形成され、活性領域Ｋ１３内にＸ方向に並列して２本配置されている。セル周辺ゲート電極２３１Ｂは、図２７Ａのセル周辺回路領域２１３において右側の素子分離膜２２の上に形成されてセル周辺配線とされる電極である。セル周辺ゲート電極２３１Ｃは、図２７Ａのセル周辺回路領域２１３において左側の素子分離膜２２の上に形成されてセル周辺ゲート配線とされる電極である。これらはいずれも本実施形態では素子分離膜２２に沿ってＹ方向に延在されている。
【００６１】
次に、先の第１実施形態において図２で示した工程と同様に、図２７に示す如く周辺回路領域２１４に周辺ＬＤＤ拡散層７５、メモリセル領域２１２にセル拡散層７６を形成し、セル周辺領域２１３にセル周辺ＬＤＤ拡散層２７５を形成する。周辺ＬＤＤ拡散層７５とセル周辺ＬＤＤ拡散層２７５は同じイオン注入条件で同時に形成してもよい。
次に、先の第１実施形態において図３で示した工程と同様に、図２７に示す如くゲートサイドウォール絶縁膜３４ａを形成し、周辺回路領域２１４に周辺ＳＤ拡散層７７、セル周辺領域２１３にセル周辺ＳＤ拡散層２７７を形成する。周辺ＳＤ拡散層７７とセル周辺ＳＤ拡散層２７７は同じイオン注入条件で同時に形成してもよい。
【００６２】
次に、先の第１実施形態において図４で示した工程と同様に、第１層間膜３３を図２８に示す如く形成する。次いで、先の第２実施形態において図１５〜１６を基に説明した工程と同様に、メモリセル領域２１２に、帯状パターンのセルコンタクトマスク１８５、およびセルコンタクト開口部１８６を形成する。
次に、ドライエッチング後にセルコンタクトマスク１８５を除去する。次いで、先の第２実施形態において図１８〜１９を基に説明した工程と同様に、コンタクト第１導電膜を形成した後、エッチバックして、図２９に示す如くセルコンタクト開口部１８６内に、セルプラグ下部領域（下部導電プラグ２３９Ａ）を形成する。
【００６３】
フォトリソグラフィー技術を用いて、セル周辺領域２１３にセル周辺コンタクトプラグを形成するため開口部を有するフォトレジストマスクを図３０に示す如く形成する。このフォトレジストマスクを、セル周辺コンタクトマスク２８５と呼び、開口部分をセル周辺コンタクトマスク開口部２８５ａと呼ぶ。セル周辺コンタクトマスク開口部２８５ａは、セル周辺領域２１３の活性領域Ｋ１３をＸ方向に横断する長方形状の開口部（図３０Ｃ参照）を持つ。この長方形状の開口部を持つセル周辺コンタクトマスク開口部２８５ａは、セル周辺ゲート電極２３１Ａ、２３１Ａ、２３１Ｂ、２３１Ｃ間に挟まれて形成された３つのセル周辺ＳＤ拡散層２７７の領域を、一つの開口部内に含むように形成される。セル周辺コンタクトマスク開口部２８５ａは、Ｙ方向には、活性領域Ｋ１３の端部と概略重なるように配置される。セル周辺ゲート電極２３１Ｃ、２３１Ａ、２３１Ａ、２３１Ｂは、Ｘ方向に加工限界まで高密度に配置されている。このため、セル周辺コンタクトマスク開口部２８５ａにホールパターンを用いると、フォトリソグラフィー技術によるマスク形成時に、隣接するセル周辺コンタクトプラグ間が繋がってしてしまうという問題が生じやすい。
本第３実施形態では、最初に各コンタクトホール同士を繋げた１つのパターンとしてセル周辺コンタクトマスク開口部２８５ａを形成した後に、各コンタクトプラグを分離する方法を採用する。これにより後に形成するコンタクトプラグ間の短絡を回避できる。
【００６４】
先の第２実施形態において図１６を基に説明した工程と同様の方法で、セル周辺コンタクトマスク２８５をマスクにして第１層間膜３３をエッチングして、図３１に示す如くセル周辺コンタクト開口部２８６を形成する。前記セル周辺コンタクトマスク開口部２８５ａは、Ｘ方向に延在する長方形のパターンとなる。セル周辺コンタクトマスク開口部２８５ａでは、その領域内に含まれる、３つのセル周辺ＳＤ拡散層２７７が露出する。
次に、セル周辺コンタクトマスク２８５を除去する。更に、第２実施形態において図１９を基に説明した工程と同様に、図３２に示す如く周辺回路領域２１４に周辺コンタクトマスク開口部１９０ａを有する周辺コンタクトマスク１９０を形成する。セル周辺回路領域２１３とメモリセル領域２１２は周辺コンタクトマスク１９０により覆われる。
次いで、先の第２実施形態において図２０で示した工程と同様に、図３３に示す如く周辺コンタクト開口部３３ａをドライエッチングで形成する。
【００６５】
次いで周辺コンタクトマスク１９０を除去する。図３４Ａに示す如くメモリセル領域２１２には、帯状で下方にセルプラグ下部領域（下部導電プラグ２３９Ａ）が埋設されたセルコンタクト開口部２９１が形成され、セル周辺回路領域２１３には長方形状に開口されたセル周辺コンタクト開口部２９２が形成され、周辺回路領域２１４にはホール状の周辺コンタクト開口部２９３が形成されている。
【００６６】
次に、先の第２実施形態において図２１、２２を基に説明した工程と同様に、コンタクト第２導電膜を成長した後、ＣＭＰ法を用いてコンタクト第２導電膜と第１層間膜の研磨を行い、図３５に示す如く周辺回路領域２１４とセル周辺回路領域と２１３とメモリセル領域２１２のそれぞれに形成されているゲート保護膜３４、３４Ａ、２３４の上面を露出させる。
セル周辺回路領域２１３では、セル周辺コンタクト開口部２９２の領域に、４本のセル周辺ゲート電極２３１Ｃ、２３１Ａ、２３１Ａ、２３１Ｂが作る３つのゲート電極間にコンタクト第２導電膜が埋め込まれて、Ｘ方向に並んで３つのセル周辺回路領域用コンタクトプラグ２９４が形成される。セル周辺回路領域用コンタクトプラグ２９４は、底面でセル周辺ＳＤ拡散層２７７と接続される。
セル周辺回路領域２１３においては、ゲート絶縁膜３０Ｂを挟んでその両側にセル周辺ＳＤ拡散層２７７が配置され、ゲート絶縁膜３０Ｂ上に積層構造のゲート電極が形成されてセル周辺回路領域用トランジスタ２４Ｂが構成されている。
【００６７】
メモリセル領域２１２では、コンタクト第２導電膜は、Ｘ方向はセルゲート電極３１の側壁３４ａで挟まれ、Ｙ方向が第１層間膜３３の側壁で挟まれた領域内に埋め込まれて、セルプラグ上部領域（上部導電プラグ１３９Ｂ）が形成される。セルプラグ上部領域（上部導電プラグ１３９Ｂ）は、セルプラグ下部領域（下部導電プラグ１３９Ａ）上に積み重なるように形成される。セルコンタクトプラグ１３９は、多結晶シリコンからなるセルプラグ下部領域（下部導電プラグ１３９Ａ）と金属膜からなるセルプラグ上部領域（上部導電プラグ１３９Ｂ）の２層の領域によって構成される。
本工程を経て、セルコンタクト開口部が各セル拡散層（ソース／ドレインセル拡散層）領域毎に分離され、それぞれのセル拡散層上に互いにゲート電極で分離されて形成されたセル周辺回路領域用コンタクトプラグである、ソースセルプラグ１９５とドレインセルプラグ１９６、１９６が配置される。
【００６８】
先の第２実施形態において図２３を基に説明した工程と同様に、図３６に示す如く第２層間膜３５、第２コンタクトプラグ４０を形成する。
セル周辺回路領域２１３では、Ｙ方向に沿った活性領域Ｋ１３の中央部に位置するセル周辺コンタクトプラグ１３９に接続するように第２コンタクトプラグ４０が配置される。
先の第２実施形態と同様に第１配線４２、４２Ａ、４２Ｂを形成する。なお、図３７に示す如くセル周辺回路領域２１３では、第２コンタクトプラグ４０の上部に接続した第１配線４２ＢをＹ方向に延在させて形成した局所配線４２Ｃが形成される。
【００６９】
次に、図３８に示す如く第３層間膜３６を形成し、第３コンタクトプラグ２４１を形成する。セル周辺回路領域２１３では、活性領域Ｋ１３のＹ方向に沿った両端に位置するセル周辺コンタクトプラグに接続するように第３コンタクトプラグ２４１が配置される。
第３コンタクトプラグ２４１上に、第２配線２４３を形成する。これらの第２配線２４３上には、先に第１実施形態の説明において図１４を基に説明したキャパシタ６４が作成される。
ドレインセルプラグ２９４上の第２配線２４３上には図３９に示すキャパシタ下部電極５８が接続され、周辺回路領域２１４のドレイン周辺コンタクトプラグ１９９上の第２配線２４３上には上部配線コンタクトプラグ７１が接続される。
【００７０】
セル周辺回路領域２１３のゲート電極２３１Ａ、２３１Ｂ、２３１Ｃは、Ｘ方向に沿って設計ルールに基づいた加工限界まで高密度に配置されている。このため、セル周辺回路領域２１３の各コンタクトプラグ２９４も、Ｘ方向に沿って高密度に配置される。このような高密度で配置されたセル周辺領域２１３のコンタクトプラグ２９４上のそれぞれに対応して、同一層でコンタクトプラグを設けるのは、隣接するコンタクトホール同士がパターニング時のマスク用フォトリソグラフィ膜の変形等により短絡する可能性が高く、形成困難である。そのため、セル周辺回路領域２１３に設けるコンタクトプラグ２９４に接続するコンタクトプラグは、第２コンタクトプラグ４０と第３コンタクトプラグ２４１、２４１の２種類に分けて配置した。これにより、第２コンタクトプラグ４０と第３コンタクトプラグ２４１、２４１用のコンタクトホールを２回に分けて別々に形成することになるので、マスク用のフォトリソグラフィ膜の変形が防止され、隣接するコンタクトプラグ間での短絡を回避することができる。
【００７１】
図３８に示す構造から、先に第１実施形態において図１４を基に説明した工程と同様の工程、あるいは、第２実施形態において図２５を基に説明した工程と同様の工程を経てメモリセル領域２１２においてはキャパシタ６４などを形成し、周辺回路領域２１４においては上部配線コンタクトプラグ７１などを形成し、更にセル周辺回路領域２１３において上部配線コンタクトプラグ２７１、上部配線２７２を形成することで、本実施形態の半導体装置２００が完成する。
なお、セル周辺回路領域２１３に形成する上部配線コンタクトプラグ２７１、上部配線２７２などは、周辺回路領域２１４に形成する上部配線コンタクトプラグ７１、上部配線７２と同等の工程で製造することができるので、詳しい説明は省略する。
【００７２】
本第３実施形態では、メモリセル領域２１２に配置するセルコンタクトプラグを第２実施形態で用いた帯形状（ライン形状）の開口部１８６を有するマスク１８５を用いた自己整合法により形成した。また、セル周辺回路領域２１３に配置するコンタクトプラグを長方形状の開口部２８６を有するマスク２８５を用いた自己整合法により形成した。
これらにより、微細化に対応したセルコンタクトプラグおよびセル周辺コンタクトプラグを容易に形成することが可能となる。このような帯形状や長方形状のコンタクト開口部１８６、２８６を有するマスク１８５、２８５を用いた自己整合法でセルコンタクトプラグ１３９とセル周辺領域２１３のプラグ２９４を形成する場合においても、本実施形態を適用して、製造工程の増加を抑制しつつ、低い抵抗値を有するコンタクトプラグを形成できる。
【００７３】
「第４実施形態」
本第４実施形態では、セルプラグ下部領域を選択エピタキシャル成長法で生成した単結晶のシリコン膜で形成する方法について図４０と図４１を利用して以下に説明する。
図４０は、先に説明した第３実施形態の図２８に示す工程の後、セルコンタクトマスク１８５を除去した段階の図である。断面の位置は、図２８Ａで示した位置と同じ位置を示している。
【００７４】
選択エピタキシャルシリコン膜成長により、セルコンタクト開口部１８６の底部に露出した半導体基板（セル拡散層７６ａ、７６ｂ）２０上に、不純物としてリンを含有したシリコン膜からなる下部導電プラグ３００を形成する。このシリコン膜からなる下部導電プラグ３００の膜厚は、ゲート導電膜と同程度になるように形成する。
選択エピタキシャル成長法は原料ガスとしてジクロロシラン（ＳｉＨ２Ｃｌ２）、塩化水素（ＨＣｌ）、及び水素（Ｈ２）を用い、不純物ドーピングガスとしてホスフィン（ＰＨ３）を例示できる。
【００７５】
この工程の後、先の第３実施形態の図３０に示す工程以降と同様の工程を経ることで半導体装置を得ることができる。
本第４実施形態の方法を用いることにより、多結晶シリコン膜のエッチバックを削除でき、製造コストを削減できる。また、半導体基板２０との界面に自然酸化膜の形成を抑制でき、コンタクト抵抗を更に低減できるという効果も得られる。
【００７６】
以上説明した各実施形態は、本発明の主旨を逸脱しない範囲で変形が可能である。
例えば、ＭＯＳトランジスタはプレーナ型の代わりにゲート電極の一部が溝内に埋設された溝ゲート型（トレンチゲート型）としてもよい。
また、ＤＲＡＭ以外のメモリセル領域を有する半導体装置、抵抗変化メモリ（ＲＲＡＭ）や相変化メモリ（ＰＲＡＭ）等について、本発明を適用することが可能である。
【符号の説明】
【００７７】
１０、１００、２００半導体（記憶）装置、１２、１１２，２１２…メモリセル領域、１４、１１４，２１４…周辺回路領域、Ｋ１２、Ｋ…１３、Ｋ１４…活性領域、２０…半導体基板、２２…素子分離膜、２４、２４Ａ…トランジスタ、２６、２６Ａ、２８、２８Ａ…拡散層領域、３０、３０Ａ…ゲート絶縁膜、３１…セルゲート電極、３１Ａ…周辺ゲート電極、３１Ｂ…セルダミー電極、３１Ｃ…周辺ゲート配線、３２…ゲート導電膜、３２Ａ…周辺ゲート導電膜、３３…第１層間膜、３３ａ…周辺コンタクト開口部、３４…ゲート保護膜、３４Ａ…周辺ゲート保護膜、３４ａ…サイドウォール絶縁膜、３５…第２層間膜、３６…第３層間膜、３８…第１コンタクトホール、３９…セルコンタクトプラグ、３９Ａ…下部導電プラグ、３９Ｂ…上部導電プラグ、４０、４０Ａ…第２コンタクトプラグ、４１…接続プラグ、４２、４２Ａ…第１配線、４３…第２配線、５４…第４層間膜、５８…下部電極、６２…上部電極、６４…キャパシタ、６５…第５層間膜、６６…上部配線、７０…導通プラグ、７１…上部配線コンタクトプラグ、７２…上部配線、７５…周辺ＬＤＤ拡散層、７７…周辺ＳＤ拡散層、８０…ＭＯＳトランジスタ（周辺トランジスタ）、８１…ＭＯＳトランジスタ（セルトランジスタ）、８５ａ…セルコンタクトマスク開口部、１８５…セルコンタクトマスク、１８５ａ…セルコンタクトマスク開口部、１９０…周辺コンタクトマスク、１９０ａ…周辺コンタクトマスク開口部、１９１…第２導電膜、２１３…セル周辺回路領域、２３１Ａ、２３１Ｂ、２３１Ｃ…セル周辺ゲート電極、２３４…ゲート保護膜、２４１…第３コンタクトプラグ、２７５…セル周辺ＬＤＤ拡散層、２７７…セル周辺ＳＤ拡散層、２８５…セル周辺コンタクトマスク、２８５ａ…セル周辺コンタクトマスク開口部、２９１…セルコンタクト開口部、２９２…セル周辺コンタクト開口部、２９３…周辺コンタクト開口部、２９４…コンタクトプラグ、３００…下部導電プラグ。
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ等のメモリセル領域を備えた半導体装置において、メモリセル領域に配置した記憶素子（例えばキャパシタ）と選択用のＭＯＳトランジスタを複数のコンタクトプラグを介して接続する技術が知られている（特許文献１）。
半導体装置の微細化の進展に伴い、メモリセル領域に配置するコンタクトプラグのサイズも縮小するため、電気抵抗値の増加による動作特性への影響が問題となる。メモリセル領域に配置して半導体基板に直接接続するコンタクトプラグを金属で形成すると、接合リーク電流増加等の影響で記憶動作特性の劣化が懸念される。
そこで、半導体基板に直接接続する部分以外に金属を材料としたプラグを形成して、電気抵抗値の増加を抑制する技術が知られている（特許文献２、３）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−００９１７４号公報
【特許文献２】特開２００２−２９９５７１号公報
【特許文献２】特開２００９−２００２５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数のコンタクトプラグを積層する際に、上方に設けた別のプラグのみを金属で形成する方法（例えば特許文献２）は、製造が容易であるが、下方に設けたプラグ自体の抵抗値を下げることができないので、抵抗値の低減効果は限定的である。
一方、１つのコンタクトホール内の底面と接触する部分にのみシリコンを堆積し、その上部のコンタクトホール内を金属で充填する方法（例えば特許文献３）は、抵抗値の低減効果が大きいが、製造方法が複雑となる問題がある。
また、メモリセル領域以外の周辺回路領域においては、すべて金属のみで形成したコンタクトプラグを配置して、抵抗値の増加を抑制することが一般的に行われている。このため、メモリセル領域と周辺回路領域で構造の異なるコンタクトプラグを形成する必要があり、製造方法がさらに複雑になるという問題があった。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために本願発明は、半導体基板上にセル領域と該セル領域に隣接する周辺回路領域とを有する半導体装置の製造方法であって、前記セル領域にセルトランジスタを形成し、前記周辺回路領域に周辺回路用トランジスタを形成する工程と、記セルトランジスタおよび前記周辺回路用トランジスタ上を覆う層間膜を形成する工程と、前記層間膜に前記セルトランジスタのソース／ドレイン領域に達するセルコンタクトホールを形成する工程と、前記セルコンタクトホールの底部側に前記ソース／ドレイン領域に接触するシリコン膜からなる下部導電プラグを形成する工程と、前記層間膜に前記周辺回路用トランジスタのソース／ドレイン領域に達する周辺コンタクトホールを形成する工程と、前記セルコンタクトホール内の前記下部導電プラグ上および前記周辺コンタクトホール内に同時に金属膜を充填して、前記セルコンタクトホール内に前記シリコン膜と前記金属膜からなる積層構造のセルコンタクトプラグを形成すると共に、前記周辺コンタクトホール内に前記金属膜からなる周辺コンタクプラグを同時に形成する工程とを、備えたことを特徴とする。
【発明の効果】
【０００６】
本発明によれば、半導体基板上にセル領域とそれに隣接させて周辺回路領域を設けた構造において、各領域毎にトランジスタと層間膜とコンタクトプラグを形成する際、各領域の層間膜に形成したコンタクトホールにシリコン膜からなる下部導電プラグと金属膜とを形成して各領域毎のコンタクトプラグを形成する際、セル領域のコンタクトホール内のシリコン膜上に金属膜を形成する工程と周辺回路領域のコンタクトホール内に金属膜を形成する工程を同時に行うことで、コンタクト抵抗の低減化を図りつつ、工程の簡略化をなし得る効果を奏する。
【図面の簡単な説明】
【０００７】
【図１Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図１Ａは半導体基板の周辺回路領域とセル領域に対し素子分離領域と活性領域を形成した状態を示す部分断面図。
【図１Ｂ】図１Ｂは図１Ａの上面図。
【図２Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図２Ａは半導体基板の周辺回路領域とセル領域に対し周辺ゲート電極とセルゲート電極を形成した状態を示す部分断面図。
【図２Ｂ】図２Ｂは図２Ａの上面図。
【図３Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図３Ａは半導体基板の周辺回路領域とセル領域に対し各ゲート電極にゲートサイドウォール絶縁膜を形成した状態を示す部分断面図。
【図３Ｂ】図３Ｂは図３Ａの上面図。
【図４Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図４Ａは半導体基板の周辺回路領域とセル領域に対し各ゲート電極を覆う第１層間膜を形成し、セル領域にセルコンタクトマスク開口部を形成した状態を示す部分断面図。
【図４Ｂ】図４Ｂは図４Ａの上面図。
【図５Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図５Ａは半導体基板のセル領域に対し第１層間膜にセルコンタクト開口部を形成した状態を示す部分断面図。
【図５Ｂ】図５Ｂは図５Ａの上面図。
【図６】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、半導体基板の周辺回路領域に対しコンタクト第１導電膜を形成し、セル領域に対しセルコンタクト開口部を埋め込むようにコンタクト第１導電膜を形成した状態を示す部分断面図。
【図７Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図７Ａは半導体基板のセル領域に対しセルコンタクト用の下部導電プラグを形成した状態を示す部分断面図。
【図７Ｂ】図７Ｂは図７Ａの上面図。
【図８Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図８Ａは半導体基板の周辺回路領域とセル領域に対しコンタクトマスクを形成し周辺回路領域に対しコンタクトマスク開口部を形成した状態を示す部分断面図。
【図８Ｂ】図８Ｂは図８Ａの上面図。
【図９Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図９Ａは半導体基板の周辺回路領域に対しコンタクト開口部を形成しセル領域についてコンタクトマスクを除去した状態を示す部分断面図。
【図９Ｂ】図９Ｂは図９Ａの上面図。
【図１０】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、半導体基板の周辺回路領域とセル領域に対しコンタクト第２導電膜を形成した状態を示す部分断面図。
【図１１Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図１１Ａは半導体基板の周辺回路領域に対しコンタクトプラグを形成しセル領域について上部導電プラグを形成した状態を示す部分断面図。
【図１１Ｂ】図１１Ｂは図１１Ａの上面図。
【図１２Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図１２Ａは半導体基板の周辺回路領域とセル領域に対し第２層間膜と第２コンタクトプラグを形成した状態を示す部分断面図。
【図１２Ｂ】図１２Ｂは図１２Ａの上面図。
【図１３Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図１３Ａは半導体基板の周辺回路領域とセル領域の第２層間膜上にそれぞれ配線を形成した状態を示す部分断面図。
【図１３Ｂ】図１３Ｂは図１３Ａの上面図。
【図１４Ａ】本発明に係る第１実施形態の半導体装置の製造方法を説明するためのもので、図１４Ａは半導体基板の周辺回路領域に対しコンタクトプラグ及び配線を形成し、セル領域に対しキャパシタを形成して半導体装置を完成させた状態を示す部分断面図。
【図１４Ｂ】図１４Ｂは図１４Ａの上面図。
【図１５Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図１５Ａは半導体基板の周辺回路領域とセル領域に対し各ゲート電極形成後、それらを覆う第１層間膜を形成し、周辺回路領域にセルコンタクトマスクを形成しセル領域にセルコンタクトマスク開口部を形成した状態を示す部分断面図。
【図１５Ｂ】図１５Ｂは図１５Ａに示すセル領域における別方位の部分断面図。
【図１５Ｃ】図１５Ｃは図１５Ａの上面図。
【図１６Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図１６Ａは半導体基板のセルコンタクト領域にセルコンタクト開口部を形成した状態を示す部分断面図。
【図１６Ｂ】図１６Ｂは図１６Ａに示すセル領域における別方位の部分断面図。
【図１６Ｃ】図１６Ｃは図１６Ａの上面図。
【図１７Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図１７Ａは半導体基板の周辺回路領域とセルコンタクト領域にコンタクト第１導電膜を形成した状態を示す部分断面図。
【図１７Ｂ】図１７Ｂは同状態のセル領域における別方位の部分断面図。
【図１８Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図１８Ａは半導体基板のセルコンタクト領域に下部導電プラグを形成した状態を示す部分断面図。
【図１８Ｂ】図１８Ｂは図１８Ａに示すセル領域における別方位の部分断面図。
【図１８Ｃ】図１８Ｃは図１８Ａの上面図。
【図１９Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図１９Ａは半導体基板の周辺回路領域にコンタクトマスク開口部を形成しセル領域にコンタクトマスクを形成した状態を示す部分断面図。
【図１９Ｂ】図１９Ｂは図１９Ａのセル領域における別方位の部分断面図。
【図１９Ｃ】図１９Ｃは図１９Ａの上面図。
【図２０Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図２０Ａは半導体基板の周辺回路領域にコンタクト開口部を形成しセル領域のコンタクトマスクを部分除去した状態を示す部分断面図。
【図２０Ｂ】図２０Ｂは図２０Ａに示すセル領域における別方位の部分断面図。
【図２０Ｃ】図２０Ｃは図２０Ａの上面図。
【図２１Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図２１Ａは半導体基板の周辺回路領域とセル領域にコンタクト第２導電膜を形成した状態を示す部分断面図。
【図２１Ｂ】図２１Ｂは図２１Ａに示すセル領域における別方位の部分断面図。
【図２２Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図２２Ａは半導体基板の周辺回路領域に対し周辺プラグを形成し、セル領域について上部導電プラグを形成した状態を示す部分断面図。
【図２２Ｂ】図２２Ｂは図２２Ａのセル領域における別方位の部分断面図。
【図２２Ｃ】図２２Ｃは図２２Ａの上面図。
【図２３Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図２３Ａは半導体基板の周辺回路領域とセル領域に対し第２層間膜と第２コンタクトプラグを形成した状態を示す部分断面図。
【図２３Ｂ】図２３Ｂは図２３Ａのセル領域における別方位の部分断面図。
【図２３Ｃ】図２３Ｃは図２３Ａの上面図。
【図２４Ａ】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、図２４Ａは半導体基板の周辺回路領域とセル領域の第２層間膜上にそれぞれ配線を形成した状態を示す部分断面図。
【図２４Ｂ】図２４Ｂは図２４Ａのセル領域における別方位の部分断面図。
【図２４Ｃ】図２４Ｃは図２４Ａの上面図。
【図２５】本発明に係る第２実施形態の半導体装置の製造方法を説明するためのもので、半導体基板の周辺回路領域に対しコンタクトプラグ及び配線を形成し、セル領域に対し上部側にキャパシタを形成して半導体装置を完成させた状態を示す部分断面図。
【図２６Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図２６Ａは半導体基板の周辺回路領域とセル周辺回路領域とセル領域に対し素子分離領域と活性領域を形成した状態を示す部分断面図。
【図２６Ｂ】図２６Ｂは図２６Ａの上面図。
【図２７Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図２７Ａは半導体基板の周辺回路領域とセル周辺回路領域とセル領域に対し周辺ゲート電極とセル周辺ゲート電極とセルゲート電極を形成し各電極にサイドウォールを形成した状態を示す部分断面図。
【図２７Ｂ】図２７Ｂは図２７Ａの上面図。
【図２８Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図２８Ａは半導体基板の周辺回路領域とセル周辺回路領域とセル領域に対し各ゲート電極を覆う第１層間膜を形成し、セル領域にセルコンタクト開口部を形成した状態を示す部分断面図。
【図２８Ｂ】図２８Ｂは図２８Ａに示すセル領域における別方位の部分断面図。
【図２８Ｃ】図２８Ｃは図２８Ａの上面図。
【図２９Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図２９Ａは半導体基板のセル領域に対しセルコンタクト用の下部導電プラグを形成した状態を示す部分断面図。
【図２９Ｂ】図２９Ｂは図２９Ａのセル領域における別方位の部分断面図である。
【図２９Ｃ】図２９Ｃは図２９Ａの上面図。
【図３０Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３０Ａは半導体基板の周辺回路領域とセル周辺回路領域とセル領域に対しコンタクトマスクを形成しセル周辺回路領域に対しコンタクトマスク開口部を形成した状態を示す部分断面図。
【図３０Ｂ】図３０Ｂは図３０Ａのセル領域における別方位の部分断面図。
【図３０Ｃ】図３０Ｃは図３０Ａの上面図。
【図３１Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３１Ａは半導体基板のセル周辺回路領域に対しセル周辺コンタクト開口部を形成した状態を示す部分断面図。
【図３１Ｂ】図３１Ｂは図３１Ａのセル周辺領域とセル領域における別方位の部分断面図。
【図３１Ｃ】図３１Ｃは図３１Ａの上面図。
【図３２Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３２Ａは半導体基板の周辺回路領域とセル周辺回路領域とセル領域に対しコンタクトマスクを形成し周辺回路領域に周辺コンタクトマスク開口部を形成した状態を示す部分断面図。
【図３２Ｂ】図３２Ｂは周辺回路領域とセル周辺領域とセル領域における別方位の部分断面図。
【図３２Ｃ】図３２Ｃは図３２Ａの上面図。
【図３３Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３３Ａは半導体基板の周辺回路領域に対し拡散層周辺コンタクト開口部を形成した状態を示す部分断面図。
【図３３Ｂ】図３３Ｂは周辺回路領域とセル周辺領域とセル領域における別方位の部分断面図。
【図３３Ｃ】図３３Ｃは図３３Ａの上面図。
【図３４Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３４Ａは半導体基板の周辺回路領域とセル周辺回路領域とセル領域に対しコンタクト開口部を形成した状態を示す部分断面図。
【図３４Ｂ】図３４Ｂは図３４Ａの周辺回路領域とセル周辺領域とセル領域における別方位の部分断面図。
【図３４Ｃ】図３４Ｃは図３４Ａの上面図。
【図３５Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３５Ａは半導体基板の周辺回路領域とセル周辺回路領域とセル領域に対しプラグを形成し平坦化した状態を示す部分断面図。
【図３５Ｂ】図３５Ｂは図３５Ａの周辺回路領域とセル周辺領域とセル領域における別方位の部分断面図。
【図３５Ｃ】図３５Ｃは図３５Ａの上面図。
【図３６Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３６Ａは半導体基板の周辺回路領域とセル領域に第２層間膜とコンタクトプラグを形成した状態を示す部分断面図。
【図３６Ｂ】図３６Ｂは図３６Ａに示す周辺回路領域とセル周辺領域とセル領域における別方位の部分断面図。
【図３６Ｃ】図３６Ｃは図３６に示す上面図。
【図３７Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３７Ａは半導体基板の周辺回路領域とセル周辺回路領域とセル領域のコンタクトプラグ上にそれぞれ配線を形成した状態を示す部分断面図。
【図３７Ｂ】図３７Ｂは図３７Ａに示す周辺回路領域とセル周辺領域とセル領域における別方位の部分断面図。
【図３７Ｃ】図３７Ｃは図３７Ａの上面図。
【図３８Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３８Ａは半導体基板の周辺回路領域とセル領域に第３層間膜を形成した状態を示す部分断面図。
【図３８Ｂ】図３８Ｂは図３８Ａに示す周辺回路領域とセル周辺領域とセル領域における別方位の部分断面図。
【図３８Ｃ】図３８Ｃは図３８Ａの上面図。
【図３９Ａ】本発明に係る第３実施形態の半導体装置の製造方法を説明するためのもので、図３９Ａは半導体基板の周辺回路領域とセル周辺回路領域に対しコンタクトプラグ及び配線を形成し、セル領域に対しキャパシタを形成して半導体装置を完成させた状態を示す部分断面図。
【図３９Ｂ】図３９Ｂは図３９Ａの上面図。
【図４０】本発明に係る第４実施形態の半導体装置の製造方法を説明するためのもので、図４０は半導体基板の周辺回路領域とセル周辺回路領域に対し第１層間膜を形成し、セル領域に対しセルコンタクト開口部を形成した状態を示す部分断面図。
【図４１】本発明に係る第４実施形態の半導体装置の製造方法を説明するためのもので、図４１は半導体基板の周辺回路領域とセル周辺回路領域に対し第１層間膜を形成し、セル領域に対し下部導電プラグを形成した状態を示す部分断面図。
【発明を実施するための形態】
【０００８】
以下に本発明に係る半導体装置の製造方法の第１実施形態について説明する。
図１〜図１４は本発明に係る半導体装置の製造方法を実施する場合の各工程の一例を順次示すもので、図１〜図１４を基に以下に説明する製造方法を実施することにより、図１４に示す断面構造のＤＲＡＭ素子としての半導体（記憶）装置１０を製造することを本実施形態の特徴とする。
本実施形態に係る製造方法を説明する前に、本発明の製造方法において製造対照とするＤＲＡＭ素子などの半導体装置の一例構造について、図１４を参照しながら以下に説明する。本実施形態において対照とするＤＲＡＭ素子上には複数のメモリセル領域が配置されており、各メモリセル領域内には、選択用ＭＯＳトランジスタおよびキャパシタを備えたメモリセルを所定の規則によって配列したメモリセルアレイが構成されている。また、各メモリセル領域に隣接するように周辺回路領域が配置されている。周辺回路領域にはセンスアンプ回路、デコーダ回路、ＤＲＡＭ素子外部への入出力回路等を含むメモリセルアレイ以外の回路ブロックが配置されている。
【０００９】
「第１実施形態」
図１４Ａは、上述のＤＲＡＭセルのメモリセル領域と周辺回路領域を備えた半導体装置の一実施形態を示す縦断面図である。本実施形態の半導体装置１０は、ＤＲＡＭセルのメモリセル領域１２と周辺回路領域１４とを同一の半導体基板２０上に備えて構成されている。図１４Ａの右側にメモリセル領域１２、左側に周辺回路領域１４の断面を示す。
まず、メモリセル領域１２について説明する。
半導体基板２０は、例えばｐ型シリコン基板により形成されている。素子分離膜２２は、半導体基板２０のトランジスタ形成領域をそれ以外の部分から区画して絶縁分離するために設けられ、例えばシリコン酸化膜（ＳｉＯ２）からなる。
【００１０】
図１４Ａに示すメモリセル領域１２において素子分離膜２２、２２により区画されている活性領域Ｋ１２の中央側と両端側にｎ型不純物のドープされた拡散層領域が配置され、それぞれソース領域またはドレイン領域となる拡散層領域２６、２８が形成されている。各領域の間の半導体基板２０上にゲート絶縁膜３０が形成され、それらの上にゲート導電膜３２が形成されており、これらによりセルトランジスタ２４が形成されている。このセルトランジスタ２４は、ＤＲＡＭセルにおいて選択用トランジスタとなる。
【００１１】
セルトランジスタ２４において、ゲート絶縁膜３０は、半導体基板２０表面に熱酸化法により酸化シリコン膜として形成されている。なお、ゲート絶縁膜３０の材料は、これに限定されず、シリコン酸窒化膜（ＳｉＯＮ）や、窒化ハフニウムアルミネート膜（ＨｆＡｌＯＮ）等の高誘電体膜（Ｈｉｇｈ−Ｋ膜）などを用いても良い。
ゲート導電膜３２は、リンを含有した多結晶シリコン膜と金属膜との多層膜により形成されており、多結晶シリコン膜は、ＣＶＤ法での成膜時にリンなどの不純物を含有させて形成するドープド多結晶シリコン膜を適用することができる。金属膜は、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜やタングステンシリサイド等の高融点金属膜を適用することができるので、ゲート導電膜３２の一例として、リンを含有した多結晶シリコン膜と窒化タングステン膜とタングステン膜の積層構造とすることができる。
ゲート導電膜３２の上にシリコン窒化膜（Ｓｉ３Ｎ４）などからなるゲート保護膜３４が形成され、ゲート導電膜３２とゲート保護膜３４によりセルゲート電極３１が形成されるとともに、ゲート導電膜３２とゲート保護膜３４の側壁側にシリコン窒化膜の絶縁膜によるサイドウォール絶縁膜３４ａが形成されている。
なお、メモリセル領域１２において、素子分離膜２２の上にもゲート導電膜３２とゲート保護膜３４が積層されているが、素子分離膜２２の上に形成されているのは、ゲート導電膜３２とゲート保護膜３４とからなるダミーゲート電極３１Ｂとされている。
【００１２】
メモリセル領域１２において半導体基板２０及び絶縁膜３４の上には、第１層間膜３３と第２層間膜３５と第３層間膜３６が形成されている。これらの第１層間膜３３と第２層間膜３５と第３層間膜３６は、例えば酸化シリコンにより形成されている。前記第１層間膜３３には、拡散層領域２６、２８に個々に接続するように、各々第１コンタクトホール３８が貫通して設けられ、各第１コンタクトホール３８の内部に下部導電プラグ３９Ａと上部導電プラグ３９Ｂとからなるセルコンタクトプラグ３９が形成されている。
拡散層領域２６の上に接続されているセルコンタクトプラグ３９の上方であって、第２層間膜３５に形成されているコンタクトホール部分に第２コンタクトプラグ４０が形成され、その上に第２層間膜３５に覆われるようにビット配線などの第１配線４２が形成されている。また、拡散層領域２８、２８の上に接続されているセルコンタクトプラグ３９は、第２層間膜３５と第３層間膜３６に形成されたコンタクトホールに形成されている接続プラグ４１により第３層間膜３６の表面位置まで延出形成されている。前記ビット配線などの第１配線４２は、タングステンなどの金属膜からなる。
【００１３】
メモリセル領域１２において第３層間膜３６の上に後述するキャパシタを接続するための第２配線４３が前記第１配線４２に接続するように形成され、第３層間膜３６上と第２配線４３を覆うように酸化シリコン等からなる第４層間膜５４が形成されている。第４層間膜５４において、各第２配線４３の上方にそれぞれキャパシタ用深孔シリンダ５６が形成されている。
キャパシタ用深孔シリンダ５６の内底面と内周面には、窒化チタンからなるコップ型のキャパシタ下部電極５８が設けられ、下部電極５８の表面に例えば酸化ジルコニウム（ＺｒＯ２）あるいは酸化アルミニウム（Ａｌ２Ｏ３）からなる容量絶縁膜６０及び窒化チタンなどの金属膜からなる上部電極６２が形成されることにより、データを蓄積する容量記憶部となるキャパシタ６４が形成されている。
【００１４】
キャパシタ下部電極５８は、その下に配設される第２配線４３を介して接続プラグ４１に接続され、さらにセルコンタクトプラグ３９を介してセルトランジスタ２４の拡散層領域２８に電気的に接続されている。
また、キャパシタ６４の上側には第５層間膜６５が設けられるとともに、この第５層間膜６５上に上部配線６６が形成され、これらの上部配線６６はセル領域１２の図示略の領域においてキャパシタ６４の上部電極６２と接続されている。
【００１５】
次に、周辺回路領域１４の構造について以下に説明する。
半導体基板２０に形成されている素子分離膜２２は、半導体基板２０の周辺回路領域１４においてトランジスタ形成領域とその他の領域を区画し、トランジスタ形成領域を絶縁分離している。
素子分離膜２２により区画されている活性領域Ｋ１４の両端側にｎ型不純物のドープされた拡散層領域が配置され、それぞれソース領域あるいはドレイン領域となる拡散層領域２６Ａ、２８Ａが形成されている。拡散層領域２６Ａ、２８Ａの間の領域の半導体基板２０上にゲート絶縁膜３０Ａが形成され、その上にゲート導電膜３２Ａとゲート保護膜３４Ａが形成されており、これらにより積層構造の周辺ゲート電極３１Ａが構成され、周辺回路領域１４のトランジスタ２４Ａが形成されている。
【００１６】
この周辺回路領域１４のトランジスタ２４Ａにおいて、ゲート絶縁膜３０Ａは、メモリセル領域１２に形成されているゲート絶縁膜３０と同等材料から形成され、ゲート導電膜３２Ａはメモリセル領域１２に形成されているゲート導電膜３２と同等材料から形成され、ゲート保護膜３４Ａはメモリセル領域１２に形成されているゲート保護膜３４と同等材料から構成されている。
周辺回路領域１４のゲート電極３２Ａとゲート保護膜３４Ａの側壁側にシリコン窒化膜などの絶縁膜によるサイドウォール絶縁膜３４ｂが形成されている。前記サイドウォール絶縁膜３４ｂはメモリセル領域１２のサイドウォール絶縁膜３４ａと同等材料からなる。
【００１７】
周辺回路領域１４において半導体基板２０及び絶縁膜３４Ａの上には、第１層間膜３３と第２層間膜３５と第３層間膜３６が形成されている。これらの第１層間膜３３と第２層間膜３５と第３層間膜３６は、メモリセル領域１２において形成されているものと同等の膜である。また、前記第１層間膜３３には、周辺回路領域１４の拡散層領域２６Ａ、２８Ａに個々に接続するように、各々第１コンタクトホール６８が設けられ、各第１コンタクトホール６８の内部に導通プラグ７０が形成されている。これらの導通プラグ７０を構成する材料は先のメモリセル領域１２において設けられている上部導電プラグ３９Ｂの材料と同等材料からなる。
周辺回路領域１４において拡散層領域２６Ａの上に接続されている導通プラグ７０の上方、及び、拡散層領域２８Ａ、２８Ａの上に接続されている導通プラグ７０の上方であって、第２層間膜３５に形成されているコンタクトホール部分に第２コンタクトプラグ４０Ａが形成され、その上に第２層間膜３５に覆われるように第１配線４２Ａが形成されている。第２コンタクトプラグ４０Ａの構成材料は先のメモリセル領域１２に形成された第２コンタクトプラグ４０と同等材料からなり、第１配線４２Ａは先のメモリセル領域１２に形成された第１配線４２と同等材料からなる。
【００１８】
また、第１配線４２Ａの上方の第２層間膜３５と第４層間膜５４と第５層間膜６５を貫通するように形成されたコンタクトホールの内部に上部配線コンタクトプラグ７１が形成され、
拡散層領域２８Ａ、２８Ａの上に接続されている導通プラグ７０は、第２層間膜３５と第３層間膜３６に形成されたコンタクトホールに形成されている第２コンタクトプラグ４０Ａと第１配線４２Ａと接続プラグ７１により第５層間膜６５の表面位置まで延出形成され、第５層間膜６５の上に形成されている上部配線７２に接続されている。
【００１９】
次に、図１〜図１４を参照しつつ本実施形態に係る半導体装置１０の製造方法について説明する。
図１Ａは製造目的とする半導体装置１０の周辺回路領域１４における部分断面を示し、図１Ｂは同半導体装置１０の平面図を示すが、図１Ａの左側部分は図１ＢにおけるＣ−Ｃ’線に沿う周辺回路領域１４の部分断面図、図１Ａの右側部分は図１ＢにおけるＡ−Ａ’線に沿うメモリセル領域１２の断面図である。
以降の各図において、各図Ａの左側部分は各図Ｂにおける周辺回路領域１４のＣ−Ｃ’線に沿う断面図、各図Ａの右側部分は各図ＢにおけるＡ−Ａ’線に沿うメモリセル領域１２の断面図の関係としてそれぞれ並列表記する。また、図１Ｂあるいは各図Ｂにおいて説明の簡易化のために、Ｘ方向を左右方向、Ｙ方向を上下方向と定義する。また、メモリセル領域１２においてゲート電極を延在させた方向がＹ方向に対応し、各図ＢのＣ−Ｃ’線が延在する方向はＸ方向と平行にされている。
【００２０】
図１に示すように、ｐ型半導体基板２０に素子分離膜２２を埋設形成して素子分離領域を形成する。素子分離膜２２により区画されて半導体基板２０に活性領域が形成される。素子分離膜として一般的にはシリコン酸化膜（ＳｉＯ２）を用いることができる。本実施形態ではメモリセル領域１２に配置された個々の活性領域Ｋ１２は、Ｘ方向と所定の角度で交差する第１の方向に延在する長円形状とされ、Ｘ方向とＹ方向に所定のピッチで複数並列して配置され、周辺回路領域１４に配置された活性領域Ｋ１４は平面視矩形状に形成されている。なお、図１Ｂに示した活性領域Ｋ１２、Ｋ１４の形状や配列は一例であって、適宜変形することができる。
【００２１】
次に、図２Ａ、Ｂに示す如く活性領域Ｋ１２上、Ｋ１４上にシリコン酸化膜のゲート酸化膜３０、３０Ａを熱酸化法により形成する。なお、ゲート酸化膜３０、３０Ａの構成材料と製造方法は、これに限らず、シリコン酸窒化膜（ＳｉＯＮ）や窒化ハフニウムアルミネート膜（ＨｆＡｌＯＮ）等の高誘電体膜（Ｈｉｇｈ-Ｋ膜）を用いて成膜法により形成しても良い。
次に、ゲート絶縁膜３０、３０Ａ上にゲート導電膜を積層形成する。これらの材料は、リンを含有した多結晶シリコン膜、窒化タングステン膜（ＷＮ）、タングステン膜（Ｗ）を順次堆積した積層膜を用いることができる。次いで、ゲート導電膜の上に、ゲート保護膜を形成する。ゲート保護膜の材料は、シリコン窒化膜（Ｓｉ３Ｎ４）を用いることができる。
【００２２】
次いで、フォトリソグラフィー技術、ドライエッチング技術を用いて、レジストマスクを形成し、このレジストマスクを用いて、ゲート保護膜とゲート導電膜を順次エッチングして、メモリセル領域１２においてはゲート保護膜３４とゲート導電膜３２から成るセルゲート電極３１を形成し、周辺回路領域１４においてはゲート保護膜３４Ａとゲート導電膜３２Ａから成る周辺ゲート電極３１Ａを形成する。この後、レジストマスクを除去する。
即ち、図２Ｂに示す如く周辺回路領域１４の活性領域Ｋ１４には、それをＹ方向に横断するように周辺ゲート電極３１Ａが形成される。この実施形態では図示した活性領域Ｋ１４に対しＸ方向に並列して２本の周辺ゲート電極３１Ａが形成されている。周辺回路領域１４の素子分離膜２２上に配置されたゲート電極３１Ａは配線層（周辺ゲート配線）として利用される。
本実施形態においてメモリセル領域１２では、活性領域Ｋ１２をＹ方向に横断してセルゲート電極３１が形成される。セルゲート電極３１は、個々の活性領域Ｋ１２内に２つ、Ｘ方向に並列して配置される。セルゲート電極３１はＤＲＡＭ素子のワード線として機能する。また、Ｘ方向に隣接する活性領域間（素子分離膜２２上）には、ゲート電極によってセルダミー電極３１Ｂが形成されている。セルダミー電極３１Ｂはセルゲート電極３１と同じ構造を有しており、ゲート電極３１のパターン配置を連続的にすることで微細化を容易にする。
【００２３】
次に、周辺回路領域１４の周辺ゲート電極３１Ａで覆われていない活性領域Ｋ１４内に、Ｎ型の不純物を導入して、周辺ＬＤＤ拡散層７５を形成する。不純物導入はイオン注入で行い、不純物はリン、エネルギーは１０ＫｅＶ，ドーズ量２×１０１３ａｔｏｍｓ／ｃｍ２の条件を例示できる。
メモリセル領域１２のセルゲート電極３１で覆われていない活性領域内に、Ｎ型の不純物を導入して、セル拡散層７６を形成する。不純物導入はイオン注入で行い、不純物はリン、エネルギーは１０ＫｅＶ，ドーズ量１．５×１０１３ａｔｏｍｓ／ｃｍ２の条件を例示できる。周辺ＬＤＤ拡散層７５とセル拡散層７６は、同じイオン注入条件で同時に形成してもよい。
【００２４】
次に、ゲート電極３１、３１Ａ、３１Ｂ、３１Ｃの側面、上面を覆ってゲートサイドウォール膜を形成する。材料は、シリコン窒化膜を用いることができる。ゲートサイドウォール膜をエッチバックして、ゲート電極３１、３１Ａ、３１Ｂ、３１Ｃの側壁として残存させ、ゲートサイドウォール絶縁膜３４ａを図３に示す如く形成する。
【００２５】
次に、周辺回路領域１４の周辺ゲート電極３１Ａとゲートサイドウォール絶縁膜３４ａで覆われていない活性領域内Ｋ１４にＮ型の不純物を導入して、周辺ＳＤ拡散層７７を形成する。不純物導入はイオン注入で行い、不純物は砒素、エネルギーは５０ＫｅＶ，ドーズ量２×１０１５ａｔｏｍｓ／ｃｍ２の条件を例示できる。
図３Ａに示す周辺回路領域１４の活性領域Ｋ１４には、周辺ゲート電極３１Ａをゲートとし、周辺ＳＤ拡散層７７および周辺ＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ：低濃度不純物）拡散層７５をソース／ドレインとするＭＯＳトランジスタ（周辺トランジスタ）８０が形成される。周辺回路領域１４ではＹ方向に延在する２本の周辺ゲート電極３１Ａが形成されており、２本の周辺ゲート電極３１Ａの間に形成される拡散層をソース周辺ＳＤ（ソース・ドレイン）拡散層７７ａ、２本の周辺ゲート電極３１Ａの左右両側の拡散層をドレイン周辺ＳＤ拡散層７７ｂと、便宜上、記載する。活性領域Ｋ１４には、ソース周辺ＳＤ拡散層７７ａを共有する、２つの周辺トランジスタ８０が形成されている。
【００２６】
メモリセル領域１２の活性領域Ｋ１２には、セルゲート電極
３１をゲートとし、セル拡散層７６をソース／ドレインとするＭＯＳトランジスタ（セルトランジスタ）８１が形成される。個々の活性領域Ｋ１２にはＹ方向に延在する２本のセルゲート電極３１が形成されており、２本のセルゲート電極３１の間の拡散層をソースセル拡散層７６ａ、２本のセルゲート電極の左右両側の拡散層をドレインセル拡散層７６ｂと、便宜上、記載する。活性領域Ｋ１２には、ソースセル拡散層７６ａを共有する、２つのセルトランジスタ８１が形成される。
【００２７】
次に、図４に示す如く周辺回路領域１４とメモリセル領域１２に第１層間膜３３を形成する。第１層間膜３３の構成材料は、シリコン酸化膜を用いることができる。
次いで、フォトリソグラフィー技術を用いて、メモリセル領域１２にセルコンタクトプラグを形成するため開口部が開口されたフォトレジストマスクを形成する。このマスクを、セルコンタクトマスク８５と呼称し、開口部分をセルコンタクトマスク開口部８５ａと呼称する。
セルコンタクトマスク開口部８５ａはホールパターン形状を持ち、個々の活性領域Ｋ１２の中央に位置するソースセル拡散層７６ａ上、および個々の活性領域Ｋ１２の端に位置するドレインセル拡散層７６ｂ上に、それぞれ設ける。周辺回路領域１４はセルコンタクトマスク８５で覆った状態とする。
【００２８】
セルコンタクトマスク８５をマスクにして、図５に示す如くセルコンタクトマスク開口部８５ａの下方に位置する第１層間膜３３をエッチングして、セル拡散層を露出するコンタクト開口部を形成する。この第１層間膜３３に形成された開口部をセルコンタクト開口部８６と呼称する。エッチングにおいては、シリコン窒化膜に対するエッチングの速度が遅い条件を用いて行い、セルゲート電極に対して自己整合的にセルコンタクト開口部８６を形成することができる。
【００２９】
次に、セルコンタクトマスク８５を除去し、図６に示す如くセルコンタクト開口部８６を埋め込むように、コンタクト第１導電膜８８を形成する。コンタクト第１導電膜８５の形成材料には、リンを含有した多結晶シリコン膜を用い、ＣＶＤ法により形成することができる。
次いで図７に示す如くメモリセル領域１２のコンタクト第１導電膜８８をエッチバックして、セルコンタクト開口部８６内にコンタクト第１導電膜８８を部分的に残存させて下部導電プラグ３９Ａを形成する。エッチバックは、下部導電プラグ３９Ａの上面の位置が、セルコンタクト開口部８６の高さの途中の位置になるように行う。本実施形態では、ゲート導電膜３２の上面の位置と概略同じ高さになるように形成した。形成された下部導電プラグ３９Ａの部分を、セルプラグ下部領域と呼称できる。また、この処理によって周辺回路領域１４ではコンタクト第１導電膜８８は除去されて第１層間膜３３が残る。
【００３０】
次に、図８に示す如く周辺回路領域１４とメモリセル領域１２を覆うように周辺コンタクトマスク９０を形成し、周辺回路領域１４の周辺コンタクトマスク９０にフォトリソグラフィ技術を用いて周辺コンタクトマスク開口部９０ａを形成する。これらの周辺コンタクトマスク開口部９０ａの形成位置は、周辺回路領域１４においてソース周辺ＳＤ拡散層７７ａとドレイン周辺ＳＤ拡散層７７ｂに対応する位置とする。
図９に示す如く周辺コンタクトマスク９０をマスクにして、周辺コンタクトマスク開口部９０ａの下方に位置する第１層間膜３３をエッチングして、ソース周辺ＳＤ拡散層７７ａ、ドレイン周辺ＳＤ拡散層７７ｂ、周辺ゲート配線（ゲート電極３１Ｃ）に達する周辺コンタクト開口部３３ａを形成する。この後、周辺コンタクトマスク９０を除去する。
【００３１】
図１０に示す如く周辺回路領域１４の周辺コンタクト開口部３３ａ、およびメモリセル領域１２の下部導電プラグ３９Ａの上のセルコンタクト開口部８６内を埋め込むように、コンタクト第２導電膜９１を形成する。コンタクト第２導電膜９１は金属膜であり、接触層としてのチタン膜（Ｔｉ）、バリア層としての窒化チタン膜（ＴｉＮ）、コア層としてのタングステン膜（Ｗ）を順次堆積して形成した積層構造とする。積層膜の構成材料はこれらに限定されず、接触層としてコバルト（Ｃｏ）、バリア層として窒化タングステン（ＷＮ）や、窒化タンタル（ＴａＮ）、コア層としてルテニウム（Ｒｕ）や、白金（Ｐｔ）などを用いることもできる。
【００３２】
次にＣＭＰ法を用いて、図１１に示す如くコンタクト第２導電膜９１を研磨除去して、周辺コンタクト開口部３３内、セルコンタクト開口部８６内にコンタクト第２導電膜を埋め込んで、導電膜プラグを形成する。
セルコンタクト開口部８６では、下部導電プラグ３９Ａ上に金属からなるコンタクト第２導電膜が堆積して上部導電プラグ３９Ｂが形成され、１つのセルコンタクトプラグ３９が形成される。コンタクト第２導電膜から成るセルコンタクトプラグ３９の上層部分を、セルプラグ上部領域（上部導電プラグ３９Ｂ）と呼ぶことができる。本実施形態では、１つのセルコンタクトプラグ３９は、金属からなるセルプラグ上部領域（上部導電プラグ３９Ｂ）と、多結晶シリコンからなるセルプラグ下部領域の積層体（下部導電プラグ３９Ａ）で構成される。個々の活性領域Ｋ１２の中央部分に位置するソースセル拡散層７６ａと接続するプラグをソースセルプラグ９５、活性領域の端部に位置するドレインセル拡散層７６ｂと接続するプラグをドレインセルプラグ９６と呼ぶことができる。
【００３３】
周辺回路領域１４の周辺コンタクト開口部３３ａには、コンタクト第２導電膜９１から成るコンタクトプラグが形成され、これらのコンタクトプラグを周辺コンタクトプラグと呼称できる。周辺ゲート配線と接続する周辺コンタクトプラグをゲート周辺プラグ９７、活性領域の中央部分に位置するソース周辺ＳＤ拡散層７７ａと接続する周辺コンタクトプラグをソース周辺プラグ９８、活性領域の端部に位置するドレイン周辺ＳＤ拡散層７７ｂと接続する周辺コンタクトプラグをドレイン周辺プラグ９９と呼称できる。
【００３４】
コンタクト第２導電膜９１を材料として形成される周辺コンタクトプラグ（ゲート周辺プラグ９７、ソース周辺プラグ９８、ドレイン周辺プラグ９９）は、接触層のチタン膜が半導体基板材料のシリコンと金属シリサイド層（本実施形態ではチタンシリサイド層）を形成して低い接触抵抗を持ち、さらにコア部分は低抵抗材料である金属膜で構成することにより、コア部分自体が低抵抗化されるという効果を有する。ここで、周辺コンタクトプラグのような金属材料のみから成るコンタクトプラグをメタルプラグと呼ぶことができる。メタルプラグは、低いコンタクト抵抗を形成し易いという特徴を持つ一方、半導体基板との界面に金属シリサイド層を形成する際に応力が発生して半導体基板に結晶欠陥を誘起させてしまい、接合リークのばらつきや増大と言う問題を引き起こし易い。
一方、金属の代わりに多結晶シリコンをコンタクトホール内に充填して形成したポリシリコンプラグは、コンタクト界面での応力発生が軽減され、接合リークのばらつきや増大は抑制されるが、多結晶シリコン膜自体の抵抗値が大きいのでコンタクト抵抗がメタルプラグに比べて増加する。
【００３５】
ＤＲＡＭ素子のメモリセルのように、データを電荷の有無を用いて保持するためには、記憶ノードに接続するコンタクトプラグと半導体基板との間のＰＮ接合では、小さい接合リークが求められる。一方で、メモリセルの縮小化に伴い、コンタクトプラグ径が縮小され、コンタクト抵抗は増大する傾向にあるが、デバイスの書き込み時間、読み出し時間のスペックを満たすためには、メモリセル領域に配置するコンタクトプラグの抵抗は、所定の抵抗値以下になるように抑制する必要がある。そのため、コンタクト抵抗の低減化が必要となっている。
【００３６】
本実施形態では、セルコンタクトプラグ３９が、半導体基板上に接触する多結晶シリコンから形成されたセルプラグ下部領域（下部導電プラグ３９Ａ）と、その上方に金属膜を充填して形成されたセルプラグ上部領域（上部導電プラグ３９Ｂ）の２層から成る構造をとる。半導体基板と接触する部分にのみ、接合リークの低減に効果がある多結晶シリコンを用い、その上に金属膜を堆積することで、セルコンタクトプラグ３９の全体の抵抗を低減することができる。セルプラグ下部領域（下部導電プラグ３９Ａ）とセルプラグ上部領域（上部導電プラグ３９Ｂ）の接触面においても金属シリサイド層が形成されるため、抵抗値の低減効果が得られる。
なお、半導体基板２０およびセルプラグ下部領域３９Ａとコンタクト第２導電膜（金属膜）９１の接触層の間で形成される金属シリサイド膜は、金属膜の接触層をＣＶＤ法を用いて堆積する場合には、堆積時に加わる熱によって自然と形成される。また、スパッタリング法を用いて接触層を形成した後に、ランプアニール装置等を用いた急速熱処理（ＲＴＡ）法によって、６００〜６５０℃程度の熱処理（アニール処理）を行い、金属シリサイド層を形成してもよい。
【００３７】
一方、周辺回路領域１４においては、コンタクトプラグのシリサイド化に起因した接合リーク電流の増加は問題にはならず、周辺回路領域１４に配置したＭＯＳトランジスタの駆動能力を向上させる要求から、低抵抗のコンタクトプラグを用いることが重要である。このため、メタルプラグの単層構造の適用が好ましい。
本実施形態では、セルコンタクトプラグ３９の下層部分（セルプラグ下部領域）を多結晶シリコンを用いて形成した後に、セルコンタクトプラグ３９の上層部分（セルプラグ上部領域：上部導電プラグ３９Ｂ）と周辺コンタクトプラグ（ゲート周辺プラグ９７、ソース周辺プラグ９８、ドレイン周辺プラグ９９）を金属膜を用いて同時に形成する。これにより、製造工程の増加を抑制して、メモリセル領域１２には多結晶シリコンと金属膜の積層体からなるセルコンタクトプラグ３９を形成し、周辺回路領域１４には金属膜からなる周辺コンタクトプラグ（ゲート周辺プラグ９７、ソース周辺プラグ９８、ドレイン周辺プラグ９９）を形成することができる。
【００３８】
次に、図１２に示す如く第２層間膜３５をシリコン酸化膜等で形成し、第２層間膜３５を貫いて、メモリセル領域１２のソースセルプラグ９５、および周辺回路領域１４の周辺コンタクトプラグ（ゲート周辺プラグ９７、ソース周辺プラグ９８、ドレイン周辺プラグ９９）とそれぞれ接続する第２コンタクトプラグ４０を形成する。第２コンタクトプラグ４０の材料としては、窒化チタン等のバリア層上にタングステン膜を堆積したものなどを例示できる。
【００３９】
次に、図１３に示す如く第２コンタクトプラグ４０に接続する第１配線４２、４２Ａをタングステン等の金属膜で形成する。
メモリセル領域１２の第２コンタクトプラグ４０に接続する第１配線４２は、Ｘ方向に蛇行しながら延在するようにパターニングされ、ＤＲＡＭ素子のビット線として機能する。周辺回路領域１４に配置された第１配線４２Ａは局所配線層として機能する。
【００４０】
次に、図１３に示す第１配線４２、４２Ａを覆う第３層間膜３６をシリコン酸化膜等で形成する。
メモリセル領域１２において、第３層間膜３５と第２層間膜３６を貫いて、ドレインセルプラグと接続する第３コンタクトプラグ４１を形成する。第３コンタクトプラグ４１の材料としては窒化チタン等のバリア層上にタングステン膜を堆積したものを例示できる。メモリセル領域１２において、第３コンタクトプラグと接続する第２配線４３をタングステン膜等で形成する。第２配線４３は、キャパシタを接続するためのパッド層として機能する。
【００４１】
次に、第２配線４３を覆う第４層間膜５４をシリコン酸化膜等で形成する。メモリセル領域１２において、第４層間膜５４を貫いて、第２配線４３に達するキャパシタホールを形成する。
キャパシタホールの内壁を覆い、底部で第２配線４３と接続するキャパシタ下部電極５８を窒化チタン膜等で形成する。
次に、キャパシタ絶縁膜６０を形成する。キャパシタ絶縁膜６０としては、酸化ジルコニウム（ＺｒＯ２）や酸化アルミニウム（Ａｌ２Ｏ３）等の高誘電体膜を例示できる。
次に、キャパシタ上部電極６２を窒化チタン膜等で形成する。キャパシタ上部電極６２は、メモリセル領域１２のキャパシタ上を覆うようにパターニングされる。
次に、第５層間膜６５を酸化シリコン膜等で形成する。
【００４２】
周辺回路領域１４において、第５層間膜６５、第４層間膜５４を貫いて、第１配線４２Ａ上を開口する上部配線コンタクトホール５４ａを形成する。
上部配線コンタクトホール５４内にタングステン等の導電膜を埋め込んで、上部配線コンタクトプラグ７１を形成する。上部配線コンタクトプラグ７１は周辺コンタクトプラグ７０の真上に形成する必要は無く、第１配線４２Ａを利用して、周辺コンタクトプラグ７０から離れた位置に形成してもよい。
【００４３】
次いで、上部配線コンタクトプラグ７１と接続する上部配線６６をアルミニウム（Ａｌ）、銅（Ｃｕ）等の金属膜で形成する。
以上の工程により、図１４Ａに示す構造の本実施形態の半導体装置１０が完成する。尚、この後、必要に応じて、さらに上層の配線層や表面の保護膜等を形成しても良い。
【００４４】
先に説明した第１実施形態において、メモリセル領域１２のセルコンタクト開口部８６の形成では、個々のセルコンタクトプラグに対応した位置に開口を有するホールパターンを用いてセルコンタクトプラグ３９を形成した。
しかしながら、ホールパターンのフォトリソグラフィーを用いた形成は、露光時のコントラストがとれないため、半導体装置の縮小化と共にますます困難となってきている。ホールパターンに比べると、帯状のラインアンドスペースパターンでは、コントラストが大きいため露光解像の余裕度を大きくすることができる。
そこで、以下の第２実施形態では、メモリセル領域１２のセルコンタクトマスクとして、ラインアンドスペースパターンを用い、自己整合法でセルコンタクトプラグを形成する方法について説明する。
【００４５】
「第２実施形態」
図１５〜図２４は本発明に係る第２実施形態の半導体装置の製造方法を実施する場合の各工程の一例を順次示すもので、図１５〜図２４を基に以下に説明する製造方法を実施することにより、図２５に示す断面構造のＤＲＡＭ素子としての半導体（記憶）装置１００を製造することを本実施形態の特徴とする。
本実施形態において製造する半導体（記憶）装置１００について、基本構造は、先の第１実施形態の半導体装置１０と一部を除き同等であるので、図２５の構造について詳細な説明は略し、その製造方法について以下に説明する。
【００４６】
図１５Ａは製造目的とする半導体装置１００の周辺回路領域１１４とメモリセル領域１１２における部分断面を示し、図１５Ｂは同半導体装置１００の他の部分断面を示し、図１５Ｃは同半導体装置１００の平面図を示すが、図１５Ａの左側部分は図１５ＣにおけるＣ−Ｃ’線に沿う周辺回路領域１１４の部分断面図、図１５Ａの右側部分は図１５ＣにおけるＡ−Ａ’線に沿うメモリセル領域１１２の断面図であり、図１５Ｂは図１５ＣにおけるＤ−Ｄ’線に沿うメモリセル領域１１２の断面図である。
以降の各図において、各図Ａの左側部分は各図Ｃにおける周辺回路領域１１４のＣ−Ｃ’線に沿う断面図、各図Ａの右側部分は各図ＣにおけるＡ−Ａ’線に沿うメモリセル領域１１２の断面図、各図Ｂの部分は各図ＣにおけるＤ−Ｄ’線に沿うメモリセル領域１１２の断面図の関係としてそれぞれ並列表記する。また、各図Ｃにおいて説明の簡易化のために、Ｘ方向を左右方向、Ｙ方向を上下方向と定義する。また、メモリセル領域１１２においてゲート電極を延在させた方向がＹ方向に対応し、各図ＣのＣ−Ｃ’線が延在する方向はＸ方向と平行にされている。
【００４７】
第２実施形態の製造方法において、図１５に示す如く第１層間膜３３を形成するまでの工程は先の第１実施形態の方法と同等である。
本実施形態において第１層間膜３３の上に形成するセルコンタクトマスク１８５に形成されているセルコンタクトマスク開口部１８５ａは、図１５Ｃのメモリセル領域１１２に示すように、メモリセル領域１１２の活性領域が延在する方向と同じ方向に延在する帯状（長方形状）とされている。コンタクトマスク開口部１８５ａは、その延在方向に存在する複数のソースセル拡散層７６ａ、複数のドレインセル拡散層７６ｂを一つのセルコンタクトマスク開口部１８５ａ内に含むように形成されている。
この帯状のセルコンタクトマスク開口部１８５ａはメモリセル領域１１２の活性領域と同じピッチでＹ方向に配列するように形成され、ラインアンドスペースパターンの配置となる。このようにセルコンタクトマスク開口部１８５ａを帯状に形成することで、フォトレジスト膜の露光に際しての余裕度が向上する。即ち、帯状のラインアンドスペースパターンでは、コントラストが大きいため露光解像の余裕度を大きくすることができるので、半導体装置が縮小化しても先の第１実施形態のホールパターンよりも露光精度を上げることができ正確な露光ができる。
【００４８】
次に、第１実施形態の図５に示した工程と同様に、セルコンタクトマスク１８５を用いて、第１層間膜３３をエッチングして、図１６に示す如くセルコンタクト開口部１８６を形成する。ここで行うエッチングは、第１層間膜３３を構成するシリコン窒化膜に対するエッチングの速度が遅い条件を用いて行い、セルゲート電極３１、３１間において、セルコンタクトマスク開口部１８６の下方に位置する領域の第１層間膜３３を選択的に除去することができる。この際、先に説明した如くホールパターンよりも高精度で露光が可能な帯状のラインアンドスペースパターンで露光して得たセルコンタクトマスク開口部１８５ａを基にするとともに、図１６Ａに示す如くセルゲート電極３１の両側に形成されているサイドウォール絶縁膜３４ａ、３４ａに区画されている領域を選択的に除去するので、自己整合法によりセルコンタクト開口部１８６を形成したことになるので、縮小化されている半導体装置１００においてもセルコンタクト開口部１８６を確実かつ正確に形成することができる。次いで、セルコンタクトマスク１８５を除去する。
【００４９】
次に、第１実施形態の図６に示した工程と同様に図１７に示す如くコンタクト第１導電膜１８８を形成し、セルコンタクトマスクを除去する。
第１実施形態の図７に示した工程と同様に、コンタクト第１導電膜１８８をエッチバックして、セルコンタクト開口部１８６内に、その上面の高さが、ゲート電極３１を構成するゲート保護膜３４上面よりも低い位置になるようにコンタクト第１導電膜１８８を除去する。コンタクト第１導電膜１８８は、図１８に示すように、Ｘ方向がセルゲート電極３１のゲートサイドウォール絶縁膜３４ａで挟まれ、Ｙ方向がセルコンタクト開口部１８６の開口幅によって規定された第１層間膜３３の側壁で挟まれた領域内に埋め込まれるように残存する。これにより、セルプラグ下部領域（下部導電プラグ１３９Ａ）が形成される。セルプラグ下部領域（下部導電プラグ１３９Ａ）の底面はソースセル拡散層７６ａ、またはドレインセル拡散層７６ｂに接続されている。本第２実施形態では、セルプラグ下部領域（下部導電プラグ１３９Ａ）の高さは、ゲート導電膜３４の上面の位置程度になるように形成する。
【００５０】
第１実施形態の図８に示した工程と同様に、フォトリソグラフィー技術を用いて、図１９に示す如く周辺回路領域１１４に周辺コンタクトを形成する部分が開口されたレジストマスクを形成する。このレジストマスクを、周辺コンタクトマスク１９０と呼び、開口部分を周辺コンタクトマスク開口部１９０ａと呼ぶ。周辺コンタクトマスク開口部１９０ａは、周辺ＳＤ拡散層上、周辺ゲート配線上に形成する。メモリセル領域１１２は、周辺コンタクトマスク１９０で覆われる。
【００５１】
第１実施形態の図９に示した工程と同様に、周辺コンタクトマスク１９０をマスクにして、周辺コンタクトマスク開口部１９０ａで開口された第１層間膜３３をエッチングして、周辺ＳＤ拡散層上、周辺ゲート配線上を露出させる周辺コンタクト開口部３３ａを形成する。次いで周辺コンタクトマスク１９０を図２０に示す如く除去する。
第１実施形態の図１０に示した工程と同様に、周辺コンタクト開口部３３ａ、およびセルプラグ下部領域（下部導電プラグ１３９Ａ）の上方のセルコンタクト開口部１８６を埋め込むように、図２１に示す如くコンタクト第２導電膜１９１を形成する。コンタクト第２導電膜１９１は、チタン膜、窒化チタン膜、タングステン膜を順次成長して形成する。
【００５２】
次に、ＣＭＰ法を用いて、コンタクト第２導電膜１９１と第１層間膜３３の研磨を行い、図２２に示す如くゲート保護膜３４の上面が露出した時点でＣＭＰを停止する。これにより、ゲート保護膜３４の上面、コンタクト第２導電膜１９１の上面、第１層間膜３３の上面は、概略で同一の高さに平坦化される。
メモリセル領域１１２では、コンタクト第２導電膜１９１は、Ｘ方向はセルゲート電極の側壁を構成するゲートサイドウォール絶縁膜３４ａで挟まれ、Ｙ方向が第１層間膜３３の側壁で挟まれた領域内に埋め込まれて、セルプラグ上部領域（上部導電プラグ１３９Ｂ）が形成される。セルプラグ上部領域は、セルプラグ下部領域上に積み重なるように形成される。本実施形態のセルコンタクトプラグ１３９は、多結晶シリコンからなるセルプラグ下部領域（下部導電プラグ１３９Ａ）と金属膜からなるセルプラグ上部領域（上部導電プラグ１３９Ｂ）の２層の領域によって積層構造に構成される。
【００５３】
本工程を経て、セルコンタクト開口部が各セル拡散層（ソース／ドレインセル拡散層）領域毎に分離され、それぞれのセル拡散層上に互いにゲート電極で分離されて形成されたセルコンタクトプラグ１３９が配置される。
活性領域の中央部分のソースセル拡散層７６ａと接続するセルコンタクトプラグ１３９をソースセルプラグ１９５、活性領域の左右部分のドレインセル拡散層７６ｂと接続するプラグをドレインセルプラグ１９６とも呼ぶ。上面から見ると、これらのセルプラグ上部領域は、平行四辺形状を有する（図２２Ｃ参照）。
周辺コンタクト開口部３３ａには、コンタクト第２導電膜１９１から成る周辺コンタクトプラグが形成される。周辺ゲート配線と接続するプラグをゲート周辺コンタクトプラグ１９７、ソース周辺ＳＤ拡散層７７ａと接続されるプラグをソース周辺プラグ１９８、ドレイン周辺ＳＤ拡散層７７ｂと接続されるプラグをドレイン周辺プラグ１９９と呼称する。
【００５４】
第１実施形態の図１２に示した工程と同様に、第２層間膜３５を形成する。
第１実施形態の図１２に示した工程と同様の方法で、第２コンタクトプラグ４０を形成する。メモリセル領域１１２では、第２コンタクトプラグ４０を形成する際のコンタクトホール開口では、シリコン窒化膜に対するエッチング速度が遅い条件を用いて行う。これにより、ゲート保護膜３４、ゲートサイドウォール絶縁膜３４ａをエッチングのストッパー膜として用いてコンタクトホールの形成を精度良く行うことができる。
【００５５】
第１実施形態の図１３に示した工程と同様に、図２４に示す如く第１配線４２、４２Ａを形成する。第１実施形態の図１４に示した工程と同様に、第３層間膜３６を形成する。
ドレインセルプラグ上と接続する第３コンタクトプラグ４１を図２５に示すように形成する。第３コンタクトプラグ４１を形成する際のコンタクトホール開口では、シリコン窒化膜に対するエッチング速度が遅い条件を用いて行う。これにより、ゲート保護膜３４、ゲートサイドウォール絶縁膜３４ａをエッチングのストッパー膜として用いてコンタクトホールの形成を精度良く行うことができる。
この後は、第１実施形態において図１４を基に説明した工程と同様の工程を経て第２実施形態の半導体装置１００が完成する。
【００５６】
以上説明した第２実施形態では、メモリセル領域１１２に配置するセルコンタクトプラグ１３９を帯形状（ライン形状）の開口を有するマスクを用いた自己整合法により形成した。これにより、微細化に対応したセルコンタクトプラグ１３９を精度良く容易に形成することが可能となる。
このような帯形状の開口を有するマスクを用いた自己整合法でセルコンタクトプラグ１３９を形成する場合においても、本発明を適用して、製造工程の増加を抑制しつつ、低い抵抗値を有するセルコンタクトプラグ１３９を形成できる。
【００５７】
「第３実施形態」
図２６〜図３９は本発明に係る半導体装置の製造方法の第３実施形態を実施する場合の各工程の一例を順次示すもので、図２６〜図３９を基に以下に説明する製造方法を実施することにより、図３９Ａに示す断面構造のＤＲＡＭ素子としての半導体（記憶）装置２００を製造することを本実施形態の特徴とする。
本実施形態において製造する半導体（記憶）装置２００について、基本構造は、先の第１実施形態の半導体装置１０あるいは第２実施形態の半導体装置１００と一部を除き同等であるので、図３９の構造について共通部分の説明は略し、異なる部分の構造とその製造方法を主体として以下に説明する。
【００５８】
図２６Ａは製造目的とする半導体装置２００を製造するための半導体基板２０の周辺回路領域２１４とセル周辺回路領域２１３とメモリセル領域２１２における部分断面を示し、図２６Ｂは同半導体基板２０の平面図を示すが、図２６Ａの左側部分は図２６ＢにおけるＣ−Ｃ’線に沿う周辺回路領域２１４の部分断面図、図２６Ａの中央側部分は図２６ＢにおけるＢ−Ｂ’線に沿うセル周辺回路領域２１３の断面図であり、図２６Ａの右側部分は図２６ＣにおけるＡ−Ａ’線に沿うメモリセル領域２１２の断面図である。
以降の各図において、各図Ａの左側部分は各図Ｂにおける周辺回路領域２１４のＣ−Ｃ’線に沿う断面図、各図Ａの中央側部分は各図ＢにおけるＢ−Ｂ’線に沿うメモリセル周辺回路領域の断面図、各図Ａの右側部分は各図ＢにおけるＡ−Ａ’線に沿うメモリセル領域の断面図の関係としてそれぞれ並列表記する。また、各図Ｂにおいて説明の簡易化のために、Ｘ方向を左右方向、Ｙ方向を上下方向と定義する。また、メモリセル領域２１２においてゲート電極を延在させた方向がＹ方向に対応し、各図ＢのＣ−Ｃ’線、Ｂ−Ｂ’線が延在する方向はＸ方向と平行にされている。
【００５９】
セル周辺回路領域２１３は、周辺回路領域２１４の一部であり、特に周辺回路領域２１４内においてセル領域２１２と直接に隣接する側に配置される。セル周辺回路領域２１３には、メモリセル領域２１２に形成されるメモリセルから引き出されたビット線が接続されるセンスアンプ回路、ワード線が接続されるデコーダ回路などの回路素子が配置される。これらの回路素子はメモリセルの配列に合わせて高密度に配置する必要から、それ以外の周辺回路領域２１４の回路素子に比べて微細な設計ルールを適用して形成されている。
【００６０】
第３実施形態の製造方法において、先の第１実施形態、第２実施形態と同様に図２６に示す如くメモリセル領域２１２と周辺回路領域２１４を規定し、これらに活性領域Ｋ１２、Ｋ１４を規定することに加え、セル周辺回路領域２１３に対して素子分離膜２２を形成し、活性領域Ｋ１３を規定する。
第１実施形態において図２で示した工程と同様の工程を施して、周辺回路領域２１４、セル周辺回路領域２１３、メモリセル領域２１２に、ゲート電極３１、３１Ａ、３１Ｂ、３１Ｃを形成する。また、本実施形態では、図２７Ａに示す如くセル周辺領域２１３に対しこれらのゲート電極３１、３１Ａ、３１Ｂ、３１Ｃを形成する際に用いる工程を利用し、上層側のゲート保護膜２３４と下層側のゲート導電膜２３２とからなるセル周辺ゲート電極２３１Ａ、２３１２Ｂ、２３１Ｃを形成する。
前記セル周辺ゲート電極２３１Ａは、セル周辺回路領域２１３において素子分離膜２２の内側の活性領域Ｋ１３に形成されてＭＯＳトランジスタとされる領域に形成された電極であり、本実施形態では図２７Ｂに示す如くＹ方向に延在され、活性領域Ｋ１３をＹ方向に横断するように形成され、活性領域Ｋ１３内にＸ方向に並列して２本配置されている。セル周辺ゲート電極２３１Ｂは、図２７Ａのセル周辺回路領域２１３において右側の素子分離膜２２の上に形成されてセル周辺配線とされる電極である。セル周辺ゲート電極２３１Ｃは、図２７Ａのセル周辺回路領域２１３において左側の素子分離膜２２の上に形成されてセル周辺ゲート配線とされる電極である。これらはいずれも本実施形態では素子分離膜２２に沿ってＹ方向に延在されている。
【００６１】
次に、先の第１実施形態において図２で示した工程と同様に、図２７に示す如く周辺回路領域２１４に周辺ＬＤＤ拡散層７５、メモリセル領域２１２にセル拡散層７６を形成し、セル周辺領域２１３にセル周辺ＬＤＤ拡散層２７５を形成する。周辺ＬＤＤ拡散層７５とセル周辺ＬＤＤ拡散層２７５は同じイオン注入条件で同時に形成してもよい。
次に、先の第１実施形態において図３で示した工程と同様に、図２７に示す如くゲートサイドウォール絶縁膜３４ａを形成し、周辺回路領域２１４に周辺ＳＤ拡散層７７、セル周辺領域２１３にセル周辺ＳＤ拡散層２７７を形成する。周辺ＳＤ拡散層７７とセル周辺ＳＤ拡散層２７７は同じイオン注入条件で同時に形成してもよい。
【００６２】
次に、先の第１実施形態において図４で示した工程と同様に、第１層間膜３３を図２８に示す如く形成する。次いで、先の第２実施形態において図１５〜１６を基に説明した工程と同様に、メモリセル領域２１２に、帯状パターンのセルコンタクトマスク１８５、およびセルコンタクト開口部１８６を形成する。
次に、ドライエッチング後にセルコンタクトマスク１８５を除去する。次いで、先の第２実施形態において図１８〜１９を基に説明した工程と同様に、コンタクト第１導電膜を形成した後、エッチバックして、図２９に示す如くセルコンタクト開口部１８６内に、セルプラグ下部領域（下部導電プラグ２３９Ａ）を形成する。
【００６３】
フォトリソグラフィー技術を用いて、セル周辺領域２１３にセル周辺コンタクトプラグを形成するため開口部を有するフォトレジストマスクを図３０に示す如く形成する。このフォトレジストマスクを、セル周辺コンタクトマスク２８５と呼び、開口部分をセル周辺コンタクトマスク開口部２８５ａと呼ぶ。セル周辺コンタクトマスク開口部２８５ａは、セル周辺領域２１３の活性領域Ｋ１３をＸ方向に横断する長方形状の開口部（図３０Ｃ参照）を持つ。この長方形状の開口部を持つセル周辺コンタクトマスク開口部２８５ａは、セル周辺ゲート電極２３１Ａ、２３１Ａ、２３１Ｂ、２３１Ｃ間に挟まれて形成された３つのセル周辺ＳＤ拡散層２７７の領域を、一つの開口部内に含むように形成される。セル周辺コンタクトマスク開口部２８５ａは、Ｙ方向には、活性領域Ｋ１３の端部と概略重なるように配置される。セル周辺ゲート電極２３１Ｃ、２３１Ａ、２３１Ａ、２３１Ｂは、Ｘ方向に加工限界まで高密度に配置されている。このため、セル周辺コンタクトマスク開口部２８５ａにホールパターンを用いると、フォトリソグラフィー技術によるマスク形成時に、隣接するセル周辺コンタクトプラグ間が繋がってしてしまうという問題が生じやすい。
本第３実施形態では、最初に各コンタクトホール同士を繋げた１つのパターンとしてセル周辺コンタクトマスク開口部２８５ａを形成した後に、各コンタクトプラグを分離する方法を採用する。これにより後に形成するコンタクトプラグ間の短絡を回避できる。
【００６４】
先の第２実施形態において図１６を基に説明した工程と同様の方法で、セル周辺コンタクトマスク２８５をマスクにして第１層間膜３３をエッチングして、図３１に示す如くセル周辺コンタクト開口部２８６を形成する。前記セル周辺コンタクトマスク開口部２８５ａは、Ｘ方向に延在する長方形のパターンとなる。セル周辺コンタクトマスク開口部２８５ａでは、その領域内に含まれる、３つのセル周辺ＳＤ拡散層２７７が露出する。
次に、セル周辺コンタクトマスク２８５を除去する。更に、第２実施形態において図１９を基に説明した工程と同様に、図３２に示す如く周辺回路領域２１４に周辺コンタクトマスク開口部１９０ａを有する周辺コンタクトマスク１９０を形成する。セル周辺回路領域２１３とメモリセル領域２１２は周辺コンタクトマスク１９０により覆われる。
次いで、先の第２実施形態において図２０で示した工程と同様に、図３３に示す如く周辺コンタクト開口部３３ａをドライエッチングで形成する。
【００６５】
次いで周辺コンタクトマスク１９０を除去する。図３４Ａに示す如くメモリセル領域２１２には、帯状で下方にセルプラグ下部領域（下部導電プラグ２３９Ａ）が埋設されたセルコンタクト開口部２９１が形成され、セル周辺回路領域２１３には長方形状に開口されたセル周辺コンタクト開口部２９２が形成され、周辺回路領域２１４にはホール状の周辺コンタクト開口部２９３が形成されている。
【００６６】
次に、先の第２実施形態において図２１、２２を基に説明した工程と同様に、コンタクト第２導電膜を成長した後、ＣＭＰ法を用いてコンタクト第２導電膜と第１層間膜の研磨を行い、図３５に示す如く周辺回路領域２１４とセル周辺回路領域と２１３とメモリセル領域２１２のそれぞれに形成されているゲート保護膜３４、３４Ａ、２３４の上面を露出させる。
セル周辺回路領域２１３では、セル周辺コンタクト開口部２９２の領域に、４本のセル周辺ゲート電極２３１Ｃ、２３１Ａ、２３１Ａ、２３１Ｂが作る３つのゲート電極間にコンタクト第２導電膜が埋め込まれて、Ｘ方向に並んで３つのセル周辺回路領域用コンタクトプラグ２９４が形成される。セル周辺回路領域用コンタクトプラグ２９４は、底面でセル周辺ＳＤ拡散層２７７と接続される。
セル周辺回路領域２１３においては、ゲート絶縁膜３０Ｂを挟んでその両側にセル周辺ＳＤ拡散層２７７が配置され、ゲート絶縁膜３０Ｂ上に積層構造のゲート電極が形成されてセル周辺回路領域用トランジスタ２４Ｂが構成されている。
【００６７】
メモリセル領域２１２では、コンタクト第２導電膜は、Ｘ方向はセルゲート電極３１の側壁３４ａで挟まれ、Ｙ方向が第１層間膜３３の側壁で挟まれた領域内に埋め込まれて、セルプラグ上部領域（上部導電プラグ１３９Ｂ）が形成される。セルプラグ上部領域（上部導電プラグ１３９Ｂ）は、セルプラグ下部領域（下部導電プラグ１３９Ａ）上に積み重なるように形成される。セルコンタクトプラグ１３９は、多結晶シリコンからなるセルプラグ下部領域（下部導電プラグ１３９Ａ）と金属膜からなるセルプラグ上部領域（上部導電プラグ１３９Ｂ）の２層の領域によって構成される。
本工程を経て、セルコンタクト開口部が各セル拡散層（ソース／ドレインセル拡散層）領域毎に分離され、それぞれのセル拡散層上に互いにゲート電極で分離されて形成されたセル周辺回路領域用コンタクトプラグである、ソースセルプラグ１９５とドレインセルプラグ１９６、１９６が配置される。
【００６８】
先の第２実施形態において図２３を基に説明した工程と同様に、図３６に示す如く第２層間膜３５、第２コンタクトプラグ４０を形成する。
セル周辺回路領域２１３では、Ｙ方向に沿った活性領域Ｋ１３の中央部に位置するセル周辺コンタクトプラグ１３９に接続するように第２コンタクトプラグ４０が配置される。
先の第２実施形態と同様に第１配線４２、４２Ａ、４２Ｂを形成する。なお、図３７に示す如くセル周辺回路領域２１３では、第２コンタクトプラグ４０の上部に接続した第１配線４２ＢをＹ方向に延在させて形成した局所配線４２Ｃが形成される。
【００６９】
次に、図３８に示す如く第３層間膜３６を形成し、第３コンタクトプラグ２４１を形成する。セル周辺回路領域２１３では、活性領域Ｋ１３のＹ方向に沿った両端に位置するセル周辺コンタクトプラグに接続するように第３コンタクトプラグ２４１が配置される。
第３コンタクトプラグ２４１上に、第２配線２４３を形成する。これらの第２配線２４３上には、先に第１実施形態の説明において図１４を基に説明したキャパシタ６４が作成される。
ドレインセルプラグ２９４上の第２配線２４３上には図３９に示すキャパシタ下部電極５８が接続され、周辺回路領域２１４のドレイン周辺コンタクトプラグ１９９上の第２配線２４３上には上部配線コンタクトプラグ７１が接続される。
【００７０】
セル周辺回路領域２１３のゲート電極２３１Ａ、２３１Ｂ、２３１Ｃは、Ｘ方向に沿って設計ルールに基づいた加工限界まで高密度に配置されている。このため、セル周辺回路領域２１３の各コンタクトプラグ２９４も、Ｘ方向に沿って高密度に配置される。このような高密度で配置されたセル周辺領域２１３のコンタクトプラグ２９４上のそれぞれに対応して、同一層でコンタクトプラグを設けるのは、隣接するコンタクトホール同士がパターニング時のマスク用フォトリソグラフィ膜の変形等により短絡する可能性が高く、形成困難である。そのため、セル周辺回路領域２１３に設けるコンタクトプラグ２９４に接続するコンタクトプラグは、第２コンタクトプラグ４０と第３コンタクトプラグ２４１、２４１の２種類に分けて配置した。これにより、第２コンタクトプラグ４０と第３コンタクトプラグ２４１、２４１用のコンタクトホールを２回に分けて別々に形成することになるので、マスク用のフォトリソグラフィ膜の変形が防止され、隣接するコンタクトプラグ間での短絡を回避することができる。
【００７１】
図３８に示す構造から、先に第１実施形態において図１４を基に説明した工程と同様の工程、あるいは、第２実施形態において図２５を基に説明した工程と同様の工程を経てメモリセル領域２１２においてはキャパシタ６４などを形成し、周辺回路領域２１４においては上部配線コンタクトプラグ７１などを形成し、更にセル周辺回路領域２１３において上部配線コンタクトプラグ２７１、上部配線２７２を形成することで、本実施形態の半導体装置２００が完成する。
なお、セル周辺回路領域２１３に形成する上部配線コンタクトプラグ２７１、上部配線２７２などは、周辺回路領域２１４に形成する上部配線コンタクトプラグ７１、上部配線７２と同等の工程で製造することができるので、詳しい説明は省略する。
【００７２】
本第３実施形態では、メモリセル領域２１２に配置するセルコンタクトプラグを第２実施形態で用いた帯形状（ライン形状）の開口部１８６を有するマスク１８５を用いた自己整合法により形成した。また、セル周辺回路領域２１３に配置するコンタクトプラグを長方形状の開口部２８６を有するマスク２８５を用いた自己整合法により形成した。
これらにより、微細化に対応したセルコンタクトプラグおよびセル周辺コンタクトプラグを容易に形成することが可能となる。このような帯形状や長方形状のコンタクト開口部１８６、２８６を有するマスク１８５、２８５を用いた自己整合法でセルコンタクトプラグ１３９とセル周辺領域２１３のプラグ２９４を形成する場合においても、本実施形態を適用して、製造工程の増加を抑制しつつ、低い抵抗値を有するコンタクトプラグを形成できる。
【００７３】
「第４実施形態」
本第４実施形態では、セルプラグ下部領域を選択エピタキシャル成長法で生成した単結晶のシリコン膜で形成する方法について図４０と図４１を利用して以下に説明する。
図４０は、先に説明した第３実施形態の図２８に示す工程の後、セルコンタクトマスク１８５を除去した段階の図である。断面の位置は、図２８Ａで示した位置と同じ位置を示している。
【００７４】
選択エピタキシャルシリコン膜成長により、セルコンタクト開口部１８６の底部に露出した半導体基板（セル拡散層７６ａ、７６ｂ）２０上に、不純物としてリンを含有したシリコン膜からなる下部導電プラグ３００を形成する。このシリコン膜からなる下部導電プラグ３００の膜厚は、ゲート導電膜と同程度になるように形成する。
選択エピタキシャル成長法は原料ガスとしてジクロロシラン（ＳｉＨ２Ｃｌ２）、塩化水素（ＨＣｌ）、及び水素（Ｈ２）を用い、不純物ドーピングガスとしてホスフィン（ＰＨ３）を例示できる。
【００７５】
この工程の後、先の第３実施形態の図３０に示す工程以降と同様の工程を経ることで半導体装置を得ることができる。
本第４実施形態の方法を用いることにより、多結晶シリコン膜のエッチバックを削除でき、製造コストを削減できる。また、半導体基板２０との界面に自然酸化膜の形成を抑制でき、コンタクト抵抗を更に低減できるという効果も得られる。
【００７６】
以上説明した各実施形態は、本発明の主旨を逸脱しない範囲で変形が可能である。
例えば、ＭＯＳトランジスタはプレーナ型の代わりにゲート電極の一部が溝内に埋設された溝ゲート型（トレンチゲート型）としてもよい。
また、ＤＲＡＭ以外のメモリセル領域を有する半導体装置、抵抗変化メモリ（ＲＲＡＭ）や相変化メモリ（ＰＲＡＭ）等について、本発明を適用することが可能である。
【符号の説明】
【００７７】
１０、１００、２００半導体（記憶）装置、１２、１１２，２１２…メモリセル領域、１４、１１４，２１４…周辺回路領域、Ｋ１２、Ｋ…１３、Ｋ１４…活性領域、２０…半導体基板、２２…素子分離膜、２４、２４Ａ…トランジスタ、２６、２６Ａ、２８、２８Ａ…拡散層領域、３０、３０Ａ…ゲート絶縁膜、３１…セルゲート電極、３１Ａ…周辺ゲート電極、３１Ｂ…セルダミー電極、３１Ｃ…周辺ゲート配線、３２…ゲート導電膜、３２Ａ…周辺ゲート導電膜、３３…第１層間膜、３３ａ…周辺コンタクト開口部、３４…ゲート保護膜、３４Ａ…周辺ゲート保護膜、３４ａ…サイドウォール絶縁膜、３５…第２層間膜、３６…第３層間膜、３８…第１コンタクトホール、３９…セルコンタクトプラグ、３９Ａ…下部導電プラグ、３９Ｂ…上部導電プラグ、４０、４０Ａ…第２コンタクトプラグ、４１…接続プラグ、４２、４２Ａ…第１配線、４３…第２配線、５４…第４層間膜、５８…下部電極、６２…上部電極、６４…キャパシタ、６５…第５層間膜、６６…上部配線、７０…導通プラグ、７１…上部配線コンタクトプラグ、７２…上部配線、７５…周辺ＬＤＤ拡散層、７７…周辺ＳＤ拡散層、８０…ＭＯＳトランジスタ（周辺トランジスタ）、８１…ＭＯＳトランジスタ（セルトランジスタ）、８５ａ…セルコンタクトマスク開口部、１８５…セルコンタクトマスク、１８５ａ…セルコンタクトマスク開口部、１９０…周辺コンタクトマスク、１９０ａ…周辺コンタクトマスク開口部、１９１…第２導電膜、２１３…セル周辺回路領域、２３１Ａ、２３１Ｂ、２３１Ｃ…セル周辺ゲート電極、２３４…ゲート保護膜、２４１…第３コンタクトプラグ、２７５…セル周辺ＬＤＤ拡散層、２７７…セル周辺ＳＤ拡散層、２８５…セル周辺コンタクトマスク、２８５ａ…セル周辺コンタクトマスク開口部、２９１…セルコンタクト開口部、２９２…セル周辺コンタクト開口部、２９３…周辺コンタクト開口部、２９４…コンタクトプラグ、３００…下部導電プラグ。
【特許請求の範囲】
【請求項１】
半導体基板上にセル領域と該セル領域に隣接する周辺回路領域とを有する半導体装置の製造方法であって、
前記セル領域にセルトランジスタを形成し、前記周辺回路領域に周辺回路用トランジスタを形成する工程と、
前記セルトランジスタおよび前記周辺回路用トランジスタ上を覆う層間膜を形成する工程と、
前記層間膜に前記セルトランジスタのソース／ドレイン領域に達するセルコンタクトホールを形成する工程と、
前記セルコンタクトホールの底部側に前記ソース／ドレイン領域に接触するシリコン膜からなる下部導電プラグを形成する工程と、
前記層間膜に前記周辺回路用トランジスタのソース／ドレイン領域に達する周辺コンタクトホールを形成する工程と、
前記セルコンタクトホール内の前記下部導電プラグ上および前記周辺コンタクトホール内に同時に金属膜を充填して、前記セルコンタクトホール内に前記シリコン膜と前記金属膜からなる積層構造のセルコンタクトプラグを形成すると共に、前記周辺コンタクトホール内に前記金属膜からなる周辺コンタクプラグを同時に形成する工程とを、備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記下部導電プラグを形成する工程において、
前記セルコンタクトホールを埋めるように前記シリコン膜を形成する工程と、
エッチバックにより前記コンタクトホールの底部側に前記シリコン膜を残す工程とを、有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記セルコンタクトプラグと前記周辺コンタクトプラグを同時に形成する工程において、
前記セルコンタクトホール内および前記周辺コンタクトホール内を埋めるように前記金属膜を形成する工程と、
前記セルコンタクトホールおよび前記周辺コンタクトホールの外部に堆積されている前記金属膜を除去する工程とを、
有することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記セルトランジスタを形成する工程において、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート導電膜とゲート保護膜を順次堆積した積層構造のセルゲート電極を所定の間隔をあけて平行に複数形成する工程と、
前記セルゲート電極の側面にゲートサイドウォール絶縁膜を形成する工程とを有し、
前記セルコンタクトホールを形成する工程において、
隣接する前記ゲートサイドウォール絶縁膜間の位置に開口を有するフォトレジスト膜を前記層間膜上に形成する工程と、
前記フォトレジスト膜をマスクとしてエッチングを行い前記層間膜の一部を自己整合的に除去する工程とを有することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記フォトレジスト膜の開口を、隣接する前記ゲートサイドウォール絶縁膜間の位置に、それぞれ独立したホール形状の開口パターンとして形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記フォトレジスト膜の開口を、前記セルゲート電極と交差する帯状の開口パターンとして形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記シリコン膜がリンを含有した多結晶シリコン膜であり、前記多結晶シリコン膜をＣＶＤ法を用いて形成することを特徴とする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記シリコン膜が単結晶シリコン膜であり、前記単結晶シリコン膜を選択エピタキシャル法を用いて形成することを特徴とする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記金属膜が、接触層とバリア層とコア層を順次堆積した少なくとも３層の積層構造を備え、前記接触層をチタンまたはコバルトを用いて形成することを特徴とする請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板がシリコンからなり、前記周辺コンタクトホール内の前記接触層と前記半導体基板の接触する部分および、前記セルコンタクトホール内の前記シリコン膜と前記金属膜の接触する部分に金属シリサイド層を形成する工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記周辺コンタクプラグを前記周辺回路用トランジスタのソース／ドレイン領域の各々と接続するように複数形成し、
前記周辺コンタクプラグを形成する工程の後に、
前記周辺回路用トランジスタのソース／ドレイン領域の一方に接続するように前記周辺コンタクプラグと接続する第２コンタクトプラグを形成する工程と、
前記周辺回路用トランジスタのソース／ドレイン領域の他方に接続するように前記周辺コンタクプラグと接続する第３コンタクトプラグを形成する工程とを、有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１】
半導体基板上にセル領域と該セル領域に隣接する周辺回路領域とを有する半導体装置の製造方法であって、
前記セル領域にセルトランジスタを形成し、前記周辺回路領域に周辺回路用トランジスタを形成する工程と、
前記セルトランジスタおよび前記周辺回路用トランジスタ上を覆う層間膜を形成する工程と、
前記層間膜に前記セルトランジスタのソース／ドレイン領域に達するセルコンタクトホールを形成する工程と、
前記セルコンタクトホールの底部側に前記ソース／ドレイン領域に接触するシリコン膜からなる下部導電プラグを形成する工程と、
前記層間膜に前記周辺回路用トランジスタのソース／ドレイン領域に達する周辺コンタクトホールを形成する工程と、
前記セルコンタクトホール内の前記下部導電プラグ上および前記周辺コンタクトホール内に同時に金属膜を充填して、前記セルコンタクトホール内に前記シリコン膜と前記金属膜からなる積層構造のセルコンタクトプラグを形成すると共に、前記周辺コンタクトホール内に前記金属膜からなる周辺コンタクプラグを同時に形成する工程とを、備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記下部導電プラグを形成する工程において、
前記セルコンタクトホールを埋めるように前記シリコン膜を形成する工程と、
エッチバックにより前記コンタクトホールの底部側に前記シリコン膜を残す工程とを、有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記セルコンタクトプラグと前記周辺コンタクトプラグを同時に形成する工程において、
前記セルコンタクトホール内および前記周辺コンタクトホール内を埋めるように前記金属膜を形成する工程と、
前記セルコンタクトホールおよび前記周辺コンタクトホールの外部に堆積されている前記金属膜を除去する工程とを、
有することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記セルトランジスタを形成する工程において、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート導電膜とゲート保護膜を順次堆積した積層構造のセルゲート電極を所定の間隔をあけて平行に複数形成する工程と、
前記セルゲート電極の側面にゲートサイドウォール絶縁膜を形成する工程とを有し、
前記セルコンタクトホールを形成する工程において、
隣接する前記ゲートサイドウォール絶縁膜間の位置に開口を有するフォトレジスト膜を前記層間膜上に形成する工程と、
前記フォトレジスト膜をマスクとしてエッチングを行い前記層間膜の一部を自己整合的に除去する工程とを有することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記フォトレジスト膜の開口を、隣接する前記ゲートサイドウォール絶縁膜間の位置に、それぞれ独立したホール形状の開口パターンとして形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記フォトレジスト膜の開口を、前記セルゲート電極と交差する帯状の開口パターンとして形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記シリコン膜がリンを含有した多結晶シリコン膜であり、前記多結晶シリコン膜をＣＶＤ法を用いて形成することを特徴とする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記シリコン膜が単結晶シリコン膜であり、前記単結晶シリコン膜を選択エピタキシャル法を用いて形成することを特徴とする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記金属膜が、接触層とバリア層とコア層を順次堆積した少なくとも３層の積層構造を備え、前記接触層をチタンまたはコバルトを用いて形成することを特徴とする請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板がシリコンからなり、前記周辺コンタクトホール内の前記接触層と前記半導体基板の接触する部分および、前記セルコンタクトホール内の前記シリコン膜と前記金属膜の接触する部分に金属シリサイド層を形成する工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記周辺コンタクプラグを前記周辺回路用トランジスタのソース／ドレイン領域の各々と接続するように複数形成し、
前記周辺コンタクプラグを形成する工程の後に、
前記周辺回路用トランジスタのソース／ドレイン領域の一方に接続するように前記周辺コンタクプラグと接続する第２コンタクトプラグを形成する工程と、
前記周辺回路用トランジスタのソース／ドレイン領域の他方に接続するように前記周辺コンタクプラグと接続する第３コンタクトプラグを形成する工程とを、有することを特徴とする請求項１に記載の半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２１Ａ】
【図２１Ｂ】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２３Ａ】
【図２３Ｂ】
【図２３Ｃ】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２５】
【図２６Ａ】
【図２６Ｂ】
【図２７Ａ】
【図２７Ｂ】
【図２８Ａ】
【図２８Ｂ】
【図２８Ｃ】
【図２９Ａ】
【図２９Ｂ】
【図２９Ｃ】
【図３０Ａ】
【図３０Ｂ】
【図３０Ｃ】
【図３１Ａ】
【図３１Ｂ】
【図３１Ｃ】
【図３２Ａ】
【図３２Ｂ】
【図３２Ｃ】
【図３３Ａ】
【図３３Ｂ】
【図３３Ｃ】
【図３４Ａ】
【図３４Ｂ】
【図３４Ｃ】
【図３５Ａ】
【図３５Ｂ】
【図３５Ｃ】
【図３６Ａ】
【図３６Ｂ】
【図３６Ｃ】
【図３７Ａ】
【図３７Ｂ】
【図３７Ｃ】
【図３８Ａ】
【図３８Ｂ】
【図３８Ｃ】
【図３９Ａ】
【図３９Ｂ】
【図４０】
【図４１】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２１Ａ】
【図２１Ｂ】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２３Ａ】
【図２３Ｂ】
【図２３Ｃ】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２５】
【図２６Ａ】
【図２６Ｂ】
【図２７Ａ】
【図２７Ｂ】
【図２８Ａ】
【図２８Ｂ】
【図２８Ｃ】
【図２９Ａ】
【図２９Ｂ】
【図２９Ｃ】
【図３０Ａ】
【図３０Ｂ】
【図３０Ｃ】
【図３１Ａ】
【図３１Ｂ】
【図３１Ｃ】
【図３２Ａ】
【図３２Ｂ】
【図３２Ｃ】
【図３３Ａ】
【図３３Ｂ】
【図３３Ｃ】
【図３４Ａ】
【図３４Ｂ】
【図３４Ｃ】
【図３５Ａ】
【図３５Ｂ】
【図３５Ｃ】
【図３６Ａ】
【図３６Ｂ】
【図３６Ｃ】
【図３７Ａ】
【図３７Ｂ】
【図３７Ｃ】
【図３８Ａ】
【図３８Ｂ】
【図３８Ｃ】
【図３９Ａ】
【図３９Ｂ】
【図４０】
【図４１】
【公開番号】特開２０１２−８９７４４（Ｐ２０１２−８９７４４Ａ）
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願番号】特願２０１０−２３６４８８（Ｐ２０１０−２３６４８８）
【出願日】平成２２年１０月２１日（２０１０．１０．２１）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願日】平成２２年１０月２１日（２０１０．１０．２１）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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