半導体装置及びその製造方法
【課題】メモリ混載ロジックデバイスのＲＡＭ領域の閾値電圧のばらつきを低減する。
【解決手段】本発明の半導体装置は、ロジック領域１０１と、ＲＡＭ領域１０２とが設けられたシリコン基板１と、ロジック領域１０１に形成されたＮＭＯＳトランジスタ２０と、ＲＡＭ領域１０２に形成されたＮＭＯＳトランジスタ４０と、を備える。ＮＭＯＳトランジスタ２０、４０は、ゲート絶縁膜５とメタルゲート電極６との順でシリコン基板１上に積層された積層構造を有する。ＮＭＯＳトランジスタ２０は、シリコン基板１とメタルゲート電極６との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、キャップメタル４を有する。ＮＭＯＳトランジスタ４０には、キャップメタル４が形成されていない。
【解決手段】本発明の半導体装置は、ロジック領域１０１と、ＲＡＭ領域１０２とが設けられたシリコン基板１と、ロジック領域１０１に形成されたＮＭＯＳトランジスタ２０と、ＲＡＭ領域１０２に形成されたＮＭＯＳトランジスタ４０と、を備える。ＮＭＯＳトランジスタ２０、４０は、ゲート絶縁膜５とメタルゲート電極６との順でシリコン基板１上に積層された積層構造を有する。ＮＭＯＳトランジスタ２０は、シリコン基板１とメタルゲート電極６との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、キャップメタル４を有する。ＮＭＯＳトランジスタ４０には、キャップメタル４が形成されていない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、３２ｎｍ世代以降の微細化に向けた先端デバイス開発において、高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜／メタル・ゲート（ＨＫ／ＭＧ）プロセス技術の実用化が期待されている。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が形成されるメモリと、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等が形成されるロジック回路とを同一基板上に混載する技術が知られている。ＨＫ／ＭＧプロセスを用いて、メモリとロジック回路とを混載させるとき、各領域でリーク電流の許容限度が異なることが問題となる。
【０００３】
特許文献１では、メタルゲート構造をセルトランジスタに適応し、ポリシリコン及びメタルの積層からなるゲート構造を周辺回路に適応する技術が開示されている。こうすることで、周辺回路のＮ型トランジスタでは、ポリシリコンにドープされたＮ型ドーパント密度、ゲート絶縁膜の誘電率及び膜厚、シリコン結晶領域へのＰ型ドーパント密度により、閾値電圧を制御し、セルトランジスタでは、メタルの仕事関数、ゲート絶縁膜の誘電率及び膜厚、シリコン結晶領域へのＰ型ドーパントにより、閾値電圧を制御することが記載されている。そして、ＤＲＡＭメモリの読み書き速度が向上するとされている。
【０００４】
なお、メモリ混載技術とは異なるが、ＣＭＯＳ回路において、メタルゲート電極とゲート絶縁膜との間に金属（酸化物）層（金属キャップ膜）を挿入し，ＮＭＯＳＦＥＴ及びＣＭＯＳＦＥＴの閾値電圧を調整する技術が知られている（特許文献２、３、非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１１０８１６号公報
【特許文献２】特開２００７−１３４４５６号公報
【特許文献３】特開２００８−５３７３５９号公報
【非特許文献】
【０００６】
【非特許文献１】Ｓ．Ｋｕｂｉｃｅｋ ｅｔ ａｌ，２００８，Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．１３０−１３１
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１の技術では、基板へのＰ型ドーパントにより閾値電圧を制御するため、ＧＩＤＬリーク電流や閾値電圧ばらつきが増加する傾向にある。そのため、ＤＲＡＭ領域では、リーク電流増によりホールド特性が劣化することがある。また、トランジスタ特性のランダムばらつきは増加し、異常リーク電流が発生しやすくなることから、特にＳＲＡＭ混載ロジックデバイスの歩留まりを低減させることがある。したがって、ＤＲＡＭ又はＳＲＡＭからなるメモリを混載したメモリ混載ロジックデバイスのＲＡＭ領域のリーク電流や閾値電圧ばらつきを低減できる技術が求められている。
【課題を解決するための手段】
【０００８】
本発明によれば、
ロジック領域と、ＲＡＭ領域とが設けられた基板と、
前記ロジック領域に形成された第一のトランジスタと、
前記ＲＡＭ領域に形成された第二のトランジスタと、
を備え、
前記第一、第二のトランジスタは、ゲート絶縁膜とメタルゲート電極との順で前記基板上に積層された積層構造を有し、
前記第一のトランジスタは、前記基板と前記メタルゲート電極との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、金属キャップ膜を有し、
前記第二のトランジスタには、前記金属キャップ膜が形成されていない、半導体装置が提供される。
【０００９】
また、本発明によれば、
ロジック領域と、ＲＡＭ領域とが設けられた基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にメタルゲート電極を形成する工程と、
前記基板と前記メタルゲート電極との間に介在する金属キャップ膜を形成する工程と、
前記ＲＡＭ領域に形成された前記金属キャップ膜を除去する工程と、
を含み、
前記金属キャップ膜が構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、半導体装置の製造方法が提供される。
【００１０】
この発明によれば、ロジック領域には、ゲート絶縁膜に金属キャップ膜を有する一方、ＲＡＭ領域には、金属キャップ膜が形成されていない。これにより、ＲＡＭ領域に過剰なイオン注入することなく閾値電圧を制御することができる。また、ＲＡＭ領域では、プロセス上の不具合が生じにくい構造体とすることができる。したがって、ＲＡＭ領域の閾値電圧のばらつきを低減して、メモリ混載ロジックデバイスを歩留まりよく得ることが可能になる。
【発明の効果】
【００１１】
本発明によれば、ＲＡＭ領域の閾値電圧のばらつきを低減して、メモリ混載ロジックデバイスを歩留まりよく得ることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態に係る半導体装置を模式的に示した断面図である。
【図２】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図３】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図４】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図５】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図６】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図７】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図８】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図９】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図１０】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図１１】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図１２】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図１３】実施の形態に係る半導体装置の効果を説明する図である。
【図１４】実施の形態に係る半導体装置の効果を説明する図である。
【図１５】実施例の結果を説明する図である。
【図１６】実施例の結果を説明する図である。
【図１７】従来の半導体装置を説明する図である。
【図１８】従来の半導体装置を説明する図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１は、本実施形態の半導体装置を模式的に示す断面図である。本実施形態の半導体装置は、ロジック領域１０１と、ＤＲＡＭ領域１０２とが設けられたシリコン基板１と、ロジック領域１０１に形成されたＮＭＯＳトランジスタ２０（第一のトランジスタ）と、ＤＲＡＭ領域１０２に形成されたＮＭＯＳトランジスタ４０（第二のトランジスタ）と、を備える。ＮＭＯＳトランジスタ２０、４０は、ゲート絶縁膜５とメタルゲート電極６との順でシリコン基板１上に積層された積層構造を有する。ＮＭＯＳトランジスタ２０は、シリコン基板１とメタルゲート電極６との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、キャップメタル４（金属キャップ膜）を有する。ＮＭＯＳトランジスタ４０には、キャップメタル４が形成されていない。
【００１５】
具体的には、ＮＭＯＳトランジスタ２０において、メタルキャップ４がゲート絶縁膜５とシリコン基板１との間に介在しており、かつ、メタルキャップ４とゲート絶縁膜５とが接するように形成されている。また、ロジック領域１０１には、ＰＭＯＳトランジスタ３０（第三のトランジスタ）が形成されている。ＰＭＯＳトランジスタ３０もまた、ゲート絶縁膜５、及び、メタルゲート電極６の積層構造を有する。そして、ＮＭＯＳトランジスタ２０とＰＭＯＳトランジスタ３０とがＣＭＯＳ回路を構成している。したがって、本実施形態の半導体装置は、ＤＲＡＭ領域１０２のＤＲＡＭセルとロジック領域１０１のＣＭＯＳ回路とが混載したＤＲＡＭ混載ロジックデバイスを構成している。ここで、ＮＭＯＳトランジスタ４０は、ＤＲＡＭセル内のトランジスタである。ＰＭＯＳトランジスタ３０もまた、キャップメタル４が形成されていない。
【００１６】
ここで、ロジック領域１０１は、ＤＲＡＭ領域１０２中のメモリ素子の周辺回路であり、ＤＲＡＭ領域１０２とは異なる領域に形成されたものである。たとえば、ロジック領域は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の高速ロジック回路が形成された領域とすることができる。
【００１７】
キャップメタル４とは、ＨＫ／ＭＧ構造のＭＯＳＦＥＴの閾値電圧を制御できる金属薄膜である。この金属薄膜は、ゲート絶縁膜５と接するように成膜されることで、製造工程において、ゲート絶縁膜５にドーピング及び熱拡散し、シリコン酸化膜３とゲート絶縁膜５との間にダイポールを形成し、これがバンドオフセットをシフトさせメタルゲート電極６に効果的な仕事関数をもたらす。そのため、キャップメタル４が挿入されたＮＭＯＳトランジスタ２０では、閾値電圧が低減され、ＣＭＯＳロジックの高速動作が可能になる。キャップメタル４の例として、Ｌａ２Ｏ３等のＬａＯｘ、Ｙ２Ｏ３、ＳｒＯｘ、ＭｇＯ、Ｓｃ、Ｅｒ、ＳｃとＥｒとの合金が挙げられる。
【００１８】
ゲート絶縁膜５には、高誘電率絶縁膜を用いることができ、ハフニウムを必須元素として含むものが好ましい。高誘電率絶縁膜とは、シリコン酸化膜の比誘電率（ε＝３.９）より高い比誘電率の絶縁膜をいうが、比誘電率が１０〜３０であると好ましい。具体的には、ハフニウム含有酸化物を用いることが好ましく、ハフニウム含有酸化物としては、ＨｆＳｉＯＮ、ＨｆＳｉＯ２、ＨｆＯ２、ＨｆＺｒＯ２を例示することができ、より好ましくは、ＨｆＳｉＯｘ又はＨｆＯ２を用いる。
【００１９】
通常、ゲート電極の作製工程には、加熱工程が含まれるが、ゲート絶縁膜５の下層又は上層に成膜されたキャップメタル４は、このゲート電極の作製工程に含まれる上記加熱工程において熱履歴がかかることにより、ゲート絶縁膜５に熱拡散する。そのため、ＮＭＯＳトランジスタ２０のゲート絶縁膜５には、キャップメタル４の構成元素がゲート絶縁膜５に熱拡散し、これにより、ＮＭＯＳトランジスタ２０の閾値電圧が低減する。なお、このゲート電極の作製工程以外に意図的に熱を加えてキャップメタル４の構成元素をゲート絶縁膜５に熱拡散させてもよい。この場合、例えば、９００℃〜１０００℃下に、１×１０−２秒〜１０秒間、晒すことで、キャップメタル４の構成元素をゲート絶縁膜５に熱拡散させることができる。ゲート絶縁膜５には、キャップメタル４の構成元素がゲート絶縁膜５に均一に拡散されていてもよいし、濃度勾配があってもよい。
【００２０】
メタルゲート電極６は、構成元素として、チタン、タンタル及びモリブテンからなる群から選択される元素を含むものを用いることができ、具体的には、これらの金属単体、若しくは、これらの金属の窒化物、又は、これらの金属とシリコンとの化合物の窒化物を用いることができる。たとえば、ＴｉＮ、ＴａＳｉＮ、Ｍｏをメタルゲート電極６とする。
【００２１】
また、メタルゲート電極６上には、ポリシリコンが形成されていてもよい。図１で示すように、ＮＭＯＳトランジスタ２０には、ｐ型ウェルが形成されたシリコン基板１上に、シリコン酸化膜３とキャップメタル４とゲート絶縁膜５とメタルゲート電極６とポリシリコン７とを順に積層させてゲート電極を構成させてもよい。また、ＰＭＯＳトランジスタ３０には、ｎ型ウェルが形成されたシリコン基板１上に、シリコン酸化膜３とゲート絶縁膜５とメタルゲート電極６とポリシリコン７とを順に積層させたゲート電極を構成させてもよい。また、ＮＭＯＳトランジスタ４０には、ｐ型ウェルが形成されたシリコン基板１上に、シリコン酸化膜３とゲート絶縁膜５とメタルゲート電極６とポリシリコン７とを順に積層させてゲート電極を構成させてもよい。
【００２２】
つづいて、本実施形態の半導体装置の製造方法の一例について説明する。図２〜図１２は、本実施形態の半導体装置の製造方法を説明する図である。まず、半導体シリコン基板１上に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離層２を形成する。こうすることで、ロジック領域１０１と、ＤＲＡＭ領域１０２とが設けられたシリコン基板１が得られる（図２（ａ））。また、ロジック領域１０１には、さらに、ＮＭＯＳ領域１０１ａ及びＰＭＯＳ領域１０１ｂが設けられる。
【００２３】
ついで、シリコン基板１のＮＭＯＳ領域１０１ａ及びＤＲＡＭ領域１０２にｐ型不純物をドープし、ＰＭＯＳ領域１０１ｂにｎ型不純物をドープして、ｐ型ウェル（図示せず）及びｎ型ウェル（図示せず）をそれぞれ形成する。
【００２４】
ついで、熱酸化法によりシリコン酸化膜３を成膜した後、スパッタ法により、金属膜４ａをシリコン酸化膜３上に積層する（図２（ｂ））。金属膜４ａとしてランタンを用いた場合、金属膜４ａは、０．２ｎｍ〜２ｎｍとする。ランタンは、成膜後、酸化物（ＬａＯｘ）となる。
【００２５】
ついで、金属膜４ａ上にレジスト１６を形成し、パターニングにより、ＤＲＡＭ領域１０２及びＰＭＯＳ領域１０１ｂに形成されたレジスト１６を除去する。こうすることで、ＤＲＡＭ領域１０２及びＰＭＯＳ領域１０１ｂを開口し、金属膜４ａを露出させる（図３（ａ））。ついで、ウェットエッチングにより、露出した金属膜４ａを除去する。ついで、ＮＭＯＳ領域１０１ａに残っているレジスト１６をアッシングにより除去する（図３（ｂ））。
【００２６】
ついで、ロジック領域１０１及びＤＲＡＭ領域１０２にわたって、高誘電率絶縁膜５ａをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する（図４（ａ））。高誘電率絶縁膜５ａとしてＨｆＳｉＯｘ又はＨｆＯ２を用いる場合、膜厚は、１ｎｍ〜４ｎｍとする。ここで、ＮＭＯＳ領域１０１ａでは、金属膜４ａを構成する金属が高誘電率絶縁膜５ａ中に熱拡散する。ついで、高誘電率絶縁膜５ａにメタルゲート電極となるメタル導電層６ａ及びポリシリコン層７ａを順に積層した後、得られた積層構造の表面をハードマスク８で覆う（図４（ｂ））。メタル導電層６ａをＴｉＮとするとき、膜厚は５ｎｍ〜５０ｎｍとする。また、ポリシリコン７は、３０ｎｍ〜１００ｎｍとする。
【００２７】
ついで、既知のリソグラフィー技術を用いて、高誘電率絶縁膜５ａ、メタル導電層６ａ及びポリシリコン層７ａを含む層構造を所定の領域のみ残すようにドライエッチングにてパターニングを行ない、その後、例えばフッ素系のウェットエッチングにより、レジストの剥離とデポジション除去を行い、ロジック領域１０１のＮＭＯＳ領域１０１ａ、ＰＭＯＳ領域１０１ｂ及びＤＲＡＭ領域１０２に、ポリシリコン層７ａ及びメタル導電層６ａからなるゲート電極を形成する（図５）。
【００２８】
引き続き、３ｎｍ〜２０ｎｍの膜厚の酸化膜等を形成した後、ドライエッチングによりオフセットスペーサー９を形成し（図６）、エクステンション不純物注入及びアニールを行ってエクステンション領域１０を形成する。さらに、ゲート電極の側壁にサイドウォールスペーサー膜１１をシリコン窒化物等で形成後（図７）、ゲート電極およびサイドウォ−ルスペーサー膜１１をマスクとして、イオン注入を行うことにより、ソース／ドレイン領域１２を形成する（図８）。ついで、シリサイド膜１３を形成し、図９に示すような構造を得る。
【００２９】
その後、図９で示す構造において、露出した面をエッチングストッパ膜１４で覆う。ついで、低誘電率膜を用いて層間絶縁膜１５を形成し（図１０）、レジスト１６を用いたパターニングプロセスを経て（図１１）、エッチングによりコンタクトビア１７を形成した後（図１２）、導電性プラグ１８をコンタクトビア１７に埋め込み、図１に示す本実施形態の半導体装置を完成させる。
【００３０】
つづいて、本実施形態の半導体装置の効果について説明する。本実施形態の半導体装置によれば、ロジック領域１０１には、ゲート絶縁膜５にキャップメタル４を有する一方、ＤＲＡＭ領域１０２には、キャップメタル４が形成されていない。これにより、ロジック領域１０１の閾値電圧を制御して、高速動作を可能とする一方、ＤＲＡＭ領域１０２では、過剰にイオン注入することなく閾値電圧を向上させることができる。また、ＤＲＡＭ領域１０２では、プロセス上の不具合が生じにくい構造体とすることができる。したがって、ロジックを高速動作させつつ、ＤＲＡＭのリーク電流をばらつきなく低減して、ホールド特性を向上させたＤＲＡＭ混載ロジックデバイスを歩留まりよく得ることが可能になる。
【００３１】
以下、本実施形態の効果について、従来例と比較しつつ、さらに詳細に説明する。従来例の代表的なものとして、キャップメタルとしてＬａＯｘ膜を備えるＮＭＯＳトランジスタからなるＤＲＡＭとロジックとの混載デバイスを例に挙げる。図１７（ａ）は、従来のＤＲＡＭを構成するトランジスタの断面図であり、図１７（ｂ）は、図１７（ａ）で示すトランジスタのゲート電極の断面図である。この従来例は、図１７（ａ）で示すように、素子分離膜９２が形成されたシリコン基板９１に、シリコン酸化膜９３、ＬａＯｘ膜９４、ＨｆＳｉＯｘ膜９５、ＴｉＮ導電層９６及びポリシリコン９７が順に積層されてゲート電極を構成している。
【００３２】
このようにＨＫ／ＭＧプロセスを適用したロジックとＤＲＡＭとの混載デバイスにおいて、ＤＲＡＭセルトランジスタ（ＮＭＯＳ）とロジックＮＭＯＳとを同一構造とすると、各領域の閾値電圧を所望のものにするため、ＤＲＡＭ領域のトランジスタのチャネル濃度を増加させる必要がある。しかしながら、ＤＲＡＭ領域のチャネル濃度が増加すると、図１３で示すように、閾値電圧が上昇する一方、図１４で示すように、チャネル濃度の上昇に応じて、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流ＩＧＩＤＬが上昇してしまう。したがって、ＤＲＡＭのホールド特性が低減してしまう。
【００３３】
また、図１７（ｂ）で示すように、ゲート電極作製時のウェットエッチングにより、ＨｆＳｉＯｘ膜９５がサイドエッチングされ、ノッチングＮという現象が発生することがあった。これは、Ｌａが熱拡散した高誘電率絶縁膜は、フッ素系のエッチャントに耐性が低いためと考えられた。ノッチングＮがＤＲＡＭ領域１０２のトランジスタに発生すると、局所的な異常リーク（特にＧＩＤＬ電流ＩＧＩＤＬ）が発生してしまう。このメカニズムは明らかではないが、図１８で示すように、ノッチングＮの箇所には、オフセットスペーサー膜９９の膜厚が設計（Ａ'）よりも相対的に薄くなるため、エクステンション領域８０が設計（Ｂ'）よりもゲート電極の中心近傍（Ｂ）に形成されてしまい、ゲート電極とエクステンション領域８０とのオーバーラップが増加することが原因であると考えられた。これらノッチングによる局所的な異常リークが発生すると、例えば大規模なメモリアレイを備えた半導体装置の歩留まり低下として顕れてしまう。
【００３４】
また、ノッチングＮの方向によっては、トランジスタ特性が左右非対称になるという問題があった。
【００３５】
一方、本実施形態では、ロジック領域１０１のＮＭＯＳトランジスタ２０のみがキャップメタル４を有し、ＤＲＡＭ領域１０２のＮＭＯＳトランジスタ４０には、キャップメタル４が形成されていない。これにより、過剰なイオン注入をすることなく、閾値電圧を低減することができるため、ＧＩＤＬ電流ＩＧＩＤＬを低減することができる。また、ＤＲＡＭ領域１０２のゲート絶縁膜５には、図５で示すゲート電極作製時にノッチングが起こりにくくなる。そのため、エクステンション領域１０を所望の位置に形成して局所的な異常リーク、特にＧＩＤＬ電流ＩＧＩＤＬの発生を低減することができる。したがって、ロジック領域１０１の動作性を向上させつつ、ＤＲＡＭ領域１０２のホールド特性を向上させたＤＲＡＭ混載ロジックデバイスを歩留まりよく得ることができる。
【００３６】
また、注入量、注入エネルギー、不純物の価数、そして注入角度等が等しい場合は、ＮＭＯＳ領域１０１ａ及びＤＲＡＭ領域１０２における不純物注入を同時に行うことができる。この場合、工程数を削減することができるため、スループットを向上させることが可能になる。また、本実施形態では、ゲート絶縁膜５が、メタルキャップ４とメタルゲート電極６との間に介在している。こうすることで、メタルキャップ４をＤＲＡＭ領域１０２から除去した後、ゲート絶縁膜５を形成させることができる。このような構成によれば、メタルキャップ４のエッチングによるゲート絶縁膜５に対するダメージを考慮しなくてもよい。ゲート絶縁膜５が高誘電率絶縁膜である場合、プロセスにおけるダメージを受けやすいため、上記構成により素子特性をさらに向上させることができる。
【実施例】
【００３７】
（実施例）
図１で示す構成を用いる。シリコン基板１上に、ＳＴＩ構造の素子分離層２が形成され、ロジック領域１０１と、ＤＲＡＭ領域１０２とが設けられている。また、ロジック領域１０１には、ＮＭＯＳ領域１０１ａ及びＰＭＯＳ領域１０１ｂが設けられている。シリコン基板１のＮＭＯＳ領域１０１ａ及びＤＲＡＭ領域１０２にｐ型ウェル、ＰＭＯＳ領域１０１ｂにｎ型ウェルが形成されている。シリコン基板１のＮＭＯＳ領域１０１ａには、トランジスタ２０の閾値電圧（Ｖｔｈ）が０．２Ｖになるように、Ｂ（ボロン）を１．０×１０１３ｃｍ−２イオン注入した。シリコン基板１のＰＭＯＳ領域１０１ｂには、トランジスタ３０のＶｔｈが０．２Ｖになるように、Ａｓ（ヒ素）を１．０×１０１２ｃｍ−２注入した。シリコン基板１のＮＭＯＳ領域１０２には、トランジスタ４０のＶｔｈが０．５Ｖになるように、領域１０１ａと同時にＢ（ボロン）を１．０×１０１３ｃｍ−２注入した。ＮＭＯＳトランジスタ２０は、シリコン基板１上に、シリコン酸化膜３、Ｌａ２Ｏ３からなるキャップメタル４、ゲート絶縁膜５としてＨｆＳｉＯｘ、メタルゲート電極６としてＴｉＮ及びポリシリコン７が順に積層されたゲート電極が形成されている。ＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ４０は、キャップメタル４が形成されていない以外は、ＮＭＯＳトランジスタ２０と同じである。なお、ＮＭＯＳトランジスタ４０はキャップメタル４が形成されていないことで、領域１０１ａと同じＢの注入量でＶｔｈが０．５Ｖとなっている。
【００３８】
（参考例１）
実施例の構造において、ＤＲＡＭ領域１０２のＮＭＯＳトランジスタにＬａＯｘが形成されている。Ｌａ（ランタン）の膜厚は、０．１ｎｍ〜０．４ｎｍに変化させたものを用意した。
【００３９】
（参考例２）
実施例の構造において、ＤＲＡＭ領域１０２のＮＭＯＳトランジスタにＬａＯｘが形成されている。ただし、シリコン基板１のＮＭＯＳ領域１０２には、トランジスタ４０のＶｔｈが０．５Ｖになるように、Ｂ（ボロン）を３．８×１０１３ｃｍ−３イオン注入した。
【００４０】
（評価１）
１．実施例及び参考例１において、図１５にＧＩＤＬのＬａ膜厚の依存性をしらべた結果を示す。Ｌａの膜厚によりＧＩＤＬに変化は認められなかった。
【００４１】
（評価２）
２．実施例及び参考例１において、図１６にＶｔｈのＬａ膜厚の依存性をしらべた結果を示す。Ｌａの膜厚を０．３ｎｍ以下にすることで、膜厚の低下に伴い、Ｖｔｈが上昇した。
【００４２】
（評価３）
実施例および参考例２において，ＧＩＤＬ電流を比較した。その結果、実施例のトランジスタは、同一のＶｔｈを有する参考例２のトランジスタに比較して、ＧＩＤＬ電流が１０分の１以下に低減した。
【００４３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々構成を採用することもできる。たとえば、実施の形態では、金属キャップ膜が形成されたロジック領域のトランジスタと、ＤＲＡＭ領域のトランジスタとがＮ型であることを例に挙げて説明したが、金属キャップ膜が形成されたロジック領域のトランジスタとＤＲＡＭ領域のトランジスタとが同一の導電型であればよい。また、実施の形態では、ＲＡＭ領域にＤＲＡＭセルを設ける例を挙げて説明したが、ＲＡＭ領域にＳＲＡＭセルを設けてもよい。こうすることで、トランジスタ特性のランダムばらつきを低減できると同時に異常なリーク電流が起こりにくくなるため、ＳＲＡＭ混載ロジックデバイスの歩留まりを向上させることが可能になる。また、実施の形態では、メタルゲート電極及びゲート絶縁膜の積層構造と基板との間にメタルキャップが設けられている例を挙げて説明した。しかしながら、メタルゲート電極とゲート絶縁膜との間にメタルキャップを設けてもよい。換言すれば、キャップメタルが下層であり、ゲート絶縁膜を上層としてもよいし、ゲート絶縁膜を下層とし、キャップメタルを上層としてもよい。
【符号の説明】
【００４４】
１ 基板
２ 素子分離層
３ シリコン酸化膜
４ キャップメタル
４ａ 金属膜
５ ゲート絶縁膜
５ａ 高誘電率絶縁膜
６ メタルゲート電極
６ａ メタル導電層
７ ポリシリコン
７ａ ポリシリコン層
８ ハードマスク
９ オフセットスペーサー
１０ エクステンション領域
１１ サイドウォールスペーサー膜
１２ ドレイン領域
１３ シリサイド膜
１４ エッチングストッパ膜
１５ 層間絶縁膜
１６ レジスト
１７ コンタクトビア
１８ 導電性プラグ
２０ トランジスタ
３０ トランジスタ
４０ トランジスタ
８０ エクステンション領域
９１ シリコン基板
９２ 素子分離膜
９３ シリコン酸化膜
９４ ＬａＯｘ膜
９５ ＨｆＳｉＯｘ膜
９６ ＴｉＮ導電層
９７ ポリシリコン
９９ オフセットスペーサー膜
１０１ ロジック領域
１０１ａ ＮＭＯＳ領域
１０１ｂ ＰＭＯＳ領域
１０２ ＤＲＡＭ領域
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、３２ｎｍ世代以降の微細化に向けた先端デバイス開発において、高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜／メタル・ゲート（ＨＫ／ＭＧ）プロセス技術の実用化が期待されている。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が形成されるメモリと、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等が形成されるロジック回路とを同一基板上に混載する技術が知られている。ＨＫ／ＭＧプロセスを用いて、メモリとロジック回路とを混載させるとき、各領域でリーク電流の許容限度が異なることが問題となる。
【０００３】
特許文献１では、メタルゲート構造をセルトランジスタに適応し、ポリシリコン及びメタルの積層からなるゲート構造を周辺回路に適応する技術が開示されている。こうすることで、周辺回路のＮ型トランジスタでは、ポリシリコンにドープされたＮ型ドーパント密度、ゲート絶縁膜の誘電率及び膜厚、シリコン結晶領域へのＰ型ドーパント密度により、閾値電圧を制御し、セルトランジスタでは、メタルの仕事関数、ゲート絶縁膜の誘電率及び膜厚、シリコン結晶領域へのＰ型ドーパントにより、閾値電圧を制御することが記載されている。そして、ＤＲＡＭメモリの読み書き速度が向上するとされている。
【０００４】
なお、メモリ混載技術とは異なるが、ＣＭＯＳ回路において、メタルゲート電極とゲート絶縁膜との間に金属（酸化物）層（金属キャップ膜）を挿入し，ＮＭＯＳＦＥＴ及びＣＭＯＳＦＥＴの閾値電圧を調整する技術が知られている（特許文献２、３、非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１１０８１６号公報
【特許文献２】特開２００７−１３４４５６号公報
【特許文献３】特開２００８−５３７３５９号公報
【非特許文献】
【０００６】
【非特許文献１】Ｓ．Ｋｕｂｉｃｅｋ ｅｔ ａｌ，２００８，Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．１３０−１３１
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１の技術では、基板へのＰ型ドーパントにより閾値電圧を制御するため、ＧＩＤＬリーク電流や閾値電圧ばらつきが増加する傾向にある。そのため、ＤＲＡＭ領域では、リーク電流増によりホールド特性が劣化することがある。また、トランジスタ特性のランダムばらつきは増加し、異常リーク電流が発生しやすくなることから、特にＳＲＡＭ混載ロジックデバイスの歩留まりを低減させることがある。したがって、ＤＲＡＭ又はＳＲＡＭからなるメモリを混載したメモリ混載ロジックデバイスのＲＡＭ領域のリーク電流や閾値電圧ばらつきを低減できる技術が求められている。
【課題を解決するための手段】
【０００８】
本発明によれば、
ロジック領域と、ＲＡＭ領域とが設けられた基板と、
前記ロジック領域に形成された第一のトランジスタと、
前記ＲＡＭ領域に形成された第二のトランジスタと、
を備え、
前記第一、第二のトランジスタは、ゲート絶縁膜とメタルゲート電極との順で前記基板上に積層された積層構造を有し、
前記第一のトランジスタは、前記基板と前記メタルゲート電極との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、金属キャップ膜を有し、
前記第二のトランジスタには、前記金属キャップ膜が形成されていない、半導体装置が提供される。
【０００９】
また、本発明によれば、
ロジック領域と、ＲＡＭ領域とが設けられた基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にメタルゲート電極を形成する工程と、
前記基板と前記メタルゲート電極との間に介在する金属キャップ膜を形成する工程と、
前記ＲＡＭ領域に形成された前記金属キャップ膜を除去する工程と、
を含み、
前記金属キャップ膜が構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、半導体装置の製造方法が提供される。
【００１０】
この発明によれば、ロジック領域には、ゲート絶縁膜に金属キャップ膜を有する一方、ＲＡＭ領域には、金属キャップ膜が形成されていない。これにより、ＲＡＭ領域に過剰なイオン注入することなく閾値電圧を制御することができる。また、ＲＡＭ領域では、プロセス上の不具合が生じにくい構造体とすることができる。したがって、ＲＡＭ領域の閾値電圧のばらつきを低減して、メモリ混載ロジックデバイスを歩留まりよく得ることが可能になる。
【発明の効果】
【００１１】
本発明によれば、ＲＡＭ領域の閾値電圧のばらつきを低減して、メモリ混載ロジックデバイスを歩留まりよく得ることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態に係る半導体装置を模式的に示した断面図である。
【図２】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図３】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図４】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図５】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図６】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図７】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図８】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図９】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図１０】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図１１】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図１２】実施の形態に係る半導体装置を製造する方法を説明する図である。
【図１３】実施の形態に係る半導体装置の効果を説明する図である。
【図１４】実施の形態に係る半導体装置の効果を説明する図である。
【図１５】実施例の結果を説明する図である。
【図１６】実施例の結果を説明する図である。
【図１７】従来の半導体装置を説明する図である。
【図１８】従来の半導体装置を説明する図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１は、本実施形態の半導体装置を模式的に示す断面図である。本実施形態の半導体装置は、ロジック領域１０１と、ＤＲＡＭ領域１０２とが設けられたシリコン基板１と、ロジック領域１０１に形成されたＮＭＯＳトランジスタ２０（第一のトランジスタ）と、ＤＲＡＭ領域１０２に形成されたＮＭＯＳトランジスタ４０（第二のトランジスタ）と、を備える。ＮＭＯＳトランジスタ２０、４０は、ゲート絶縁膜５とメタルゲート電極６との順でシリコン基板１上に積層された積層構造を有する。ＮＭＯＳトランジスタ２０は、シリコン基板１とメタルゲート電極６との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、キャップメタル４（金属キャップ膜）を有する。ＮＭＯＳトランジスタ４０には、キャップメタル４が形成されていない。
【００１５】
具体的には、ＮＭＯＳトランジスタ２０において、メタルキャップ４がゲート絶縁膜５とシリコン基板１との間に介在しており、かつ、メタルキャップ４とゲート絶縁膜５とが接するように形成されている。また、ロジック領域１０１には、ＰＭＯＳトランジスタ３０（第三のトランジスタ）が形成されている。ＰＭＯＳトランジスタ３０もまた、ゲート絶縁膜５、及び、メタルゲート電極６の積層構造を有する。そして、ＮＭＯＳトランジスタ２０とＰＭＯＳトランジスタ３０とがＣＭＯＳ回路を構成している。したがって、本実施形態の半導体装置は、ＤＲＡＭ領域１０２のＤＲＡＭセルとロジック領域１０１のＣＭＯＳ回路とが混載したＤＲＡＭ混載ロジックデバイスを構成している。ここで、ＮＭＯＳトランジスタ４０は、ＤＲＡＭセル内のトランジスタである。ＰＭＯＳトランジスタ３０もまた、キャップメタル４が形成されていない。
【００１６】
ここで、ロジック領域１０１は、ＤＲＡＭ領域１０２中のメモリ素子の周辺回路であり、ＤＲＡＭ領域１０２とは異なる領域に形成されたものである。たとえば、ロジック領域は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の高速ロジック回路が形成された領域とすることができる。
【００１７】
キャップメタル４とは、ＨＫ／ＭＧ構造のＭＯＳＦＥＴの閾値電圧を制御できる金属薄膜である。この金属薄膜は、ゲート絶縁膜５と接するように成膜されることで、製造工程において、ゲート絶縁膜５にドーピング及び熱拡散し、シリコン酸化膜３とゲート絶縁膜５との間にダイポールを形成し、これがバンドオフセットをシフトさせメタルゲート電極６に効果的な仕事関数をもたらす。そのため、キャップメタル４が挿入されたＮＭＯＳトランジスタ２０では、閾値電圧が低減され、ＣＭＯＳロジックの高速動作が可能になる。キャップメタル４の例として、Ｌａ２Ｏ３等のＬａＯｘ、Ｙ２Ｏ３、ＳｒＯｘ、ＭｇＯ、Ｓｃ、Ｅｒ、ＳｃとＥｒとの合金が挙げられる。
【００１８】
ゲート絶縁膜５には、高誘電率絶縁膜を用いることができ、ハフニウムを必須元素として含むものが好ましい。高誘電率絶縁膜とは、シリコン酸化膜の比誘電率（ε＝３.９）より高い比誘電率の絶縁膜をいうが、比誘電率が１０〜３０であると好ましい。具体的には、ハフニウム含有酸化物を用いることが好ましく、ハフニウム含有酸化物としては、ＨｆＳｉＯＮ、ＨｆＳｉＯ２、ＨｆＯ２、ＨｆＺｒＯ２を例示することができ、より好ましくは、ＨｆＳｉＯｘ又はＨｆＯ２を用いる。
【００１９】
通常、ゲート電極の作製工程には、加熱工程が含まれるが、ゲート絶縁膜５の下層又は上層に成膜されたキャップメタル４は、このゲート電極の作製工程に含まれる上記加熱工程において熱履歴がかかることにより、ゲート絶縁膜５に熱拡散する。そのため、ＮＭＯＳトランジスタ２０のゲート絶縁膜５には、キャップメタル４の構成元素がゲート絶縁膜５に熱拡散し、これにより、ＮＭＯＳトランジスタ２０の閾値電圧が低減する。なお、このゲート電極の作製工程以外に意図的に熱を加えてキャップメタル４の構成元素をゲート絶縁膜５に熱拡散させてもよい。この場合、例えば、９００℃〜１０００℃下に、１×１０−２秒〜１０秒間、晒すことで、キャップメタル４の構成元素をゲート絶縁膜５に熱拡散させることができる。ゲート絶縁膜５には、キャップメタル４の構成元素がゲート絶縁膜５に均一に拡散されていてもよいし、濃度勾配があってもよい。
【００２０】
メタルゲート電極６は、構成元素として、チタン、タンタル及びモリブテンからなる群から選択される元素を含むものを用いることができ、具体的には、これらの金属単体、若しくは、これらの金属の窒化物、又は、これらの金属とシリコンとの化合物の窒化物を用いることができる。たとえば、ＴｉＮ、ＴａＳｉＮ、Ｍｏをメタルゲート電極６とする。
【００２１】
また、メタルゲート電極６上には、ポリシリコンが形成されていてもよい。図１で示すように、ＮＭＯＳトランジスタ２０には、ｐ型ウェルが形成されたシリコン基板１上に、シリコン酸化膜３とキャップメタル４とゲート絶縁膜５とメタルゲート電極６とポリシリコン７とを順に積層させてゲート電極を構成させてもよい。また、ＰＭＯＳトランジスタ３０には、ｎ型ウェルが形成されたシリコン基板１上に、シリコン酸化膜３とゲート絶縁膜５とメタルゲート電極６とポリシリコン７とを順に積層させたゲート電極を構成させてもよい。また、ＮＭＯＳトランジスタ４０には、ｐ型ウェルが形成されたシリコン基板１上に、シリコン酸化膜３とゲート絶縁膜５とメタルゲート電極６とポリシリコン７とを順に積層させてゲート電極を構成させてもよい。
【００２２】
つづいて、本実施形態の半導体装置の製造方法の一例について説明する。図２〜図１２は、本実施形態の半導体装置の製造方法を説明する図である。まず、半導体シリコン基板１上に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離層２を形成する。こうすることで、ロジック領域１０１と、ＤＲＡＭ領域１０２とが設けられたシリコン基板１が得られる（図２（ａ））。また、ロジック領域１０１には、さらに、ＮＭＯＳ領域１０１ａ及びＰＭＯＳ領域１０１ｂが設けられる。
【００２３】
ついで、シリコン基板１のＮＭＯＳ領域１０１ａ及びＤＲＡＭ領域１０２にｐ型不純物をドープし、ＰＭＯＳ領域１０１ｂにｎ型不純物をドープして、ｐ型ウェル（図示せず）及びｎ型ウェル（図示せず）をそれぞれ形成する。
【００２４】
ついで、熱酸化法によりシリコン酸化膜３を成膜した後、スパッタ法により、金属膜４ａをシリコン酸化膜３上に積層する（図２（ｂ））。金属膜４ａとしてランタンを用いた場合、金属膜４ａは、０．２ｎｍ〜２ｎｍとする。ランタンは、成膜後、酸化物（ＬａＯｘ）となる。
【００２５】
ついで、金属膜４ａ上にレジスト１６を形成し、パターニングにより、ＤＲＡＭ領域１０２及びＰＭＯＳ領域１０１ｂに形成されたレジスト１６を除去する。こうすることで、ＤＲＡＭ領域１０２及びＰＭＯＳ領域１０１ｂを開口し、金属膜４ａを露出させる（図３（ａ））。ついで、ウェットエッチングにより、露出した金属膜４ａを除去する。ついで、ＮＭＯＳ領域１０１ａに残っているレジスト１６をアッシングにより除去する（図３（ｂ））。
【００２６】
ついで、ロジック領域１０１及びＤＲＡＭ領域１０２にわたって、高誘電率絶縁膜５ａをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する（図４（ａ））。高誘電率絶縁膜５ａとしてＨｆＳｉＯｘ又はＨｆＯ２を用いる場合、膜厚は、１ｎｍ〜４ｎｍとする。ここで、ＮＭＯＳ領域１０１ａでは、金属膜４ａを構成する金属が高誘電率絶縁膜５ａ中に熱拡散する。ついで、高誘電率絶縁膜５ａにメタルゲート電極となるメタル導電層６ａ及びポリシリコン層７ａを順に積層した後、得られた積層構造の表面をハードマスク８で覆う（図４（ｂ））。メタル導電層６ａをＴｉＮとするとき、膜厚は５ｎｍ〜５０ｎｍとする。また、ポリシリコン７は、３０ｎｍ〜１００ｎｍとする。
【００２７】
ついで、既知のリソグラフィー技術を用いて、高誘電率絶縁膜５ａ、メタル導電層６ａ及びポリシリコン層７ａを含む層構造を所定の領域のみ残すようにドライエッチングにてパターニングを行ない、その後、例えばフッ素系のウェットエッチングにより、レジストの剥離とデポジション除去を行い、ロジック領域１０１のＮＭＯＳ領域１０１ａ、ＰＭＯＳ領域１０１ｂ及びＤＲＡＭ領域１０２に、ポリシリコン層７ａ及びメタル導電層６ａからなるゲート電極を形成する（図５）。
【００２８】
引き続き、３ｎｍ〜２０ｎｍの膜厚の酸化膜等を形成した後、ドライエッチングによりオフセットスペーサー９を形成し（図６）、エクステンション不純物注入及びアニールを行ってエクステンション領域１０を形成する。さらに、ゲート電極の側壁にサイドウォールスペーサー膜１１をシリコン窒化物等で形成後（図７）、ゲート電極およびサイドウォ−ルスペーサー膜１１をマスクとして、イオン注入を行うことにより、ソース／ドレイン領域１２を形成する（図８）。ついで、シリサイド膜１３を形成し、図９に示すような構造を得る。
【００２９】
その後、図９で示す構造において、露出した面をエッチングストッパ膜１４で覆う。ついで、低誘電率膜を用いて層間絶縁膜１５を形成し（図１０）、レジスト１６を用いたパターニングプロセスを経て（図１１）、エッチングによりコンタクトビア１７を形成した後（図１２）、導電性プラグ１８をコンタクトビア１７に埋め込み、図１に示す本実施形態の半導体装置を完成させる。
【００３０】
つづいて、本実施形態の半導体装置の効果について説明する。本実施形態の半導体装置によれば、ロジック領域１０１には、ゲート絶縁膜５にキャップメタル４を有する一方、ＤＲＡＭ領域１０２には、キャップメタル４が形成されていない。これにより、ロジック領域１０１の閾値電圧を制御して、高速動作を可能とする一方、ＤＲＡＭ領域１０２では、過剰にイオン注入することなく閾値電圧を向上させることができる。また、ＤＲＡＭ領域１０２では、プロセス上の不具合が生じにくい構造体とすることができる。したがって、ロジックを高速動作させつつ、ＤＲＡＭのリーク電流をばらつきなく低減して、ホールド特性を向上させたＤＲＡＭ混載ロジックデバイスを歩留まりよく得ることが可能になる。
【００３１】
以下、本実施形態の効果について、従来例と比較しつつ、さらに詳細に説明する。従来例の代表的なものとして、キャップメタルとしてＬａＯｘ膜を備えるＮＭＯＳトランジスタからなるＤＲＡＭとロジックとの混載デバイスを例に挙げる。図１７（ａ）は、従来のＤＲＡＭを構成するトランジスタの断面図であり、図１７（ｂ）は、図１７（ａ）で示すトランジスタのゲート電極の断面図である。この従来例は、図１７（ａ）で示すように、素子分離膜９２が形成されたシリコン基板９１に、シリコン酸化膜９３、ＬａＯｘ膜９４、ＨｆＳｉＯｘ膜９５、ＴｉＮ導電層９６及びポリシリコン９７が順に積層されてゲート電極を構成している。
【００３２】
このようにＨＫ／ＭＧプロセスを適用したロジックとＤＲＡＭとの混載デバイスにおいて、ＤＲＡＭセルトランジスタ（ＮＭＯＳ）とロジックＮＭＯＳとを同一構造とすると、各領域の閾値電圧を所望のものにするため、ＤＲＡＭ領域のトランジスタのチャネル濃度を増加させる必要がある。しかしながら、ＤＲＡＭ領域のチャネル濃度が増加すると、図１３で示すように、閾値電圧が上昇する一方、図１４で示すように、チャネル濃度の上昇に応じて、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流ＩＧＩＤＬが上昇してしまう。したがって、ＤＲＡＭのホールド特性が低減してしまう。
【００３３】
また、図１７（ｂ）で示すように、ゲート電極作製時のウェットエッチングにより、ＨｆＳｉＯｘ膜９５がサイドエッチングされ、ノッチングＮという現象が発生することがあった。これは、Ｌａが熱拡散した高誘電率絶縁膜は、フッ素系のエッチャントに耐性が低いためと考えられた。ノッチングＮがＤＲＡＭ領域１０２のトランジスタに発生すると、局所的な異常リーク（特にＧＩＤＬ電流ＩＧＩＤＬ）が発生してしまう。このメカニズムは明らかではないが、図１８で示すように、ノッチングＮの箇所には、オフセットスペーサー膜９９の膜厚が設計（Ａ'）よりも相対的に薄くなるため、エクステンション領域８０が設計（Ｂ'）よりもゲート電極の中心近傍（Ｂ）に形成されてしまい、ゲート電極とエクステンション領域８０とのオーバーラップが増加することが原因であると考えられた。これらノッチングによる局所的な異常リークが発生すると、例えば大規模なメモリアレイを備えた半導体装置の歩留まり低下として顕れてしまう。
【００３４】
また、ノッチングＮの方向によっては、トランジスタ特性が左右非対称になるという問題があった。
【００３５】
一方、本実施形態では、ロジック領域１０１のＮＭＯＳトランジスタ２０のみがキャップメタル４を有し、ＤＲＡＭ領域１０２のＮＭＯＳトランジスタ４０には、キャップメタル４が形成されていない。これにより、過剰なイオン注入をすることなく、閾値電圧を低減することができるため、ＧＩＤＬ電流ＩＧＩＤＬを低減することができる。また、ＤＲＡＭ領域１０２のゲート絶縁膜５には、図５で示すゲート電極作製時にノッチングが起こりにくくなる。そのため、エクステンション領域１０を所望の位置に形成して局所的な異常リーク、特にＧＩＤＬ電流ＩＧＩＤＬの発生を低減することができる。したがって、ロジック領域１０１の動作性を向上させつつ、ＤＲＡＭ領域１０２のホールド特性を向上させたＤＲＡＭ混載ロジックデバイスを歩留まりよく得ることができる。
【００３６】
また、注入量、注入エネルギー、不純物の価数、そして注入角度等が等しい場合は、ＮＭＯＳ領域１０１ａ及びＤＲＡＭ領域１０２における不純物注入を同時に行うことができる。この場合、工程数を削減することができるため、スループットを向上させることが可能になる。また、本実施形態では、ゲート絶縁膜５が、メタルキャップ４とメタルゲート電極６との間に介在している。こうすることで、メタルキャップ４をＤＲＡＭ領域１０２から除去した後、ゲート絶縁膜５を形成させることができる。このような構成によれば、メタルキャップ４のエッチングによるゲート絶縁膜５に対するダメージを考慮しなくてもよい。ゲート絶縁膜５が高誘電率絶縁膜である場合、プロセスにおけるダメージを受けやすいため、上記構成により素子特性をさらに向上させることができる。
【実施例】
【００３７】
（実施例）
図１で示す構成を用いる。シリコン基板１上に、ＳＴＩ構造の素子分離層２が形成され、ロジック領域１０１と、ＤＲＡＭ領域１０２とが設けられている。また、ロジック領域１０１には、ＮＭＯＳ領域１０１ａ及びＰＭＯＳ領域１０１ｂが設けられている。シリコン基板１のＮＭＯＳ領域１０１ａ及びＤＲＡＭ領域１０２にｐ型ウェル、ＰＭＯＳ領域１０１ｂにｎ型ウェルが形成されている。シリコン基板１のＮＭＯＳ領域１０１ａには、トランジスタ２０の閾値電圧（Ｖｔｈ）が０．２Ｖになるように、Ｂ（ボロン）を１．０×１０１３ｃｍ−２イオン注入した。シリコン基板１のＰＭＯＳ領域１０１ｂには、トランジスタ３０のＶｔｈが０．２Ｖになるように、Ａｓ（ヒ素）を１．０×１０１２ｃｍ−２注入した。シリコン基板１のＮＭＯＳ領域１０２には、トランジスタ４０のＶｔｈが０．５Ｖになるように、領域１０１ａと同時にＢ（ボロン）を１．０×１０１３ｃｍ−２注入した。ＮＭＯＳトランジスタ２０は、シリコン基板１上に、シリコン酸化膜３、Ｌａ２Ｏ３からなるキャップメタル４、ゲート絶縁膜５としてＨｆＳｉＯｘ、メタルゲート電極６としてＴｉＮ及びポリシリコン７が順に積層されたゲート電極が形成されている。ＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ４０は、キャップメタル４が形成されていない以外は、ＮＭＯＳトランジスタ２０と同じである。なお、ＮＭＯＳトランジスタ４０はキャップメタル４が形成されていないことで、領域１０１ａと同じＢの注入量でＶｔｈが０．５Ｖとなっている。
【００３８】
（参考例１）
実施例の構造において、ＤＲＡＭ領域１０２のＮＭＯＳトランジスタにＬａＯｘが形成されている。Ｌａ（ランタン）の膜厚は、０．１ｎｍ〜０．４ｎｍに変化させたものを用意した。
【００３９】
（参考例２）
実施例の構造において、ＤＲＡＭ領域１０２のＮＭＯＳトランジスタにＬａＯｘが形成されている。ただし、シリコン基板１のＮＭＯＳ領域１０２には、トランジスタ４０のＶｔｈが０．５Ｖになるように、Ｂ（ボロン）を３．８×１０１３ｃｍ−３イオン注入した。
【００４０】
（評価１）
１．実施例及び参考例１において、図１５にＧＩＤＬのＬａ膜厚の依存性をしらべた結果を示す。Ｌａの膜厚によりＧＩＤＬに変化は認められなかった。
【００４１】
（評価２）
２．実施例及び参考例１において、図１６にＶｔｈのＬａ膜厚の依存性をしらべた結果を示す。Ｌａの膜厚を０．３ｎｍ以下にすることで、膜厚の低下に伴い、Ｖｔｈが上昇した。
【００４２】
（評価３）
実施例および参考例２において，ＧＩＤＬ電流を比較した。その結果、実施例のトランジスタは、同一のＶｔｈを有する参考例２のトランジスタに比較して、ＧＩＤＬ電流が１０分の１以下に低減した。
【００４３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々構成を採用することもできる。たとえば、実施の形態では、金属キャップ膜が形成されたロジック領域のトランジスタと、ＤＲＡＭ領域のトランジスタとがＮ型であることを例に挙げて説明したが、金属キャップ膜が形成されたロジック領域のトランジスタとＤＲＡＭ領域のトランジスタとが同一の導電型であればよい。また、実施の形態では、ＲＡＭ領域にＤＲＡＭセルを設ける例を挙げて説明したが、ＲＡＭ領域にＳＲＡＭセルを設けてもよい。こうすることで、トランジスタ特性のランダムばらつきを低減できると同時に異常なリーク電流が起こりにくくなるため、ＳＲＡＭ混載ロジックデバイスの歩留まりを向上させることが可能になる。また、実施の形態では、メタルゲート電極及びゲート絶縁膜の積層構造と基板との間にメタルキャップが設けられている例を挙げて説明した。しかしながら、メタルゲート電極とゲート絶縁膜との間にメタルキャップを設けてもよい。換言すれば、キャップメタルが下層であり、ゲート絶縁膜を上層としてもよいし、ゲート絶縁膜を下層とし、キャップメタルを上層としてもよい。
【符号の説明】
【００４４】
１ 基板
２ 素子分離層
３ シリコン酸化膜
４ キャップメタル
４ａ 金属膜
５ ゲート絶縁膜
５ａ 高誘電率絶縁膜
６ メタルゲート電極
６ａ メタル導電層
７ ポリシリコン
７ａ ポリシリコン層
８ ハードマスク
９ オフセットスペーサー
１０ エクステンション領域
１１ サイドウォールスペーサー膜
１２ ドレイン領域
１３ シリサイド膜
１４ エッチングストッパ膜
１５ 層間絶縁膜
１６ レジスト
１７ コンタクトビア
１８ 導電性プラグ
２０ トランジスタ
３０ トランジスタ
４０ トランジスタ
８０ エクステンション領域
９１ シリコン基板
９２ 素子分離膜
９３ シリコン酸化膜
９４ ＬａＯｘ膜
９５ ＨｆＳｉＯｘ膜
９６ ＴｉＮ導電層
９７ ポリシリコン
９９ オフセットスペーサー膜
１０１ ロジック領域
１０１ａ ＮＭＯＳ領域
１０１ｂ ＰＭＯＳ領域
１０２ ＤＲＡＭ領域
【特許請求の範囲】
【請求項１】
ロジック領域と、ＲＡＭ（ランダムアクセスメモリ）領域とが設けられた基板と、
前記ロジック領域に形成された第一のトランジスタと、
前記ＲＡＭ領域に形成された第二のトランジスタと、
を備え、
前記第一、第二のトランジスタは、ゲート絶縁膜とメタルゲート電極との順で前記基板上に積層された積層構造を有し、
前記第一のトランジスタは、前記基板と前記メタルゲート電極との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、金属キャップ膜を有し、
前記第二のトランジスタには、前記金属キャップ膜が形成されていない、半導体装置。
【請求項２】
前記第一のトランジスタと前記第二のトランジスタとが同一の導電型からなる、請求項１に記載の半導体装置。
【請求項３】
前記第一のトランジスタ及び前記第二のトランジスタがいずれもｎチャンネル型電界効果トランジスタである、請求項２に記載の半導体装置。
【請求項４】
前記金属キャップ膜は、前記ゲート絶縁膜に接する、請求項１乃至３いずれか１項に記載の半導体装置。
【請求項５】
前記金属キャップ膜は、前記ゲート絶縁膜と前記基板との間に介在している、請求項４に記載の半導体装置。
【請求項６】
前記ロジック領域に、ゲート絶縁膜、及び、メタルゲート電極の積層構造を有する第三のトランジスタを備え、前記第一のトランジスタと前記第三のトランジスタとがＣＭＯＳ回路を構成している、請求項１乃至５いずれか１項に記載の半導体装置。
【請求項７】
前記第三のトランジスタには、前記金属キャップ膜が形成されていない、請求項６に記載の半導体装置。
【請求項８】
前記ゲート絶縁膜がハフニウムを必須元素として含む高誘電率絶縁膜からなる、請求項１乃至７いずれか１項に記載の半導体装置。
【請求項９】
前記金属キャップ膜がランタンを必須元素として含み、前記第一のトランジスタにおいて前記ランタンが前記高誘電率絶縁膜に拡散している、請求項８に記載の半導体装置。
【請求項１０】
前記メタルゲート電極の構成元素として、チタン、タンタル及びモリブテンからなる群から選択される元素を含む、請求項１乃至９いずれか１項に記載の半導体装置。
【請求項１１】
ロジック領域と、ＲＡＭ（ランダムアクセスメモリ）領域とが設けられた基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にメタルゲート電極を形成する工程と、
前記基板と前記メタルゲート電極との間に介在する金属キャップ膜を形成する工程と、
前記ＲＡＭ領域に形成された前記金属キャップ膜を除去する工程と、
を含み、
前記金属キャップ膜が構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、半導体装置の製造方法。
【請求項１】
ロジック領域と、ＲＡＭ（ランダムアクセスメモリ）領域とが設けられた基板と、
前記ロジック領域に形成された第一のトランジスタと、
前記ＲＡＭ領域に形成された第二のトランジスタと、
を備え、
前記第一、第二のトランジスタは、ゲート絶縁膜とメタルゲート電極との順で前記基板上に積層された積層構造を有し、
前記第一のトランジスタは、前記基板と前記メタルゲート電極との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、金属キャップ膜を有し、
前記第二のトランジスタには、前記金属キャップ膜が形成されていない、半導体装置。
【請求項２】
前記第一のトランジスタと前記第二のトランジスタとが同一の導電型からなる、請求項１に記載の半導体装置。
【請求項３】
前記第一のトランジスタ及び前記第二のトランジスタがいずれもｎチャンネル型電界効果トランジスタである、請求項２に記載の半導体装置。
【請求項４】
前記金属キャップ膜は、前記ゲート絶縁膜に接する、請求項１乃至３いずれか１項に記載の半導体装置。
【請求項５】
前記金属キャップ膜は、前記ゲート絶縁膜と前記基板との間に介在している、請求項４に記載の半導体装置。
【請求項６】
前記ロジック領域に、ゲート絶縁膜、及び、メタルゲート電極の積層構造を有する第三のトランジスタを備え、前記第一のトランジスタと前記第三のトランジスタとがＣＭＯＳ回路を構成している、請求項１乃至５いずれか１項に記載の半導体装置。
【請求項７】
前記第三のトランジスタには、前記金属キャップ膜が形成されていない、請求項６に記載の半導体装置。
【請求項８】
前記ゲート絶縁膜がハフニウムを必須元素として含む高誘電率絶縁膜からなる、請求項１乃至７いずれか１項に記載の半導体装置。
【請求項９】
前記金属キャップ膜がランタンを必須元素として含み、前記第一のトランジスタにおいて前記ランタンが前記高誘電率絶縁膜に拡散している、請求項８に記載の半導体装置。
【請求項１０】
前記メタルゲート電極の構成元素として、チタン、タンタル及びモリブテンからなる群から選択される元素を含む、請求項１乃至９いずれか１項に記載の半導体装置。
【請求項１１】
ロジック領域と、ＲＡＭ（ランダムアクセスメモリ）領域とが設けられた基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にメタルゲート電極を形成する工程と、
前記基板と前記メタルゲート電極との間に介在する金属キャップ膜を形成する工程と、
前記ＲＡＭ領域に形成された前記金属キャップ膜を除去する工程と、
を含み、
前記金属キャップ膜が構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１１−１７６１７３（Ｐ２０１１−１７６１７３Ａ）
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願番号】特願２０１０−３９７６８（Ｐ２０１０−３９７６８）
【出願日】平成２２年２月２５日（２０１０．２．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願日】平成２２年２月２５日（２０１０．２．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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