不揮発性半導体記憶装置
【課題】生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置を提供する。
【解決手段】交互に積層された複数の電極膜14及び絶縁膜を含み、X軸方向に延在する第1、第2積層構造体Sa1、Sa2と、これらに積層された第1、第2選択ゲート電極SGa1、SGa2と、これらのそれぞれを貫通し、下端が接続された第1、第2半導体ピラーSPa1、SPa2と、電極膜14と記憶層と、X軸方向と交差する第1、第2配線LL1、LL2と、交互に積層された複数の電極膜14及び絶縁膜を含む積層構造体Sbと、それに積層された選択ゲート電極SGbと、これらを貫通し下端が接続された第1及び第2選択部半導体ピラーSPb1,SPb2と、第4方向に延在する第3、第4配線LL3,LL4と、第4配線LL4は第2配線LL2に接続され、第3配線LL3の上に設けられ第3配線L3に接続された第5配線LL5と、を備える。
【解決手段】交互に積層された複数の電極膜14及び絶縁膜を含み、X軸方向に延在する第1、第2積層構造体Sa1、Sa2と、これらに積層された第1、第2選択ゲート電極SGa1、SGa2と、これらのそれぞれを貫通し、下端が接続された第1、第2半導体ピラーSPa1、SPa2と、電極膜14と記憶層と、X軸方向と交差する第1、第2配線LL1、LL2と、交互に積層された複数の電極膜14及び絶縁膜を含む積層構造体Sbと、それに積層された選択ゲート電極SGbと、これらを貫通し下端が接続された第1及び第2選択部半導体ピラーSPb1,SPb2と、第4方向に延在する第3、第4配線LL3,LL4と、第4配線LL4は第2配線LL2に接続され、第3配線LL3の上に設けられ第3配線L3に接続された第5配線LL5と、を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
従来の不揮発性半導体記憶装置(メモリ)においては、シリコン基板上の2次元平面内に素子を集積してきた。メモリの記憶容量を増加させるには1つの素子の寸法を小さくする(微細化する)が、近年その微細化もコスト的、技術的に困難なものになってきた。
【0003】
これに対し、一括加工型3次元積層メモリが提案されている。この一括加工型3次元積層メモリにおいては、交互に積層された絶縁膜と電極膜とを有する積層体と、積層体を貫通するシリコンピラーと、シリコンピラーと電極膜との間に電荷蓄積層(記憶層)と、が設けられ、これにより、シリコンピラーと各電極膜との交差部にメモリセルが設けられる。
【0004】
さらに、特許文献1には、2本のシリコンピラーを基板の側で接続することにより、U字形状のメモリストリングを用いる構成が開示されている。このU字形メモリストリングにより、例えば、用いる電荷蓄積層の材料の自由度が拡大できる。
しかしながら、生産性をさらに向上し、動作安定性をさらに向上させるためには、改良の余地がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2009−146954号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【0007】
本発明の一態様によれば、第1方向に交互に積層され、前記第1方向に対して直交する第2方向に延在する複数の第1電極膜及び複数の第1電極間絶縁膜を含む第1積層構造体と、前記第1積層構造体に前記第1方向に沿って積層され、前記第2方向に延在する第1選択ゲート電極と、前記第1積層構造体及び前記第1選択ゲート電極を前記第1方向に貫通する第1半導体ピラーと、前記複数の第1電極膜のそれぞれと、前記第1半導体ピラーと、の間に設けられた第1記憶層と、前記第1方向に交互に積層され、前記第2方向に延在する複数の第2電極膜及び複数の第2電極間絶縁膜を含む第2積層構造体と、前記第2積層構造体に前記第1方向に沿って積層され、前記第2方向に延在する第2選択ゲート電極と、前記第2積層構造体及び前記第2選択ゲート電極を前記第1方向に貫通する第2半導体ピラーと、前記複数の第2電極膜のそれぞれと、前記第2半導体ピラーと、の間に設けられた第2記憶層と、前記第1半導体ピラーの一端と接続され、前記第1方向に対して直交し、前記第2方向と交差する第3方向に延在する第1配線と、前記第2半導体ピラーの一端と接続され、前記第3方向に延在する第2配線と、前記第1半導体ピラーの他端と、前記第2半導体ピラーの他端と、を接続する記憶部接続部と、前記第1方向に交互に積層された複数の選択部電極膜及び複数の選択部電極間絶縁膜を含む選択部積層構造体と、前記選択部積層構造体に前記第1方向に沿って積層された選択部選択ゲート電極と、前記選択部積層構造体及び前記選択部選択ゲート電極を前記第1方向に貫通する第1及び第2選択部半導体ピラーと、前記第1方向に対して直交する第4方向に延在し、前記第1選択部半導体ピラーの一端と接続された第3配線と、前記第4方向に延在し、前記第2配線と電気的に接続され、前記第2選択部半導体ピラーの一端と接続された第4配線と、前記第1選択部半導体ピラーの他端と、前記第2選択部半導体ピラーの他端と、を接続する選択部接続部と、前記第3配線の前記選択部積層構造体とは反対の側において、前記第1方向に対して直交する第5方向に延在し、前記第3配線と電気的に接続された第5配線と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【0008】
本発明によれば、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供される。
【図面の簡単な説明】
【0009】
【図1】第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図2】第1の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図3】第1の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図4】第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図5】第1の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図6】第1の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図7】第1の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図8】第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図9】第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図10】第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図11】第2の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図12】第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図13】第2の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図14】第2の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図15】第2の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図16】第2の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【発明を実施するための形態】
【0010】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0011】
(第1の実施の形態)
図1は、第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図2は、第1の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。すなわち、図2は、図1のA1−A2線断面図である。
図3は、第1の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。すなわち、図3は、図1のB1−B2線断面図である。
図4は、第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
なお、図1においては、図を見易くするために、導電部分のみを示し、絶縁部分の一部は図示を省略している。また、図4においては、線どうしの重なりを避けて図を見易くするために、各部の寸法の比率を図1〜図3とは若干異ならせて示している。
【0012】
図1に表したように、本実施形態に係る不揮発性半導体記憶装置110は、メモリセルアレイ部MUと選択部SUとを備える。すなわち、例えば、シリコンからなる基板11にメモリセルアレイ部MUと選択部SUとが設けられる。
【0013】
メモリセルアレイ部MU及び選択部SUにおいて、基板11の上に積層体19が設けられる。積層体19は、交互に積層された複数の電極膜14及び電極間絶縁膜15(図1では図示されない)を有する。
【0014】
ここで、複数の電極膜14の積層方向をZ軸方向(第1方向)とする。そしてZ軸方向に垂直な1つの方向をX軸方向(第2方向)とする。そして、Z軸方向とX軸方向とに垂直な方向をY軸方向とする。また、説明の便宜上、基板11から積層体19に向かう方向を上方向とする。
【0015】
本具体例では、基板11の上に絶縁膜12を介して、例えばポリシリコン膜が設けられており、このポリシリコン膜がバックゲート13となる。
【0016】
図1及び図2に表したように、メモリセルアレイ部MUにおいては、積層体19は例えばY軸方向に沿って分断される。すなわち、メモリセルアレイ部MUの積層体19は、それぞれX軸方向に延在する第1積層構造体Sa1及び第2積層構造体Sa2を含む。なお、積層体19は、さらに多くの積層構造体を有していても良い。
【0017】
第1積層構造体Sa1は、第1方向に交互に積層され、X軸方向に延在する複数の第1電極膜WL1及び複数の第1電極間絶縁膜IWL1を含む。すなわち、第1積層構造体Sa1は、Z軸方向に積層され、X軸方向に延在する複数の第1電極膜WL1(電極膜14)と、複数の第1電極膜WL1のそれぞれの間にそれぞれ設けられた複数の第1電極間絶縁膜IWL1(電極間絶縁膜15)と、を含む。ここで、Z軸方向の一方の端(上方向の端)の第1電極膜WL1の上面に接して設けられる絶縁膜及びZ軸方向の他方の端(下方向の端)の第1電極膜WL1の下面に接して設けられる絶縁膜も、第1電極間絶縁膜IWL1とされ、これらも第1積層構造体Sa1(積層体19)に含まれるものとして説明する。
【0018】
第2積層構造体Sa2は、第1方向に交互に積層され、X軸方向に延在する複数の第2電極膜WL2及び複数の第2電極間絶縁膜IWL2を含む。すなわち、第2積層構造体Sa2は、Z軸方向に積層され、X軸方向に延在する複数の第2電極膜WL2と、複数の第2電極膜WL2のそれぞれの間にそれぞれ設けられた複数の第2電極間絶縁膜IWL2と、を含む。この場合も、上方向の端の第2電極膜WL2の上面に接して設けられる絶縁膜及び下方向の端の第2電極膜WL2の下面に接して設けられる絶縁膜も、第2電極間絶縁膜IWL2とされ、これらも第2積層構造体Sa2(積層体19)に含まれるものとして説明する。
【0019】
不揮発性半導体記憶装置110のメモリセルアレイ部MUは、第1選択ゲート電極SGa1と、第2選択ゲート電極SGa2と、第1半導体ピラーSPa1と、第2半導体ピラーSPa2と、をさらに含む。
【0020】
第1選択ゲート電極SGa1は、第1積層構造体Sa1にZ軸方向に沿って積層され、X軸方向に延在する。例えば、第1選択ゲート電極SGa1は、第1積層構造体Sa1の上側において、第1積層構造体Sa1に積層される。
【0021】
第2選択ゲート電極SGa2は、第2積層構造体Sa2にZ軸方向に沿って積層され、X軸方向に延在する。すなわち、第2選択ゲート電極SGa2は、第1選択ゲート電極SGa1が第1積層構造体Sa1に積層される側(この例では、上側)において、第2積層構造体Sa2にZ軸方向に沿って積層され、X軸方向に延在する。
【0022】
第1半導体ピラーSPa1は、第1積層構造体Sa1及び第1選択ゲート電極SGa1をZ軸方向に貫通する。第2半導体ピラーSPa2は、第2積層構造体Sa2及び第2選択ゲート電極SGa2をZ軸方向に貫通する。
【0023】
不揮発性半導体記憶装置110のメモリセルアレイ部MUは、第1配線LL1と、第2配線LL2と、をさらに含む。
第1配線LL1は、第1半導体ピラーSPa1の一端と接続され、Z軸方向に対して直交し、X軸方向と交差する第3方向に延在する。第2配線LL2は、第2半導体ピラーSPa2の一端と接続され、上記の第3方向に延在する。
【0024】
本具体例では、第3方向は、X軸方向に対して直交する。すなわち、本具体例では、第3方向はY軸方向とされる。ただし、本実施形態はこれに限らず、第3方向は第2方向(X軸方向)に対して直交しなくても良く、第2方向(X軸方向)と交差すれば(非平行であれば)良い。
【0025】
このように、第1半導体ピラーSPa1の一端(例えば、上端)は、Y軸方向に延在する第1配線LL1と接続される。第2半導体ピラーSPa2の一端(例えば、上端)は、Y軸方向に延在する第2配線LL2と接続される。
【0026】
不揮発性半導体記憶装置110のメモリセルアレイ部MUは、記憶部接続部CPa(接続部材32)をさらに有する。記憶部接続部CPa(接続部材32)は、第1半導体ピラーSPa1の他端(例えば、下端)と、第2半導体ピラーSPa2の他端(例えば、下端)と、を接続する。これにより、第1半導体ピラーSPa1、第2半導体ピラーSPa2及び記憶部接続部CPaにより、U字形状を有するU字シリコン部材33が形成される。U字シリコン部材33は、U字形状のメモリストリング38として機能する。
【0027】
不揮発性半導体記憶装置110のメモリセルアレイ部MUは、記憶部接続部CPaに接する記憶部接続部ゲート電極13a(バックゲート13)をさらに有することができる。
【0028】
図2に表したように、不揮発性半導体記憶装置110のメモリセルアレイ部MUは、第1記憶層ML1(電荷蓄積層26)と、第2記憶層ML2(電荷蓄積層26)と、をさらに有する。第1記憶層ML1は、複数の第1電極膜WL1のそれぞれと、第1半導体ピラーSPa1と、の間に設けられる。第2記憶層ML2は、複数の第2電極膜WL2のそれぞれと、第2半導体ピラーSPa2と、の間に設けられる。
【0029】
具体的には、第1半導体ピラーSPa1と第1記憶層ML1との間に内側絶縁膜27(第1内側絶縁膜)が設けられ、複数の第1電極膜WL1と第1記憶層ML1との間に外側絶縁膜25(第1外側絶縁膜)が設けられる。同様に、第2半導体ピラーSPa2と第2記憶層ML2との間に内側絶縁膜27(第2内側絶縁膜)が設けられ、複数の第2電極膜WL2と第2記憶層ML2との間に外側絶縁膜25(第2外側絶縁膜)が設けられる。
【0030】
そして、本具体例では、記憶部接続部CPaと記憶部接続部ゲート電極13aとの間にも電荷蓄積層26が設けられ、記憶部接続部CPaと電荷蓄積層26との間に内側絶縁膜27が設けられ、記憶部接続部ゲート電極13aと電荷蓄積層26との間に外側絶縁膜25が設けられる。
【0031】
図1及び図2に例示したように、半導体ピラーSPa(例えば第1半導体ピラーSPa1及び第2半導体ピラーSPa2)は、積層体19(例えば第1積層構造体Sa1及び第2積層構造体Sa2)を貫通する部分である下側シリコンピラー31と、選択ゲート電極17(例えば第1選択ゲート電極SGa1及び第2選択ゲート電極SGa2)を貫通する上側シリコンピラー34と、を含む。下側シリコンピラー31の上端と、上側シリコンピラー34の下端と、は互いに電気的に接続され、半導体ピラーSPaとなる。なお、積層体19に貫通ホールが形成され、貫通ホールの内側に半導体を埋め込むことで、下側シリコンピラー31と記憶部接続部CPa(接続部材32)とは、一括して形成される。
【0032】
第1半導体ピラーSPa1、第2半導体ピラーSPa2及び記憶部接続部CPaには、例えばポリシリコンまたはアモルファスシリコン等の半導体が用いられる。
【0033】
電荷蓄積層26には、例えば窒化シリコンが用いられる。内側絶縁膜27及び外側絶縁膜25には、例えば酸化シリコンが用いられる。内側絶縁膜27は、例えばトンネル絶縁膜として機能する。外側絶縁膜25は、例えばブロック絶縁膜として機能する。電荷蓄積層26は、電荷を蓄積し、情報を記憶する機能を有する。なお、外側絶縁膜25、電荷蓄積層26及び内側絶縁膜27が、記憶部膜24(例えばONO膜)となる。
【0034】
半導体ピラーSPa(例えば第1半導体ピラーSPa1及び第2半導体ピラーSPa2)と、電極膜14(例えば第1電極膜WL1及び第2電極膜WL2)と、の交差部に、メモリセルとなるメモリトランジスタが形成される。
【0035】
電極膜14(例えば第1電極膜WL1及び第2電極膜WL2)は、例えばワード線として機能する。第1配線LL1は例えばソース線として機能する。第2配線LL2は、例えばビット線(後述するローカルビット線)として機能する。
【0036】
第1選択ゲート電極SGa1及び第2選択ゲート電極SGa2は、それぞれ第1半導体ピラーSPa1及び第2半導体ピラーSPa2を選択する機能を有する。
【0037】
第1半導体ピラーSPa1と第1選択ゲート電極SGa1との間、及び、第2半導体ピラーSPa2と第2選択ゲート電極SGa2との間のそれぞれには、ゲート絶縁膜28が設けられる。
【0038】
第1選択ゲート電極SGa1及び第2選択ゲート電極SGa2には、例えば不純物を含むポリシリコンまたは不純物を含むアモルファスシリコン等が用いられる。
【0039】
なお、積層体19と選択ゲート電極17との間には絶縁膜16が設けられる。第1配線LL1及び第2配線LL2と、選択ゲート電極17と、の間には絶縁膜18が設けられる。
【0040】
このように、本実施形態に係る不揮発性半導体記憶装置110においては、接続部材32を介して相互に接続された一対の半導体ピラーSPa(第1半導体ピラーSPa1及び第2半導体ピラーSPa2)は、相互に異なる電極膜14及び相互に異なる選択ゲート電極17を貫いている。そして、一対の半導体ピラーSPa(第1半導体ピラーSPa1及び第2半導体ピラーSPa2)の一端(上端)のそれぞれは、それぞれ別の配線(第1配線LL1及び第2配線LL2)に接続される。そして、一対の半導体ピラーSPa(第1半導体ピラーSPa1及び第2半導体ピラーSPa2)の他端(下端)のそれぞれは、記憶部接続部CPa(接続部材32)に接続される。
【0041】
電極膜14が延在する第2方向と、配線(第1配線LL1及び第2配線LL2)が延在する第3方向とは、交差(非平行)(本具体例では、直交)であり、記憶部接続部CPa(接続部材32)はX軸方向に対して斜め方向に延在する。
【0042】
すなわち、図1及び図4に例示したように、不揮発性半導体記憶装置110のメモリセルアレイ部MUにおいては、電極膜14及び選択ゲート電極17の延在方向である第2方向(X軸方向)と、配線(第1配線LL1及び第2配線LL2)の延在方向である第3方向(この例ではY軸方向)と、の両方に対して、互いに斜めの方向に位置する2本の半導体ピラーSPaが、接続部材32によって接続される。接続部材32は、第2方向に対して交差し、第3方向に対して交差する方向に延在する。
【0043】
そして、図1に例示したように、上記のような第1半導体ピラーSPa1、第2半導体ピラーSPa2及び記憶部接続部CPaを含むU字シリコン部材33(U字形状のメモリストリング38)が、X軸方向及びY軸方向に沿って、繰り返して、複数設けられることができる。そして、第1配線LL1及び第2配線LL2がX軸方向に沿って、繰り返して、複数設けられることができる。
【0044】
一方、図1に表したように、不揮発性半導体記憶装置110の選択部SUは、選択部積層構造体Sbと、選択部選択ゲート電極SGbと、第1選択部半導体ピラーSPb1と、第2選択部半導体ピラーSPb2と、第3配線LL3と、第4配線LL4と、選択部接続部CPbと、を有する。
【0045】
図3に表したように、選択部積層構造体Sbは、Z軸方向に交互に積層された複数の選択部電極膜WLb及び複数の選択部電極間絶縁膜IWLbを含む。すなわち、選択部積層構造体Sbは、Z軸方向に積層された複数の選択部電極膜WLbと、複数の選択部電極膜WLbのそれぞれの間にそれぞれ設けられた複数の選択部電極間絶縁膜IWLbと、を含む。選択部電極膜WLbは、メモリセルアレイ部MUの電極膜14と同層であり、選択部電極膜WLbには、電極膜14に用いられる導電層と同じ導電層が用いられる。また、選択部電極間絶縁膜IWLbは、メモリセルアレイ部MUの電極間絶縁膜15と同層であり、選択部電極間絶縁膜IWLbには、電極間絶縁膜15に用いられる絶縁層と同じ絶縁層が用いられる。
【0046】
なお、この場合もZ軸方向の一方の端(上方向の端)の選択部電極膜WLbの上面に接して設けられる絶縁膜及びZ軸方向の他方の端(下方向の端)の選択部電極膜WLbの下面に接して設けられる絶縁膜も、選択部電極間絶縁膜IWLbとされ、これらも選択部積層構造体Sbに含まれるものとして説明する。
【0047】
選択部選択ゲート電極SGbは、選択部積層構造体SbにZ軸方向に沿って積層される。具体的には、選択部選択ゲート電極SGbは、第1選択ゲート電極SGa1が第1積層構造体Sa1に積層される側(上側)において、選択部積層構造体SbにZ軸方向に沿って積層される。
【0048】
第1選択部半導体ピラーSPb1及び第2選択部半導体ピラーSPb2は、選択部積層構造体Sb及び選択部選択ゲート電極SGbをZ軸方向に貫通する。すなわち、選択部SUにおいては、選択部積層構造体Sb及び選択部選択ゲート電極SGbをZ軸方向に貫通する複数の選択部半導体ピラーSPbが設けられる。選択部半導体ピラーSPbは、第1選択部半導体ピラーSPb1及び第2選択部半導体ピラーSPb2を含み、選択部半導体ピラーSPbの数は、3以上でも良い。
【0049】
第3配線LL3は、Z軸方向に対して直交する第4方向に延在し、第1選択部半導体ピラーSPb1の一端(例えば、上端)と接続される。すなわち、第3配線LL3は、選択部積層構造体Sbの、第1選択ゲート電極SGa1が第1積層構造体Sa1に積層される側と同じ側に設けられる。すなわち、第3配線LL3は、選択部積層構造体Sbの上方に設けられる。
【0050】
第4配線LL4は、上記の第4方向に延在し、第2配線LL2と電気的に接続され、第2選択部半導体ピラーSPb2の一端(例えば、上端)と接続される。すなわち、第4配線LL4は、選択部積層構造体Sbの、第1選択ゲート電極SGa1が第1積層構造体Sa1に積層される側と同じ側に設けられる。すなわち、第4配線LL4は、選択部積層構造体Sbの上方に設けられる。なお、第2選択部半導体ピラーSPb2は、第4配線LL4を介して第2配線LL2と電気的に接続される。
【0051】
例えば、第3配線LL3と選択部積層構造体Sbとの距離は、第1配線LL1と第1積層構造体Sa1との距離に実質的に等しい。例えば、第4配線LL4と選択部積層構造体Sbとの距離は、第1配線LL1と第1積層構造体Sa1との距離に実質的に等しい。すなわち、第3配線LL3及び第4配線LL4は、第1配線LL1(及び第2配線LL2)と同層である。例えば、第3配線LL3及び第4配線LL4には、第1配線LL1(及び第2配線LL2)に用いられる導電層と同じ導電層が用いられる。これにより、配線の層の数が増えないため、生産性が向上できる。
【0052】
本具体例では、第4方向は、第3方向に対して平行である。すなわち、第4方向は、Y軸方向である。ただし、本実施形態はこれに限らず、第4方向は、第1方向に対して直交していれば良い。
【0053】
本具体例では、第3配線LL3は、第1配線LL1の第3方向(本具体例ではY軸方向)の延長上において第3方向に延在する。すなわち、第1配線LL1と第3配線LL3とは、同層の配線であり、メモリセルアレイ部MUと選択部SUとの境界において、互いに分断されている配線である。ただし、本実施形態はこれに限らず、第3配線LL3は、第1配線LL1と同層で、第1配線LL1が延在する方向(第3方向)に延在すれば良く、第3配線LL3のX軸方向に沿った位置は、任意である。
【0054】
図1に表したように、第2配線LL2は、メモリセルアレイ部MUから選択部SUに連続して、第3方向(具体例ではY軸方向)に沿って延在している。すなわち、本具体例では、メモリセルアレイ部MUから選択部SUにかけて第2配線LL2と第4配線LL4とは直線的に延在し、直線的に接続されている。すなわち、第2配線LL2の延長が第4配線LL4であり、同一の配線と見なすことができる。ただし、本実施形態は、メモリセルアレイ部MUにおける第2配線LL2と、選択部SUにおける第4配線LL4と、が互いに電気的に接続されていれば良く、第2配線LL2の延在方向と、第4配線LL4の延在方向と、の関係は任意であり、また、第2配線LL2のX軸方向に沿った位置と、第4配線LL4のX軸方向に沿った位置と、の関係も任意である。
【0055】
以下では、第3配線LL3が、第1配線LL1の延在方向の延長上に設けられ、第4配線LL2が第2配線LL2の延在方向の延長上に設けられる場合として説明する。
【0056】
そして、選択部接続部CPb(接続部材32)は、第1選択部半導体ピラーSPb1の他端(下端)と、第2選択部半導体ピラーSPb2の他端(下端)と、を接続する。
【0057】
そして、選択部SUは、選択部接続部CPbに接する選択部接続部ゲート電極13b(バックゲート13)をさらに有することができる。
【0058】
第1選択部半導体ピラーSPb1、第2選択部半導体ピラーSPb2及び選択部接続部CPbには、第1半導体ピラーSPa1、第2半導体ピラーSPa2及び記憶部接続部CPaに用いられる材料と実質的に同じ材料が用いられる。
【0059】
例えば、第1選択部半導体ピラーSPb1、第2選択部半導体ピラーSPb2及び選択部接続部CPbには、例えばポリシリコンまたはアモルファスシリコン等の半導体が用いられる。
【0060】
そして、不揮発性半導体記憶装置110は、第5配線LL5をさらに備える。第5配線LL5は、第3配線LL3の選択部積層構造体Sbとは反対の側(上側)において、第1方向(Z軸方向)に対して直交する第5方向に延在する。第5配線LL5は、第3配線LL3と電気的に接続される。本具体例では、第5方向は、Y軸方向である。すなわち、第5方向は、第4方向に対して平行であり、第3方向に対して平行である。すなわち、第5配線LL5は、第3配線LL3(及び第4配線LL4)に対して平行である。
【0061】
例えば第3配線LL3と第5配線LL5とは、ビア電極V01により電気的に接続される。
【0062】
なお、図1では、見やすさのために省略されているが、第5配線LL5は、メモリセルアレイ部MUにおいても、Y軸方向に沿って延在する。例えば、第5配線LL5は、メモリセルアレイ部MUの第1配線LL1及び第2配線LL2の少なくともいずれかの上方を、Y軸方向に沿って延在する。
【0063】
そして、図1に例示したように、上記のような第1選択部半導体ピラーSPb1、第2選択部半導体ピラーSPb2及び選択部接続部CPbを含むU字シリコン部材33が、X軸方向及びY軸方向に沿って、繰り返し複数設けられることができる。そして、第3配線LL3及び第4配線LL4がX軸方向に沿って、繰り返し複数設けられることができる。そして、第5配線LL5はX軸方向に沿って、繰り返し複数設けられることができる。
【0064】
このように、第3配線LL3及び第4配線LL4の2本の配線の組みに対して、1つの第5配線LL5が設けられる。第3配線LL3のピッチと、第5配線LL5のピッチと、は実質的に同じである。第3配線LL3と第4配線LL4とを配線部材としてみたときには、その配線部材のピッチは、第5配線LL5のピッチの実質的に1/2となる。すなわち、第3配線LL3及び第4配線LL4の幅は、第5配線LL5の幅の1/2程度となる。このように、第5配線LL5の幅は、第3配線LL3の幅の実質的に2倍となる。製造工程におけるばらつきなどを考慮すると、第5配線LL5の第5方向に対して直交する方向(本具体例ではX軸方向)に沿った幅は、第3配線LL3の第4方向に対して直交する方向(本具体例ではX軸方向)に沿った幅の1.5倍以上、2.5倍以下とすることができる。
【0065】
そして、第5配線LL5どうしの間隔は、第3配線LL3と第4方向との間隔の1.5倍以上、2.5倍以下とすることができる。
すなわち、第5配線LL5は第5方向に対して直交する方向(本具体例ではX軸方向)に沿って複数設けられ、複数の第5配線どうしの間隔は、第3配線LL3と前記第4方向との間隔の1.5倍以上、2.5倍以下とすることができる。
【0066】
メモリセルアレイ部MUにおいては、第1配線LL1と第2配線LL2とを配線部材としてみたときには、その配線部材のピッチは、第5配線LL5のピッチの実質的に1/2となる。すなわち、第1配線LL1及び第2配線LL2の幅は、第5配線LL5の幅の1/2程度となる。すなわち、第5配線LL5の第5方向に対して直交する方向(本具体例ではX軸方向)に沿った幅は、第1配線LL1の第2方向(本具体例ではX軸方向)に沿った幅の1.5倍以上、2.5倍以下とすることができる。
【0067】
図1及び図3に表したように、本具体例では、選択部積層構造体Sbは、X軸方向に延在する第3積層構造体Sb1と、X軸方向に延在する第4積層構造体Sb2と、に分断されている。第3積層構造体Sb1は、複数の第3電極膜WLb1と、複数の第3電極間絶縁膜IWLb1と、を含む。第4積層構造体Sb2は、複数の第4電極膜WLb2と、複数の第4電極間絶縁膜IWLb2と、を含む。
【0068】
すなわち、複数の選択部電極膜WLbは、X軸方向に延在する複数の第3電極膜WLb1と、X軸方向に延在する複数の第4電極膜WLb2と、に分断される。そして、複数の選択部電極間絶縁膜IWLbは、複数の第3電極膜WLb1のそれぞれの間にそれぞれ設けられた複数の第3電極間絶縁膜IWLb1と、複数の第4電極膜WLb2のそれぞれの間にそれぞれ設けられた複数の第4電極間絶縁膜IWLb2と、に分断される。
【0069】
なお、この場合もZ軸方向の一方の端(上方向の端)の第3電極膜WLb1の上面に接して設けられる絶縁膜及びZ軸方向の他方の端(下方向の端)の第3電極膜WLb1の下面に接して設けられる絶縁膜も、第3電極間絶縁膜IWLb1とされ、これらも第3積層構造体Sb1に含まれるものとする。また、Z軸方向の一方の端(上方向の端)の第4電極膜WLb2の上面に接して設けられる絶縁膜及びZ軸方向の他方の端(下方向の端)の第4電極膜WLb2の下面に接して設けられる絶縁膜も、第4電極間絶縁膜IWLb2とされ、これらも第4積層構造体Sb2に含まれるものとする。
【0070】
選択部選択ゲート電極SGbは、第3積層構造体Sb1にZ軸方向に沿って積層され、X軸方向に延在する第3選択ゲート電極SGb1と、第4積層構造体Sb2にZ軸方向に沿って積層され、X軸方向に延在する第4選択ゲート電極SGb2と、に分断されている。
【0071】
そして、第1選択部半導体ピラーSPb1は、第3積層構造体Sb1及び第3選択ゲート電極SGb1をZ軸方向に貫通する。第2選択部半導体ピラーSPb2は、第4積層構造体Sb2及び第4選択ゲート電極SGb2をZ軸方向に沿って貫通する。
【0072】
このように、本実施形態に係る不揮発性半導体記憶装置110においては、選択部接続部CPb(接続部材32)を介して相互に接続された一対の選択部半導体ピラーSPb(第1選択部半導体ピラーSPb1及び第2選択部半導体ピラーSPb2)は、相互に異なる電極膜14及び相互に異なる選択ゲート電極17を貫いている。そして、一対の選択部半導体ピラーSPb(第1選択部半導体ピラーSPb1及び第2選択部半導体ピラーSPb2)の一端(上端)のそれぞれは、それぞれ別の配線(第3配線LL3及び第4配線LL4)に接続される。そして、一対の選択部半導体ピラーSPb(第1選択部半導体ピラーSPb1及び第2選択部半導体ピラーSPb2)の他端(下端)のそれぞれは、選択部接続部CPb(接続部材32)に接続される。
【0073】
すなわち、X軸方向とY軸方向との両方に対して斜めの方向に位置する2本の選択部半導体ピラーSPbが、接続部材32によって接続される。選択部SUにおける接続部材32は、第2方向に対して交差し、第4方向に対して交差する方向に延在する。そして、一対の選択部半導体ピラーSPb2と選択部接続部CPbとが、U字シリコン部材33に含まれる。後述するように、選択部SUにおいては、U字シリコン部材33は、ビットラインセレクタ38bとして機能する。
【0074】
そして、選択部接続部CPbの延在方向は、記憶部接続部CPaの延在方向に対して実質的に平行である。
【0075】
このように、本具体例では、選択部SUにおけるU字シリコン部材33の構成及び配置をメモリセルアレイ部MUのU字シリコン部材33の構成及び配置と実質的に同様にすることで、設計の効率が向上し、生産性が向上する。
【0076】
ただし、本発明の実施形態はこれに限らず、後述するように、選択部SUにおけるU字シリコン部材33の構成及び配置は、メモリセルアレイ部MUのU字シリコン部材33の構成及び配置と異なっていても良い。
【0077】
なお、図1に表したように、不揮発性半導体記憶装置110は、第1配線LL1の一端に接続された第6配線LL6をさらに備えることができる。第6配線LL6は、例えば第2方向(X軸方向)に延在する。この第6配線LL6は、例えば共通ソース線SLcとして機能する。
【0078】
不揮発性半導体記憶装置110においては、例えば、共通ソース線SLcは、第1配線LL1と接続され、第1配線LL1は、メモリセルアレイ部MUの第1半導体ピラーSPa1の上端に接続される。そして、第1半導体ピラーSPa1、記憶部接続部CPa及び第2半導体ピラーSPa2を含むU字シリコン部材33(U字形状のメモリストリング38)の第2半導体ピラーSPa2の側の上端は、第2配線LL2に接続される。第2配線LL2は、選択部SUに延在し、第2選択部半導体ピラーSPb2の上端に接続される。第2選択部半導体ピラーSPb2、選択部接続部CPb及び第1選択部半導体ピラーSPb1を含むU字シリコン部材33(ビットラインセレクタ38b)の第1選択部半導体ピラーSPb1の側の上端は、第3配線LL3に接続される。第3配線LL3は、ビア電極V01により、第5配線LL5に接続される。
【0079】
メモリセルアレイ部MUにおける第1配線LL1などの配線は、ソース線SLとして機能する。
メモリセルアレイ部MUにおける第2配線LL2などの配線、及び、選択部SUにおいて第2配線LL2と接続されている第4配線LL4などの配線は、ローカルビット線LBLaとして機能する。
【0080】
選択部SUに設けられ、第1配線LL1と同層の第3配線LL3は、選択部SUにおけるローカルビット線LBLbとして機能する。一方、これらの配線よりも上層に設けられる第5配線LL5は、グローバルビット線GBLとして機能する。
【0081】
メモリセルアレイ部MUのU字シリコン部材33は、U字形状のメモリストリング38として機能する。すなわち、第1半導体ピラーSPa1及び第2半導体ピラーSPa2と電極膜14との交差部に設けられるメモリトランジスタがメモリセルとして機能する。メモリセルアレイ部MUの選択ゲート電極17は、半導体ピラーSPaを選択する機能を有する。
【0082】
一方、選択部SUのU字シリコン部材33は、ローカルビット線LBLa及びLBLbを選択するビットラインセレクタ38bとして機能する。すなわち、選択部SUの選択部選択ゲート電極SGbに与えられる電位によって、選択部SUのU字シリコン部材33の第1選択部半導体ピラーSPb1と第2選択部半導体ピラーSPb2との間の導通または非導通が制御され、第4配線LL4(すなわち、第2配線LL2)と第3配線LL3との間の導通または非導通が制御される。これにより、メモリセルアレイ部MUにおけるローカルビット線LBLaの第2配線LL2と、第5配線LL5と、の間における導通または非導通が制御される。
【0083】
このように、本具体例のメモリセルアレイ部MUにおいては、半導体ピラーSPaが、2本ずつ組みにされ、下部で記憶部接続部CPaにより接続されている。この記憶部接続部CPaは、ビット線(ローカルビット線LBLa並びにグローバルビット線GBL)と、選択ゲート線(例えば第1選択ゲート電極SGa1及び第2選択ゲート電極SGa1)と、の双方に対して斜め方向に延在している。ビット線配線層(第1配線LL1及び第2配線LL2)は、隣接する2本が組みとなり、第1配線LL1はソース線SLとして機能し、第2配線LL2はローカルビット線LBLaとして機能する。複数のソース線SLはメモリセルアレイ部MUの一端で束ねられ、複数のソース線SLは、全体として櫛型にまとめられ、共通ソース線SLcに接続されている。
【0084】
メモリセルアレイ部MUの制御ゲート電極となる電極膜14(複数の第1電極膜WL1及び複数の第2電極膜WL2)は、ビット線(ローカルビット線LBLa並びにグローバルビット線GBL)に対して直交する方向に延在している。なお、制御ゲート電極を駆動するためのトランジスタ数を削減するために、制御ゲート電極となる電極膜14(複数の第1電極膜WL1及び複数の第2電極膜WL2)は、例えば、メモリセルアレイ部MUのブロック内で1本おきに櫛状に束ねられる。
【0085】
ローカルビット線LBLaは、例えば、X軸方向に100〜1000ストリングごとに分割され、選択部SUを介してグローバルビット線GBLに接続される。選択部SUにおいても、ローカルビット線LBLaに対して斜め方向に延在する選択部接続部CPbによって2本の選択部半導体ピラーSPbが接続され、U字シリコン部材33となる。U字シリコン部材33は、例えば複数が並列して設けられる。
【0086】
このような構成を有する不揮発性半導体記憶装置110においては、第2配線LL2、第3配線LL3及び第4配線LL4(ローカルビット線LBLa及びLBLb)と、第1配線LL1(ソース線SL)と、に同じ層の導電材料を用いることが可能となり、配線層の数を増やすことなく、ビット線を、ローカルビット線LBLa及びLBLbと、グローバルビット線GBL(第5配線LL5)の2層構造にすることが可能である。これにより、生産性が高く、低コストが実現できる。
【0087】
また、既に説明したように、グローバルビット線GBLの配設ピッチは、第1配線LL1(ソース線SL)及び第2配線LL2(ローカルビット線LBLa)の組み、並びに、第3配線LL3(ローカルビット線LBLb)及び第4配線LL4(ローカルビット線LBLa)の組み、の配設ピッチよりも緩和される。これにより、グローバルビット線GBLどうしの線間容量が低減され、読み出し動作の安定が向上する。さらに、読み出し動作の高速化が実現できる。
【0088】
また、第5配線LL5(グローバルビット線GBL)のピッチが緩和されるため、第3配線LL3と第5配線LL5とを電気的に接続するビア電極V01の形成も容易になり生産性が向上する。
【0089】
そして、第1半導体ピラーSPa1及び第2半導体ピラーSPa2は、それぞれ同層の第1配線LL1及び第2配線LL2に接続されるため、微細で高アスペクト比のコンタクト電極をメモリセルアレイ部MU内に形成する必要がなく、この点でも生産性を向上することができる。
【0090】
さらに、選択部SUにおいては、2本の選択部半導体ピラーSPbを組みにしたU字シリコン部材33を用いるため、ローカルビット線LBLa及びLBLbの選択動作が安定化する。
【0091】
なお、ローカルビット線LBLa及びLBLbを選択するためのセレクタを、例えばシリコン基板面に設ける場合には、消去動作時に印加される高電圧に対応した高耐圧のトランジスタを形成することになるが、この場合には、このセレクタの占有面積が大きくなる。
【0092】
ローカルビット線LBLa及びLBLbを選択するためのセレクタとして、半導体ピラーを用いる場合において、読み出し電流値を低下させないために、数本〜10本程度の半導体ピラーを並列接続とすることが望ましい。例えば、選択部SUにおいて、多くの数の選択部半導体ピラーSPbを並列に1つの接続部で接続した構成を用いる場合には、必要なチップ面積が比較的大きくなり、また、その接続部は共通で1つになるために、その接続部における寄生抵抗が支配的となり、場合によっては、動作が不安定になる可能性がある。
【0093】
これに対し、本具体例の不揮発性半導体記憶装置110においては、小さいチップ面積で選択部半導体ピラーSPbを並列に接続することができるため、接続部の寄生抵抗による動作の不安定性が抑制される。
【0094】
また、本具体例においては、選択部SUの選択部接続部CPbに、メモリセルアレイ部MUの記憶部接続部CPaの構成と同様の構成を適用しているため、設計効率が向上し、また、歩留まりの向上に寄与できる。
【0095】
このように、本実施形態に係る不揮発性半導体記憶装置110によれば、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供できる。
【0096】
なお、本具体例では、第3配線LL3と第4配線LL4とに、複数の選択部半導体ピラーSPbが設けられているが、第3配線LL3と第4配線LL4とに、1つずつの選択部半導体ピラーSPbが設けられても良い。
【0097】
以下、不揮発性半導体記憶装置110の動作の概要の例について説明する。
図5は、第1の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図は、不揮発性半導体記憶装置110の書き込み動作を例示している。
【0098】
図5に表したように、書き込み動作においては、例えば、まず、全てのローカルビット線LBLa(第2配線LL2)及びソース線SL(第1配線LL1)を、低電圧Vss(例えば0ボルト)とし、記憶部接続部CPaの記憶部接続部ゲート電極13aをオフ状態(「off」、例えば0ボルト)に設定する。
【0099】
そして、書き込み込みを行う書き込みストリングSMSに接続されている選択ゲート電極SGa(選択ゲート電極17)をオン状態(「on」、例えば3ボルト)に設定する。それ以外の選択ゲート電極SGa(選択ゲート電極17)に接続されている非書き込みストリングNMSのボディ電位は、フローティング状態となる。なお、書き込み動作を通じて、選択部SUに含まれるセレクタ(ビットラインセレクタ38b)は、常にオン状態で良い。
【0100】
そして、ソース線SLを、Highレベル(例えば中電圧Vdd)に設定する。
そして、「0書き込みを行うストリング”0”bit」に接続されるビット線以外のグローバルビット線GBL(すなわちローカルビット線LBLa及びLBLb)をHighレベルに設定する。これにより、「1書き込みを行うストリング”1”bit」(「0書き込みを行わないストリング」)のボディ電位は、グローバルビット線GBLから切り離され、フローティング状態となる。
【0101】
以上の動作により、「0書き込みを行うストリング”0”bit」のみのボディ電位が低電圧Vssに固定される。この状態から、各層の制御ゲート電極(電極膜14)をパス電圧Vpass(例えば8ボルト)まで上昇した後、さらに実際に「0書き込みを行うセル」が接続されている層の制御ゲート電極を書き込み電圧Vpgm(例えば18ボルト)まで上昇させることで、所望の書き込みメモリセルに「0書き込み」が行われる。
【0102】
以上のように、書き込み動作は、ライン状に形成された制御ゲート電極(電極膜14)と、束ねられたソース線SLと、の電位をHighレベルに設定しておくことで、ソース線SLに接続される選択トランジスタを全てオフ状態とすることにより、2本の半導体ピラーSPaが、X軸方向に対して斜め方向に延在する記憶部接続部CPaで接続されていながら、所望の書き込み動作が実現できる。
【0103】
図6は、第1の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図は、不揮発性半導体記憶装置110の消去動作を例示している。消去は、例えば消去ブロックごとに行われる。
【0104】
図6に表したように、消去ブロックの制御ゲート電極(電極膜14)を低電圧Vssに固定したまま、ソース線SLの電位を消去電圧Veraに向けて上昇させ始める。これに遅れて消去ブロックの選択ゲート電極17の電位をソース線SLの電位に追随させることで、選択ゲート電極17の拡散層端で強電界によるホールを発生させ、ボディ電位を上昇させる。なお、消去しないブロックに関しては、制御ゲート電極(電極膜14)はフローティング状態FLTとし、メモリセルに消去ストレスが印加されないようにする。ローカルビット線LBLaや、選択部SUのセレクタトランジスタは、各々のドライバトランジスタから切り離し、フローティング状態FLTに設定する。
【0105】
そして、最終的に消去電圧Vera近傍までボディ電位は上昇され、消去ブロックのメモリセルが消去される。
【0106】
上記において、記憶部接続部CPaの記憶部接続部ゲート電極13aはオフ状態(低電圧Vss)に設定しても良いが、特に消去ストレスを印加したくない場合は、中電圧Vdd程度の電圧を印加しておくことで、ホール電流を導通させつつ,大きな消去ストレスが印加されることを防ぐこともできる。なお、特に消去時において、選択ゲートトランジスタのゲート絶縁膜28に破壊耐圧を上回る電圧が印加されないように電圧が設定される。
【0107】
図7は、第1の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図は、不揮発性半導体記憶装置110の読み出し動作を例示している。
【0108】
図7に表したように、例えば、まず、全てのグローバルビット線GBL及びソース線SLを低電圧Vssとし、記憶部接続部CPaを制御する記憶部接続部ゲート電極13aをオン状態に設定する。
そして、全ての選択ゲート電極17をオフ状態とした後、選択部SUにおいて、読み出しセルを含む半導体ピラーSPaに接続されているローカルビット線LBLaとグローバルビット線GBLとの接続を制御するセレクタトランジスタ(ビットラインセレクタ38b)をオン状態にする。選択セルの制御ゲート電極(電極膜14)の電位を低電圧Vssとし、その他の層の制御ゲート電極(電極膜14)の電位を読み出し電圧Vreadに上昇させる。
【0109】
さらに、グローバルビット線GBLの電位を、読み出し時ビット線電圧Vd_readに上昇させ、ソース線SLを低電圧Vssに設定したまま、グローバルビット線GBL(ローカルビット線LBLa)の電位を読み出し時ビット線電圧Vd_readに上昇させる。読み出しセルを含むU字シリコン部材33(U字形状のメモリストリング38)が接続されるローカルビット線LBLa側及びソース線SL側の選択ゲート電極17をオン状態に設定し、グローバルビット線GBLに流れる電流またはグローバルビット線GBLの電圧を検出することで、選択セルのデータを読み出すことができる。
【0110】
以上のように、読み出し動作時においては、記憶部接続部ゲート電極13aをオン状態にし、U字シリコン部材33(U字形状のメモリストリング38)に、グローバルビット線GBL、ローカルビット線LBLb、ローカルビット線LBLa、U字シリコン部材33(メモリストリング38)及びソース線SLの経路を流れる電流を通電させる状態にすることで、任意のメモリセルの読み出しが可能となる。
【0111】
なお、斜め方向に2本の半導体ピラーSPaが接続されているため、2本の選択ゲート電極17をオン状態に設定した際に、それぞれ隣接するU字シリコン部材33(メモリストリング38)のボディ電位が変動するが、非選択のメモリストリング38に関しては必ず一方の選択ゲートはオフ状態となっており、非選択のメモリストリング38に電流が流れることが抑制されるため、読み出し時の動作には影響しない。
【0112】
図8は、第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図8に表したように、本実施形態に係る別の不揮発性半導体記憶装置111においては、選択部SUにおけるU字シリコン部材33(第1選択部半導体ピラーSPb1、第2選択部半導体ピラーSPb2及び選択部接続部CPb)の構成が、不揮発性半導体記憶装置110とは異なる。それ以外の構成は、不揮発性半導体記憶装置110と同様である。
【0113】
不揮発性半導体記憶装置111においては、第1選択部半導体ピラーSPb1と、第2選択部半導体ピラーSPb2と、が、X軸方向に沿って並ぶ。そして、これらを接続する選択部接続部CPbはX軸方向に延在する。すなわち、選択部接続部CPbの延在方向は、第2方向に対して実質的に平行である。
【0114】
そして、このようなU字シリコン部材33(第1選択部半導体ピラーSPb1、第2選択部半導体ピラーSPb2及び選択部接続部CPb)が、X軸方向及びY軸方向に沿って、繰り返し複数設けられている。
【0115】
不揮発性半導体記憶装置111のメモリセルアレイ部MUにおいても、第1半導体ピラーSPa1と、第2半導体ピラーSPa2と、が、互いに異なる積層構造体(第1積層構造体Sa1及び第2積層構造体Sa2)と、互いに異なる配線(第1配線LL1及び第2配線LL2)を貫通するため、第1半導体ピラーSPa1と、第2半導体ピラーSPa2と、は、X軸方向及びY軸方向に対して斜め方向に位置する。このため、記憶部接続部CPaは、X軸方向及びY軸方向に対して斜め方向に延在する。
【0116】
一方、不揮発性半導体記憶装置111における選択部SUにおいては、第1選択部半導体ピラーSPb1と、第2選択部半導体ピラーSPb2と、は、互いに異なる配線(第3配線LL3及び第4配線LL4)を貫通すれば、第1選択部半導体ピラーSPb1及び第2選択部半導体ピラーSPb2の配置の関係、及び、選択部接続部CPbの延在方向は任意である。
【0117】
不揮発性半導体記憶装置111によっても、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供できる。
【0118】
図9は、第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図9に表したように、本実施形態に係る別の不揮発性半導体記憶装置112においては、選択部SUにおけるU字シリコン部材33(第1選択部半導体ピラーSPb1、第2選択部半導体ピラーSPb2及び選択部接続部CPb)の構成が、不揮発性半導体記憶装置110とは異なる。それ以外の構成は、不揮発性半導体記憶装置110と同様である。
【0119】
不揮発性半導体記憶装置112においては、図4に例示した第1選択部半導体ピラーSPb1及び第2選択部半導体ピラーSPb2の他に、第3選択部半導体ピラーSPb3及び第4選択部半導体ピラーSPb4、の計4つの選択部半導体ピラーSPbが1つの選択部接続部CPbによって接続されている。
【0120】
本具体例では、第3選択部半導体ピラーSPb3は、第1選択部半導体ピラーSPb1とX軸方向に沿って隣り合う。第4選択部半導体ピラーSPb4は、第1選択部半導体ピラーSPb1とY軸方向に沿って隣り合う。第2選択部半導体ピラーSPb2は、第3選択部半導体ピラーSPb3とY軸方向に沿って隣り合い、第4選択部半導体ピラーSPb4とX軸方向に沿って隣り合う。
【0121】
そして、選択部接続部CPbは、第1選択部半導体ピラーSPb1から第2選択部半導体ピラーSPb2に向かう方向と、第3選択部半導体ピラーSPb3から第4選択部半導体ピラーSPb4に向かう方向と、の交差する2つの方向に延在する2つの部分を有している。
【0122】
すなわち、不揮発性半導体記憶装置112は、選択部積層構造体Sb及び選択部選択ゲート電極SGbをZ軸方向に貫通し、第1選択部半導体ピラーSPb1と第4方向に対して交差する方向(本具体例ではX軸方向)に沿って隣り合い、一端が第4配線LL4に接続された第3選択部半導体ピラーSPb3と、選択部積層構造体Sb及び選択部選択ゲート電極SGbをZ軸方向に貫通し、第1選択部半導体ピラーSPb1と第4方向(Y軸方向)に沿って隣り合い、第2選択部半導体ピラーSPb2と第4方向に対して交差する方向(X軸方向)に沿って隣り合い、一端が第3配線LL3に接続された第4選択部半導体ピラーSPb4と、第3選択部半導体ピラーSPb3の他端と、第4選択部半導体ピラーSPb4の他端と、を接続し、選択部接続部CPbと交差する交差接続部CPbcと、をさらに備える。
【0123】
すなわち、本具体例では、選択部SUは、U字形状のビットラインセレクタ38bの2つが組み合わされた構成を有している。
【0124】
不揮発性半導体記憶装置112によっても、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供できる。
【0125】
なお、第1〜第4選択部半導体ピラーSPb1〜SPb4を接続する場合、第1〜第4選択部半導体ピラーSPb1〜SPb4の下端を、Z軸方向から見たときに長方形の形状を有する接続部材32で接続する場合は、その長方形の接続部材32の外周部において電気的なスイッチングが行われ易いが、長方形の接続部材32の中央部分では、電気的なスイッチングが行われ難い。このため、図9に例示した不揮発性半導体記憶装置112のように、選択部接続部CPbのZ軸方向から見たときの形状は、接続する選択部半導体ピラーSPbを含みつつ、選択部半導体ピラーSPbどうしを接続する延在領域の形状は延在方向に沿った細長い形状であることが好ましい。
【0126】
例えば、2本ずつの選択部半導体ピラーSPbが接続される不揮発性半導体記憶装置110、111及び120において、第1選択部半導体ピラーSPb1から第2選択部半導体ピラーSPb2に向かう方向に対して直交する方向に沿った選択部接続部CPbの幅は、選択部半導体ピラーSPbのY軸方向に沿ったピッチよりも小さいことが望ましい。また、上記の方向に沿った選択部接続部CPbの幅は、選択部半導体ピラーSPbのY軸方向に沿ったピッチの2/3倍よりも小さいことがさらに望ましい。好ましくは、上記の方向に沿った選択部接続部CPbの幅は、半導体ピラーSPの直径と同等である。
【0127】
すなわち、上記の方向に沿った選択部接続部CPbの幅は、第1選択部半導体ピラーSPb1の第4方向(本具体例ではY軸方向)に沿った中心と、第2選択部半導体ピラーSPb2の第4方向に沿った中心と、の間の第4方向に沿った距離よりも小さいことが望ましく、さらに、その距離の2/3倍よりも小さいことが望ましい。
【0128】
そして、例えば、4本ずつの選択部半導体ピラーSPbが接続される不揮発性半導体記憶装置112においてもこの関係が満たされることが望ましい。
【0129】
そして、第3選択部半導体ピラーSPb3から第4選択部半導体ピラーSPb4に向かう方向に対して直交する方向に沿った交差接続部CPbcの幅は、第3選択部半導体ピラーSPb3の第4方向(本具体例ではY軸方向)に沿った中心と、第4選択部半導体ピラーSPb4の第4方向に沿った中心と、の間の第4方向に沿った距離よりも小さいことが望ましく、さらに、その距離の2/3倍よりも小さいことが望ましい。
【0130】
(第2の実施の形態)
図10は、第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図11は、第2の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。すなわち、図11は、図10のB1−B2線断面図である。
図12は、第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図10に表したように、本実施形態に係る不揮発性半導体記憶装置120のメモリセルアレイ部MUは、不揮発性半導体記憶装置110と同様であり、例えば、図10のA1−A2線断面の構成は、図2と同様なので説明を省略する。
【0131】
不揮発性半導体記憶装置120の選択部SUの構成は、不揮発性半導体記憶装置110とは異なる。すなわち、本具体例においては、選択部SUに設けられる選択部電極膜WLb及び選択部選択ゲート電極SGbは分断されていない。
【0132】
図10〜図12に表したように、第3配線LL3に接続された第1選択部半導体ピラーSPb1と、第4配線LL4に接続された第2選択部半導体ピラーSPb2と、はX軸方向に沿って隣り合う。そして、第1選択部半導体ピラーSPb1の下端と、第2選択部半導体ピラーSPb2の下端と、がX軸方向に延在する選択部接続部CPbによって互いに接続されている。これにより、U字シリコン部材33が形成される。
このようなU字シリコン部材33が、X軸方向及びY軸方向に沿って、繰り返して複数設けられている。
【0133】
不揮発性半導体記憶装置120によっても、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供できる。
【0134】
そして、不揮発性半導体記憶装置120のように、選択部SUに設けられる選択部電極膜WLb及び選択部選択ゲート電極SGbを分断しないことによって、選択部SUの占める面積を縮小できる利点がある。
【0135】
なお、不揮発性半導体記憶装置120ように、選択部電極膜WLb及び選択部選択ゲート電極SGbが分断されていない場合においても、選択部SUの構成は種々変形が可能である。
【0136】
例えば、選択部電極膜WLb及び選択部選択ゲート電極SGbが分断されていない場合も、図4に例示したように、X軸方向及びY軸方向に対して斜め方向に位置する第1選択部半導体ピラーSPb1と第2選択部半導体ピラーSPb2とが、選択部接続部CPbによって接続されても良い。
【0137】
また、選択部電極膜WLb及び選択部選択ゲート電極SGbが分断されていない場合も、図9に例示したように、第1〜第4選択部半導体ピラーSPb1〜SPb4が、第1選択部半導体ピラーSPb1から第2選択部半導体ピラーSPb2に向かう方向と、第3選択部半導体ピラーSPb3から第4選択部半導体ピラーSPb4に向かう方向と、の交差する2つの方向に延在する2つの部分を有する選択部接続部CPbによって接続されても良い。
【0138】
また、上記の不揮発性半導体記憶装置110、111、112及び120においては、第3配線LL3及び第4配線LL4の1組みに対して、複数のU字シリコン部材33が設けられているが、第3配線LL3及び第4配線LL4の1組みに対して、U字シリコン部材33(第1選択部半導体ピラーSPb1、第2選択部半導体ピラーSPb2及び選択部接続部CPb)は少なくとも1つ以上設けられれば良い。
【0139】
図13は、第2の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図14は、第2の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図13及び図14に表したように、本実施形態に係る別の不揮発性半導体記憶装置121のメモリセルアレイ部MUは、不揮発性半導体記憶装置110と同様であるので説明を省略する。そして、不揮発性半導体記憶装置121においては、選択部SUに設けられる選択部電極膜WLb及び選択部選択ゲート電極SGbは分断されていない。
【0140】
そして、図13及び図14に表したように、不揮発性半導体記憶装置121においては、選択部SUにおける選択部半導体ピラーSPbのX−Y平面における断面は、Y軸方向に沿った軸が長い扁平円の形状である。すなわち、選択部半導体ピラーSPbは、例えば、不揮発性半導体記憶装置120における複数の選択部半導体ピラーSPbがY軸方向に連結された構造を有している。
そして、本具体例では、選択部接続部CPbは、Y軸方向に沿って分断されている。
【0141】
図15は、第2の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図16は、第2の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図15及び図16に表したように、本実施形態に係る別の不揮発性半導体記憶装置122のメモリセルアレイ部MUは、不揮発性半導体記憶装置110と同様であるので説明を省略する。そして、不揮発性半導体記憶装置122においては、選択部SUに設けられる選択部電極膜WLb及び選択部選択ゲート電極SGbは分断されていない。
【0142】
そして、図15及び図16に表したように、不揮発性半導体記憶装置122においては、選択部SUにおける選択部半導体ピラーSPbのX−Y平面における断面は、Y軸方向に沿った軸が長い扁平円の形状であり、選択部半導体ピラーSPbは、例えば、不揮発性半導体記憶装置120における複数の選択部半導体ピラーSPbがY軸方向に連結された構造を有している。
そして、本具体例では、選択部接続部CPbも、Y軸方向に沿って連結されている。
【0143】
このような構成を有する不揮発性半導体記憶装置121及び122においても、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供できる。そして、接続部半導体ピラーSPbの断面を扁平円形状にすることで、駆動能力が向上し、動作安定性がさらに向上する。また、選択部SUの面積をさらに縮小することができる。
【0144】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【0145】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれる半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ローカルビット線、グローバルビット線、ソース線等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【0146】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【0147】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【0148】
11…基板、 12…絶縁膜、 13…バックゲート、 13a…記憶部接続部ゲート電極、 13b…選択部接続部ゲート電極、 15、16、18…絶縁膜、 14…電極膜、 15…電極膜間絶縁膜、 17…選択ゲート電極、 19…積層体、 24…記憶部膜、 25…外側絶縁膜、 26…電荷蓄積層、 27…内側絶縁膜、 28…ゲート絶縁膜、 31…下側シリコンピラー、 32…接続部材、 33…U字シリコン部材、 34…上側シリコンピラー、 38…メモリストリング、 38b…ビットラインセレクタ、 110、111、112、120…不揮発性半導体記憶装置、 CPa…記憶部接続部、 CPb…選択部接続部、 CPbc…交差接続部、 FLT…フローティング状態、 GBL…グローバルビット線、 IWL1…第1電極間絶縁膜、 IWL2…第2電極間絶縁膜、 IWLb…選択部電極間絶縁膜、 IWLb1…第3電極間絶縁膜、 IWLb2…第4電極間絶縁膜、 LBLa、LBLb…ローカルビット線、 LL1〜LL6…第1〜第6配線、 ML1…第1記憶層、 ML2…第2記憶層、 NMS…非書き込みストリング、 SGa…選択ゲート電極、 SGa1…第1選択ゲート電極、 SGa2…第2選択ゲート電極、 SGb…選択部選択ゲート電極、 SGb1…第3選択ゲート電極、 SGb2…第4選択ゲート電極、 SL…ソース線、 SLc…共通ソース線、 SMS…書き込みストリング、 SP…半導体ピラー、 SPa1…第1半導体ピラー、 SPa2…第2半導体ピラー、 SPb…選択部半導体ピラー、 SPb1〜SPb4…第1〜第4選択部半導体ピラー、 SU…選択部、 Sa1…第1積層構造体、 Sa2…第2積層構造体、 Sb…選択部積層構造体、 Sb1…第3積層構造体、 Sb2…第4積層構造体、 V01…ビア電極、 Vdd…中電圧、 Vera…消去電圧、 Vpass…パス電圧、 Vpgm…書き込み電圧、 Vread…読み出し電圧、 Vd_read…読み出し時ビット線電圧、 Vss…低電圧、 WL1…第1電極膜、 WL2…第2電極膜、 WLb…選択部電極膜、 WLb1…第3電極膜、 WLb2…第4電極膜
【技術分野】
【0001】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
従来の不揮発性半導体記憶装置(メモリ)においては、シリコン基板上の2次元平面内に素子を集積してきた。メモリの記憶容量を増加させるには1つの素子の寸法を小さくする(微細化する)が、近年その微細化もコスト的、技術的に困難なものになってきた。
【0003】
これに対し、一括加工型3次元積層メモリが提案されている。この一括加工型3次元積層メモリにおいては、交互に積層された絶縁膜と電極膜とを有する積層体と、積層体を貫通するシリコンピラーと、シリコンピラーと電極膜との間に電荷蓄積層(記憶層)と、が設けられ、これにより、シリコンピラーと各電極膜との交差部にメモリセルが設けられる。
【0004】
さらに、特許文献1には、2本のシリコンピラーを基板の側で接続することにより、U字形状のメモリストリングを用いる構成が開示されている。このU字形メモリストリングにより、例えば、用いる電荷蓄積層の材料の自由度が拡大できる。
しかしながら、生産性をさらに向上し、動作安定性をさらに向上させるためには、改良の余地がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2009−146954号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【0007】
本発明の一態様によれば、第1方向に交互に積層され、前記第1方向に対して直交する第2方向に延在する複数の第1電極膜及び複数の第1電極間絶縁膜を含む第1積層構造体と、前記第1積層構造体に前記第1方向に沿って積層され、前記第2方向に延在する第1選択ゲート電極と、前記第1積層構造体及び前記第1選択ゲート電極を前記第1方向に貫通する第1半導体ピラーと、前記複数の第1電極膜のそれぞれと、前記第1半導体ピラーと、の間に設けられた第1記憶層と、前記第1方向に交互に積層され、前記第2方向に延在する複数の第2電極膜及び複数の第2電極間絶縁膜を含む第2積層構造体と、前記第2積層構造体に前記第1方向に沿って積層され、前記第2方向に延在する第2選択ゲート電極と、前記第2積層構造体及び前記第2選択ゲート電極を前記第1方向に貫通する第2半導体ピラーと、前記複数の第2電極膜のそれぞれと、前記第2半導体ピラーと、の間に設けられた第2記憶層と、前記第1半導体ピラーの一端と接続され、前記第1方向に対して直交し、前記第2方向と交差する第3方向に延在する第1配線と、前記第2半導体ピラーの一端と接続され、前記第3方向に延在する第2配線と、前記第1半導体ピラーの他端と、前記第2半導体ピラーの他端と、を接続する記憶部接続部と、前記第1方向に交互に積層された複数の選択部電極膜及び複数の選択部電極間絶縁膜を含む選択部積層構造体と、前記選択部積層構造体に前記第1方向に沿って積層された選択部選択ゲート電極と、前記選択部積層構造体及び前記選択部選択ゲート電極を前記第1方向に貫通する第1及び第2選択部半導体ピラーと、前記第1方向に対して直交する第4方向に延在し、前記第1選択部半導体ピラーの一端と接続された第3配線と、前記第4方向に延在し、前記第2配線と電気的に接続され、前記第2選択部半導体ピラーの一端と接続された第4配線と、前記第1選択部半導体ピラーの他端と、前記第2選択部半導体ピラーの他端と、を接続する選択部接続部と、前記第3配線の前記選択部積層構造体とは反対の側において、前記第1方向に対して直交する第5方向に延在し、前記第3配線と電気的に接続された第5配線と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【0008】
本発明によれば、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供される。
【図面の簡単な説明】
【0009】
【図1】第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図2】第1の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図3】第1の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図4】第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図5】第1の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図6】第1の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図7】第1の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図8】第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図9】第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図10】第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図11】第2の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図12】第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図13】第2の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図14】第2の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図15】第2の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図16】第2の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【発明を実施するための形態】
【0010】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0011】
(第1の実施の形態)
図1は、第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図2は、第1の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。すなわち、図2は、図1のA1−A2線断面図である。
図3は、第1の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。すなわち、図3は、図1のB1−B2線断面図である。
図4は、第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
なお、図1においては、図を見易くするために、導電部分のみを示し、絶縁部分の一部は図示を省略している。また、図4においては、線どうしの重なりを避けて図を見易くするために、各部の寸法の比率を図1〜図3とは若干異ならせて示している。
【0012】
図1に表したように、本実施形態に係る不揮発性半導体記憶装置110は、メモリセルアレイ部MUと選択部SUとを備える。すなわち、例えば、シリコンからなる基板11にメモリセルアレイ部MUと選択部SUとが設けられる。
【0013】
メモリセルアレイ部MU及び選択部SUにおいて、基板11の上に積層体19が設けられる。積層体19は、交互に積層された複数の電極膜14及び電極間絶縁膜15(図1では図示されない)を有する。
【0014】
ここで、複数の電極膜14の積層方向をZ軸方向(第1方向)とする。そしてZ軸方向に垂直な1つの方向をX軸方向(第2方向)とする。そして、Z軸方向とX軸方向とに垂直な方向をY軸方向とする。また、説明の便宜上、基板11から積層体19に向かう方向を上方向とする。
【0015】
本具体例では、基板11の上に絶縁膜12を介して、例えばポリシリコン膜が設けられており、このポリシリコン膜がバックゲート13となる。
【0016】
図1及び図2に表したように、メモリセルアレイ部MUにおいては、積層体19は例えばY軸方向に沿って分断される。すなわち、メモリセルアレイ部MUの積層体19は、それぞれX軸方向に延在する第1積層構造体Sa1及び第2積層構造体Sa2を含む。なお、積層体19は、さらに多くの積層構造体を有していても良い。
【0017】
第1積層構造体Sa1は、第1方向に交互に積層され、X軸方向に延在する複数の第1電極膜WL1及び複数の第1電極間絶縁膜IWL1を含む。すなわち、第1積層構造体Sa1は、Z軸方向に積層され、X軸方向に延在する複数の第1電極膜WL1(電極膜14)と、複数の第1電極膜WL1のそれぞれの間にそれぞれ設けられた複数の第1電極間絶縁膜IWL1(電極間絶縁膜15)と、を含む。ここで、Z軸方向の一方の端(上方向の端)の第1電極膜WL1の上面に接して設けられる絶縁膜及びZ軸方向の他方の端(下方向の端)の第1電極膜WL1の下面に接して設けられる絶縁膜も、第1電極間絶縁膜IWL1とされ、これらも第1積層構造体Sa1(積層体19)に含まれるものとして説明する。
【0018】
第2積層構造体Sa2は、第1方向に交互に積層され、X軸方向に延在する複数の第2電極膜WL2及び複数の第2電極間絶縁膜IWL2を含む。すなわち、第2積層構造体Sa2は、Z軸方向に積層され、X軸方向に延在する複数の第2電極膜WL2と、複数の第2電極膜WL2のそれぞれの間にそれぞれ設けられた複数の第2電極間絶縁膜IWL2と、を含む。この場合も、上方向の端の第2電極膜WL2の上面に接して設けられる絶縁膜及び下方向の端の第2電極膜WL2の下面に接して設けられる絶縁膜も、第2電極間絶縁膜IWL2とされ、これらも第2積層構造体Sa2(積層体19)に含まれるものとして説明する。
【0019】
不揮発性半導体記憶装置110のメモリセルアレイ部MUは、第1選択ゲート電極SGa1と、第2選択ゲート電極SGa2と、第1半導体ピラーSPa1と、第2半導体ピラーSPa2と、をさらに含む。
【0020】
第1選択ゲート電極SGa1は、第1積層構造体Sa1にZ軸方向に沿って積層され、X軸方向に延在する。例えば、第1選択ゲート電極SGa1は、第1積層構造体Sa1の上側において、第1積層構造体Sa1に積層される。
【0021】
第2選択ゲート電極SGa2は、第2積層構造体Sa2にZ軸方向に沿って積層され、X軸方向に延在する。すなわち、第2選択ゲート電極SGa2は、第1選択ゲート電極SGa1が第1積層構造体Sa1に積層される側(この例では、上側)において、第2積層構造体Sa2にZ軸方向に沿って積層され、X軸方向に延在する。
【0022】
第1半導体ピラーSPa1は、第1積層構造体Sa1及び第1選択ゲート電極SGa1をZ軸方向に貫通する。第2半導体ピラーSPa2は、第2積層構造体Sa2及び第2選択ゲート電極SGa2をZ軸方向に貫通する。
【0023】
不揮発性半導体記憶装置110のメモリセルアレイ部MUは、第1配線LL1と、第2配線LL2と、をさらに含む。
第1配線LL1は、第1半導体ピラーSPa1の一端と接続され、Z軸方向に対して直交し、X軸方向と交差する第3方向に延在する。第2配線LL2は、第2半導体ピラーSPa2の一端と接続され、上記の第3方向に延在する。
【0024】
本具体例では、第3方向は、X軸方向に対して直交する。すなわち、本具体例では、第3方向はY軸方向とされる。ただし、本実施形態はこれに限らず、第3方向は第2方向(X軸方向)に対して直交しなくても良く、第2方向(X軸方向)と交差すれば(非平行であれば)良い。
【0025】
このように、第1半導体ピラーSPa1の一端(例えば、上端)は、Y軸方向に延在する第1配線LL1と接続される。第2半導体ピラーSPa2の一端(例えば、上端)は、Y軸方向に延在する第2配線LL2と接続される。
【0026】
不揮発性半導体記憶装置110のメモリセルアレイ部MUは、記憶部接続部CPa(接続部材32)をさらに有する。記憶部接続部CPa(接続部材32)は、第1半導体ピラーSPa1の他端(例えば、下端)と、第2半導体ピラーSPa2の他端(例えば、下端)と、を接続する。これにより、第1半導体ピラーSPa1、第2半導体ピラーSPa2及び記憶部接続部CPaにより、U字形状を有するU字シリコン部材33が形成される。U字シリコン部材33は、U字形状のメモリストリング38として機能する。
【0027】
不揮発性半導体記憶装置110のメモリセルアレイ部MUは、記憶部接続部CPaに接する記憶部接続部ゲート電極13a(バックゲート13)をさらに有することができる。
【0028】
図2に表したように、不揮発性半導体記憶装置110のメモリセルアレイ部MUは、第1記憶層ML1(電荷蓄積層26)と、第2記憶層ML2(電荷蓄積層26)と、をさらに有する。第1記憶層ML1は、複数の第1電極膜WL1のそれぞれと、第1半導体ピラーSPa1と、の間に設けられる。第2記憶層ML2は、複数の第2電極膜WL2のそれぞれと、第2半導体ピラーSPa2と、の間に設けられる。
【0029】
具体的には、第1半導体ピラーSPa1と第1記憶層ML1との間に内側絶縁膜27(第1内側絶縁膜)が設けられ、複数の第1電極膜WL1と第1記憶層ML1との間に外側絶縁膜25(第1外側絶縁膜)が設けられる。同様に、第2半導体ピラーSPa2と第2記憶層ML2との間に内側絶縁膜27(第2内側絶縁膜)が設けられ、複数の第2電極膜WL2と第2記憶層ML2との間に外側絶縁膜25(第2外側絶縁膜)が設けられる。
【0030】
そして、本具体例では、記憶部接続部CPaと記憶部接続部ゲート電極13aとの間にも電荷蓄積層26が設けられ、記憶部接続部CPaと電荷蓄積層26との間に内側絶縁膜27が設けられ、記憶部接続部ゲート電極13aと電荷蓄積層26との間に外側絶縁膜25が設けられる。
【0031】
図1及び図2に例示したように、半導体ピラーSPa(例えば第1半導体ピラーSPa1及び第2半導体ピラーSPa2)は、積層体19(例えば第1積層構造体Sa1及び第2積層構造体Sa2)を貫通する部分である下側シリコンピラー31と、選択ゲート電極17(例えば第1選択ゲート電極SGa1及び第2選択ゲート電極SGa2)を貫通する上側シリコンピラー34と、を含む。下側シリコンピラー31の上端と、上側シリコンピラー34の下端と、は互いに電気的に接続され、半導体ピラーSPaとなる。なお、積層体19に貫通ホールが形成され、貫通ホールの内側に半導体を埋め込むことで、下側シリコンピラー31と記憶部接続部CPa(接続部材32)とは、一括して形成される。
【0032】
第1半導体ピラーSPa1、第2半導体ピラーSPa2及び記憶部接続部CPaには、例えばポリシリコンまたはアモルファスシリコン等の半導体が用いられる。
【0033】
電荷蓄積層26には、例えば窒化シリコンが用いられる。内側絶縁膜27及び外側絶縁膜25には、例えば酸化シリコンが用いられる。内側絶縁膜27は、例えばトンネル絶縁膜として機能する。外側絶縁膜25は、例えばブロック絶縁膜として機能する。電荷蓄積層26は、電荷を蓄積し、情報を記憶する機能を有する。なお、外側絶縁膜25、電荷蓄積層26及び内側絶縁膜27が、記憶部膜24(例えばONO膜)となる。
【0034】
半導体ピラーSPa(例えば第1半導体ピラーSPa1及び第2半導体ピラーSPa2)と、電極膜14(例えば第1電極膜WL1及び第2電極膜WL2)と、の交差部に、メモリセルとなるメモリトランジスタが形成される。
【0035】
電極膜14(例えば第1電極膜WL1及び第2電極膜WL2)は、例えばワード線として機能する。第1配線LL1は例えばソース線として機能する。第2配線LL2は、例えばビット線(後述するローカルビット線)として機能する。
【0036】
第1選択ゲート電極SGa1及び第2選択ゲート電極SGa2は、それぞれ第1半導体ピラーSPa1及び第2半導体ピラーSPa2を選択する機能を有する。
【0037】
第1半導体ピラーSPa1と第1選択ゲート電極SGa1との間、及び、第2半導体ピラーSPa2と第2選択ゲート電極SGa2との間のそれぞれには、ゲート絶縁膜28が設けられる。
【0038】
第1選択ゲート電極SGa1及び第2選択ゲート電極SGa2には、例えば不純物を含むポリシリコンまたは不純物を含むアモルファスシリコン等が用いられる。
【0039】
なお、積層体19と選択ゲート電極17との間には絶縁膜16が設けられる。第1配線LL1及び第2配線LL2と、選択ゲート電極17と、の間には絶縁膜18が設けられる。
【0040】
このように、本実施形態に係る不揮発性半導体記憶装置110においては、接続部材32を介して相互に接続された一対の半導体ピラーSPa(第1半導体ピラーSPa1及び第2半導体ピラーSPa2)は、相互に異なる電極膜14及び相互に異なる選択ゲート電極17を貫いている。そして、一対の半導体ピラーSPa(第1半導体ピラーSPa1及び第2半導体ピラーSPa2)の一端(上端)のそれぞれは、それぞれ別の配線(第1配線LL1及び第2配線LL2)に接続される。そして、一対の半導体ピラーSPa(第1半導体ピラーSPa1及び第2半導体ピラーSPa2)の他端(下端)のそれぞれは、記憶部接続部CPa(接続部材32)に接続される。
【0041】
電極膜14が延在する第2方向と、配線(第1配線LL1及び第2配線LL2)が延在する第3方向とは、交差(非平行)(本具体例では、直交)であり、記憶部接続部CPa(接続部材32)はX軸方向に対して斜め方向に延在する。
【0042】
すなわち、図1及び図4に例示したように、不揮発性半導体記憶装置110のメモリセルアレイ部MUにおいては、電極膜14及び選択ゲート電極17の延在方向である第2方向(X軸方向)と、配線(第1配線LL1及び第2配線LL2)の延在方向である第3方向(この例ではY軸方向)と、の両方に対して、互いに斜めの方向に位置する2本の半導体ピラーSPaが、接続部材32によって接続される。接続部材32は、第2方向に対して交差し、第3方向に対して交差する方向に延在する。
【0043】
そして、図1に例示したように、上記のような第1半導体ピラーSPa1、第2半導体ピラーSPa2及び記憶部接続部CPaを含むU字シリコン部材33(U字形状のメモリストリング38)が、X軸方向及びY軸方向に沿って、繰り返して、複数設けられることができる。そして、第1配線LL1及び第2配線LL2がX軸方向に沿って、繰り返して、複数設けられることができる。
【0044】
一方、図1に表したように、不揮発性半導体記憶装置110の選択部SUは、選択部積層構造体Sbと、選択部選択ゲート電極SGbと、第1選択部半導体ピラーSPb1と、第2選択部半導体ピラーSPb2と、第3配線LL3と、第4配線LL4と、選択部接続部CPbと、を有する。
【0045】
図3に表したように、選択部積層構造体Sbは、Z軸方向に交互に積層された複数の選択部電極膜WLb及び複数の選択部電極間絶縁膜IWLbを含む。すなわち、選択部積層構造体Sbは、Z軸方向に積層された複数の選択部電極膜WLbと、複数の選択部電極膜WLbのそれぞれの間にそれぞれ設けられた複数の選択部電極間絶縁膜IWLbと、を含む。選択部電極膜WLbは、メモリセルアレイ部MUの電極膜14と同層であり、選択部電極膜WLbには、電極膜14に用いられる導電層と同じ導電層が用いられる。また、選択部電極間絶縁膜IWLbは、メモリセルアレイ部MUの電極間絶縁膜15と同層であり、選択部電極間絶縁膜IWLbには、電極間絶縁膜15に用いられる絶縁層と同じ絶縁層が用いられる。
【0046】
なお、この場合もZ軸方向の一方の端(上方向の端)の選択部電極膜WLbの上面に接して設けられる絶縁膜及びZ軸方向の他方の端(下方向の端)の選択部電極膜WLbの下面に接して設けられる絶縁膜も、選択部電極間絶縁膜IWLbとされ、これらも選択部積層構造体Sbに含まれるものとして説明する。
【0047】
選択部選択ゲート電極SGbは、選択部積層構造体SbにZ軸方向に沿って積層される。具体的には、選択部選択ゲート電極SGbは、第1選択ゲート電極SGa1が第1積層構造体Sa1に積層される側(上側)において、選択部積層構造体SbにZ軸方向に沿って積層される。
【0048】
第1選択部半導体ピラーSPb1及び第2選択部半導体ピラーSPb2は、選択部積層構造体Sb及び選択部選択ゲート電極SGbをZ軸方向に貫通する。すなわち、選択部SUにおいては、選択部積層構造体Sb及び選択部選択ゲート電極SGbをZ軸方向に貫通する複数の選択部半導体ピラーSPbが設けられる。選択部半導体ピラーSPbは、第1選択部半導体ピラーSPb1及び第2選択部半導体ピラーSPb2を含み、選択部半導体ピラーSPbの数は、3以上でも良い。
【0049】
第3配線LL3は、Z軸方向に対して直交する第4方向に延在し、第1選択部半導体ピラーSPb1の一端(例えば、上端)と接続される。すなわち、第3配線LL3は、選択部積層構造体Sbの、第1選択ゲート電極SGa1が第1積層構造体Sa1に積層される側と同じ側に設けられる。すなわち、第3配線LL3は、選択部積層構造体Sbの上方に設けられる。
【0050】
第4配線LL4は、上記の第4方向に延在し、第2配線LL2と電気的に接続され、第2選択部半導体ピラーSPb2の一端(例えば、上端)と接続される。すなわち、第4配線LL4は、選択部積層構造体Sbの、第1選択ゲート電極SGa1が第1積層構造体Sa1に積層される側と同じ側に設けられる。すなわち、第4配線LL4は、選択部積層構造体Sbの上方に設けられる。なお、第2選択部半導体ピラーSPb2は、第4配線LL4を介して第2配線LL2と電気的に接続される。
【0051】
例えば、第3配線LL3と選択部積層構造体Sbとの距離は、第1配線LL1と第1積層構造体Sa1との距離に実質的に等しい。例えば、第4配線LL4と選択部積層構造体Sbとの距離は、第1配線LL1と第1積層構造体Sa1との距離に実質的に等しい。すなわち、第3配線LL3及び第4配線LL4は、第1配線LL1(及び第2配線LL2)と同層である。例えば、第3配線LL3及び第4配線LL4には、第1配線LL1(及び第2配線LL2)に用いられる導電層と同じ導電層が用いられる。これにより、配線の層の数が増えないため、生産性が向上できる。
【0052】
本具体例では、第4方向は、第3方向に対して平行である。すなわち、第4方向は、Y軸方向である。ただし、本実施形態はこれに限らず、第4方向は、第1方向に対して直交していれば良い。
【0053】
本具体例では、第3配線LL3は、第1配線LL1の第3方向(本具体例ではY軸方向)の延長上において第3方向に延在する。すなわち、第1配線LL1と第3配線LL3とは、同層の配線であり、メモリセルアレイ部MUと選択部SUとの境界において、互いに分断されている配線である。ただし、本実施形態はこれに限らず、第3配線LL3は、第1配線LL1と同層で、第1配線LL1が延在する方向(第3方向)に延在すれば良く、第3配線LL3のX軸方向に沿った位置は、任意である。
【0054】
図1に表したように、第2配線LL2は、メモリセルアレイ部MUから選択部SUに連続して、第3方向(具体例ではY軸方向)に沿って延在している。すなわち、本具体例では、メモリセルアレイ部MUから選択部SUにかけて第2配線LL2と第4配線LL4とは直線的に延在し、直線的に接続されている。すなわち、第2配線LL2の延長が第4配線LL4であり、同一の配線と見なすことができる。ただし、本実施形態は、メモリセルアレイ部MUにおける第2配線LL2と、選択部SUにおける第4配線LL4と、が互いに電気的に接続されていれば良く、第2配線LL2の延在方向と、第4配線LL4の延在方向と、の関係は任意であり、また、第2配線LL2のX軸方向に沿った位置と、第4配線LL4のX軸方向に沿った位置と、の関係も任意である。
【0055】
以下では、第3配線LL3が、第1配線LL1の延在方向の延長上に設けられ、第4配線LL2が第2配線LL2の延在方向の延長上に設けられる場合として説明する。
【0056】
そして、選択部接続部CPb(接続部材32)は、第1選択部半導体ピラーSPb1の他端(下端)と、第2選択部半導体ピラーSPb2の他端(下端)と、を接続する。
【0057】
そして、選択部SUは、選択部接続部CPbに接する選択部接続部ゲート電極13b(バックゲート13)をさらに有することができる。
【0058】
第1選択部半導体ピラーSPb1、第2選択部半導体ピラーSPb2及び選択部接続部CPbには、第1半導体ピラーSPa1、第2半導体ピラーSPa2及び記憶部接続部CPaに用いられる材料と実質的に同じ材料が用いられる。
【0059】
例えば、第1選択部半導体ピラーSPb1、第2選択部半導体ピラーSPb2及び選択部接続部CPbには、例えばポリシリコンまたはアモルファスシリコン等の半導体が用いられる。
【0060】
そして、不揮発性半導体記憶装置110は、第5配線LL5をさらに備える。第5配線LL5は、第3配線LL3の選択部積層構造体Sbとは反対の側(上側)において、第1方向(Z軸方向)に対して直交する第5方向に延在する。第5配線LL5は、第3配線LL3と電気的に接続される。本具体例では、第5方向は、Y軸方向である。すなわち、第5方向は、第4方向に対して平行であり、第3方向に対して平行である。すなわち、第5配線LL5は、第3配線LL3(及び第4配線LL4)に対して平行である。
【0061】
例えば第3配線LL3と第5配線LL5とは、ビア電極V01により電気的に接続される。
【0062】
なお、図1では、見やすさのために省略されているが、第5配線LL5は、メモリセルアレイ部MUにおいても、Y軸方向に沿って延在する。例えば、第5配線LL5は、メモリセルアレイ部MUの第1配線LL1及び第2配線LL2の少なくともいずれかの上方を、Y軸方向に沿って延在する。
【0063】
そして、図1に例示したように、上記のような第1選択部半導体ピラーSPb1、第2選択部半導体ピラーSPb2及び選択部接続部CPbを含むU字シリコン部材33が、X軸方向及びY軸方向に沿って、繰り返し複数設けられることができる。そして、第3配線LL3及び第4配線LL4がX軸方向に沿って、繰り返し複数設けられることができる。そして、第5配線LL5はX軸方向に沿って、繰り返し複数設けられることができる。
【0064】
このように、第3配線LL3及び第4配線LL4の2本の配線の組みに対して、1つの第5配線LL5が設けられる。第3配線LL3のピッチと、第5配線LL5のピッチと、は実質的に同じである。第3配線LL3と第4配線LL4とを配線部材としてみたときには、その配線部材のピッチは、第5配線LL5のピッチの実質的に1/2となる。すなわち、第3配線LL3及び第4配線LL4の幅は、第5配線LL5の幅の1/2程度となる。このように、第5配線LL5の幅は、第3配線LL3の幅の実質的に2倍となる。製造工程におけるばらつきなどを考慮すると、第5配線LL5の第5方向に対して直交する方向(本具体例ではX軸方向)に沿った幅は、第3配線LL3の第4方向に対して直交する方向(本具体例ではX軸方向)に沿った幅の1.5倍以上、2.5倍以下とすることができる。
【0065】
そして、第5配線LL5どうしの間隔は、第3配線LL3と第4方向との間隔の1.5倍以上、2.5倍以下とすることができる。
すなわち、第5配線LL5は第5方向に対して直交する方向(本具体例ではX軸方向)に沿って複数設けられ、複数の第5配線どうしの間隔は、第3配線LL3と前記第4方向との間隔の1.5倍以上、2.5倍以下とすることができる。
【0066】
メモリセルアレイ部MUにおいては、第1配線LL1と第2配線LL2とを配線部材としてみたときには、その配線部材のピッチは、第5配線LL5のピッチの実質的に1/2となる。すなわち、第1配線LL1及び第2配線LL2の幅は、第5配線LL5の幅の1/2程度となる。すなわち、第5配線LL5の第5方向に対して直交する方向(本具体例ではX軸方向)に沿った幅は、第1配線LL1の第2方向(本具体例ではX軸方向)に沿った幅の1.5倍以上、2.5倍以下とすることができる。
【0067】
図1及び図3に表したように、本具体例では、選択部積層構造体Sbは、X軸方向に延在する第3積層構造体Sb1と、X軸方向に延在する第4積層構造体Sb2と、に分断されている。第3積層構造体Sb1は、複数の第3電極膜WLb1と、複数の第3電極間絶縁膜IWLb1と、を含む。第4積層構造体Sb2は、複数の第4電極膜WLb2と、複数の第4電極間絶縁膜IWLb2と、を含む。
【0068】
すなわち、複数の選択部電極膜WLbは、X軸方向に延在する複数の第3電極膜WLb1と、X軸方向に延在する複数の第4電極膜WLb2と、に分断される。そして、複数の選択部電極間絶縁膜IWLbは、複数の第3電極膜WLb1のそれぞれの間にそれぞれ設けられた複数の第3電極間絶縁膜IWLb1と、複数の第4電極膜WLb2のそれぞれの間にそれぞれ設けられた複数の第4電極間絶縁膜IWLb2と、に分断される。
【0069】
なお、この場合もZ軸方向の一方の端(上方向の端)の第3電極膜WLb1の上面に接して設けられる絶縁膜及びZ軸方向の他方の端(下方向の端)の第3電極膜WLb1の下面に接して設けられる絶縁膜も、第3電極間絶縁膜IWLb1とされ、これらも第3積層構造体Sb1に含まれるものとする。また、Z軸方向の一方の端(上方向の端)の第4電極膜WLb2の上面に接して設けられる絶縁膜及びZ軸方向の他方の端(下方向の端)の第4電極膜WLb2の下面に接して設けられる絶縁膜も、第4電極間絶縁膜IWLb2とされ、これらも第4積層構造体Sb2に含まれるものとする。
【0070】
選択部選択ゲート電極SGbは、第3積層構造体Sb1にZ軸方向に沿って積層され、X軸方向に延在する第3選択ゲート電極SGb1と、第4積層構造体Sb2にZ軸方向に沿って積層され、X軸方向に延在する第4選択ゲート電極SGb2と、に分断されている。
【0071】
そして、第1選択部半導体ピラーSPb1は、第3積層構造体Sb1及び第3選択ゲート電極SGb1をZ軸方向に貫通する。第2選択部半導体ピラーSPb2は、第4積層構造体Sb2及び第4選択ゲート電極SGb2をZ軸方向に沿って貫通する。
【0072】
このように、本実施形態に係る不揮発性半導体記憶装置110においては、選択部接続部CPb(接続部材32)を介して相互に接続された一対の選択部半導体ピラーSPb(第1選択部半導体ピラーSPb1及び第2選択部半導体ピラーSPb2)は、相互に異なる電極膜14及び相互に異なる選択ゲート電極17を貫いている。そして、一対の選択部半導体ピラーSPb(第1選択部半導体ピラーSPb1及び第2選択部半導体ピラーSPb2)の一端(上端)のそれぞれは、それぞれ別の配線(第3配線LL3及び第4配線LL4)に接続される。そして、一対の選択部半導体ピラーSPb(第1選択部半導体ピラーSPb1及び第2選択部半導体ピラーSPb2)の他端(下端)のそれぞれは、選択部接続部CPb(接続部材32)に接続される。
【0073】
すなわち、X軸方向とY軸方向との両方に対して斜めの方向に位置する2本の選択部半導体ピラーSPbが、接続部材32によって接続される。選択部SUにおける接続部材32は、第2方向に対して交差し、第4方向に対して交差する方向に延在する。そして、一対の選択部半導体ピラーSPb2と選択部接続部CPbとが、U字シリコン部材33に含まれる。後述するように、選択部SUにおいては、U字シリコン部材33は、ビットラインセレクタ38bとして機能する。
【0074】
そして、選択部接続部CPbの延在方向は、記憶部接続部CPaの延在方向に対して実質的に平行である。
【0075】
このように、本具体例では、選択部SUにおけるU字シリコン部材33の構成及び配置をメモリセルアレイ部MUのU字シリコン部材33の構成及び配置と実質的に同様にすることで、設計の効率が向上し、生産性が向上する。
【0076】
ただし、本発明の実施形態はこれに限らず、後述するように、選択部SUにおけるU字シリコン部材33の構成及び配置は、メモリセルアレイ部MUのU字シリコン部材33の構成及び配置と異なっていても良い。
【0077】
なお、図1に表したように、不揮発性半導体記憶装置110は、第1配線LL1の一端に接続された第6配線LL6をさらに備えることができる。第6配線LL6は、例えば第2方向(X軸方向)に延在する。この第6配線LL6は、例えば共通ソース線SLcとして機能する。
【0078】
不揮発性半導体記憶装置110においては、例えば、共通ソース線SLcは、第1配線LL1と接続され、第1配線LL1は、メモリセルアレイ部MUの第1半導体ピラーSPa1の上端に接続される。そして、第1半導体ピラーSPa1、記憶部接続部CPa及び第2半導体ピラーSPa2を含むU字シリコン部材33(U字形状のメモリストリング38)の第2半導体ピラーSPa2の側の上端は、第2配線LL2に接続される。第2配線LL2は、選択部SUに延在し、第2選択部半導体ピラーSPb2の上端に接続される。第2選択部半導体ピラーSPb2、選択部接続部CPb及び第1選択部半導体ピラーSPb1を含むU字シリコン部材33(ビットラインセレクタ38b)の第1選択部半導体ピラーSPb1の側の上端は、第3配線LL3に接続される。第3配線LL3は、ビア電極V01により、第5配線LL5に接続される。
【0079】
メモリセルアレイ部MUにおける第1配線LL1などの配線は、ソース線SLとして機能する。
メモリセルアレイ部MUにおける第2配線LL2などの配線、及び、選択部SUにおいて第2配線LL2と接続されている第4配線LL4などの配線は、ローカルビット線LBLaとして機能する。
【0080】
選択部SUに設けられ、第1配線LL1と同層の第3配線LL3は、選択部SUにおけるローカルビット線LBLbとして機能する。一方、これらの配線よりも上層に設けられる第5配線LL5は、グローバルビット線GBLとして機能する。
【0081】
メモリセルアレイ部MUのU字シリコン部材33は、U字形状のメモリストリング38として機能する。すなわち、第1半導体ピラーSPa1及び第2半導体ピラーSPa2と電極膜14との交差部に設けられるメモリトランジスタがメモリセルとして機能する。メモリセルアレイ部MUの選択ゲート電極17は、半導体ピラーSPaを選択する機能を有する。
【0082】
一方、選択部SUのU字シリコン部材33は、ローカルビット線LBLa及びLBLbを選択するビットラインセレクタ38bとして機能する。すなわち、選択部SUの選択部選択ゲート電極SGbに与えられる電位によって、選択部SUのU字シリコン部材33の第1選択部半導体ピラーSPb1と第2選択部半導体ピラーSPb2との間の導通または非導通が制御され、第4配線LL4(すなわち、第2配線LL2)と第3配線LL3との間の導通または非導通が制御される。これにより、メモリセルアレイ部MUにおけるローカルビット線LBLaの第2配線LL2と、第5配線LL5と、の間における導通または非導通が制御される。
【0083】
このように、本具体例のメモリセルアレイ部MUにおいては、半導体ピラーSPaが、2本ずつ組みにされ、下部で記憶部接続部CPaにより接続されている。この記憶部接続部CPaは、ビット線(ローカルビット線LBLa並びにグローバルビット線GBL)と、選択ゲート線(例えば第1選択ゲート電極SGa1及び第2選択ゲート電極SGa1)と、の双方に対して斜め方向に延在している。ビット線配線層(第1配線LL1及び第2配線LL2)は、隣接する2本が組みとなり、第1配線LL1はソース線SLとして機能し、第2配線LL2はローカルビット線LBLaとして機能する。複数のソース線SLはメモリセルアレイ部MUの一端で束ねられ、複数のソース線SLは、全体として櫛型にまとめられ、共通ソース線SLcに接続されている。
【0084】
メモリセルアレイ部MUの制御ゲート電極となる電極膜14(複数の第1電極膜WL1及び複数の第2電極膜WL2)は、ビット線(ローカルビット線LBLa並びにグローバルビット線GBL)に対して直交する方向に延在している。なお、制御ゲート電極を駆動するためのトランジスタ数を削減するために、制御ゲート電極となる電極膜14(複数の第1電極膜WL1及び複数の第2電極膜WL2)は、例えば、メモリセルアレイ部MUのブロック内で1本おきに櫛状に束ねられる。
【0085】
ローカルビット線LBLaは、例えば、X軸方向に100〜1000ストリングごとに分割され、選択部SUを介してグローバルビット線GBLに接続される。選択部SUにおいても、ローカルビット線LBLaに対して斜め方向に延在する選択部接続部CPbによって2本の選択部半導体ピラーSPbが接続され、U字シリコン部材33となる。U字シリコン部材33は、例えば複数が並列して設けられる。
【0086】
このような構成を有する不揮発性半導体記憶装置110においては、第2配線LL2、第3配線LL3及び第4配線LL4(ローカルビット線LBLa及びLBLb)と、第1配線LL1(ソース線SL)と、に同じ層の導電材料を用いることが可能となり、配線層の数を増やすことなく、ビット線を、ローカルビット線LBLa及びLBLbと、グローバルビット線GBL(第5配線LL5)の2層構造にすることが可能である。これにより、生産性が高く、低コストが実現できる。
【0087】
また、既に説明したように、グローバルビット線GBLの配設ピッチは、第1配線LL1(ソース線SL)及び第2配線LL2(ローカルビット線LBLa)の組み、並びに、第3配線LL3(ローカルビット線LBLb)及び第4配線LL4(ローカルビット線LBLa)の組み、の配設ピッチよりも緩和される。これにより、グローバルビット線GBLどうしの線間容量が低減され、読み出し動作の安定が向上する。さらに、読み出し動作の高速化が実現できる。
【0088】
また、第5配線LL5(グローバルビット線GBL)のピッチが緩和されるため、第3配線LL3と第5配線LL5とを電気的に接続するビア電極V01の形成も容易になり生産性が向上する。
【0089】
そして、第1半導体ピラーSPa1及び第2半導体ピラーSPa2は、それぞれ同層の第1配線LL1及び第2配線LL2に接続されるため、微細で高アスペクト比のコンタクト電極をメモリセルアレイ部MU内に形成する必要がなく、この点でも生産性を向上することができる。
【0090】
さらに、選択部SUにおいては、2本の選択部半導体ピラーSPbを組みにしたU字シリコン部材33を用いるため、ローカルビット線LBLa及びLBLbの選択動作が安定化する。
【0091】
なお、ローカルビット線LBLa及びLBLbを選択するためのセレクタを、例えばシリコン基板面に設ける場合には、消去動作時に印加される高電圧に対応した高耐圧のトランジスタを形成することになるが、この場合には、このセレクタの占有面積が大きくなる。
【0092】
ローカルビット線LBLa及びLBLbを選択するためのセレクタとして、半導体ピラーを用いる場合において、読み出し電流値を低下させないために、数本〜10本程度の半導体ピラーを並列接続とすることが望ましい。例えば、選択部SUにおいて、多くの数の選択部半導体ピラーSPbを並列に1つの接続部で接続した構成を用いる場合には、必要なチップ面積が比較的大きくなり、また、その接続部は共通で1つになるために、その接続部における寄生抵抗が支配的となり、場合によっては、動作が不安定になる可能性がある。
【0093】
これに対し、本具体例の不揮発性半導体記憶装置110においては、小さいチップ面積で選択部半導体ピラーSPbを並列に接続することができるため、接続部の寄生抵抗による動作の不安定性が抑制される。
【0094】
また、本具体例においては、選択部SUの選択部接続部CPbに、メモリセルアレイ部MUの記憶部接続部CPaの構成と同様の構成を適用しているため、設計効率が向上し、また、歩留まりの向上に寄与できる。
【0095】
このように、本実施形態に係る不揮発性半導体記憶装置110によれば、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供できる。
【0096】
なお、本具体例では、第3配線LL3と第4配線LL4とに、複数の選択部半導体ピラーSPbが設けられているが、第3配線LL3と第4配線LL4とに、1つずつの選択部半導体ピラーSPbが設けられても良い。
【0097】
以下、不揮発性半導体記憶装置110の動作の概要の例について説明する。
図5は、第1の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図は、不揮発性半導体記憶装置110の書き込み動作を例示している。
【0098】
図5に表したように、書き込み動作においては、例えば、まず、全てのローカルビット線LBLa(第2配線LL2)及びソース線SL(第1配線LL1)を、低電圧Vss(例えば0ボルト)とし、記憶部接続部CPaの記憶部接続部ゲート電極13aをオフ状態(「off」、例えば0ボルト)に設定する。
【0099】
そして、書き込み込みを行う書き込みストリングSMSに接続されている選択ゲート電極SGa(選択ゲート電極17)をオン状態(「on」、例えば3ボルト)に設定する。それ以外の選択ゲート電極SGa(選択ゲート電極17)に接続されている非書き込みストリングNMSのボディ電位は、フローティング状態となる。なお、書き込み動作を通じて、選択部SUに含まれるセレクタ(ビットラインセレクタ38b)は、常にオン状態で良い。
【0100】
そして、ソース線SLを、Highレベル(例えば中電圧Vdd)に設定する。
そして、「0書き込みを行うストリング”0”bit」に接続されるビット線以外のグローバルビット線GBL(すなわちローカルビット線LBLa及びLBLb)をHighレベルに設定する。これにより、「1書き込みを行うストリング”1”bit」(「0書き込みを行わないストリング」)のボディ電位は、グローバルビット線GBLから切り離され、フローティング状態となる。
【0101】
以上の動作により、「0書き込みを行うストリング”0”bit」のみのボディ電位が低電圧Vssに固定される。この状態から、各層の制御ゲート電極(電極膜14)をパス電圧Vpass(例えば8ボルト)まで上昇した後、さらに実際に「0書き込みを行うセル」が接続されている層の制御ゲート電極を書き込み電圧Vpgm(例えば18ボルト)まで上昇させることで、所望の書き込みメモリセルに「0書き込み」が行われる。
【0102】
以上のように、書き込み動作は、ライン状に形成された制御ゲート電極(電極膜14)と、束ねられたソース線SLと、の電位をHighレベルに設定しておくことで、ソース線SLに接続される選択トランジスタを全てオフ状態とすることにより、2本の半導体ピラーSPaが、X軸方向に対して斜め方向に延在する記憶部接続部CPaで接続されていながら、所望の書き込み動作が実現できる。
【0103】
図6は、第1の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図は、不揮発性半導体記憶装置110の消去動作を例示している。消去は、例えば消去ブロックごとに行われる。
【0104】
図6に表したように、消去ブロックの制御ゲート電極(電極膜14)を低電圧Vssに固定したまま、ソース線SLの電位を消去電圧Veraに向けて上昇させ始める。これに遅れて消去ブロックの選択ゲート電極17の電位をソース線SLの電位に追随させることで、選択ゲート電極17の拡散層端で強電界によるホールを発生させ、ボディ電位を上昇させる。なお、消去しないブロックに関しては、制御ゲート電極(電極膜14)はフローティング状態FLTとし、メモリセルに消去ストレスが印加されないようにする。ローカルビット線LBLaや、選択部SUのセレクタトランジスタは、各々のドライバトランジスタから切り離し、フローティング状態FLTに設定する。
【0105】
そして、最終的に消去電圧Vera近傍までボディ電位は上昇され、消去ブロックのメモリセルが消去される。
【0106】
上記において、記憶部接続部CPaの記憶部接続部ゲート電極13aはオフ状態(低電圧Vss)に設定しても良いが、特に消去ストレスを印加したくない場合は、中電圧Vdd程度の電圧を印加しておくことで、ホール電流を導通させつつ,大きな消去ストレスが印加されることを防ぐこともできる。なお、特に消去時において、選択ゲートトランジスタのゲート絶縁膜28に破壊耐圧を上回る電圧が印加されないように電圧が設定される。
【0107】
図7は、第1の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図は、不揮発性半導体記憶装置110の読み出し動作を例示している。
【0108】
図7に表したように、例えば、まず、全てのグローバルビット線GBL及びソース線SLを低電圧Vssとし、記憶部接続部CPaを制御する記憶部接続部ゲート電極13aをオン状態に設定する。
そして、全ての選択ゲート電極17をオフ状態とした後、選択部SUにおいて、読み出しセルを含む半導体ピラーSPaに接続されているローカルビット線LBLaとグローバルビット線GBLとの接続を制御するセレクタトランジスタ(ビットラインセレクタ38b)をオン状態にする。選択セルの制御ゲート電極(電極膜14)の電位を低電圧Vssとし、その他の層の制御ゲート電極(電極膜14)の電位を読み出し電圧Vreadに上昇させる。
【0109】
さらに、グローバルビット線GBLの電位を、読み出し時ビット線電圧Vd_readに上昇させ、ソース線SLを低電圧Vssに設定したまま、グローバルビット線GBL(ローカルビット線LBLa)の電位を読み出し時ビット線電圧Vd_readに上昇させる。読み出しセルを含むU字シリコン部材33(U字形状のメモリストリング38)が接続されるローカルビット線LBLa側及びソース線SL側の選択ゲート電極17をオン状態に設定し、グローバルビット線GBLに流れる電流またはグローバルビット線GBLの電圧を検出することで、選択セルのデータを読み出すことができる。
【0110】
以上のように、読み出し動作時においては、記憶部接続部ゲート電極13aをオン状態にし、U字シリコン部材33(U字形状のメモリストリング38)に、グローバルビット線GBL、ローカルビット線LBLb、ローカルビット線LBLa、U字シリコン部材33(メモリストリング38)及びソース線SLの経路を流れる電流を通電させる状態にすることで、任意のメモリセルの読み出しが可能となる。
【0111】
なお、斜め方向に2本の半導体ピラーSPaが接続されているため、2本の選択ゲート電極17をオン状態に設定した際に、それぞれ隣接するU字シリコン部材33(メモリストリング38)のボディ電位が変動するが、非選択のメモリストリング38に関しては必ず一方の選択ゲートはオフ状態となっており、非選択のメモリストリング38に電流が流れることが抑制されるため、読み出し時の動作には影響しない。
【0112】
図8は、第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図8に表したように、本実施形態に係る別の不揮発性半導体記憶装置111においては、選択部SUにおけるU字シリコン部材33(第1選択部半導体ピラーSPb1、第2選択部半導体ピラーSPb2及び選択部接続部CPb)の構成が、不揮発性半導体記憶装置110とは異なる。それ以外の構成は、不揮発性半導体記憶装置110と同様である。
【0113】
不揮発性半導体記憶装置111においては、第1選択部半導体ピラーSPb1と、第2選択部半導体ピラーSPb2と、が、X軸方向に沿って並ぶ。そして、これらを接続する選択部接続部CPbはX軸方向に延在する。すなわち、選択部接続部CPbの延在方向は、第2方向に対して実質的に平行である。
【0114】
そして、このようなU字シリコン部材33(第1選択部半導体ピラーSPb1、第2選択部半導体ピラーSPb2及び選択部接続部CPb)が、X軸方向及びY軸方向に沿って、繰り返し複数設けられている。
【0115】
不揮発性半導体記憶装置111のメモリセルアレイ部MUにおいても、第1半導体ピラーSPa1と、第2半導体ピラーSPa2と、が、互いに異なる積層構造体(第1積層構造体Sa1及び第2積層構造体Sa2)と、互いに異なる配線(第1配線LL1及び第2配線LL2)を貫通するため、第1半導体ピラーSPa1と、第2半導体ピラーSPa2と、は、X軸方向及びY軸方向に対して斜め方向に位置する。このため、記憶部接続部CPaは、X軸方向及びY軸方向に対して斜め方向に延在する。
【0116】
一方、不揮発性半導体記憶装置111における選択部SUにおいては、第1選択部半導体ピラーSPb1と、第2選択部半導体ピラーSPb2と、は、互いに異なる配線(第3配線LL3及び第4配線LL4)を貫通すれば、第1選択部半導体ピラーSPb1及び第2選択部半導体ピラーSPb2の配置の関係、及び、選択部接続部CPbの延在方向は任意である。
【0117】
不揮発性半導体記憶装置111によっても、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供できる。
【0118】
図9は、第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図9に表したように、本実施形態に係る別の不揮発性半導体記憶装置112においては、選択部SUにおけるU字シリコン部材33(第1選択部半導体ピラーSPb1、第2選択部半導体ピラーSPb2及び選択部接続部CPb)の構成が、不揮発性半導体記憶装置110とは異なる。それ以外の構成は、不揮発性半導体記憶装置110と同様である。
【0119】
不揮発性半導体記憶装置112においては、図4に例示した第1選択部半導体ピラーSPb1及び第2選択部半導体ピラーSPb2の他に、第3選択部半導体ピラーSPb3及び第4選択部半導体ピラーSPb4、の計4つの選択部半導体ピラーSPbが1つの選択部接続部CPbによって接続されている。
【0120】
本具体例では、第3選択部半導体ピラーSPb3は、第1選択部半導体ピラーSPb1とX軸方向に沿って隣り合う。第4選択部半導体ピラーSPb4は、第1選択部半導体ピラーSPb1とY軸方向に沿って隣り合う。第2選択部半導体ピラーSPb2は、第3選択部半導体ピラーSPb3とY軸方向に沿って隣り合い、第4選択部半導体ピラーSPb4とX軸方向に沿って隣り合う。
【0121】
そして、選択部接続部CPbは、第1選択部半導体ピラーSPb1から第2選択部半導体ピラーSPb2に向かう方向と、第3選択部半導体ピラーSPb3から第4選択部半導体ピラーSPb4に向かう方向と、の交差する2つの方向に延在する2つの部分を有している。
【0122】
すなわち、不揮発性半導体記憶装置112は、選択部積層構造体Sb及び選択部選択ゲート電極SGbをZ軸方向に貫通し、第1選択部半導体ピラーSPb1と第4方向に対して交差する方向(本具体例ではX軸方向)に沿って隣り合い、一端が第4配線LL4に接続された第3選択部半導体ピラーSPb3と、選択部積層構造体Sb及び選択部選択ゲート電極SGbをZ軸方向に貫通し、第1選択部半導体ピラーSPb1と第4方向(Y軸方向)に沿って隣り合い、第2選択部半導体ピラーSPb2と第4方向に対して交差する方向(X軸方向)に沿って隣り合い、一端が第3配線LL3に接続された第4選択部半導体ピラーSPb4と、第3選択部半導体ピラーSPb3の他端と、第4選択部半導体ピラーSPb4の他端と、を接続し、選択部接続部CPbと交差する交差接続部CPbcと、をさらに備える。
【0123】
すなわち、本具体例では、選択部SUは、U字形状のビットラインセレクタ38bの2つが組み合わされた構成を有している。
【0124】
不揮発性半導体記憶装置112によっても、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供できる。
【0125】
なお、第1〜第4選択部半導体ピラーSPb1〜SPb4を接続する場合、第1〜第4選択部半導体ピラーSPb1〜SPb4の下端を、Z軸方向から見たときに長方形の形状を有する接続部材32で接続する場合は、その長方形の接続部材32の外周部において電気的なスイッチングが行われ易いが、長方形の接続部材32の中央部分では、電気的なスイッチングが行われ難い。このため、図9に例示した不揮発性半導体記憶装置112のように、選択部接続部CPbのZ軸方向から見たときの形状は、接続する選択部半導体ピラーSPbを含みつつ、選択部半導体ピラーSPbどうしを接続する延在領域の形状は延在方向に沿った細長い形状であることが好ましい。
【0126】
例えば、2本ずつの選択部半導体ピラーSPbが接続される不揮発性半導体記憶装置110、111及び120において、第1選択部半導体ピラーSPb1から第2選択部半導体ピラーSPb2に向かう方向に対して直交する方向に沿った選択部接続部CPbの幅は、選択部半導体ピラーSPbのY軸方向に沿ったピッチよりも小さいことが望ましい。また、上記の方向に沿った選択部接続部CPbの幅は、選択部半導体ピラーSPbのY軸方向に沿ったピッチの2/3倍よりも小さいことがさらに望ましい。好ましくは、上記の方向に沿った選択部接続部CPbの幅は、半導体ピラーSPの直径と同等である。
【0127】
すなわち、上記の方向に沿った選択部接続部CPbの幅は、第1選択部半導体ピラーSPb1の第4方向(本具体例ではY軸方向)に沿った中心と、第2選択部半導体ピラーSPb2の第4方向に沿った中心と、の間の第4方向に沿った距離よりも小さいことが望ましく、さらに、その距離の2/3倍よりも小さいことが望ましい。
【0128】
そして、例えば、4本ずつの選択部半導体ピラーSPbが接続される不揮発性半導体記憶装置112においてもこの関係が満たされることが望ましい。
【0129】
そして、第3選択部半導体ピラーSPb3から第4選択部半導体ピラーSPb4に向かう方向に対して直交する方向に沿った交差接続部CPbcの幅は、第3選択部半導体ピラーSPb3の第4方向(本具体例ではY軸方向)に沿った中心と、第4選択部半導体ピラーSPb4の第4方向に沿った中心と、の間の第4方向に沿った距離よりも小さいことが望ましく、さらに、その距離の2/3倍よりも小さいことが望ましい。
【0130】
(第2の実施の形態)
図10は、第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図11は、第2の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。すなわち、図11は、図10のB1−B2線断面図である。
図12は、第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図10に表したように、本実施形態に係る不揮発性半導体記憶装置120のメモリセルアレイ部MUは、不揮発性半導体記憶装置110と同様であり、例えば、図10のA1−A2線断面の構成は、図2と同様なので説明を省略する。
【0131】
不揮発性半導体記憶装置120の選択部SUの構成は、不揮発性半導体記憶装置110とは異なる。すなわち、本具体例においては、選択部SUに設けられる選択部電極膜WLb及び選択部選択ゲート電極SGbは分断されていない。
【0132】
図10〜図12に表したように、第3配線LL3に接続された第1選択部半導体ピラーSPb1と、第4配線LL4に接続された第2選択部半導体ピラーSPb2と、はX軸方向に沿って隣り合う。そして、第1選択部半導体ピラーSPb1の下端と、第2選択部半導体ピラーSPb2の下端と、がX軸方向に延在する選択部接続部CPbによって互いに接続されている。これにより、U字シリコン部材33が形成される。
このようなU字シリコン部材33が、X軸方向及びY軸方向に沿って、繰り返して複数設けられている。
【0133】
不揮発性半導体記憶装置120によっても、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供できる。
【0134】
そして、不揮発性半導体記憶装置120のように、選択部SUに設けられる選択部電極膜WLb及び選択部選択ゲート電極SGbを分断しないことによって、選択部SUの占める面積を縮小できる利点がある。
【0135】
なお、不揮発性半導体記憶装置120ように、選択部電極膜WLb及び選択部選択ゲート電極SGbが分断されていない場合においても、選択部SUの構成は種々変形が可能である。
【0136】
例えば、選択部電極膜WLb及び選択部選択ゲート電極SGbが分断されていない場合も、図4に例示したように、X軸方向及びY軸方向に対して斜め方向に位置する第1選択部半導体ピラーSPb1と第2選択部半導体ピラーSPb2とが、選択部接続部CPbによって接続されても良い。
【0137】
また、選択部電極膜WLb及び選択部選択ゲート電極SGbが分断されていない場合も、図9に例示したように、第1〜第4選択部半導体ピラーSPb1〜SPb4が、第1選択部半導体ピラーSPb1から第2選択部半導体ピラーSPb2に向かう方向と、第3選択部半導体ピラーSPb3から第4選択部半導体ピラーSPb4に向かう方向と、の交差する2つの方向に延在する2つの部分を有する選択部接続部CPbによって接続されても良い。
【0138】
また、上記の不揮発性半導体記憶装置110、111、112及び120においては、第3配線LL3及び第4配線LL4の1組みに対して、複数のU字シリコン部材33が設けられているが、第3配線LL3及び第4配線LL4の1組みに対して、U字シリコン部材33(第1選択部半導体ピラーSPb1、第2選択部半導体ピラーSPb2及び選択部接続部CPb)は少なくとも1つ以上設けられれば良い。
【0139】
図13は、第2の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図14は、第2の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図13及び図14に表したように、本実施形態に係る別の不揮発性半導体記憶装置121のメモリセルアレイ部MUは、不揮発性半導体記憶装置110と同様であるので説明を省略する。そして、不揮発性半導体記憶装置121においては、選択部SUに設けられる選択部電極膜WLb及び選択部選択ゲート電極SGbは分断されていない。
【0140】
そして、図13及び図14に表したように、不揮発性半導体記憶装置121においては、選択部SUにおける選択部半導体ピラーSPbのX−Y平面における断面は、Y軸方向に沿った軸が長い扁平円の形状である。すなわち、選択部半導体ピラーSPbは、例えば、不揮発性半導体記憶装置120における複数の選択部半導体ピラーSPbがY軸方向に連結された構造を有している。
そして、本具体例では、選択部接続部CPbは、Y軸方向に沿って分断されている。
【0141】
図15は、第2の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図16は、第2の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図15及び図16に表したように、本実施形態に係る別の不揮発性半導体記憶装置122のメモリセルアレイ部MUは、不揮発性半導体記憶装置110と同様であるので説明を省略する。そして、不揮発性半導体記憶装置122においては、選択部SUに設けられる選択部電極膜WLb及び選択部選択ゲート電極SGbは分断されていない。
【0142】
そして、図15及び図16に表したように、不揮発性半導体記憶装置122においては、選択部SUにおける選択部半導体ピラーSPbのX−Y平面における断面は、Y軸方向に沿った軸が長い扁平円の形状であり、選択部半導体ピラーSPbは、例えば、不揮発性半導体記憶装置120における複数の選択部半導体ピラーSPbがY軸方向に連結された構造を有している。
そして、本具体例では、選択部接続部CPbも、Y軸方向に沿って連結されている。
【0143】
このような構成を有する不揮発性半導体記憶装置121及び122においても、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供できる。そして、接続部半導体ピラーSPbの断面を扁平円形状にすることで、駆動能力が向上し、動作安定性がさらに向上する。また、選択部SUの面積をさらに縮小することができる。
【0144】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【0145】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれる半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ローカルビット線、グローバルビット線、ソース線等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【0146】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【0147】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【0148】
11…基板、 12…絶縁膜、 13…バックゲート、 13a…記憶部接続部ゲート電極、 13b…選択部接続部ゲート電極、 15、16、18…絶縁膜、 14…電極膜、 15…電極膜間絶縁膜、 17…選択ゲート電極、 19…積層体、 24…記憶部膜、 25…外側絶縁膜、 26…電荷蓄積層、 27…内側絶縁膜、 28…ゲート絶縁膜、 31…下側シリコンピラー、 32…接続部材、 33…U字シリコン部材、 34…上側シリコンピラー、 38…メモリストリング、 38b…ビットラインセレクタ、 110、111、112、120…不揮発性半導体記憶装置、 CPa…記憶部接続部、 CPb…選択部接続部、 CPbc…交差接続部、 FLT…フローティング状態、 GBL…グローバルビット線、 IWL1…第1電極間絶縁膜、 IWL2…第2電極間絶縁膜、 IWLb…選択部電極間絶縁膜、 IWLb1…第3電極間絶縁膜、 IWLb2…第4電極間絶縁膜、 LBLa、LBLb…ローカルビット線、 LL1〜LL6…第1〜第6配線、 ML1…第1記憶層、 ML2…第2記憶層、 NMS…非書き込みストリング、 SGa…選択ゲート電極、 SGa1…第1選択ゲート電極、 SGa2…第2選択ゲート電極、 SGb…選択部選択ゲート電極、 SGb1…第3選択ゲート電極、 SGb2…第4選択ゲート電極、 SL…ソース線、 SLc…共通ソース線、 SMS…書き込みストリング、 SP…半導体ピラー、 SPa1…第1半導体ピラー、 SPa2…第2半導体ピラー、 SPb…選択部半導体ピラー、 SPb1〜SPb4…第1〜第4選択部半導体ピラー、 SU…選択部、 Sa1…第1積層構造体、 Sa2…第2積層構造体、 Sb…選択部積層構造体、 Sb1…第3積層構造体、 Sb2…第4積層構造体、 V01…ビア電極、 Vdd…中電圧、 Vera…消去電圧、 Vpass…パス電圧、 Vpgm…書き込み電圧、 Vread…読み出し電圧、 Vd_read…読み出し時ビット線電圧、 Vss…低電圧、 WL1…第1電極膜、 WL2…第2電極膜、 WLb…選択部電極膜、 WLb1…第3電極膜、 WLb2…第4電極膜
【特許請求の範囲】
【請求項1】
第1方向に交互に積層され、前記第1方向に対して直交する第2方向に延在する複数の第1電極膜及び複数の第1電極間絶縁膜を含む第1積層構造体と、
前記第1積層構造体に前記第1方向に沿って積層され、前記第2方向に延在する第1選択ゲート電極と、
前記第1積層構造体及び前記第1選択ゲート電極を前記第1方向に貫通する第1半導体ピラーと、
前記複数の第1電極膜のそれぞれと、前記第1半導体ピラーと、の間に設けられた第1記憶層と、
前記第1方向に交互に積層され、前記第2方向に延在する複数の第2電極膜及び複数の第2電極間絶縁膜を含む第2積層構造体と、
前記第2積層構造体に前記第1方向に沿って積層され、前記第2方向に延在する第2選択ゲート電極と、
前記第2積層構造体及び前記第2選択ゲート電極を前記第1方向に貫通する第2半導体ピラーと、
前記複数の第2電極膜のそれぞれと、前記第2半導体ピラーと、の間に設けられた第2記憶層と、
前記第1半導体ピラーの一端と接続され、前記第1方向に対して直交し、前記第2方向と交差する第3方向に延在する第1配線と、
前記第2半導体ピラーの一端と接続され、前記第3方向に延在する第2配線と、
前記第1半導体ピラーの他端と、前記第2半導体ピラーの他端と、を接続する記憶部接続部と、
前記第1方向に交互に積層された複数の選択部電極膜及び複数の選択部電極間絶縁膜を含む選択部積層構造体と、
前記選択部積層構造体に前記第1方向に沿って積層された選択部選択ゲート電極と、
前記選択部積層構造体及び前記選択部選択ゲート電極を前記第1方向に貫通する第1及び第2選択部半導体ピラーと、
前記第1方向に対して直交する第4方向に延在し、前記第1選択部半導体ピラーの一端と接続された第3配線と、
前記第4方向に延在し、前記第2配線と電気的に接続され、前記第2選択部半導体ピラーの一端と接続された第4配線と、
前記第1選択部半導体ピラーの他端と、前記第2選択部半導体ピラーの他端と、を接続する選択部接続部と、
前記第3配線の前記選択部積層構造体とは反対の側において、前記第1方向に対して直交する第5方向に延在し、前記第3配線と電気的に接続された第5配線と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記複数の選択部電極膜は、
前記第2方向に延在する複数の第3電極膜と、
前記第2方向に延在する複数の第4電極膜と、
に分断され、
前記選択部積層構造体は、
前記複数の第3電極膜を含む第3積層構造体と、
前記複数の第4電極膜を含む第4積層構造体と、
に分断され、
前記選択部選択ゲート電極は、
前記第3積層構造体に前記第1方向に沿って積層され、前記第2方向に延在する第3選択ゲート電極と、
前記第4積層構造体に前記第1方向に沿って積層され、前記第2方向に延在する第4選択ゲート電極と、
に分断され、
前記第1選択部半導体ピラーは、前記第3積層構造体及び前記第3選択ゲート電極を前記第1方向に貫通し、
前記第2選択部半導体ピラーは、前記第4積層構造体及び前記第4選択ゲート電極を前記第1方向に貫通することを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項3】
前記第3配線と前記選択部積層構造体との距離、及び、前記第4配線と前記選択部積層構造体との距離は、前記第1配線と前記第1積層構造体との距離に実質的に等しいことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
【請求項4】
前記第3方向は前記第2方向に対して直交することを特徴とする請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置。
【請求項5】
前記選択部接続部の延在方向は、前記記憶部接続部の延在方向に対して実質的に平行であることを特徴とする請求項1〜4のいずれか1つに記載の不揮発性半導体記憶装置。
【請求項6】
前記選択部接続部の延在方向は、前記第2方向に対して実質的に平行であることを特徴とする請求項1〜5のいずれか1つに記載の不揮発性半導体記憶装置。
【請求項1】
第1方向に交互に積層され、前記第1方向に対して直交する第2方向に延在する複数の第1電極膜及び複数の第1電極間絶縁膜を含む第1積層構造体と、
前記第1積層構造体に前記第1方向に沿って積層され、前記第2方向に延在する第1選択ゲート電極と、
前記第1積層構造体及び前記第1選択ゲート電極を前記第1方向に貫通する第1半導体ピラーと、
前記複数の第1電極膜のそれぞれと、前記第1半導体ピラーと、の間に設けられた第1記憶層と、
前記第1方向に交互に積層され、前記第2方向に延在する複数の第2電極膜及び複数の第2電極間絶縁膜を含む第2積層構造体と、
前記第2積層構造体に前記第1方向に沿って積層され、前記第2方向に延在する第2選択ゲート電極と、
前記第2積層構造体及び前記第2選択ゲート電極を前記第1方向に貫通する第2半導体ピラーと、
前記複数の第2電極膜のそれぞれと、前記第2半導体ピラーと、の間に設けられた第2記憶層と、
前記第1半導体ピラーの一端と接続され、前記第1方向に対して直交し、前記第2方向と交差する第3方向に延在する第1配線と、
前記第2半導体ピラーの一端と接続され、前記第3方向に延在する第2配線と、
前記第1半導体ピラーの他端と、前記第2半導体ピラーの他端と、を接続する記憶部接続部と、
前記第1方向に交互に積層された複数の選択部電極膜及び複数の選択部電極間絶縁膜を含む選択部積層構造体と、
前記選択部積層構造体に前記第1方向に沿って積層された選択部選択ゲート電極と、
前記選択部積層構造体及び前記選択部選択ゲート電極を前記第1方向に貫通する第1及び第2選択部半導体ピラーと、
前記第1方向に対して直交する第4方向に延在し、前記第1選択部半導体ピラーの一端と接続された第3配線と、
前記第4方向に延在し、前記第2配線と電気的に接続され、前記第2選択部半導体ピラーの一端と接続された第4配線と、
前記第1選択部半導体ピラーの他端と、前記第2選択部半導体ピラーの他端と、を接続する選択部接続部と、
前記第3配線の前記選択部積層構造体とは反対の側において、前記第1方向に対して直交する第5方向に延在し、前記第3配線と電気的に接続された第5配線と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記複数の選択部電極膜は、
前記第2方向に延在する複数の第3電極膜と、
前記第2方向に延在する複数の第4電極膜と、
に分断され、
前記選択部積層構造体は、
前記複数の第3電極膜を含む第3積層構造体と、
前記複数の第4電極膜を含む第4積層構造体と、
に分断され、
前記選択部選択ゲート電極は、
前記第3積層構造体に前記第1方向に沿って積層され、前記第2方向に延在する第3選択ゲート電極と、
前記第4積層構造体に前記第1方向に沿って積層され、前記第2方向に延在する第4選択ゲート電極と、
に分断され、
前記第1選択部半導体ピラーは、前記第3積層構造体及び前記第3選択ゲート電極を前記第1方向に貫通し、
前記第2選択部半導体ピラーは、前記第4積層構造体及び前記第4選択ゲート電極を前記第1方向に貫通することを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項3】
前記第3配線と前記選択部積層構造体との距離、及び、前記第4配線と前記選択部積層構造体との距離は、前記第1配線と前記第1積層構造体との距離に実質的に等しいことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
【請求項4】
前記第3方向は前記第2方向に対して直交することを特徴とする請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置。
【請求項5】
前記選択部接続部の延在方向は、前記記憶部接続部の延在方向に対して実質的に平行であることを特徴とする請求項1〜4のいずれか1つに記載の不揮発性半導体記憶装置。
【請求項6】
前記選択部接続部の延在方向は、前記第2方向に対して実質的に平行であることを特徴とする請求項1〜5のいずれか1つに記載の不揮発性半導体記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2011−204713(P2011−204713A)
【公開日】平成23年10月13日(2011.10.13)
【国際特許分類】
【出願番号】特願2010−67582(P2010−67582)
【出願日】平成22年3月24日(2010.3.24)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成23年10月13日(2011.10.13)
【国際特許分類】
【出願日】平成22年3月24日(2010.3.24)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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