ピラー形不揮発性メモリセル８０３は各々がトレンチ８１０によって隣接するメモリセルから絶縁されるメモリセルを各々有している。各メモリセルは基板上に処理層を積層することによって形成される。すなわち、トンネル酸化物層８１５、ポリシリコンフローティングゲート層８１９、ＯＮＯまたは酸化物層８２２、ポリシリコンコントロールゲート層８２５である。ステップの多くの態様が自己整合される。これらのメモリセルのアレイにはより少ない分割しか必要ない。さらに、このメモリセルは、電子がフローティングゲート８１９に対して直角またはほぼ垂直８４３に向けられるので、プログラミング特性が増強される。
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誘電体層（１４，２２，２４，３２）は、ランタン、ルテチウム、及び酸素により構成され、かつ２つの導体の間、または導体（１４，２０，３４）と基板（１２，２６，３０）との間に形成される。一の実施形態では、誘電体層は基板を覆って形成され、境界層を追加する必要がない。別の実施形態では、誘電体層（２２，４２，４６）に含まれる元素の分布は、ランタン含有量またはルテチウム含有量に関して傾斜する、または誘電体層（２２，４２，４６）は別の構成として、アルミニウムを含むことができる。更に別の実施形態では、絶縁層を導体または基板と誘電体層との間、または導体及び基板の両方と誘電体層との間に形成する。誘電体層は、分子ビームエピタキシー法によって形成することが好ましいが、原子層化学気相成長、物理気相成長、有機金属化学気相成長、またはパルスレーザ堆積によって形成することもできる。
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バリア性を有する絶縁膜サイドウォールスペーサを有する半導体装置を提供する。 半導体装置は、半導体基板の上に形成されたゲート酸化膜とゲート電極と；半導体基板内に形成されたソース／ドレイン領域と；ゲート電極側壁上に形成された２層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が半導体基板またはゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している第１積層サイドウォールスペーサと；を有する。さらに、不揮発性メモリの積層ゲート電極構造と；積層ゲート電極構造の側壁上に形成され、中間層として半導体基板に接しない窒化膜を含む３層以上の第２積層サイドウォールスペーサと；を有することもできる。
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メモリセルアレイ（５０）は、半導体基板（５４）に製造された、２次元アレイのメモリセル（５２）を含む。メモリセル（５２）は、行方向（６７）を形成する複数の行と、列方向（６９）を形成する複数の列で並べられている。メモリセル（５２）の各列は、複数の交互に配置されたチャネル領域（５８）及びソース／ドレイン領域（６４）を含む。各ソース／ドレイン領域（６４）上には導電性インターコネクト（７２）が配置されており、この導電性インターコネクト（７２）はただ１つのその他のソース／ドレイン領域（６４）に結合する。この１つのソース／ドレイン領域（６４）とは、その列に隣接する第２の列に存在する領域である。導電性インターコネクト（６４）は、１つおきの導電性インターコネクト（６４）がその列の右側に隣接する列に接続するように、また、１つおきの導電性インターコネクトが、その列の左側に隣接する列に接続するように、配置される。複数のソース／ドレインコントロールライン（７０）は、隣接するメモリセル（５２）の列間に延在し、また、その隣接する列と列との間を結合する各導電性インターコネクト（７２）に電気的に結合する。
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短チャネル効果を減少させたメモリセルを記載する。ソース領域（５４）およびドレイン領域（５６）を半導体ウェーハ（５８）中に形成する。ソース領域（５４）およびドレイン領域（５８）の間にトレンチ領域（５９）を形成する。このトレンチ領域、ソース領域およびドレイン領域の下に埋め込みチャネル領域（５２）を形成する。半導体基板のトレンチ領域中にゲート絶縁層（６０）を形成する。このゲート絶縁層は、埋め込みチャネル領域上に、およびソース領域とドレイン領域との間に形成される。埋め込みチャネル領域の上の半導体基板上に、制御ゲート層（７０）を形成する。この制御ゲート層は、ゲート絶縁層によって埋め込みチャネルから分離される。
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本発明は、メモリゲートスタック（１）を有する記憶トランジスタ（１）及び選択トランジスタを有する2-トランジスタメモリセルを基板（５０）上に製造する方法であって、トンネル誘電層（５１）が前記基板（５０）と前記メモリゲートスタック（１）との間にもたらされる方法を提供する。前記方法は、第一の導電層（５２）及び第二の導電層（５４）をもたらし、前記第二の導電層（５４）をエッチし、それによってコントロールゲートを形成し、前記第一の導電層（５２）をエッチし、それによってフローティングゲートを形成することによって前記メモリゲートスタック（１）を形成するステップを有する。前記方法は更に、前記第一の導電層（５２）がエッチされる前に、前記トンネル誘電層（５１）の下に形成されるべきチャネルの方向で前記コントロールゲートに対してスペーサ（８１）を形成するステップと、その後、前記第一の導電層（５２）をエッチするために前記スペーサ（８１）をハードマスクとして使用し、それによって前記フローティングゲートを形成し、それによってフローティングゲートをコントロールゲートに自己整合させるステップとを有することを特徴とする。本発明は、前記コントロールゲート（５４）は前記フローティングゲート（５２）よりも小さくなり、スペーサ（８１）が、前記コントロールゲート（５４）に隣接してもたらされるメモリセルも提供する。
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本発明の一実施形態に従って、半導体基板（２１０）、半導体基板上に配置された第１シリコン酸化物層（２１５）、第１シリコン酸化物層上に配置された電荷格納層（２２０）、電荷格納層上に配置された第２シリコン酸化物層（２２５）、及び第２シリコン酸化物層上に配置されたゲート層（２３０）がメモリセル構造に含まれる。例示的な実施形態では、例えば、水素含有量が約０ａｔ％〜約０．５ａｔ％の範囲に減少されたシリコン窒化物が電荷格納層（２２０）に含まれる。電荷格納層（２２０）における水素含有量が減少されることで、結果として電荷損失が減少される。電荷損失が減少された電荷格納層（２２０）が、メモリデバイスにおける閾電圧シフト、プログラミングデータ損失及びプログラミング性能損失を減少する利点を有し、その結果メモリデバイスパフォーマンスを改善する。
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本発明は、ダブル・ゲート・スタック及びシングル・アクセス・ゲートを備える不揮発性メモリ・セル（５０）を加工する方法に関する。この方法は、アクセス・ゲートを加工する方法を、自己整合的な、ソース注入とは別のドレイン注入と組み合わせる。本発明の方法は、マスク位置合せ精度を考慮せずに、メモリ装置を消去するための延長されたドレインを自己整合的に注入することを可能にする。さらに、この方法は、さらなるマスクを使用せずにドレイン及びソース注入を互いに異なるドーピングで実施する方法を提供する。
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【課題】 カップリング比のばらつきを小さくできるＮＡＮＤ型ＥＥＰＲＯＭを提供する。
【解決手段】 メモリセルの電荷蓄積層１７の上層導電部２３は、互いに間を設けて形成された一対の立上り部２７により構成される内側面２９及び外側面３１を有する。内側面２９側には底面高さ調節層４３があり、外側面３１側には素子分離絶縁層５がある。このため、半導体基板９の位置（Ａ）のメモリセルと位置（Ｂ）のメモリセルとで、立上り部２７の高さが異なっていても、電荷蓄積層１７と制御ゲートＣＧとが対向する領域の面積を同じにできる。 （もっと読む）

メタライゼーションの前に、ＵＶ透過を低減するシリコンリッチ・シリコン酸化物層（５００）をＰＥＣＶＤにより層間絶縁膜（３００）上にたい積する。これによりＶｔが減少する。実施形態は、１．７から２．０のR.I.を有するＵＶを透過しないシリコンリッチ・シリコン酸化物層（５００）をたい積するステップを含んでいる。
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本発明は、一般に、電気試験データ（４６）に基づいてゲート絶縁層（１６）の特性および特徴を制御する各種方法、ならびにこれを実施するためのシステムを対象としている。例示的な一実施形態では、上記方法は、少なくとも１つの半導体デバイスに少なくとも１つの電気試験を実施するステップと、以降形成する半導体デバイスに少なくとも１つのゲート絶縁層（１６）を形成するために実施する少なくとも１つのプロセス操作の少なくとも１つのパラメータを、電気試験から得られた電気データに基づいて決定するステップと、決定されたパラメータを含む少なくとも１つのプロセス操作を実施して、ゲート絶縁層（１６）を形成するステップとを有する。
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基板面から離れて延在する突起部を有するフローティングゲート構造を開示する。この突起部によって、フローティングゲートとコントロールゲートとを結合するための増加した表面積をフローティングゲートに提供することが可能となる。１つの実施形態では、フローティングゲートの個々の側面でワードラインが下方へ延在して、同じ列の隣接するフローティングゲートを遮蔽する。別の実施形態では、突起部を有するフローティングゲートの組立て製造処理工程を開示する。残りのフローティングゲートに対して自己位置合せを行うために突起部を形成してもよい。
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記憶素子間の静電結合レベルを低減するために、隣接する電荷記憶素子を有するフラッシュＥＥＰＲＯＭまたは他のタイプのメモリセルアレイを素子間にガスが充填されているボイドとともに形成し、これにより電荷記憶素子間の漏れ結合およびアレイから読み出されるデータ中に結果として生じるエラーを低減する。
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半導体デバイスを製造する方法において、シリコン基板（６２）上にゲート酸化膜（６０）を提供する。このゲート酸化膜（６０）上に第１ポリシリコン層（６４）を提供し、第１ポリシリコン層（６４）上に絶縁層（６６）を提供し、またこの絶縁層（６６）上に第２ポリシリコン層（６８）を提供する。適切なマスキングを実行した後にエッチングステップが実行されると、シリコン基板を露出させ、かつこのシリコン基板上にスタックゲート構造を形成すべく、第２ポリシリコン層、絶縁層、第１ポリシリコン層、およびゲート酸化膜の一部を除去するようにこれらの層がエッチングされる。スタックゲート構造（７２）上に薄い酸化膜（８０）を成長させるべく、短時間（例えば１０秒から２０秒）の急速熱アニールを実行する。それから、急速熱アニールによって形成された酸化膜（８０）上に第２酸化膜（８２）をたい積する。

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