スタガー式ローカル接続構造を持つメモリセルアレイ
メモリセルアレイ(50)は、半導体基板(54)に製造された、2次元アレイのメモリセル(52)を含む。メモリセル(52)は、行方向(67)を形成する複数の行と、列方向(69)を形成する複数の列で並べられている。メモリセル(52)の各列は、複数の交互に配置されたチャネル領域(58)及びソース/ドレイン領域(64)を含む。各ソース/ドレイン領域(64)上には導電性インターコネクト(72)が配置されており、この導電性インターコネクト(72)はただ1つのその他のソース/ドレイン領域(64)に結合する。この1つのソース/ドレイン領域(64)とは、その列に隣接する第2の列に存在する領域である。導電性インターコネクト(64)は、1つおきの導電性インターコネクト(64)がその列の右側に隣接する列に接続するように、また、1つおきの導電性インターコネクトが、その列の左側に隣接する列に接続するように、配置される。複数のソース/ドレインコントロールライン(70)は、隣接するメモリセル(52)の列間に延在し、また、その隣接する列と列との間を結合する各導電性インターコネクト(72)に電気的に結合する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概して、フラッシュメモリセルデバイスの技術分野に関し、より詳細には、自己整合の電荷捕獲絶縁メモリセル構造のビット線の抵抗を低減する技術分野に関する。
【背景技術】
【0002】
従来のフローティングゲートフラッシュメモリ型のEEPROM(電気的消去可能PROM)は、結晶性シリコン基板上に配置されたトンネル酸化物(SiO2)、トンネル酸化物上に設けたポリシリコンのフローティングゲート、フローティングゲート(一般に酸化物、窒化物および酸化物のスタックである)上に設けた層間絶縁膜、および層間絶縁膜上に設けたコントロールゲートを有する垂直スタックを特徴とするメモリセルを使用している。垂直スタックの下部の基板内にはチャネル領域が存在し、このチャネル領域の両側にソース拡散部とドレイン拡散部が存在する。
【発明の開示】
【発明が解決しようとする課題】
【0003】
フローティングゲートフラッシュメモリセルをプログラムするには、チャネル領域からフローティングゲートへのホットエレクトロン注入して、フローティングゲート上に不揮発性の負電荷を形成させる。ホットエレクトロン注入を発生させるには、コントロールゲートに高い正電圧を印加した状態でドレイン−ソース間にバイアスを印加する。ゲート電圧によりチャネルが反転し、同時にドレイン−ソース間のバイアスにより電子がドレインに向かって加速される。加速された電子は、チャネル領域とトンネル酸化物間の3.2eVのSi−SiO2エネルギー障壁を越えるのに十分な5.0〜6.0eVの運動エネルギーを獲得する。電子がドレインに向かって加速されている間に、結晶格子と衝突した電子は、コントロールゲートの電界の影響を受けてSi―SiO2界面の方向に再度向かい、エネルギー障壁を越えるのに十分なエネルギーを獲得する。
【0004】
プログラムが行われると、フローティングゲート上の負電荷は、ソース領域、ドレイン領域、チャネル領域およびコントロールゲートによって特徴づけられるFETのスレッショルド電圧を増大させる。メモリセルの「読出し」時には、所定のコントロールゲート電圧における、ソース及びドレイン間に流れる電流の大きさによって、フラッシュセルがプログラムされているかどうかを示すことができる。
【0005】
さらに近年においては電荷捕獲絶縁メモリセル構造が開発されている。図1aの断面図で表されるように、第1実施形態は、ビット線酸化物構造を含む。セル10a及びセル10bは、半導体基板12上に製造される。各セル10は、基板12のチャネル領域24a、24b上に形成された、絶縁トンネル層14、電荷捕獲絶縁層20a、20b、及び、上部絶縁層22a、22bの垂直スタックを特徴とする。このようなスタックは、一般的に、絶縁トンネル層14及び上部絶縁層22が酸化物である一方で、一般的に、真ん中の電界捕獲トランジスタ20が窒素化合物であることから、ONOスタックと呼ばれる。各チャンル領域24は、相互から離間されており、且つ、基板12内のビット線インプラント18a、18b、及び18cによって形成される。各ONOスタックは互いに離間されており、また、ビット線酸化物領域16a、16b、及び16cによって形成される。これらはビット線インプラント18上のトンネル絶縁層14の領域であって、これらの領域は、チャネル領域24上に存在するトンネル絶縁層14の領域よりも厚い。
【0006】
各ONOスタック上には、各ビット線インプラント18に垂直の、複数の離間したポリシリコンワード線26が存在する。各ワード線は、行内の全セルの上部絶縁層22b上に配置され、各ワード線は、各ビット線に対して垂直である。
【0007】
フローティングゲートデバイスと同様、電荷捕獲絶縁メモリセル10をプログラミングするには、チャネル領域24から窒化物層20へのホットエレクトロン注入して、窒化物層20に存在する電荷捕獲内に、不揮発性の負電荷を形成させる。同様に、ホットエレクトロン注入を発生させるには、セル10a上にコントロールゲートを形成する、ポリシリコンワード線26に高い正電圧を印加した状態で、ドレイン−ソース間にバイアスを印加する(例えば、ビット線18b−ビット線18a間にバイアスを印加して、セル10aをプログラミングする)。ワード線26上の高い電圧によりチャネル領域24aが反転し、同時にドレイン−ソース間のバイアスにより電子がドレインビット線18bに向かって加速される。加速された電子は、チャネル領域24とトンネル酸化物14との間の3.2eVのSi−SiO2エネルギー障壁を越えるのに十分な、5.0〜6.0eVの運動エネルギーを獲得する。電子がドレインビット線18bに向かって加速されている間に、結晶格子と衝突した電子は、コントロールゲートの電界の影響を受けてSi―SiO2界面の方向に再度向かい、エネルギー障壁を越えるのに十分なエネルギーを獲得する。
【0008】
電荷捕獲層20は捕捉領域内に注入された電子を蓄積しているか、あるいは誘電体であるので、捕捉された電子は、正電圧が印加された、ドレイン領域のビット線の近くにある電荷蓄積領域内に局所化した状態で留まる。このように、電荷捕獲絶縁メモリデバイスデバイスは、各セルのビット線の近くにそれぞれ1ビットずつ、計2ビットのデータを記憶するのに用いることができる。
【0009】
一般的に、アレイを製造するには、まず基板の上面にONO層を形成し、ビット線領域の基板の上面にONO層をエッチバックし、ビット線領域を注入し、ビット線酸化物を形成するために、ビット線領域を酸化し、且つ、残りのONO層及びビット線酸化物の上部へワード線を形成する。
【0010】
図1bの図に示すように、電荷捕獲絶縁メモリセル構造の第2の実施形態は、平面構造である。セル30a及びセル30bは、半導体基板32上に製造される。この半導体基板32上に配置されているのは、絶縁トンネル層34、電荷捕獲絶縁層38、及び、上部絶縁層40の垂直スタックである。
【0011】
基板内には、複数の、並列に離間したビット線インプラント36a、36b、及び36cが存在する。これらのインプラントは、複数のチャネル領域44a、44bを形成し、各々のチャネル領域は、隣接するビット線インプラント間に存在する。上部絶縁層40上には、複数の、並列に離間したポリシリコンワード線が存在する。これらのポリシリコンワード線は、各ビット線インプラント36及び各チャネル領域44に対して垂直である。各絶縁メモリセルは、ワード線42及びチャネル領域44が交差して形成される。
【0012】
既存のメモリセルアレイ構造が抱える課題は、その寸法が大きい点である。まず、各ビット線の抵抗が大きいことは明らかであろう。本製造技術を用いると、ビット線は、1ビット線あたり100オームのオーダーの抵抗を有し得ることが、試験によって判明している。このように、特定のセルのビット線電圧を正確に制御するには、ビット線が非常に幅広であり、且つ、各セルが比較的にコンタクトに近づくように、アレイ内に多数のコンタクトを配置する必要がある。幅広のビット線、及び、メモリアレイのコア領域内のコンタクト数のために、セルアレイ全体の寸法が増大する。
【0013】
次に、セルアレイの全体の寸法は、ビット線が基板内にインプラントされ、幅広のビット線要件と組み合わせたワード線に対して、それらのビット線が垂直に走る構造によって、更に増大する。
【0014】
その結果、メモリセルアレイの寸法を縮小するということが一般産業において必要とされることから、メモリセル構造が特に求められており、そのために、上述した難点を被ることなく、アレイ内のメモリセルを更にコンパクトに配置するという、製造プロセスが特に求められている。
【課題を解決するための手段】
【0015】
本発明の第1の形態は、スタガー式のローカル接続パターンを備えたメモリセルアレイを提供することである。このメモリセルアレイは、フローティングゲート電荷蓄積セル、もしくは、電荷捕獲絶縁電荷蓄積セル、のいずれかを利用し得る。
【0016】
このアレイは、水平方向の行を形成するメモリセルの複数の行、及び、その水平方向の行に垂直な列方向を形成する、メモリセルの複数の列を備えた、2次元アレイとして半導体基板上に製造される。
【0017】
メモリセルの各列は、基板内に、交互に配置された複数のチャネル領域、及び、ソース/ドレイン領域を含む。より具体的には、基板の各チャネル領域は、ソース/ドレイン領域によって、列内の、隣接するチャネル領域から分離されている。各ソース/ドレイン領域は、第1導電型の半導体を形成するために、第1の不純物が注入された基板部分を含む。
【0018】
アレイは、スタガー式パターンで並べられた複数の導電性インターコネクトを含む。この導電性インターコネクトの1つは、第1列内の各ソース/ドレイン領域上に配置されるとともに、ただ1つのその他のソース/ドレイン領域に結合する。この、1つのその他のドレイン/ソース領域とは、第1列に隣接した第2列に存在し、且つ、そのソース/ドレイン領域と同じ行に存在する領域である。この各導電性インターコネクトは、1つおきの導電性インターコネクトが、第1列の右側に隣接する列の第2ソース/ドレイン領域に接続するように、また、1つおきの導電性インターコネクトが、第1列の左側に隣接する列の第2ソース/ドレイン領域に接続するように、スタガー式パターンで配置される。
【0019】
複数のソース/ドレインコントロールラインは、列方向のアレイ上に延在し、且つ、メモリセルの隣接する列と列との間に配置される。各ソース/ドレインコントロールラインは、隣接する列の各々のソース/ドレイン領域間を結合する、各導電性インターコネクトに電気的に結合する。
【0020】
電荷蓄積セルは、各チャネル領域上に配置される。この電荷蓄積セルは、フローティングゲート電荷蓄積セル、あるいは、電荷捕獲絶縁電荷蓄積セル、のいずれかであり得る。電荷蓄積セルの電荷は、チャネル領域内を空乏化させるように作用する。
【0021】
複数の導電性ワード線は、行あるいはメモリセル内の、各電荷蓄積セルの上部にわたって延在し、また、その行内の各電荷蓄積セル上にゲート電極を形成する。
【0022】
メモリセルの各列は、基板内の絶縁チャネル領域によって、隣接するメモリセルの列から分離される。この絶縁チャンル領域は、メモリセルの列内の各ソース/ドレイン領域及び各チャネル領域の側面を、水平方向に形成する。
【0023】
ソース/ドレインコントロールラインの各々は、この各ワード線上に配置され、各ワード線から分離され、且つ、各導電性インターコネクトから離間され得る。ソース/ドレインコントロールラインは、各導電性インターコネクトに、導電性ビアによって結合される。各導電性ビアは、あるソース/ドレインコントロールラインから、複数の導電性インターコネクトのうちのただ1つに延在する。
【0024】
本発明の第2の形態もまた、フロートする隣接するセル間に1つのソース/ドレイン領域を含む、スタガー式のローカル接続パターンを備えたメモリセルアレイを提供することにある。このアレイは、水平方向の行を形成するメモリセルの複数の行と、その水平方向の行に垂直な列方向を形成するメモリセルの複数の列、とを備えた、2次元アレイとして、半導体基板上に製造される。
【0025】
メモリセルの各列は、基板内に複数のチャネル領域を含む。基板の各チャネル領域は、ソース/ドレイン領域によって、列内の隣接するチャネル領域から分離される。各ソース/ドレイン領域は、第1導電型の半導体を形成するために、第1の不純物が注入された基板部分である。
【0026】
アレイは、複数の導電性インターコネクトを含む。これらの導電性インターコネクトは、第1列のメモリセル内の、1つおきのソース/ドレイン領域上だけに配置され、また、ただ1つのその他のソース/ドレイン領域に結合する。この、1つのその他のソース/ドレイン領域とは、第1列に隣接した第2列に存在するとともに、そのソース/ドレイン領域と同じ行に存在する領域である。
この各導電性インターコネクトは、1つおきの導電性インターコネクトが、第1列の右側に隣接する列の第2ソース/ドレイン領域に接続するように、また、1つおきの導電性インターコネクトが、第1列の左側に隣接する列の第2ソース/ドレイン領域に接続するように配置される。第1列内の、1つおきの第2ソース/ドレイン領域は、全ての導電性インターコネクトから絶縁しており、また、フロートする。
【0027】
複数のソース/ドレインコントロールラインは、列方向のアレイ上に延在し、且つ、メモリセルの隣接する列と列との間に配置される。各ソース/ドレインコントロールラインは、隣接する列の各々のソース/ドレイン領域間を結合する、各導電性インターコネクトに電気的に結合する。
【0028】
同様に、電荷蓄積セルは、各チャネル領域上に配置される。この電荷蓄積セルは、フローティングゲート電荷蓄積セル、あるいは、電荷捕獲絶縁電荷蓄積セル、のいずれかであってよい。電荷蓄積セルの電荷は、チャネル領域内を空乏させるように作用する。
【0029】
同様に、複数の導電性ワード線は、行あるいはメモリセル内の、各電荷蓄積セルの上部にわたって延在し、また、その行内の各電荷蓄積セル上にゲート電極を形成する。
【0030】
同様に、メモリセルの各列は、基板内の絶縁チャネル領域によって、隣接するメモリセルの列から分離される。この絶縁チャンル領域は、メモリセルの列内の各ソース/ドレイン領域及び各チャネル領域の側面を水平方向に形成する。
【0031】
同様に、ソース/ドレインコントロールラインの各々は、この各ワード線上に配置され、各ワード線から分離され、且つ、各導電性インターコネクトから離間され得る。ソース/ドレインコントロールラインは、各導電性インターコネクトに、導電性ビアによって結合される。各導電性ビアは、あるソース/ドレインコントロールラインから、複数の導電性インターコネクトのうちのただ1つに延在する。
【0032】
本発明を、更なる形態とともによりよく理解するために、添付の図面と併せて、以下の説明を参照する。添付の請求項に本発明の範囲を説明する。
【好適な実施形態の説明】
【0033】
各図面を参照しながら、以下に本発明の詳細を説明する。各図面では、図面全体を通じて、同様の要素を参照するために同様の参照符号が用いられる。更に、各図面は一定の縮尺で描かれておらず、また、明確に示すために、あるフィーチャの寸法は、意図的に、縮尺よりも大きく描かれている。
【0034】
図2は集積回路メモリシステム120のブロック図を表す。この集積回路120は、スタガー式ローカル接続電荷蓄積メモリセルアレイ50を含む。このメモリセルアレイ50は、基板54のコア領域65に製造された複数の電荷蓄積メモリセル52、及び、基板54の周辺領域66に製造された制御回路を含む。コア領域65のメモリセル52のアレイ50は、2次元アレイで、あるいは、水平な行方向67を形成する複数の行、あるいはメモリセルと、列方向71を形成する複数のメモリセルの列、とを有する行列の形に並べられている。
【0035】
各ワード線68は、第1方向(水平方向と記載する)のアレイ50全体にわたって配置され、各々は、水平方向の行において、複数のメモリセル52の各々の上にゲート電極を形成する。ソース/ドレインコントロールライン70は、第1方向に対して垂直な第2方向(垂直方向と記載する)において、アレイ50全体に配置されるとともに、隣接するワード線68のペア間の基板54内に配置された、複数のソース/ドレイン領域64に結合する。
【0036】
ソース/ドレインコントロールライン70は、アレイ50上に配置され、各々は複数のビア51に結合する。各ビア51は、ただ1つの導電性インターコネクト72の方向に、下方に延在する。各導電性インターコネクトは、2つの隣接するソース/ドレイン領域64間に、水平な行方向67に延在する。この複数の導電性インターコネクト72は、各ソース/ドレイン領域64が、ただ1つのインターコネクト72に結合するように、また、列方向71の各チャネル領域(セル52の下方)の両側に存在する2つのソース/ドレイン領域64が、導電性インターコネクト72及びビア51によって、隣接するソース/ドレインコントロールライン70に結合するように、スタガー式で並べられる。
【0037】
換言すれば、各導電性インターコネクト72は、第1列内の各ソース/ドレイン領域64上に配置されて、ただ1つのその他のソース/ドレイン領域64に結合する。この、1つのその他のソース/ドレイン領域64とは、第1列に隣接した第2列に存在し、且つ、そのソース/ドレイン領域64と同じ行に存在する領域である。この各導電性インターコネクト72は、1つおきの導電性インターコネクト72が、第1列の右側に隣接する列の第2ソース/ドレイン領域に接続するように、また、1つおきの導電性インターコネクト72が、第1列の左側に隣接する列の第2ソース/ドレイン領域に接続するように配置される。
【0038】
周辺領域66内の制御回路は、ワード線制御回路122、ソース/ドレイン制御回路126、電流センサ124、プログラム制御回路128、読み出し制御回路130、消去制御回路132、分圧回路140、正の動作電源(Vc)への結合134、負の動作電源(−Vc)への結合138、及び、アースへの結合136、を含む、トランジスタゲート論理回路を含み得る。そのようなコンポーネントの各々は、本文中に開示された機能を実行するために、公知の回路を利用し得る。
【0039】
アレイ制御回路は、作動時に、各ワード線68及び各ソース/ドレイン配線70を、分圧器140が供給する電圧またはアースに選択的に結合するように作動する(あるいは、アレイ50のその他の構造との電気的相互作用のみによって電位が影響を受けるように、ワード線68またはソース/ドレインコントロールライン70を、全電源とアースから分離するよう作動する。)この結合は、アレイ50内の各メモリセル52の消去、選択的プログラム、および、選択的読み出しができるように行われる。アレイ制御回路は、選択したソース/ドレインコントロールライン70を電流センサ124に結合するようにも作動し、これによって、選択したメモリセル52のプログラム状態を示す選択したソース/ドレイン配線70の電流を測定できる。
【0040】
電荷捕獲絶縁セルの実施形態
図3は、スタガー式ローカル接続電荷蓄積メモリセルアレイ50の一般的な実施形態の上面図を示す。図4a及び4bはそれぞれ、図3の各断面配線HA−HA及びHB−HBにおいて、電荷蓄積メモリセル技術を使用してそれぞれ製造された、メモリセルアレイ50の水平方向の行の断面図を表す。図4c及び図4dはそれぞれ、図3の各断面配線VC−VC及びVD−VDにおいて、電荷捕獲メモリセル技術を使用してそれぞれ製造された、メモリセルアレイ50の垂直方向の列の断面図を表す。
【0041】
図4aから図4dとともに図3を参照すると、メモリセルアレイ50は、基板54が軽くドープされたp型の導電性半導体となるように、ホウ素等の正孔(ホール)ドナーとなる不純物が少量注入された、結晶性半導体基板54に製造された複数のメモリセル52を含む。
【0042】
各メモリセル52は、行内の基板54の複数のチャネル領域58上に配置されたワード線68(ゲート電極として機能する)を含む。水平方向67の、隣接するチャネル領域58のペア間には、絶縁トレンチ62が存在する。列方向71の、隣接するチャネル領域58のペア間には、注入されたソース/ドレイン領域64が存在する。
【0043】
各注入されたソース/ドレイン領域64は、ヒ素などの電子ドナー不純物が注入された基板54の部分を含み、ソース/ドレイン注入領域64に、n型の導電性半導体を生成する。各ソース/ドレイン注入領域64は、列方向71において、チャネル領域58の両側に、その2つのチャネル領域の各々との半導体接合を形成する。
【0044】
チャネル領域58とワード線との間には、電荷蓄積セル63が存在する。この電荷捕獲絶縁メモリセルの実施形態では、電荷蓄積セルは、マルチレベルの電荷捕獲絶縁体60を含む。この多層電荷捕獲絶縁体60は、二酸化シリコンを含み得る第1絶縁バリアすなわちトンネル層60aを含む。トンネル層60aの膜厚は、約50Å〜約150Åの範囲内の値をとり得る。これより範囲の狭い実施形態では、トンネル層60aの膜厚は、約60Å〜約90Åの範囲内であり、さらに範囲の狭い実施形態では、トンネル層60aの膜厚は、約70Å〜約80Åの範囲内の値をとる。
【0045】
トンネル層60aの表面上には、1つ又は複数の電荷捕獲領域を含む電荷捕獲絶縁層60bが存在し、この電荷捕獲領域はそれぞれ、非プログラム状態を表す中性電荷、またはプログラム状態を表す負電荷を蓄積する。この電荷捕獲層60bは、1cm2あたり、3×106のオーダーの電荷捕獲シート密度、及び、電荷捕獲絶縁層60bの膜厚が不均一であっても、動作に悪影響を及ぼすことのない膜厚(、などの、適切な電荷捕獲特性を備えた化合物を含み得る。
【0046】
一般的な実施形態では、適切な電荷捕獲絶縁層60bは、Si2N4、Si3N4、及び、SiOxN4、からなる群から選択された、窒素化合物などの、窒素化合物を含み得る。更に、一般的な実施形態では、電荷捕獲絶縁層60bの膜厚は、約20Å〜100Åのオーダー、あるいは、これより範囲の狭い実施形態では、膜厚は約30Å〜約50Åのオーダーとしても良い。
【0047】
電荷捕獲絶縁層60bの表面上には、上部絶縁層60cが存在する。この上部絶縁層60cは、二酸化シリコンであり得、あるいは、二酸化シリコンの誘電率よりも高い誘電率の材料であってよい(例えば、high K材料)。好適な実施形態では、このhigh K材料は、Al2O3、HfSixOy、HfO2、及び、ZrSixOy、からなる材料の群、及び、同程度に高い誘電率を有する材料から選択され得る。上部絶縁層60cが二酸化シリコンの場合、層60cの膜厚は、60Å〜100Åのオーダーであり得る。別の実施形態では、上部絶縁層60cがhigh K材料の場合、その電気的膜厚は、60Å〜100Åのオーダーであり得る一方、その物理的膜厚は、約70Å〜130Åの範囲内の値をとり得る。これより範囲の狭い実施形態では、上部絶縁層60cの物理的膜厚は、約80Å〜約120Åの範囲内の値をとり、更に範囲の狭い実施形態では、上部絶縁層60cの物理的膜厚は、約90Å〜100Åの範囲内の値になっている。
【0048】
上部絶縁層60cの表面上には、ワード線68が存在する。このワード線68は、導体、あるいは、多結晶シリコンなどの、半導体であってよい。ワード線68及び電荷蓄積セル63の各々の両側には、側壁絶縁スペーサ74が存在する。一般的な実施形態では、この絶縁スペーサ74は、窒素化合物で形成され得る。絶縁スペーサ74の膜厚は、ワード線68もしくは電荷蓄積セル63から、
i)ソース/ドレイン領域64、
ii)導電性インターコネクト72、及び、
iii)導電性インターコネクト72及びワード線68上の金属層(図示せず)間を接続し得るいずれのビア、
のうちのいずれかへの、どのような電流フローを妨げることができる膜厚、である。
【0049】
各ソース/ドレインコントロールライン70は、列方向71においてアレイ50全体に延在し、また、絶縁体69によって、水平方向のワード線68から分離されている。各導電性インターコネクト72は、(水平方向67において)ただ2つの隣接するソース/ドレイン領域64上に配置されるとともに、そのようなただ2つのソース/ドレイン領域64の各々をビア51に電気的に結合する。このビア51は、この2つのソース/ドレイン領域64間の絶縁トレンチ62上に配置され、ソース/ドレインコントロールライン70の下方に延在する。このビアは、インターコネクト72をソース/ドレインコントロールライン70に結合する。
【0050】
上記に説明した構造は、従来の構造よりも小型化したメモリセルアレイを提供し得ることは明らかであろう。ソース/ドレイン領域64は、従来のアレイが行方向であったのに対して、列方向において、隣接するチャネル領域58の両側に配置される。更に、ソース/ドレイン領域64は各々、導電性ソース/ドレインコントロールライン70に結合され、これにより、ビット線の形状が大きいことに関連する上述の問題点が解消する。
【0051】
フローティングゲートセルの実施形態
図5a及び図5bはそれぞれ、図3の各断面配線HA−HA、HB−HBにおいて、フローティングゲートメモリセル技術を使用してそれぞれ製造された、メモリセルアレイ50の水平方向の行の断面図を表す。図5c及び図5dはそれぞれ、図3の各断面配線VC−VC、VD−VDにおいて、フローティングゲートメモリセル技術を使用してそれぞれ製造された、メモリセルアレイ50の列の断面図を表す。
【0052】
電荷捕獲の実施形態に関連して上記に説明したように、図3のメモリセルアレイ50は、結晶性半導体基板54に製造された、複数のメモリセル52を含む。この半導体基板54は、軽くドープされたp型の導電性半導体となるように、ホウ素等の正孔ドナーとなる不純物が少量注入されている。
【0053】
各メモリセル52は、行内の基板54の複数のチャンル領域58上に配置されたワード線68(ゲート電極として機能する)を含む。水平方向67の、隣接するチャネル領域58のペア間には、絶縁トレンチ62が存在する。列方向の、隣接するチャネル領域58のペア間には、注入されたソース/ドレイン領域64が存在する。
【0054】
各注入されたソース/ドレイン領域64は、ヒ素などの電子ドナー不純物が注入された基板54の部分を含み、ソース/ドレイン注入領域64に、n型の導電性半導体を生成する。各ソース/ドレイン注入領域64は、列方向71において、チャネル領域58の両側に、その2つのチャネル領域の各々との半導体接合を形成する。
【0055】
チャネル領域58とワード線との間には、電荷蓄積セル63が存在する。このフローティングゲートの実施形態では、電荷蓄積セルは、フローティングゲート56を含む。このフローティングゲート56は、トンネル絶縁層55によってボディ領域(body region)から分離されており、また、上部絶縁層57によって、ワード線68から分離されている。
【0056】
トンネル絶縁層55は、膜厚が約50Å〜約150Åの範囲内である二酸化シリコンとして良い。これより範囲の狭い実施形態では、トンネル層55の膜厚の値は、約60Å〜約90Åの範囲内にあり、更に範囲の狭い実施形態では、トンネル層55の膜厚は、約70Å〜約80Åの範囲内の値になっている。
【0057】
上部絶縁層57も二酸化シリコンか、あるいは、二酸化シリコンの誘電率よりも高い誘電率の材料(例えば、high K材料)であり得る。好適な実施形態では、このhigh K材料は、Al2O3、HfSixOy、HfO2、ZrO2、及びZrSixOy、からなる材料の群、及び、同程度に高い誘電率を有する材料から選択され得る。上部絶縁層57が二酸化シリコンの場合、層57の膜厚は、60Å〜100Åのオーダーであり得る。別の実施形態では、上部絶縁層57がhigh K材料の場合、その電気的膜厚は、60Å〜100Åのオーダーであり得る一方、その物理的膜厚は、約70Å〜130Åの範囲内の値をとり得る。これより範囲の狭い実施形態では、上部絶縁層57の物理的膜厚は、約80Å〜約120Åの範囲内の値であり、さらに範囲の狭い実施形態では、上部絶縁層57の物理的膜厚は、約90Å〜約100Åの範囲内の値をとる。
【0058】
トンネル層55及び上部絶縁層57間には、フローティングゲート56が存在する。このフローティングゲートはポリシリコンとして良い。フローティングゲート56の膜厚は、チャネル領域58内の空乏に影響を及ぼすのに必要な電荷を十分に蓄積できる膜厚であればよい。一般的な実施形態では、フローティングゲート56の膜厚は、200Å〜1,500Åのオーダー、あるいは、さらに範囲の狭い実施形態では、フローティングゲート56の膜厚は、500Å〜1,000Åのオーダーの値をとり得る。
【0059】
上部絶縁層57の表面上には、ワード線68が存在する。ワード線68及び電荷蓄積セル63の各々の両側には、側壁絶縁スペーサ74が存在する。先述のように、絶縁スペーサ74は、窒素化合物から形成され得る。絶縁スペーサ74の膜厚は、ワード線68もしくは、フローティングゲート56から、
i)ソース/ドレイン領域64、
ii)導電性インターコネクト72、及び、
iii)導電性インターコネクト72及びワード線68上の金属層(図示せず)間を結合し得るいずれのビア51、
のうちのいずれかへの、いずれの電流フローも妨げる膜厚、である。
【0060】
各ソース/ドレインコントロールライン70は、列方向71においてアレイ50全体に延在するとともに、絶縁体69によってワード線68から分離されている。各インターコネクト72は(水平方向69において)ただ2つの隣接するソース/ドレイン領域64上に配置され、そのような各ソース/ドレイン領域64をビア51に電気的に結合する。このビア51は、この2つのソース/ドレイン領域64間の絶縁トレンチ62上に配置され、ソース/ドレインコントロールライン70の下方に延在する。このビアは、インターコネクト72をソース/ドレインコントロールライン70に結合する。
【0061】
電荷蓄積絶縁体の製造の実施形態
図6は、メモリセルアレイ50の電荷捕獲絶縁メモリセルを製造する一般的なプロセスステップのフローチャートを表す。
図7から図12までは、選択したプロセスステップ中の、メモリセルアレイ50の一部の断面図を表す。
【0062】
図7に示すように、ステップ80は、酸化物トレンチ62のエッチング及び充填ステップを表す。より具体的には、ステップ80は、(後にチャネル領域及びソース/ドレイン領域64になる)列領域73をカバーする基板54の線形領域をマスキングし、同時に、酸化物トレンチ62が形成される基板54の線形領域を曝すステップを含み得る。その後、異方性ドライエッチを用いて各トレンチを形成し、マスクを除去し、TEOSなどの化合物でトレンチを埋め戻す。埋め戻しステップに続いて、基板54を高温環境に曝してTEOSを二酸化シリコンとし、また、酸化物トレンチ62及びトンネル層60aが図7に示したような状態に残るまで、基板54を研磨する。
【0063】
図8に示すように、ステップ82は、トンネル層60aの表面上に電荷捕獲絶縁層60bを製造するステップを、ステップ84は、その電荷捕獲絶縁層60bの表面上に上部の絶縁層60cを製造するステップを表す。
【0064】
図9に示すように、ステップ86は、上部絶縁層60cを含む表面全体にわたって、ゲート電極層106を堆積するステップを表す。
【0065】
図10a及び10bに示すように、ステップ90は、水平な行方向67において、ゲート電極層106内のトレンチ110の、パターニング及びエッチングステップを表す。トレンチ110は、ワード線68となるゲート電極層106の部分間に離間する。さらに、図10bに示すように、トレンチ110は、マルチ層電荷捕獲絶縁層60a、60b、及び60cの各々の中に、また、ソース/ドレイン方向(例えば、ワード線方向に垂直に)エッチングされる。
【0066】
図10a及び図10bに示すように、ステップ92は、列領域73内に交互に配置されたソース/ドレイン領域64及びチャネル領域58を形成するために、ソース/ドレイン領域64を注入するステップを表す。より具体的には、ステップ92は、各ソース/ドレイン領域64を形成するために、ヒ素などの電子ドナー不純物を注入するステップを表す。
【0067】
図11bに示すように、ステップ94は、ワード線68の両側、及び、曝されたマルチ層電荷捕獲絶縁体60a、60b、及び60cの両側に、側壁スペーサ74を製造するステップを表す。この側壁スペーサ74は、窒素化合物などの絶縁体を、基板全体に形成し、等方性エッチングを実施して、水平方向の面から絶縁体を除去しながら、側壁スペーサ74を維持する、公知技術を用いて形成され得る。
【0068】
ステップ96は、コバルトなどのインターコネクト導体を、曝されたソース/ドレイン領域64、側壁スペーサ74、及び、ワード線68の上面を含む面全体に堆積するステップを表す。
【0069】
ステップ98は、インターコネクト導体を下にあるシリコンと反応させて、曝されたソース/ドレイン領域64の表面、及びワード線68の上面に、コバルトシリサイド(CoSi)などのシリサイドを形成するための、高速熱処理アニールサイクルを表す。
【0070】
ステップ100は、側壁スペーサ74の表面から、未反応のインターコネクト導体を除去するステップを表す。
【0071】
図12a及び12bに示すように、ステップ102は、スタガー式インターコネクト72を形成するためのマスキングステップを表し、ステップ104は、CoSiをエッチングして、隣接するソース/ドレイン領域64間にスタガー式インターコネクト72を形成するステップを表す。
【0072】
図12a及び12bに示すように、ステップ106は、スタガー式インターコネクト72上の及び周辺の領域を、二酸化シリコン69などの絶縁体で充填し、且つ、平らな面(及び、ワード線68の上部にわたって、絶縁層69)を与えるように研磨するステップを表す。
【0073】
ステップ108は、スタガー式導電性インターコネクト72の各々を、ソースドレインコントロールライン70の1つに結合するビア51の製造方法を表す。より詳細には、ステップ108は、表面をマスキングし、各ビア51のある場所を露出させるために、そのマスクをパターニングするステップを表す。その後、ホールを形成し、各導電性インターコネクトを露出させるよう、二酸化シリコンをエッチング69する。次に、ホールを導体で充填してビア51を形成する。
【0074】
ステップ110は、表面上のビアを相互接続するための、ソース/ドレインコントロールライン70の製造ステップを表す。より詳細には、ステップ110は、金属などの導体層を基板全体へ形成し、その金属をマスキングし、及び、列内の全ビアを相互接続する、ソース/ドレインコントロールライン70となる金属部分をカバーするために、そのマスクをパターニングするステップ、を含み得る。その後、金属をエッチングして、ソース/ドレインコントロールライン70を形成する。
【0075】
フローティングゲート製造の実施形態
図14は、メモリセルアレイ50のフローティングゲートメモリセルの実施形態を製造する、一般的なプロセスステップのフローチャートを表す。図15から図22は、選択したプロセスステップの間の、メモリセルアレイ50の一部の断面図を表す。
【0076】
図15に示すように、ステップ120は、酸化物トレンチ62のエッチング及び充填ステップを表す。ステップ80(図6)に関連して上記に説明したように、酸化物トレンチ62のエッチング及び充填ステップは、列領域73をカバーする基板54の線形領域をマスキングしながら、酸化物トレンチ62が形成される基板54の線形領域を露出させるステップを含み得る。その後、異方性ドライエッチングを用いて、各トレンチを形成し、マスクを除去し、TEOSなどの化合物でトレンチを埋め戻す。埋め戻しステップ後に、基板54は高温環境に曝され、TEOSを二酸化シリコンに変換し、酸化物トレンチ62及びトンネル層60aが、図15に示すような状態に残るまで、基板54を研磨する。
【0077】
図16に示すように、ステップ122は、トンネル層55の表面上にフローティングゲート導電層56を製造するステップを、ステップ124は、そのフローディングゲート導電層56の表面上に上部絶縁層57を製造するステップを表す。
【0078】
図17に示すように、ステップ126は、上部絶縁層57及びフローティングゲート層56の各々のパターニング及びエッチングを行い、トンネル層55の表面上に電荷蓄積セル63を形成するステップを表す。
【0079】
図18に示すように、ステップ128は、ステップ126でエッチングした領域を、絶縁体で充填し、且つ、上部絶縁層57を形成するために、エッチバックもしくは平らに研磨するステップを表す。
【0080】
図18に示すように、ステップ130は、上部絶縁層57の表面全体にわたって、ゲート電極層106を堆積するステップを表す。
【0081】
図19a及び図19bに示すように、ステップ132は、ワード線方向のゲート電極層106内に、トレンチ110のパターニング及びエッチングステップを表す。トレンチ110は、ワード線68となるゲート電極層の部分間に離間されている。更に、図10bに示すように、トレンチ110は、上部絶縁層57、フローティングゲート56、及びトンネル絶縁層55の各々にエッチングされる。
【0082】
ステップ134は、列領域73内に交互に配置されたソース/ドレイン領域64及びチャネル領域58を形成するために、ソース/ドレイン領域64を注入するステップを表す。より具体的には、ステップ134は、各ソース/ドレイン領域64を形成するために、ヒ素などの電子ドナー不純物を注入するステップを表す。
【0083】
図20bに示すように、ステップ136は、ワード線68の両側及び上部絶縁層57、フローティングゲート56、及び、トンネル絶縁層55の両側に側壁スペーサ74を形成するステップを表す。側壁スペーサ74は、窒素化合物などの絶縁体を、表面全体に形成し、等方性エッチングを実施して、水平方向の面から絶縁体を除去しながら、各側壁スペーサ74を維持する、公知技術を用いて形成されてよい。
【0084】
ステップ138は、コバルトなどのインターコネクト導体を、露出されたソース/ドレイン領域64、側壁スペーサ74、及びワード線68の上面を含む面にわたって堆積するステップを表す。
【0085】
ステップ140は、インターコネクト導体を下のシリコンと反応させて、コバルトシリサイド(CoSi)などのシリサイドを、曝されたソース/ドレイン領域64の表面及びワード線68の上面に形成する、高速熱アニーリングステップを表す。
【0086】
ステップ142は、側壁スペーサ74の表面から、未反応のインターコネクト導体を除去するステップを表す。
【0087】
図21a及び21bに示すように、ステップ144は、スタガー式インターコネクト72を形成するためのマスキングステップ、及び、隣接するソース/ドレイン領域64間にスタガー式インターコネクト72を形成するために、CoSiをエッチングするステップ、を表す。
【0088】
ステップ146は、二酸化シリコン69などの絶縁体で、スタガー式インターコネクト72の上の及び周辺の領域を充填し、平らな表面(及び、ワード線68の上部全体に絶縁層)を与えように研磨するステップを表す。
【0089】
ステップ148は、スタガー式導電性インターコネクト72の各々を、ソースドレインコントロールライン70の1つに結合するビア51の製造ステップを表す。より具体的には、ステップ148は、表面のマスキングステップ、及び、各ビア51の場所を露出させるために、そのマスクをパターニングするステップを表す。その後、ホールを形成し、各導電性インターコネクトを露出させるために、二酸化シリコン69をエッチングする。次に、導体でホールを充填して、ビア51を形成する。
【0090】
ステップ150は、表面上のビアを相互接続するためのソース/ドレインコントロールライン70を製造するステップを表す。より具体的には、ステップ150は、金属などの導体層を、表面にわたって形成するステップ、その金属をマスキングするステップ、及び、列内の全ビアを相互接続するソース/ドレインコントロールライン70となる金属の部分をカバーするために、そのマスクをパターニングするステップ、を含み得る。その後、金属をエッチングして、ソース/ドレインコントロールライン70を形成する。
【0091】
デュアルビットの実施形態
図23は、集積回路メモリシステム160の他の実施形態の図を表す。システム160は、スタガー式ローカル接続電荷蓄積メモリセルアレイ162を含む。このメモリセルアレイ162は、基板54のコア領域65に製造された、複数の電荷蓄積メモリセル52、及び、基板54の周辺領域66に製造された制御回路を含む。
【0092】
メモリセルアレイ162は、2次元アレイで、あるいは、水平方向の行を形成する複数の行あるいはメモリセルと、列方向を形成するメモリセルの複数の列、とを有する行列の形に並べられている。
【0093】
ワード線68は、第1方向(水平方向と記載する)において、アレイ162全体に配置され、水平方向の行の、複数のメモリセル52の各々上にゲート電極を形成する。ソース/ドレインコントロールライン70は、第1方向に対して垂直な第2方向(垂直方向と記載する)において、アレイ162全体に配置されるとともに、隣接するワード線68のペア間の基板54内に配置された、複数のソース/ドレイン領域64に結合する。
【0094】
より具体的には、各ソース/ドレインコントロールラインは、アレイ162上に配置され、複数のビア51に結合する。各ビア51は1つの導電性インターコネクト72の方向に下方に延在する。各導電性インターコネクトは、水平方向に隣接する、2つのソース/ドレイン領域64間に、水平に延在する。複数のインターコネクト72は、列内の1つおきのソース/ドレイン領域64だけが、ただ1つのインターコネクト72に結合するように、及び、2つの(垂直方向において)隣接するゲート64の両側の2つのソース/ドレイン領域64が、インターコネクト72及びビア51によって、隣接するソースドレインコントロールライン70に結合されるように、スタガー式パターンで並べられる。
【0095】
換言すれば、各導電性インターコネクト72は、1つおきのソース/ドレイン領域64上に配置され、その他のソース/ドレイン領域64のただ1つに結合する。この、1つのその他のソース/ドレイン領域64とは、第1列に隣接した第2列に存在し、且つ、そのソース/ドレイン領域64と同じ行に存在する領域である。この各導電性インターコネクト72は、1つおきの導電性インターコネクト72が、第1列の右側に隣接する列の第2ソース/ドレイン領域に接続するように、また、1つおきの導電性インターコネクト72が、第1列の左側に隣接する列の第2ソース/ドレイン領域に接続するように配置される。
【0096】
この実施形態では、各セルは、フロートする1つのソース/ドレイン領域46を含むことが明らかであろう。アレイ160は、デュアルビットの電荷捕獲メモリセルアレイに一般的に用いられる、公知の、プログラミング、読み出し、及び消去技術を使用して制御される。より詳細には、周辺領域66内の制御回路は、ワード線回路122、ソース/ドレイン制御回路126、電流センサ124、プログラム制御回路128、読み出し制御回路130、消去制御回路132、分圧回路140、正の動作電源(Vc)への接続部134、負の動作電源(−Vc)への結合138、及びアースへの接続部136を含み得る。そのようなコンポーネントの各々は、本文中に開示した各機能を実施するために、公知の回路を利用し得る。
【0097】
アレイ制御回路は、作動時に、各ワード線68及び各ソース/ドレイン配線70を、分圧器140が供給する電圧またはアースに選択的に結合するように作動する(あるいは、アレイ50のその他の構造との電気的相互作用のみによって電位が影響を受けるように、ワード線68またはソース/ドレインコントロールライン70を、全電源とアースから分離するように、作動する)。この結合は、アレイ50内の各メモリセル52の消去、選択的プログラム、および、選択的読み出しができるように行われる。アレイ制御回路は、選択したソース/ドレインコントロールライン70を電流センサ124に結合するようにも作動し、これによって、選択したメモリセル52のプログラム状態を示す選択したソース/ドレイン配線70の電流を測定できる。
【0098】
このデュアルビットの実施形態は、マスキング、パターニング、及び、導電性インターコネクト72及びビア51の形成ステップに、わずかな変更を加えた、上述の製造技術を用いて製造されることも明らかであろう。
【0099】
要約すれば、本文中の教示によって、従来のメモリアレイが行方向であったのに対して、列方向において、チャネル領域の隣接する面に配置された、ソース/ドレイン領域を含む、独特で小型化されたメモリセルアレイが提供される。更に、ソース/ドレイン領域は各々、導電性のソース/ドレインコントロールラインに結合されており、これにより、抵抗が大きなビット線に関連する問題点を解消する。
【0100】
本発明を特定の好適な実施形態に関して示し、説明したが、明細書を読み、理解すれば、当業者であれば、等価物及び変形例を思いつくであろうことは明らかである。例えば、シリコン基板に形成されたアレイのセルが示されるが、本発明の教示を、例えば、バルクシリコン半導体基板、シリコンオンインシュレータ(SOI)半導体基板、シリコンオンサファイア(SOS)半導体基板、及び、従来技術で周知のその他の材料から形成された基板、を含む、適切な半導体基板に形成され得る、その他の絶縁メモリセル構造に応用できることは明らかであろう。本発明は、そのような等価物及び変形例の全てを含み、また、以下の請求の範囲によってのみ、制限される。
【図面の簡単な説明】
【0101】
【図1a】従来技術による、ビット線酸化物構造を備えた電荷捕獲絶縁メモリセルの行の一部の概略的断面図。
【図1b】従来技術による、平面構造を備えた電荷捕獲絶縁メモリセルの行の一部の概略的断面図。
【図2】スタガー式ローカル接続構造のメモリアレイの第1の一般的実施形態を示したブロック図。
【図3】スタガー式ローカル接続構造のメモリアレイの一般的な実施形態の上面図。
【図4a】図3のスタガー式ローカル接続構造のメモリアレイの行方向の電荷捕獲の実施形態の断面図。
【図4b】図3のスタガー式ローカル接続構造のメモリアレイの行方向の電荷捕獲の実施形態の断面図。
【図4c】図3のスタガー式ローカル接続構造のメモリアレイの列方向の電荷捕獲の実施形態の断面図。
【図4d】図3のスタガー式ローカル接続構造のメモリアレイの列方向の電荷捕獲の実施形態の断面図。
【図5a】図3のスタガー式ローカル接続構造のメモリアレイの行方向のフローティングゲートの実施形態の断面図。
【図5b】図3のスタガー式ローカル接続構造のメモリアレイの行方向のフローティングゲートの実施形態の断面図。
【図5c】図3のスタガー式ローカル接続構造のメモリアレイの列方向のフローティングゲートの実施形態の断面図。
【図5d】図3のスタガー式ローカル接続構造のメモリアレイの列方向のフローティングゲートの実施形態の断面図。
【図6】図3のスタガー式ローカル接続構造の電荷捕獲の実施形態を製造する一般的なプロセスステップを示したフローチャート図。
【図7】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図8】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図9】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図10a】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図10b】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図11a】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図11b】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図12a】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図12b】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図13a】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図13b】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図14】図3のスタガー式ローカル接続構造の、フローティングゲートの実施形態を製造する一般的な処理ステップを示したフローチャート。
【図15】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図16】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図17】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図18】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図19a】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図19b】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図20a】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図20b】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図21a】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図21b】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図22a】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図22b】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図23】スタガー式ローカル接続構造のメモリアレイの、第2の一般的実施形態を示すブロック図。
【技術分野】
【0001】
本発明は、概して、フラッシュメモリセルデバイスの技術分野に関し、より詳細には、自己整合の電荷捕獲絶縁メモリセル構造のビット線の抵抗を低減する技術分野に関する。
【背景技術】
【0002】
従来のフローティングゲートフラッシュメモリ型のEEPROM(電気的消去可能PROM)は、結晶性シリコン基板上に配置されたトンネル酸化物(SiO2)、トンネル酸化物上に設けたポリシリコンのフローティングゲート、フローティングゲート(一般に酸化物、窒化物および酸化物のスタックである)上に設けた層間絶縁膜、および層間絶縁膜上に設けたコントロールゲートを有する垂直スタックを特徴とするメモリセルを使用している。垂直スタックの下部の基板内にはチャネル領域が存在し、このチャネル領域の両側にソース拡散部とドレイン拡散部が存在する。
【発明の開示】
【発明が解決しようとする課題】
【0003】
フローティングゲートフラッシュメモリセルをプログラムするには、チャネル領域からフローティングゲートへのホットエレクトロン注入して、フローティングゲート上に不揮発性の負電荷を形成させる。ホットエレクトロン注入を発生させるには、コントロールゲートに高い正電圧を印加した状態でドレイン−ソース間にバイアスを印加する。ゲート電圧によりチャネルが反転し、同時にドレイン−ソース間のバイアスにより電子がドレインに向かって加速される。加速された電子は、チャネル領域とトンネル酸化物間の3.2eVのSi−SiO2エネルギー障壁を越えるのに十分な5.0〜6.0eVの運動エネルギーを獲得する。電子がドレインに向かって加速されている間に、結晶格子と衝突した電子は、コントロールゲートの電界の影響を受けてSi―SiO2界面の方向に再度向かい、エネルギー障壁を越えるのに十分なエネルギーを獲得する。
【0004】
プログラムが行われると、フローティングゲート上の負電荷は、ソース領域、ドレイン領域、チャネル領域およびコントロールゲートによって特徴づけられるFETのスレッショルド電圧を増大させる。メモリセルの「読出し」時には、所定のコントロールゲート電圧における、ソース及びドレイン間に流れる電流の大きさによって、フラッシュセルがプログラムされているかどうかを示すことができる。
【0005】
さらに近年においては電荷捕獲絶縁メモリセル構造が開発されている。図1aの断面図で表されるように、第1実施形態は、ビット線酸化物構造を含む。セル10a及びセル10bは、半導体基板12上に製造される。各セル10は、基板12のチャネル領域24a、24b上に形成された、絶縁トンネル層14、電荷捕獲絶縁層20a、20b、及び、上部絶縁層22a、22bの垂直スタックを特徴とする。このようなスタックは、一般的に、絶縁トンネル層14及び上部絶縁層22が酸化物である一方で、一般的に、真ん中の電界捕獲トランジスタ20が窒素化合物であることから、ONOスタックと呼ばれる。各チャンル領域24は、相互から離間されており、且つ、基板12内のビット線インプラント18a、18b、及び18cによって形成される。各ONOスタックは互いに離間されており、また、ビット線酸化物領域16a、16b、及び16cによって形成される。これらはビット線インプラント18上のトンネル絶縁層14の領域であって、これらの領域は、チャネル領域24上に存在するトンネル絶縁層14の領域よりも厚い。
【0006】
各ONOスタック上には、各ビット線インプラント18に垂直の、複数の離間したポリシリコンワード線26が存在する。各ワード線は、行内の全セルの上部絶縁層22b上に配置され、各ワード線は、各ビット線に対して垂直である。
【0007】
フローティングゲートデバイスと同様、電荷捕獲絶縁メモリセル10をプログラミングするには、チャネル領域24から窒化物層20へのホットエレクトロン注入して、窒化物層20に存在する電荷捕獲内に、不揮発性の負電荷を形成させる。同様に、ホットエレクトロン注入を発生させるには、セル10a上にコントロールゲートを形成する、ポリシリコンワード線26に高い正電圧を印加した状態で、ドレイン−ソース間にバイアスを印加する(例えば、ビット線18b−ビット線18a間にバイアスを印加して、セル10aをプログラミングする)。ワード線26上の高い電圧によりチャネル領域24aが反転し、同時にドレイン−ソース間のバイアスにより電子がドレインビット線18bに向かって加速される。加速された電子は、チャネル領域24とトンネル酸化物14との間の3.2eVのSi−SiO2エネルギー障壁を越えるのに十分な、5.0〜6.0eVの運動エネルギーを獲得する。電子がドレインビット線18bに向かって加速されている間に、結晶格子と衝突した電子は、コントロールゲートの電界の影響を受けてSi―SiO2界面の方向に再度向かい、エネルギー障壁を越えるのに十分なエネルギーを獲得する。
【0008】
電荷捕獲層20は捕捉領域内に注入された電子を蓄積しているか、あるいは誘電体であるので、捕捉された電子は、正電圧が印加された、ドレイン領域のビット線の近くにある電荷蓄積領域内に局所化した状態で留まる。このように、電荷捕獲絶縁メモリデバイスデバイスは、各セルのビット線の近くにそれぞれ1ビットずつ、計2ビットのデータを記憶するのに用いることができる。
【0009】
一般的に、アレイを製造するには、まず基板の上面にONO層を形成し、ビット線領域の基板の上面にONO層をエッチバックし、ビット線領域を注入し、ビット線酸化物を形成するために、ビット線領域を酸化し、且つ、残りのONO層及びビット線酸化物の上部へワード線を形成する。
【0010】
図1bの図に示すように、電荷捕獲絶縁メモリセル構造の第2の実施形態は、平面構造である。セル30a及びセル30bは、半導体基板32上に製造される。この半導体基板32上に配置されているのは、絶縁トンネル層34、電荷捕獲絶縁層38、及び、上部絶縁層40の垂直スタックである。
【0011】
基板内には、複数の、並列に離間したビット線インプラント36a、36b、及び36cが存在する。これらのインプラントは、複数のチャネル領域44a、44bを形成し、各々のチャネル領域は、隣接するビット線インプラント間に存在する。上部絶縁層40上には、複数の、並列に離間したポリシリコンワード線が存在する。これらのポリシリコンワード線は、各ビット線インプラント36及び各チャネル領域44に対して垂直である。各絶縁メモリセルは、ワード線42及びチャネル領域44が交差して形成される。
【0012】
既存のメモリセルアレイ構造が抱える課題は、その寸法が大きい点である。まず、各ビット線の抵抗が大きいことは明らかであろう。本製造技術を用いると、ビット線は、1ビット線あたり100オームのオーダーの抵抗を有し得ることが、試験によって判明している。このように、特定のセルのビット線電圧を正確に制御するには、ビット線が非常に幅広であり、且つ、各セルが比較的にコンタクトに近づくように、アレイ内に多数のコンタクトを配置する必要がある。幅広のビット線、及び、メモリアレイのコア領域内のコンタクト数のために、セルアレイ全体の寸法が増大する。
【0013】
次に、セルアレイの全体の寸法は、ビット線が基板内にインプラントされ、幅広のビット線要件と組み合わせたワード線に対して、それらのビット線が垂直に走る構造によって、更に増大する。
【0014】
その結果、メモリセルアレイの寸法を縮小するということが一般産業において必要とされることから、メモリセル構造が特に求められており、そのために、上述した難点を被ることなく、アレイ内のメモリセルを更にコンパクトに配置するという、製造プロセスが特に求められている。
【課題を解決するための手段】
【0015】
本発明の第1の形態は、スタガー式のローカル接続パターンを備えたメモリセルアレイを提供することである。このメモリセルアレイは、フローティングゲート電荷蓄積セル、もしくは、電荷捕獲絶縁電荷蓄積セル、のいずれかを利用し得る。
【0016】
このアレイは、水平方向の行を形成するメモリセルの複数の行、及び、その水平方向の行に垂直な列方向を形成する、メモリセルの複数の列を備えた、2次元アレイとして半導体基板上に製造される。
【0017】
メモリセルの各列は、基板内に、交互に配置された複数のチャネル領域、及び、ソース/ドレイン領域を含む。より具体的には、基板の各チャネル領域は、ソース/ドレイン領域によって、列内の、隣接するチャネル領域から分離されている。各ソース/ドレイン領域は、第1導電型の半導体を形成するために、第1の不純物が注入された基板部分を含む。
【0018】
アレイは、スタガー式パターンで並べられた複数の導電性インターコネクトを含む。この導電性インターコネクトの1つは、第1列内の各ソース/ドレイン領域上に配置されるとともに、ただ1つのその他のソース/ドレイン領域に結合する。この、1つのその他のドレイン/ソース領域とは、第1列に隣接した第2列に存在し、且つ、そのソース/ドレイン領域と同じ行に存在する領域である。この各導電性インターコネクトは、1つおきの導電性インターコネクトが、第1列の右側に隣接する列の第2ソース/ドレイン領域に接続するように、また、1つおきの導電性インターコネクトが、第1列の左側に隣接する列の第2ソース/ドレイン領域に接続するように、スタガー式パターンで配置される。
【0019】
複数のソース/ドレインコントロールラインは、列方向のアレイ上に延在し、且つ、メモリセルの隣接する列と列との間に配置される。各ソース/ドレインコントロールラインは、隣接する列の各々のソース/ドレイン領域間を結合する、各導電性インターコネクトに電気的に結合する。
【0020】
電荷蓄積セルは、各チャネル領域上に配置される。この電荷蓄積セルは、フローティングゲート電荷蓄積セル、あるいは、電荷捕獲絶縁電荷蓄積セル、のいずれかであり得る。電荷蓄積セルの電荷は、チャネル領域内を空乏化させるように作用する。
【0021】
複数の導電性ワード線は、行あるいはメモリセル内の、各電荷蓄積セルの上部にわたって延在し、また、その行内の各電荷蓄積セル上にゲート電極を形成する。
【0022】
メモリセルの各列は、基板内の絶縁チャネル領域によって、隣接するメモリセルの列から分離される。この絶縁チャンル領域は、メモリセルの列内の各ソース/ドレイン領域及び各チャネル領域の側面を、水平方向に形成する。
【0023】
ソース/ドレインコントロールラインの各々は、この各ワード線上に配置され、各ワード線から分離され、且つ、各導電性インターコネクトから離間され得る。ソース/ドレインコントロールラインは、各導電性インターコネクトに、導電性ビアによって結合される。各導電性ビアは、あるソース/ドレインコントロールラインから、複数の導電性インターコネクトのうちのただ1つに延在する。
【0024】
本発明の第2の形態もまた、フロートする隣接するセル間に1つのソース/ドレイン領域を含む、スタガー式のローカル接続パターンを備えたメモリセルアレイを提供することにある。このアレイは、水平方向の行を形成するメモリセルの複数の行と、その水平方向の行に垂直な列方向を形成するメモリセルの複数の列、とを備えた、2次元アレイとして、半導体基板上に製造される。
【0025】
メモリセルの各列は、基板内に複数のチャネル領域を含む。基板の各チャネル領域は、ソース/ドレイン領域によって、列内の隣接するチャネル領域から分離される。各ソース/ドレイン領域は、第1導電型の半導体を形成するために、第1の不純物が注入された基板部分である。
【0026】
アレイは、複数の導電性インターコネクトを含む。これらの導電性インターコネクトは、第1列のメモリセル内の、1つおきのソース/ドレイン領域上だけに配置され、また、ただ1つのその他のソース/ドレイン領域に結合する。この、1つのその他のソース/ドレイン領域とは、第1列に隣接した第2列に存在するとともに、そのソース/ドレイン領域と同じ行に存在する領域である。
この各導電性インターコネクトは、1つおきの導電性インターコネクトが、第1列の右側に隣接する列の第2ソース/ドレイン領域に接続するように、また、1つおきの導電性インターコネクトが、第1列の左側に隣接する列の第2ソース/ドレイン領域に接続するように配置される。第1列内の、1つおきの第2ソース/ドレイン領域は、全ての導電性インターコネクトから絶縁しており、また、フロートする。
【0027】
複数のソース/ドレインコントロールラインは、列方向のアレイ上に延在し、且つ、メモリセルの隣接する列と列との間に配置される。各ソース/ドレインコントロールラインは、隣接する列の各々のソース/ドレイン領域間を結合する、各導電性インターコネクトに電気的に結合する。
【0028】
同様に、電荷蓄積セルは、各チャネル領域上に配置される。この電荷蓄積セルは、フローティングゲート電荷蓄積セル、あるいは、電荷捕獲絶縁電荷蓄積セル、のいずれかであってよい。電荷蓄積セルの電荷は、チャネル領域内を空乏させるように作用する。
【0029】
同様に、複数の導電性ワード線は、行あるいはメモリセル内の、各電荷蓄積セルの上部にわたって延在し、また、その行内の各電荷蓄積セル上にゲート電極を形成する。
【0030】
同様に、メモリセルの各列は、基板内の絶縁チャネル領域によって、隣接するメモリセルの列から分離される。この絶縁チャンル領域は、メモリセルの列内の各ソース/ドレイン領域及び各チャネル領域の側面を水平方向に形成する。
【0031】
同様に、ソース/ドレインコントロールラインの各々は、この各ワード線上に配置され、各ワード線から分離され、且つ、各導電性インターコネクトから離間され得る。ソース/ドレインコントロールラインは、各導電性インターコネクトに、導電性ビアによって結合される。各導電性ビアは、あるソース/ドレインコントロールラインから、複数の導電性インターコネクトのうちのただ1つに延在する。
【0032】
本発明を、更なる形態とともによりよく理解するために、添付の図面と併せて、以下の説明を参照する。添付の請求項に本発明の範囲を説明する。
【好適な実施形態の説明】
【0033】
各図面を参照しながら、以下に本発明の詳細を説明する。各図面では、図面全体を通じて、同様の要素を参照するために同様の参照符号が用いられる。更に、各図面は一定の縮尺で描かれておらず、また、明確に示すために、あるフィーチャの寸法は、意図的に、縮尺よりも大きく描かれている。
【0034】
図2は集積回路メモリシステム120のブロック図を表す。この集積回路120は、スタガー式ローカル接続電荷蓄積メモリセルアレイ50を含む。このメモリセルアレイ50は、基板54のコア領域65に製造された複数の電荷蓄積メモリセル52、及び、基板54の周辺領域66に製造された制御回路を含む。コア領域65のメモリセル52のアレイ50は、2次元アレイで、あるいは、水平な行方向67を形成する複数の行、あるいはメモリセルと、列方向71を形成する複数のメモリセルの列、とを有する行列の形に並べられている。
【0035】
各ワード線68は、第1方向(水平方向と記載する)のアレイ50全体にわたって配置され、各々は、水平方向の行において、複数のメモリセル52の各々の上にゲート電極を形成する。ソース/ドレインコントロールライン70は、第1方向に対して垂直な第2方向(垂直方向と記載する)において、アレイ50全体に配置されるとともに、隣接するワード線68のペア間の基板54内に配置された、複数のソース/ドレイン領域64に結合する。
【0036】
ソース/ドレインコントロールライン70は、アレイ50上に配置され、各々は複数のビア51に結合する。各ビア51は、ただ1つの導電性インターコネクト72の方向に、下方に延在する。各導電性インターコネクトは、2つの隣接するソース/ドレイン領域64間に、水平な行方向67に延在する。この複数の導電性インターコネクト72は、各ソース/ドレイン領域64が、ただ1つのインターコネクト72に結合するように、また、列方向71の各チャネル領域(セル52の下方)の両側に存在する2つのソース/ドレイン領域64が、導電性インターコネクト72及びビア51によって、隣接するソース/ドレインコントロールライン70に結合するように、スタガー式で並べられる。
【0037】
換言すれば、各導電性インターコネクト72は、第1列内の各ソース/ドレイン領域64上に配置されて、ただ1つのその他のソース/ドレイン領域64に結合する。この、1つのその他のソース/ドレイン領域64とは、第1列に隣接した第2列に存在し、且つ、そのソース/ドレイン領域64と同じ行に存在する領域である。この各導電性インターコネクト72は、1つおきの導電性インターコネクト72が、第1列の右側に隣接する列の第2ソース/ドレイン領域に接続するように、また、1つおきの導電性インターコネクト72が、第1列の左側に隣接する列の第2ソース/ドレイン領域に接続するように配置される。
【0038】
周辺領域66内の制御回路は、ワード線制御回路122、ソース/ドレイン制御回路126、電流センサ124、プログラム制御回路128、読み出し制御回路130、消去制御回路132、分圧回路140、正の動作電源(Vc)への結合134、負の動作電源(−Vc)への結合138、及び、アースへの結合136、を含む、トランジスタゲート論理回路を含み得る。そのようなコンポーネントの各々は、本文中に開示された機能を実行するために、公知の回路を利用し得る。
【0039】
アレイ制御回路は、作動時に、各ワード線68及び各ソース/ドレイン配線70を、分圧器140が供給する電圧またはアースに選択的に結合するように作動する(あるいは、アレイ50のその他の構造との電気的相互作用のみによって電位が影響を受けるように、ワード線68またはソース/ドレインコントロールライン70を、全電源とアースから分離するよう作動する。)この結合は、アレイ50内の各メモリセル52の消去、選択的プログラム、および、選択的読み出しができるように行われる。アレイ制御回路は、選択したソース/ドレインコントロールライン70を電流センサ124に結合するようにも作動し、これによって、選択したメモリセル52のプログラム状態を示す選択したソース/ドレイン配線70の電流を測定できる。
【0040】
電荷捕獲絶縁セルの実施形態
図3は、スタガー式ローカル接続電荷蓄積メモリセルアレイ50の一般的な実施形態の上面図を示す。図4a及び4bはそれぞれ、図3の各断面配線HA−HA及びHB−HBにおいて、電荷蓄積メモリセル技術を使用してそれぞれ製造された、メモリセルアレイ50の水平方向の行の断面図を表す。図4c及び図4dはそれぞれ、図3の各断面配線VC−VC及びVD−VDにおいて、電荷捕獲メモリセル技術を使用してそれぞれ製造された、メモリセルアレイ50の垂直方向の列の断面図を表す。
【0041】
図4aから図4dとともに図3を参照すると、メモリセルアレイ50は、基板54が軽くドープされたp型の導電性半導体となるように、ホウ素等の正孔(ホール)ドナーとなる不純物が少量注入された、結晶性半導体基板54に製造された複数のメモリセル52を含む。
【0042】
各メモリセル52は、行内の基板54の複数のチャネル領域58上に配置されたワード線68(ゲート電極として機能する)を含む。水平方向67の、隣接するチャネル領域58のペア間には、絶縁トレンチ62が存在する。列方向71の、隣接するチャネル領域58のペア間には、注入されたソース/ドレイン領域64が存在する。
【0043】
各注入されたソース/ドレイン領域64は、ヒ素などの電子ドナー不純物が注入された基板54の部分を含み、ソース/ドレイン注入領域64に、n型の導電性半導体を生成する。各ソース/ドレイン注入領域64は、列方向71において、チャネル領域58の両側に、その2つのチャネル領域の各々との半導体接合を形成する。
【0044】
チャネル領域58とワード線との間には、電荷蓄積セル63が存在する。この電荷捕獲絶縁メモリセルの実施形態では、電荷蓄積セルは、マルチレベルの電荷捕獲絶縁体60を含む。この多層電荷捕獲絶縁体60は、二酸化シリコンを含み得る第1絶縁バリアすなわちトンネル層60aを含む。トンネル層60aの膜厚は、約50Å〜約150Åの範囲内の値をとり得る。これより範囲の狭い実施形態では、トンネル層60aの膜厚は、約60Å〜約90Åの範囲内であり、さらに範囲の狭い実施形態では、トンネル層60aの膜厚は、約70Å〜約80Åの範囲内の値をとる。
【0045】
トンネル層60aの表面上には、1つ又は複数の電荷捕獲領域を含む電荷捕獲絶縁層60bが存在し、この電荷捕獲領域はそれぞれ、非プログラム状態を表す中性電荷、またはプログラム状態を表す負電荷を蓄積する。この電荷捕獲層60bは、1cm2あたり、3×106のオーダーの電荷捕獲シート密度、及び、電荷捕獲絶縁層60bの膜厚が不均一であっても、動作に悪影響を及ぼすことのない膜厚(、などの、適切な電荷捕獲特性を備えた化合物を含み得る。
【0046】
一般的な実施形態では、適切な電荷捕獲絶縁層60bは、Si2N4、Si3N4、及び、SiOxN4、からなる群から選択された、窒素化合物などの、窒素化合物を含み得る。更に、一般的な実施形態では、電荷捕獲絶縁層60bの膜厚は、約20Å〜100Åのオーダー、あるいは、これより範囲の狭い実施形態では、膜厚は約30Å〜約50Åのオーダーとしても良い。
【0047】
電荷捕獲絶縁層60bの表面上には、上部絶縁層60cが存在する。この上部絶縁層60cは、二酸化シリコンであり得、あるいは、二酸化シリコンの誘電率よりも高い誘電率の材料であってよい(例えば、high K材料)。好適な実施形態では、このhigh K材料は、Al2O3、HfSixOy、HfO2、及び、ZrSixOy、からなる材料の群、及び、同程度に高い誘電率を有する材料から選択され得る。上部絶縁層60cが二酸化シリコンの場合、層60cの膜厚は、60Å〜100Åのオーダーであり得る。別の実施形態では、上部絶縁層60cがhigh K材料の場合、その電気的膜厚は、60Å〜100Åのオーダーであり得る一方、その物理的膜厚は、約70Å〜130Åの範囲内の値をとり得る。これより範囲の狭い実施形態では、上部絶縁層60cの物理的膜厚は、約80Å〜約120Åの範囲内の値をとり、更に範囲の狭い実施形態では、上部絶縁層60cの物理的膜厚は、約90Å〜100Åの範囲内の値になっている。
【0048】
上部絶縁層60cの表面上には、ワード線68が存在する。このワード線68は、導体、あるいは、多結晶シリコンなどの、半導体であってよい。ワード線68及び電荷蓄積セル63の各々の両側には、側壁絶縁スペーサ74が存在する。一般的な実施形態では、この絶縁スペーサ74は、窒素化合物で形成され得る。絶縁スペーサ74の膜厚は、ワード線68もしくは電荷蓄積セル63から、
i)ソース/ドレイン領域64、
ii)導電性インターコネクト72、及び、
iii)導電性インターコネクト72及びワード線68上の金属層(図示せず)間を接続し得るいずれのビア、
のうちのいずれかへの、どのような電流フローを妨げることができる膜厚、である。
【0049】
各ソース/ドレインコントロールライン70は、列方向71においてアレイ50全体に延在し、また、絶縁体69によって、水平方向のワード線68から分離されている。各導電性インターコネクト72は、(水平方向67において)ただ2つの隣接するソース/ドレイン領域64上に配置されるとともに、そのようなただ2つのソース/ドレイン領域64の各々をビア51に電気的に結合する。このビア51は、この2つのソース/ドレイン領域64間の絶縁トレンチ62上に配置され、ソース/ドレインコントロールライン70の下方に延在する。このビアは、インターコネクト72をソース/ドレインコントロールライン70に結合する。
【0050】
上記に説明した構造は、従来の構造よりも小型化したメモリセルアレイを提供し得ることは明らかであろう。ソース/ドレイン領域64は、従来のアレイが行方向であったのに対して、列方向において、隣接するチャネル領域58の両側に配置される。更に、ソース/ドレイン領域64は各々、導電性ソース/ドレインコントロールライン70に結合され、これにより、ビット線の形状が大きいことに関連する上述の問題点が解消する。
【0051】
フローティングゲートセルの実施形態
図5a及び図5bはそれぞれ、図3の各断面配線HA−HA、HB−HBにおいて、フローティングゲートメモリセル技術を使用してそれぞれ製造された、メモリセルアレイ50の水平方向の行の断面図を表す。図5c及び図5dはそれぞれ、図3の各断面配線VC−VC、VD−VDにおいて、フローティングゲートメモリセル技術を使用してそれぞれ製造された、メモリセルアレイ50の列の断面図を表す。
【0052】
電荷捕獲の実施形態に関連して上記に説明したように、図3のメモリセルアレイ50は、結晶性半導体基板54に製造された、複数のメモリセル52を含む。この半導体基板54は、軽くドープされたp型の導電性半導体となるように、ホウ素等の正孔ドナーとなる不純物が少量注入されている。
【0053】
各メモリセル52は、行内の基板54の複数のチャンル領域58上に配置されたワード線68(ゲート電極として機能する)を含む。水平方向67の、隣接するチャネル領域58のペア間には、絶縁トレンチ62が存在する。列方向の、隣接するチャネル領域58のペア間には、注入されたソース/ドレイン領域64が存在する。
【0054】
各注入されたソース/ドレイン領域64は、ヒ素などの電子ドナー不純物が注入された基板54の部分を含み、ソース/ドレイン注入領域64に、n型の導電性半導体を生成する。各ソース/ドレイン注入領域64は、列方向71において、チャネル領域58の両側に、その2つのチャネル領域の各々との半導体接合を形成する。
【0055】
チャネル領域58とワード線との間には、電荷蓄積セル63が存在する。このフローティングゲートの実施形態では、電荷蓄積セルは、フローティングゲート56を含む。このフローティングゲート56は、トンネル絶縁層55によってボディ領域(body region)から分離されており、また、上部絶縁層57によって、ワード線68から分離されている。
【0056】
トンネル絶縁層55は、膜厚が約50Å〜約150Åの範囲内である二酸化シリコンとして良い。これより範囲の狭い実施形態では、トンネル層55の膜厚の値は、約60Å〜約90Åの範囲内にあり、更に範囲の狭い実施形態では、トンネル層55の膜厚は、約70Å〜約80Åの範囲内の値になっている。
【0057】
上部絶縁層57も二酸化シリコンか、あるいは、二酸化シリコンの誘電率よりも高い誘電率の材料(例えば、high K材料)であり得る。好適な実施形態では、このhigh K材料は、Al2O3、HfSixOy、HfO2、ZrO2、及びZrSixOy、からなる材料の群、及び、同程度に高い誘電率を有する材料から選択され得る。上部絶縁層57が二酸化シリコンの場合、層57の膜厚は、60Å〜100Åのオーダーであり得る。別の実施形態では、上部絶縁層57がhigh K材料の場合、その電気的膜厚は、60Å〜100Åのオーダーであり得る一方、その物理的膜厚は、約70Å〜130Åの範囲内の値をとり得る。これより範囲の狭い実施形態では、上部絶縁層57の物理的膜厚は、約80Å〜約120Åの範囲内の値であり、さらに範囲の狭い実施形態では、上部絶縁層57の物理的膜厚は、約90Å〜約100Åの範囲内の値をとる。
【0058】
トンネル層55及び上部絶縁層57間には、フローティングゲート56が存在する。このフローティングゲートはポリシリコンとして良い。フローティングゲート56の膜厚は、チャネル領域58内の空乏に影響を及ぼすのに必要な電荷を十分に蓄積できる膜厚であればよい。一般的な実施形態では、フローティングゲート56の膜厚は、200Å〜1,500Åのオーダー、あるいは、さらに範囲の狭い実施形態では、フローティングゲート56の膜厚は、500Å〜1,000Åのオーダーの値をとり得る。
【0059】
上部絶縁層57の表面上には、ワード線68が存在する。ワード線68及び電荷蓄積セル63の各々の両側には、側壁絶縁スペーサ74が存在する。先述のように、絶縁スペーサ74は、窒素化合物から形成され得る。絶縁スペーサ74の膜厚は、ワード線68もしくは、フローティングゲート56から、
i)ソース/ドレイン領域64、
ii)導電性インターコネクト72、及び、
iii)導電性インターコネクト72及びワード線68上の金属層(図示せず)間を結合し得るいずれのビア51、
のうちのいずれかへの、いずれの電流フローも妨げる膜厚、である。
【0060】
各ソース/ドレインコントロールライン70は、列方向71においてアレイ50全体に延在するとともに、絶縁体69によってワード線68から分離されている。各インターコネクト72は(水平方向69において)ただ2つの隣接するソース/ドレイン領域64上に配置され、そのような各ソース/ドレイン領域64をビア51に電気的に結合する。このビア51は、この2つのソース/ドレイン領域64間の絶縁トレンチ62上に配置され、ソース/ドレインコントロールライン70の下方に延在する。このビアは、インターコネクト72をソース/ドレインコントロールライン70に結合する。
【0061】
電荷蓄積絶縁体の製造の実施形態
図6は、メモリセルアレイ50の電荷捕獲絶縁メモリセルを製造する一般的なプロセスステップのフローチャートを表す。
図7から図12までは、選択したプロセスステップ中の、メモリセルアレイ50の一部の断面図を表す。
【0062】
図7に示すように、ステップ80は、酸化物トレンチ62のエッチング及び充填ステップを表す。より具体的には、ステップ80は、(後にチャネル領域及びソース/ドレイン領域64になる)列領域73をカバーする基板54の線形領域をマスキングし、同時に、酸化物トレンチ62が形成される基板54の線形領域を曝すステップを含み得る。その後、異方性ドライエッチを用いて各トレンチを形成し、マスクを除去し、TEOSなどの化合物でトレンチを埋め戻す。埋め戻しステップに続いて、基板54を高温環境に曝してTEOSを二酸化シリコンとし、また、酸化物トレンチ62及びトンネル層60aが図7に示したような状態に残るまで、基板54を研磨する。
【0063】
図8に示すように、ステップ82は、トンネル層60aの表面上に電荷捕獲絶縁層60bを製造するステップを、ステップ84は、その電荷捕獲絶縁層60bの表面上に上部の絶縁層60cを製造するステップを表す。
【0064】
図9に示すように、ステップ86は、上部絶縁層60cを含む表面全体にわたって、ゲート電極層106を堆積するステップを表す。
【0065】
図10a及び10bに示すように、ステップ90は、水平な行方向67において、ゲート電極層106内のトレンチ110の、パターニング及びエッチングステップを表す。トレンチ110は、ワード線68となるゲート電極層106の部分間に離間する。さらに、図10bに示すように、トレンチ110は、マルチ層電荷捕獲絶縁層60a、60b、及び60cの各々の中に、また、ソース/ドレイン方向(例えば、ワード線方向に垂直に)エッチングされる。
【0066】
図10a及び図10bに示すように、ステップ92は、列領域73内に交互に配置されたソース/ドレイン領域64及びチャネル領域58を形成するために、ソース/ドレイン領域64を注入するステップを表す。より具体的には、ステップ92は、各ソース/ドレイン領域64を形成するために、ヒ素などの電子ドナー不純物を注入するステップを表す。
【0067】
図11bに示すように、ステップ94は、ワード線68の両側、及び、曝されたマルチ層電荷捕獲絶縁体60a、60b、及び60cの両側に、側壁スペーサ74を製造するステップを表す。この側壁スペーサ74は、窒素化合物などの絶縁体を、基板全体に形成し、等方性エッチングを実施して、水平方向の面から絶縁体を除去しながら、側壁スペーサ74を維持する、公知技術を用いて形成され得る。
【0068】
ステップ96は、コバルトなどのインターコネクト導体を、曝されたソース/ドレイン領域64、側壁スペーサ74、及び、ワード線68の上面を含む面全体に堆積するステップを表す。
【0069】
ステップ98は、インターコネクト導体を下にあるシリコンと反応させて、曝されたソース/ドレイン領域64の表面、及びワード線68の上面に、コバルトシリサイド(CoSi)などのシリサイドを形成するための、高速熱処理アニールサイクルを表す。
【0070】
ステップ100は、側壁スペーサ74の表面から、未反応のインターコネクト導体を除去するステップを表す。
【0071】
図12a及び12bに示すように、ステップ102は、スタガー式インターコネクト72を形成するためのマスキングステップを表し、ステップ104は、CoSiをエッチングして、隣接するソース/ドレイン領域64間にスタガー式インターコネクト72を形成するステップを表す。
【0072】
図12a及び12bに示すように、ステップ106は、スタガー式インターコネクト72上の及び周辺の領域を、二酸化シリコン69などの絶縁体で充填し、且つ、平らな面(及び、ワード線68の上部にわたって、絶縁層69)を与えるように研磨するステップを表す。
【0073】
ステップ108は、スタガー式導電性インターコネクト72の各々を、ソースドレインコントロールライン70の1つに結合するビア51の製造方法を表す。より詳細には、ステップ108は、表面をマスキングし、各ビア51のある場所を露出させるために、そのマスクをパターニングするステップを表す。その後、ホールを形成し、各導電性インターコネクトを露出させるよう、二酸化シリコンをエッチング69する。次に、ホールを導体で充填してビア51を形成する。
【0074】
ステップ110は、表面上のビアを相互接続するための、ソース/ドレインコントロールライン70の製造ステップを表す。より詳細には、ステップ110は、金属などの導体層を基板全体へ形成し、その金属をマスキングし、及び、列内の全ビアを相互接続する、ソース/ドレインコントロールライン70となる金属部分をカバーするために、そのマスクをパターニングするステップ、を含み得る。その後、金属をエッチングして、ソース/ドレインコントロールライン70を形成する。
【0075】
フローティングゲート製造の実施形態
図14は、メモリセルアレイ50のフローティングゲートメモリセルの実施形態を製造する、一般的なプロセスステップのフローチャートを表す。図15から図22は、選択したプロセスステップの間の、メモリセルアレイ50の一部の断面図を表す。
【0076】
図15に示すように、ステップ120は、酸化物トレンチ62のエッチング及び充填ステップを表す。ステップ80(図6)に関連して上記に説明したように、酸化物トレンチ62のエッチング及び充填ステップは、列領域73をカバーする基板54の線形領域をマスキングしながら、酸化物トレンチ62が形成される基板54の線形領域を露出させるステップを含み得る。その後、異方性ドライエッチングを用いて、各トレンチを形成し、マスクを除去し、TEOSなどの化合物でトレンチを埋め戻す。埋め戻しステップ後に、基板54は高温環境に曝され、TEOSを二酸化シリコンに変換し、酸化物トレンチ62及びトンネル層60aが、図15に示すような状態に残るまで、基板54を研磨する。
【0077】
図16に示すように、ステップ122は、トンネル層55の表面上にフローティングゲート導電層56を製造するステップを、ステップ124は、そのフローディングゲート導電層56の表面上に上部絶縁層57を製造するステップを表す。
【0078】
図17に示すように、ステップ126は、上部絶縁層57及びフローティングゲート層56の各々のパターニング及びエッチングを行い、トンネル層55の表面上に電荷蓄積セル63を形成するステップを表す。
【0079】
図18に示すように、ステップ128は、ステップ126でエッチングした領域を、絶縁体で充填し、且つ、上部絶縁層57を形成するために、エッチバックもしくは平らに研磨するステップを表す。
【0080】
図18に示すように、ステップ130は、上部絶縁層57の表面全体にわたって、ゲート電極層106を堆積するステップを表す。
【0081】
図19a及び図19bに示すように、ステップ132は、ワード線方向のゲート電極層106内に、トレンチ110のパターニング及びエッチングステップを表す。トレンチ110は、ワード線68となるゲート電極層の部分間に離間されている。更に、図10bに示すように、トレンチ110は、上部絶縁層57、フローティングゲート56、及びトンネル絶縁層55の各々にエッチングされる。
【0082】
ステップ134は、列領域73内に交互に配置されたソース/ドレイン領域64及びチャネル領域58を形成するために、ソース/ドレイン領域64を注入するステップを表す。より具体的には、ステップ134は、各ソース/ドレイン領域64を形成するために、ヒ素などの電子ドナー不純物を注入するステップを表す。
【0083】
図20bに示すように、ステップ136は、ワード線68の両側及び上部絶縁層57、フローティングゲート56、及び、トンネル絶縁層55の両側に側壁スペーサ74を形成するステップを表す。側壁スペーサ74は、窒素化合物などの絶縁体を、表面全体に形成し、等方性エッチングを実施して、水平方向の面から絶縁体を除去しながら、各側壁スペーサ74を維持する、公知技術を用いて形成されてよい。
【0084】
ステップ138は、コバルトなどのインターコネクト導体を、露出されたソース/ドレイン領域64、側壁スペーサ74、及びワード線68の上面を含む面にわたって堆積するステップを表す。
【0085】
ステップ140は、インターコネクト導体を下のシリコンと反応させて、コバルトシリサイド(CoSi)などのシリサイドを、曝されたソース/ドレイン領域64の表面及びワード線68の上面に形成する、高速熱アニーリングステップを表す。
【0086】
ステップ142は、側壁スペーサ74の表面から、未反応のインターコネクト導体を除去するステップを表す。
【0087】
図21a及び21bに示すように、ステップ144は、スタガー式インターコネクト72を形成するためのマスキングステップ、及び、隣接するソース/ドレイン領域64間にスタガー式インターコネクト72を形成するために、CoSiをエッチングするステップ、を表す。
【0088】
ステップ146は、二酸化シリコン69などの絶縁体で、スタガー式インターコネクト72の上の及び周辺の領域を充填し、平らな表面(及び、ワード線68の上部全体に絶縁層)を与えように研磨するステップを表す。
【0089】
ステップ148は、スタガー式導電性インターコネクト72の各々を、ソースドレインコントロールライン70の1つに結合するビア51の製造ステップを表す。より具体的には、ステップ148は、表面のマスキングステップ、及び、各ビア51の場所を露出させるために、そのマスクをパターニングするステップを表す。その後、ホールを形成し、各導電性インターコネクトを露出させるために、二酸化シリコン69をエッチングする。次に、導体でホールを充填して、ビア51を形成する。
【0090】
ステップ150は、表面上のビアを相互接続するためのソース/ドレインコントロールライン70を製造するステップを表す。より具体的には、ステップ150は、金属などの導体層を、表面にわたって形成するステップ、その金属をマスキングするステップ、及び、列内の全ビアを相互接続するソース/ドレインコントロールライン70となる金属の部分をカバーするために、そのマスクをパターニングするステップ、を含み得る。その後、金属をエッチングして、ソース/ドレインコントロールライン70を形成する。
【0091】
デュアルビットの実施形態
図23は、集積回路メモリシステム160の他の実施形態の図を表す。システム160は、スタガー式ローカル接続電荷蓄積メモリセルアレイ162を含む。このメモリセルアレイ162は、基板54のコア領域65に製造された、複数の電荷蓄積メモリセル52、及び、基板54の周辺領域66に製造された制御回路を含む。
【0092】
メモリセルアレイ162は、2次元アレイで、あるいは、水平方向の行を形成する複数の行あるいはメモリセルと、列方向を形成するメモリセルの複数の列、とを有する行列の形に並べられている。
【0093】
ワード線68は、第1方向(水平方向と記載する)において、アレイ162全体に配置され、水平方向の行の、複数のメモリセル52の各々上にゲート電極を形成する。ソース/ドレインコントロールライン70は、第1方向に対して垂直な第2方向(垂直方向と記載する)において、アレイ162全体に配置されるとともに、隣接するワード線68のペア間の基板54内に配置された、複数のソース/ドレイン領域64に結合する。
【0094】
より具体的には、各ソース/ドレインコントロールラインは、アレイ162上に配置され、複数のビア51に結合する。各ビア51は1つの導電性インターコネクト72の方向に下方に延在する。各導電性インターコネクトは、水平方向に隣接する、2つのソース/ドレイン領域64間に、水平に延在する。複数のインターコネクト72は、列内の1つおきのソース/ドレイン領域64だけが、ただ1つのインターコネクト72に結合するように、及び、2つの(垂直方向において)隣接するゲート64の両側の2つのソース/ドレイン領域64が、インターコネクト72及びビア51によって、隣接するソースドレインコントロールライン70に結合されるように、スタガー式パターンで並べられる。
【0095】
換言すれば、各導電性インターコネクト72は、1つおきのソース/ドレイン領域64上に配置され、その他のソース/ドレイン領域64のただ1つに結合する。この、1つのその他のソース/ドレイン領域64とは、第1列に隣接した第2列に存在し、且つ、そのソース/ドレイン領域64と同じ行に存在する領域である。この各導電性インターコネクト72は、1つおきの導電性インターコネクト72が、第1列の右側に隣接する列の第2ソース/ドレイン領域に接続するように、また、1つおきの導電性インターコネクト72が、第1列の左側に隣接する列の第2ソース/ドレイン領域に接続するように配置される。
【0096】
この実施形態では、各セルは、フロートする1つのソース/ドレイン領域46を含むことが明らかであろう。アレイ160は、デュアルビットの電荷捕獲メモリセルアレイに一般的に用いられる、公知の、プログラミング、読み出し、及び消去技術を使用して制御される。より詳細には、周辺領域66内の制御回路は、ワード線回路122、ソース/ドレイン制御回路126、電流センサ124、プログラム制御回路128、読み出し制御回路130、消去制御回路132、分圧回路140、正の動作電源(Vc)への接続部134、負の動作電源(−Vc)への結合138、及びアースへの接続部136を含み得る。そのようなコンポーネントの各々は、本文中に開示した各機能を実施するために、公知の回路を利用し得る。
【0097】
アレイ制御回路は、作動時に、各ワード線68及び各ソース/ドレイン配線70を、分圧器140が供給する電圧またはアースに選択的に結合するように作動する(あるいは、アレイ50のその他の構造との電気的相互作用のみによって電位が影響を受けるように、ワード線68またはソース/ドレインコントロールライン70を、全電源とアースから分離するように、作動する)。この結合は、アレイ50内の各メモリセル52の消去、選択的プログラム、および、選択的読み出しができるように行われる。アレイ制御回路は、選択したソース/ドレインコントロールライン70を電流センサ124に結合するようにも作動し、これによって、選択したメモリセル52のプログラム状態を示す選択したソース/ドレイン配線70の電流を測定できる。
【0098】
このデュアルビットの実施形態は、マスキング、パターニング、及び、導電性インターコネクト72及びビア51の形成ステップに、わずかな変更を加えた、上述の製造技術を用いて製造されることも明らかであろう。
【0099】
要約すれば、本文中の教示によって、従来のメモリアレイが行方向であったのに対して、列方向において、チャネル領域の隣接する面に配置された、ソース/ドレイン領域を含む、独特で小型化されたメモリセルアレイが提供される。更に、ソース/ドレイン領域は各々、導電性のソース/ドレインコントロールラインに結合されており、これにより、抵抗が大きなビット線に関連する問題点を解消する。
【0100】
本発明を特定の好適な実施形態に関して示し、説明したが、明細書を読み、理解すれば、当業者であれば、等価物及び変形例を思いつくであろうことは明らかである。例えば、シリコン基板に形成されたアレイのセルが示されるが、本発明の教示を、例えば、バルクシリコン半導体基板、シリコンオンインシュレータ(SOI)半導体基板、シリコンオンサファイア(SOS)半導体基板、及び、従来技術で周知のその他の材料から形成された基板、を含む、適切な半導体基板に形成され得る、その他の絶縁メモリセル構造に応用できることは明らかであろう。本発明は、そのような等価物及び変形例の全てを含み、また、以下の請求の範囲によってのみ、制限される。
【図面の簡単な説明】
【0101】
【図1a】従来技術による、ビット線酸化物構造を備えた電荷捕獲絶縁メモリセルの行の一部の概略的断面図。
【図1b】従来技術による、平面構造を備えた電荷捕獲絶縁メモリセルの行の一部の概略的断面図。
【図2】スタガー式ローカル接続構造のメモリアレイの第1の一般的実施形態を示したブロック図。
【図3】スタガー式ローカル接続構造のメモリアレイの一般的な実施形態の上面図。
【図4a】図3のスタガー式ローカル接続構造のメモリアレイの行方向の電荷捕獲の実施形態の断面図。
【図4b】図3のスタガー式ローカル接続構造のメモリアレイの行方向の電荷捕獲の実施形態の断面図。
【図4c】図3のスタガー式ローカル接続構造のメモリアレイの列方向の電荷捕獲の実施形態の断面図。
【図4d】図3のスタガー式ローカル接続構造のメモリアレイの列方向の電荷捕獲の実施形態の断面図。
【図5a】図3のスタガー式ローカル接続構造のメモリアレイの行方向のフローティングゲートの実施形態の断面図。
【図5b】図3のスタガー式ローカル接続構造のメモリアレイの行方向のフローティングゲートの実施形態の断面図。
【図5c】図3のスタガー式ローカル接続構造のメモリアレイの列方向のフローティングゲートの実施形態の断面図。
【図5d】図3のスタガー式ローカル接続構造のメモリアレイの列方向のフローティングゲートの実施形態の断面図。
【図6】図3のスタガー式ローカル接続構造の電荷捕獲の実施形態を製造する一般的なプロセスステップを示したフローチャート図。
【図7】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図8】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図9】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図10a】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図10b】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図11a】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図11b】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図12a】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図12b】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図13a】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図13b】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図14】図3のスタガー式ローカル接続構造の、フローティングゲートの実施形態を製造する一般的な処理ステップを示したフローチャート。
【図15】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図16】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図17】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図18】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図19a】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図19b】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図20a】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図20b】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図21a】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図21b】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図22a】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図22b】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図23】スタガー式ローカル接続構造のメモリアレイの、第2の一般的実施形態を示すブロック図。
【特許請求の範囲】
【請求項1】
半導体基板(54)に製造された2次元アレイのメモリセル(52)を含み、前記メモリセル(52)は、水平な行方向(67)を定義する複数のメモリセルの行(52)及び前記水平な行方向(67)に垂直な列方向(69)を定義する複数のメモリセルの列(52)に配列されており、
前記列方向(69)に延在する半導体基板(54)内の複数の絶縁トレンチ(62)を含み、各前記絶縁トレンチ(62)はメモリセル(52)の2つの隣接する列と列との間に延在し、
前記半導体基板(54)内に、複数の略長方形のチャネル領域(58)を含み、各前記チャネル領域(58)は、前記チャンル領域(58)の両側に存在する2つの絶縁トレンチ(62)間に、水平な行方向(67)に延在しているとともに、2つの半導体接合によって、列方向(69)に延在しており、前記各半導体接合は、前記チャンル領域(58)に隣接して、且つ、前記チャンル領域(58)の両側に存在する、前記基板(54)のソース/ドレイン注入領域(64)との接合であり、
各前記チャネル領域(58)上に配置された電荷蓄積セル(53)を含み、
複数のワード線(68)を含み、各前記ワード線(68)は、複数のメモリセル(52)の行内の、各電荷蓄積セルの上部にわたって延在し、また、複数のメモリセル(52)の行内の各電荷蓄積セル(63)上にゲート電極を形成し、且つ、
複数のメモリセル(52)の列間に列方向(69)に延在し、且つ、複数の導電性インターコネクト(72)へ接続する、複数のソース/ドレインコントロールライン(70)を含み、前記複数の導電性インターコネクト(72)はそれぞれ、ただ1つのソース/ドレインコントロールライン(70)に結合され、また、各前記ソース/ドレイン領域(64)が、ただ1つの導電性インターコネクト(72)に結合するように、また、列方向(69)において、各前記チャンル領域(58)の両側の2つの前記ソース/ドレイン領域(64)がそれぞれ、ただ1つの導電性インターコネクト(72)によって、別の、且つ隣接するソースドレインコントロールラインに結合するようにスタガー式パターンで並べられた、
メモリセルアレイ。
【請求項2】
前記ソース/ドレインコントロールライン(70)の各々は、導電性インターコネクト(72)から離間されており、
前記アレイは、複数の導電性ビア(51)を更に含み、各前記導電性ビア(51)は、前記ソース/ドレインコントロールライン(70)から複数のインターコネクト(72)のうちのただ1つへと延在する、請求項1に記載のメモリセルアレイ(50)。
【請求項3】
前記ソース/ドレインコントロールライン(70)は、前記ワード線(68)上に配置されるとともに、前記ワード線(68)から分離されており、且つ、
各前記導電性ビア(51)は、前記ソース/ドレインコントロールライン(70)から、離れて隣接するワード線(68)間の複数の導電性インターコネクト(72)の1つのへと下方に延在する、請求項2に記載のメモリセルアレイ(50)。
【請求項4】
各前記電荷蓄積セル(63)はフローティングゲート電荷蓄積セルであり、
前記チャンル領域(58)に隣接するトンネル絶縁層(55)、
前記ワード線(68)に隣接する上部絶縁層(57)、及び、
前記トンネル絶縁層(55)及び上部絶縁層(57)間に配置された導電ゲート(56)、を含む、請求項3に記載のメモリセルアレイ(50)。
【請求項5】
各前記電荷蓄積セル(63)は電荷捕獲絶縁電荷蓄積セルであり、
前記チャンル領域(58)に隣接するトンネル絶縁層(60a)、
前記ワード線(68)に隣接する上部絶縁層(60c)、及び、
前記トンネル絶縁層(60a)及び上部絶縁層(60c)間に配置された電荷捕獲絶縁体(60b)、を含む、請求項3に記載のメモリセルアレイ(50)。
【請求項6】
半導体基板(54)に製造された2次元アレイのメモリセル(52)を含み、前記メモリセル(52)は、水平な行方向(67)を定義する複数のメモリセルの行(52)及び前記水平な行方向(67)に垂直な列方向(69)を定義する複数のメモリセルの列(52)に配列されており、
前記列方向(69)において延在する半導体基板(54)内の複数の絶縁トレンチ(62)を含み、各前記絶縁トレンチ(62)はメモリセル(52)の2つの隣接する列と列との間に延在しており、
前記半導体基板(54)内に、複数の略長方形のチャネル領域(58)を含み、各前記チャネル領域(58)は、前記チャンル領域(58)の両側に存在する2つの絶縁トレンチ(62)間に、水平な行方向(67)に延在しているとともに、2つの半導体接合によって、列方向(69)に延在しており、前記各半導体接合は、前記チャンル領域(58)に隣接して、且つ、前記チャンル領域(58)の両側に存在する、前記基板(54)のソース/ドレイン注入領域(64)との接合であり、
各前記チャネル領域(58)上に配置された電荷蓄積セル(63)を含み、
複数のワード線(68)を含み、各前記ワード線(68)は、複数のメモリセル(52)の行内の、各電荷蓄積セルの上部にわたって延在し、また、複数のメモリセル(52)の行内の各電荷蓄積セル(63)上にゲート電極を形成し、且つ、
複数のメモリセル(52)の列間に列方向(69)に延在し、且つ、複数の導電性インターコネクト(72)へ接続する、複数のソース/ドレインコントロールライン(70)を含み、前記複数の導電性インターコネクト(72)はそれぞれ、ただ1つのソース/ドレインコントロールライン(70)に結合され、また、列内の1つおきのソース/ドレインコントロールライン(64)が、ただ1つの導電性インターコネクト(72)に結合するように、また、列内の前記2つの隣接するチャネル領域(58)の両側の前記2つのソース/ドレイン領域(64)がそれぞれ、ただ1つの導電性インターコネクト(72)に結合するように、また、1つのソースドレインコントロールライン(70)に結合するように、且つ、
前記2つのチャネル領域(58)間のソース/ドレイン領域(64)が、全ての導電性インターコネクトから分離されるように、スタガー式パターンで並べられる、
メモリセルアレイ。
【請求項7】
前記ソース/ドレインコントロールライン(70)の各々は、前記導電性インターコネクトの各々から離間されており、且つ、
前記アレイ(50)は、複数の導電性ビア(51)を更に含み、前記導電性ビア(51)は、あるソース/ドレインコントロールライン(70)から、複数の導電性インターコネクト(72)のうちのただ1つへと延在する、請求項6に記載のメモリセルアレイ(50)。
【請求項8】
前記ソース/ドレインコントロールライン(70)は、前記ワード線(68)上に配置され、且つ、前記ワード線(68)から分離されており、且つ、
前記導電性ビア(51)は、前記ソース/ドレインコントロールライン(70)から、離れて隣接するワード線(68)間の複数の導電性インターコネクト(72)のうちのただ1つの方向に、下方に延在する、請求項7に記載のメモリセルアレイ。
【請求項9】
各電荷蓄積セル(63)は、フローティングゲート電荷蓄積セルであり、
前記チャネル領域(58)に隣接するトンネル絶縁層(55)、
前記ワード線(68)に隣接する上部絶縁層(57)、及び、
前記トンネル絶縁層(55)及び上部絶縁層(57)間に配置された導電性ゲート(56)を含む、請求項8に記載のメモリセルアレイ(50)。
【請求項10】
各前記電荷蓄積セル(63)は、電荷捕獲絶縁電荷蓄積セルであり、
前記チャンル領域(58)に隣接するトンネル絶縁層(60a)、
前記ワード線(70)に隣接する上部絶縁層(60c)、及び
前記トンネル絶縁層(60a)及び前記上部絶縁層(60c)間に配置された電荷捕獲絶縁層(60b)、を含む、請求項8に記載のメモリセルアレイ。
【請求項1】
半導体基板(54)に製造された2次元アレイのメモリセル(52)を含み、前記メモリセル(52)は、水平な行方向(67)を定義する複数のメモリセルの行(52)及び前記水平な行方向(67)に垂直な列方向(69)を定義する複数のメモリセルの列(52)に配列されており、
前記列方向(69)に延在する半導体基板(54)内の複数の絶縁トレンチ(62)を含み、各前記絶縁トレンチ(62)はメモリセル(52)の2つの隣接する列と列との間に延在し、
前記半導体基板(54)内に、複数の略長方形のチャネル領域(58)を含み、各前記チャネル領域(58)は、前記チャンル領域(58)の両側に存在する2つの絶縁トレンチ(62)間に、水平な行方向(67)に延在しているとともに、2つの半導体接合によって、列方向(69)に延在しており、前記各半導体接合は、前記チャンル領域(58)に隣接して、且つ、前記チャンル領域(58)の両側に存在する、前記基板(54)のソース/ドレイン注入領域(64)との接合であり、
各前記チャネル領域(58)上に配置された電荷蓄積セル(53)を含み、
複数のワード線(68)を含み、各前記ワード線(68)は、複数のメモリセル(52)の行内の、各電荷蓄積セルの上部にわたって延在し、また、複数のメモリセル(52)の行内の各電荷蓄積セル(63)上にゲート電極を形成し、且つ、
複数のメモリセル(52)の列間に列方向(69)に延在し、且つ、複数の導電性インターコネクト(72)へ接続する、複数のソース/ドレインコントロールライン(70)を含み、前記複数の導電性インターコネクト(72)はそれぞれ、ただ1つのソース/ドレインコントロールライン(70)に結合され、また、各前記ソース/ドレイン領域(64)が、ただ1つの導電性インターコネクト(72)に結合するように、また、列方向(69)において、各前記チャンル領域(58)の両側の2つの前記ソース/ドレイン領域(64)がそれぞれ、ただ1つの導電性インターコネクト(72)によって、別の、且つ隣接するソースドレインコントロールラインに結合するようにスタガー式パターンで並べられた、
メモリセルアレイ。
【請求項2】
前記ソース/ドレインコントロールライン(70)の各々は、導電性インターコネクト(72)から離間されており、
前記アレイは、複数の導電性ビア(51)を更に含み、各前記導電性ビア(51)は、前記ソース/ドレインコントロールライン(70)から複数のインターコネクト(72)のうちのただ1つへと延在する、請求項1に記載のメモリセルアレイ(50)。
【請求項3】
前記ソース/ドレインコントロールライン(70)は、前記ワード線(68)上に配置されるとともに、前記ワード線(68)から分離されており、且つ、
各前記導電性ビア(51)は、前記ソース/ドレインコントロールライン(70)から、離れて隣接するワード線(68)間の複数の導電性インターコネクト(72)の1つのへと下方に延在する、請求項2に記載のメモリセルアレイ(50)。
【請求項4】
各前記電荷蓄積セル(63)はフローティングゲート電荷蓄積セルであり、
前記チャンル領域(58)に隣接するトンネル絶縁層(55)、
前記ワード線(68)に隣接する上部絶縁層(57)、及び、
前記トンネル絶縁層(55)及び上部絶縁層(57)間に配置された導電ゲート(56)、を含む、請求項3に記載のメモリセルアレイ(50)。
【請求項5】
各前記電荷蓄積セル(63)は電荷捕獲絶縁電荷蓄積セルであり、
前記チャンル領域(58)に隣接するトンネル絶縁層(60a)、
前記ワード線(68)に隣接する上部絶縁層(60c)、及び、
前記トンネル絶縁層(60a)及び上部絶縁層(60c)間に配置された電荷捕獲絶縁体(60b)、を含む、請求項3に記載のメモリセルアレイ(50)。
【請求項6】
半導体基板(54)に製造された2次元アレイのメモリセル(52)を含み、前記メモリセル(52)は、水平な行方向(67)を定義する複数のメモリセルの行(52)及び前記水平な行方向(67)に垂直な列方向(69)を定義する複数のメモリセルの列(52)に配列されており、
前記列方向(69)において延在する半導体基板(54)内の複数の絶縁トレンチ(62)を含み、各前記絶縁トレンチ(62)はメモリセル(52)の2つの隣接する列と列との間に延在しており、
前記半導体基板(54)内に、複数の略長方形のチャネル領域(58)を含み、各前記チャネル領域(58)は、前記チャンル領域(58)の両側に存在する2つの絶縁トレンチ(62)間に、水平な行方向(67)に延在しているとともに、2つの半導体接合によって、列方向(69)に延在しており、前記各半導体接合は、前記チャンル領域(58)に隣接して、且つ、前記チャンル領域(58)の両側に存在する、前記基板(54)のソース/ドレイン注入領域(64)との接合であり、
各前記チャネル領域(58)上に配置された電荷蓄積セル(63)を含み、
複数のワード線(68)を含み、各前記ワード線(68)は、複数のメモリセル(52)の行内の、各電荷蓄積セルの上部にわたって延在し、また、複数のメモリセル(52)の行内の各電荷蓄積セル(63)上にゲート電極を形成し、且つ、
複数のメモリセル(52)の列間に列方向(69)に延在し、且つ、複数の導電性インターコネクト(72)へ接続する、複数のソース/ドレインコントロールライン(70)を含み、前記複数の導電性インターコネクト(72)はそれぞれ、ただ1つのソース/ドレインコントロールライン(70)に結合され、また、列内の1つおきのソース/ドレインコントロールライン(64)が、ただ1つの導電性インターコネクト(72)に結合するように、また、列内の前記2つの隣接するチャネル領域(58)の両側の前記2つのソース/ドレイン領域(64)がそれぞれ、ただ1つの導電性インターコネクト(72)に結合するように、また、1つのソースドレインコントロールライン(70)に結合するように、且つ、
前記2つのチャネル領域(58)間のソース/ドレイン領域(64)が、全ての導電性インターコネクトから分離されるように、スタガー式パターンで並べられる、
メモリセルアレイ。
【請求項7】
前記ソース/ドレインコントロールライン(70)の各々は、前記導電性インターコネクトの各々から離間されており、且つ、
前記アレイ(50)は、複数の導電性ビア(51)を更に含み、前記導電性ビア(51)は、あるソース/ドレインコントロールライン(70)から、複数の導電性インターコネクト(72)のうちのただ1つへと延在する、請求項6に記載のメモリセルアレイ(50)。
【請求項8】
前記ソース/ドレインコントロールライン(70)は、前記ワード線(68)上に配置され、且つ、前記ワード線(68)から分離されており、且つ、
前記導電性ビア(51)は、前記ソース/ドレインコントロールライン(70)から、離れて隣接するワード線(68)間の複数の導電性インターコネクト(72)のうちのただ1つの方向に、下方に延在する、請求項7に記載のメモリセルアレイ。
【請求項9】
各電荷蓄積セル(63)は、フローティングゲート電荷蓄積セルであり、
前記チャネル領域(58)に隣接するトンネル絶縁層(55)、
前記ワード線(68)に隣接する上部絶縁層(57)、及び、
前記トンネル絶縁層(55)及び上部絶縁層(57)間に配置された導電性ゲート(56)を含む、請求項8に記載のメモリセルアレイ(50)。
【請求項10】
各前記電荷蓄積セル(63)は、電荷捕獲絶縁電荷蓄積セルであり、
前記チャンル領域(58)に隣接するトンネル絶縁層(60a)、
前記ワード線(70)に隣接する上部絶縁層(60c)、及び
前記トンネル絶縁層(60a)及び前記上部絶縁層(60c)間に配置された電荷捕獲絶縁層(60b)、を含む、請求項8に記載のメモリセルアレイ。
【図1a】
【図1b】
【図2】
【図3】
【図4a】
【図4b】
【図4c】
【図4d】
【図5a】
【図5b】
【図5c】
【図5d】
【図6】
【図7】
【図8】
【図9】
【図10a】
【図10b】
【図11a】
【図11b】
【図12a】
【図12b】
【図13a】
【図13b】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19a】
【図19b】
【図20a】
【図20b】
【図21a】
【図21b】
【図22a】
【図22b】
【図23】
【図1b】
【図2】
【図3】
【図4a】
【図4b】
【図4c】
【図4d】
【図5a】
【図5b】
【図5c】
【図5d】
【図6】
【図7】
【図8】
【図9】
【図10a】
【図10b】
【図11a】
【図11b】
【図12a】
【図12b】
【図13a】
【図13b】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19a】
【図19b】
【図20a】
【図20b】
【図21a】
【図21b】
【図22a】
【図22b】
【図23】
【公表番号】特表2007−528592(P2007−528592A)
【公表日】平成19年10月11日(2007.10.11)
【国際特許分類】
【出願番号】特願2006−535499(P2006−535499)
【出願日】平成16年9月16日(2004.9.16)
【国際出願番号】PCT/US2004/030415
【国際公開番号】WO2005/038810
【国際公開日】平成17年4月28日(2005.4.28)
【出願人】(591016172)アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ADVANCED MICRO DEVICES INCORPORATED
【Fターム(参考)】
【公表日】平成19年10月11日(2007.10.11)
【国際特許分類】
【出願日】平成16年9月16日(2004.9.16)
【国際出願番号】PCT/US2004/030415
【国際公開番号】WO2005/038810
【国際公開日】平成17年4月28日(2005.4.28)
【出願人】(591016172)アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ADVANCED MICRO DEVICES INCORPORATED
【Fターム(参考)】
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