二重ゲート半導体装置は、電力応用に有効な、出力電圧の大きな可動域を達成する高降伏電圧を生じる。二重ゲート半導体装置は、ＭＯＳゲートと接合ゲートとを有し、接合ゲートのバイアスをＭＯＳゲートのゲート電圧の関数としうる二重ゲート装置とみなすことができる。二重ゲート半導体装置の降伏電圧は、ＭＯＳゲートと接合ゲートとの降伏電圧の合計である。個々の接合ゲートは固有的に高い降伏電圧を有する為、二重ゲート半導体装置の降伏電圧は、個々のＭＯＳゲートの降伏電圧よりも高い。この二重ゲート半導体装置は、高電力レベルでの動作性に加えて、従来のトランジスタ装置に比べて改善したＲＦ性能を提供する。
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【課題】特性の優れたノーマリーオフ動作型のＨＥＭＴ素子を実現する。
【解決手段】ベース層３と障壁層４とのヘテロ接合界面近傍に二次元電子ガス領域３ｇを形成することでアクセス部位、つまりはドレイン−ゲート間、ゲート−ソース間におけるアクセス抵抗が十分に小さいものとするとともに、ゲート直下にＰ型化領域を形成して、いわゆる反転チャネル型のＭＩＳトランジスタ構造を有するようにすることで、低いオン抵抗を有するノーマリーオフ型のＨＥＭＴ素子１０を実現することができる。さらに、絶縁層６の膜厚をｔ（ｎｍ）とし、絶縁層６を形成する物質の比誘電率をｋとするときに、ｋ／ｔ≦０．８５（ｎｍ^-1）なるの関係をみたすようにすることで、＋３Ｖ以上という高い閾値電圧を実現することができる。 （もっと読む）

【課題】 窒化物半導体基板を利用する半導体装置に関し、特に、窒化物半導体基板に含まれていたｐ型不純物が、基板表面に結晶成長する窒化物半導体に移動することを抑制する技術を提供する。
【解決手段】 Ｍｇ（ｐ型不純物）を含むｐ型のＧａＮ層４０の表面４１に、ｎ型のＧａＮ層５０を結晶成長させる工程が、前半工程と後半工程を有しており、前半工程では、第１温度範囲内で、ｐ型のＧａＮ層４０の表面４１に、低温結晶成長層５２（ｎ型のＧａＮ層５０）を結晶成長させ、後半工程では、第１温度範囲よりも高温の第２温度範囲内で、前半工程で結晶成長した低温結晶成長層５２（ｎ型のＧａＮ層５０）の表面に、高温結晶成長層５１（ｎ型のＧａＮ層５０）をさらに結晶成長させる。 （もっと読む）

【課題】ゲートへのノイズマージンが大きい接合ＦＥＴを提供する。
【解決手段】接合ＦＥＴ１は、炭化珪素からなるｎ^＋基板１２の主面に形成された接合ＦＥＴ１のドリフト領域のｎ⁻層１１と、ドリフト領域のｎ⁻層１１に接合して形成されたゲート領域のｐ^＋層９と、ｎ^＋基板１２の上層に設けられたゲート電極１４と、を有している。この接合ＦＥＴ１は、さらに、ｎ^＋基板１２の主面に形成され、ゲート領域のｐ^＋層９とゲート電極１４とを電気的に接続するｐｎダイオード２、３を内蔵している。 （もっと読む）

【課題】ノーマリオフのHEMTを得ることが困難であった。
【解決手段】本発明に従うHEMTは、電子走行層４と、この上を覆う電子供給層５と、電子供給層５と、ソース電極６と、ドレイン電極７と、ゲート電極８と、第１及び第２の絶縁膜９，１０と、圧電体層１１とを有している。第１の絶縁膜９は電子走行層４と電子供給層５とのヘテロ接合面に沿って生じる２ＤＥＧ層１３を分断する働きを有する。圧電体層１１はゲート電極８の電圧に応答して第１の絶縁膜９の応力を打ち消す働きを有する。これにより、ノーマリオフ特性を有し且つオン抵抗が小さいHEMTを得ることができる。 （もっと読む）

【課題】オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供する。
【解決手段】この半導体装置１は、ｐ⁺型のシリコン基板２と、シリコン基板２上に配置され、複数のトレンチ５を有するとともに、隣接するトレンチ５間の各領域がチャネル１０となる真性半導体からなる半導体層３と、半導体層３上に配置されたｎ⁺型の半導体層４と、半導体層３のトレンチ５に配置された埋め込み電極７とを備え、シリコン基板２、半導体層３および半導体層４により、ＰＩＮダイオードが形成されており、埋め込み電極７が負電位である場合に、トレンチ５から隣接するトレンチ５にわたって空乏層１１が形成されることにより、チャネル１０がオフ状態となり、埋め込み電極７が正電位である場合に、隣接するトレンチ５間の全ての領域において、空乏層１１が形成されないことにより、チャネル１０がオン状態となる。 （もっと読む）

【課題】オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供する。
【解決手段】この半導体装置１は、ｎ⁺型のシリコン基板２と、シリコン基板２上に配置されたｐ型の半導体層３と、半導体層３上に配置され、複数のトレンチ４ａを有するとともに、隣接するトレンチ４ａ間の各領域がチャネル１０となるｎ型の半導体層４と、半導体層４のトレンチ４ａに配置された埋め込み電極６とを備え、シリコン基板２、半導体層３および半導体層４により、バイポーラトランジスタが形成されており、埋め込み電極６が負電位である場合に、トレンチ４ａから隣接するトレンチ４ａにわたって空乏層１１が形成されることにより、チャネル１０がオフ状態となり、埋め込み電極６が正電位である場合に、隣接するトレンチ４ａ間の全ての領域において、空乏層１１が形成されないことにより、チャネル１０がオン状態となる。 （もっと読む）

【課題】半導体基板の特性の劣化を十分に抑制しつつ、ｐ型領域の不純物を活性化することによりホール密度を十分に向上させた半導体基板を製造することが可能な半導体基板の製造方法、および半導体基板を提供する。
【解決手段】ＭＯＳＦＥＴ用基板の製造方法は、基板が準備される基板準備工程と、当該基板上に、導電型がｐ型である不純物としてのＭｇを含むとともに、遷移金属としてのＴｉを含有する半導体からなるｐ型ウェルが形成されるｐ型ウェル形成工程とを備えている。 （もっと読む）

【課題】半導体基板の特性の劣化を十分に抑制しつつ、ｐ型領域の不純物を活性化することによりホール密度を十分に向上させた半導体基板を製造することが可能な、半導体基板の製造方法および半導体基板を提供する。
【解決手段】ＭＯＳＦＥＴ用基板の製造方法は、基板が準備される基板準備工程と、当該基板上に、導電型がｐ型である不純物を含む半導体からなるｐ型ウェルが形成されるｐ型ウェル形成工程と、ｐ型ウェルに接触し、遷移金属を含む水素除去層が形成される水素除去層形成工程と、水素除去層が形成されたｐ型ウェルに、波長２μｍ以下、パルス幅１００ｎｓ以下の光が照射される光照射工程とを備えている。 （もっと読む）

【課題】高耐圧高抵抗素子を有するスイッチング電源装置の部品コストや組み立てコストの低減と、小型化を図ること。
【解決手段】拡散層を用いた耐圧構造の上に抵抗体を配置して高耐圧高抵抗素子を実現する。または、ゲート領域１０２、ソース領域１０４、ドレイン領域１０５およびドリフト領域１０３上の層間絶縁膜に、渦巻き状の高耐圧高抵抗素子１２１を埋め込む。高耐圧高抵抗素子１２１の一端をドレイン電極配線１１０に接続し、他端を第１の抵抗接続配線１２２を介して接地する。この抵抗素子１２１の中間点を第２の抵抗接続配線１２３を介して制御ＩＣの電圧比較器に接続する。高耐圧高抵抗素子１２１において、ドレイン電極配線１１０との接続点から第２の抵抗接続配線１２３との接続点までの部分、および第２の抵抗接続配線１２３との接続点から第１の抵抗接続配線１２２との接続点までの部分が、それぞれ、１次側電圧が印加される側の抵抗、および接地される側の抵抗となる。 （もっと読む）

【課題】電極形成工程を複雑化することなく、ＢｅＯ膜を除去し優れた接合性を有するｐ側電極を形成することが可能な半導体素子の製造方法を提供することを目的とする。
【解決手段】本発明の半導体素子の製造方法によれば、ＡｕＢｅ層５を有するｐ側電極１８、１８ａ、１８ｂの表面にオーミック特性付与時の熱により生成されるＢｅＯをエッチングにより除去するため、電極形成工程を複雑化することなく、優れた接合性を有するｐ側電極１８、１８ａ、１８ｂを形成することができる。 （もっと読む）

【課題】流れる電流の大きさのバラツキを抑制するとともに、効率よく製造することが可能な半導体装置を提供すること。
【解決手段】アノード１およびカソード２と、アノード２に導通するドレイン領域およびカソード２に導通するソース領域を有するｎ型半導体層３と、カソード２に導通するゲート領域を有するｐ型半導体層４と、を備える定電流ダイオードＡ１であって、ｎ型半導体層３には、その表面にカソード２が接続され、その裏面にアノード１が接続されており、ｐ型半導体層４は、それぞれがｎ型半導体層３の表面から裏面に向かって延びる１対の壁部からなる複数の壁部対４１ａが、ｎ型半導体層３の厚さ方向と直角である方向に配列された構成とされており、ｎ型半導体層３の表面側部分のうち、複数の壁部対４１ａに挟まれた部分が、上記ソース領域となるｎ⁺型半導体層３２とされている。 （もっと読む）

少なくとも半導体層を有する基板に一体化されたＪＦＥＴは、アクティブ領域上にあり且つ第１のポリシリコン（又は、高融点金属又はシリサイド等のその他の導電体）から成るソースコンタクト及びドレインコンタクトと、ソースコンタクト及びドレインコンタクトの頂部を覆う誘電体層の頂面と同一平面になるように研磨された第２のポリシリコンから成る自己整合ゲートコンタクトとを有する。上記誘電体層は好ましくは、研磨停止層として作用する窒化物キャップを有する。一部の実施形態においては、ソースコンタクト及びドレインコンタクトを覆う誘電体層と、当該ＪＦＥＴのアクティブ領域を画成するフィールド酸化物領域との全体が窒化物で覆われる。エピタキシャル成長されたチャネル領域が基板表面に形成される一実施形態も開示される。
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【課題】ダイオード内蔵型の接合ＦＥＴにおいて、低いゲートバイアスでもブロッキング状態を維持でき、かつ大きな飽和電流を実現する。
【解決手段】ｎ^＋ＳｉＣ基板１０をドレイン層、ドレイン層に接するｎ⁻ＳｉＣ層１１をドリフト層、ドリフト層上に形成されたｎ^＋ＳｉＣ層１２をソース層、ソース層からドリフト層の所定深さまでトレンチ溝を形成してドリフト層の一部をチャネル領域とし、トレンチ溝を充填するｐ型多結晶Ｓｉをゲート領域とする接合ＦＥＴにおいて、チャネル片側のゲート領域をソース電極と短絡させてダイオードのｐエミッタとする。 （もっと読む）

【課題】ノーマリーオフ特性および低オン抵抗を有する窒化物半導体素子を提供する。
【解決手段】アンドープの窒化物半導体からなる第１の半導体層と、前記第１の半導体層の上に設けられ、前記第１の半導体層よりもバンドギャップが広く、アンドープもしくはｎ型の窒化物半導体からなる第２の半導体層と、前記第２の半導体層に選択的に形成されたｐ型領域と、前記ｐ型領域の上に設けられたゲート絶縁膜と、前記ｐ型領域の周囲の前記第２の半導体層の上に設けられたフィールド絶縁膜と、前記ｐ型領域を挟んで第２の半導体層にそれぞれ接続された第１及び第２の主電極と、前記ゲート絶縁膜の上に設けられ、少なくともその一部が前記フィールド絶縁膜の上まで延在してなる制御電極と、を備えたことを特徴とする窒化物半導体素子が提供される。 （もっと読む）

【課題】 完全なノーマリーオフ型動作を実現し、オン抵抗の増加を抑制することができる窒化物半導体装置を提供する。
【解決手段】 第１の窒化物半導体層に凹部を形成した後、少なくともアルミニウムを含まず、エピタキシャル成長温度を通常の温度より低く設定して微結晶構造とした絶縁性の高い第２の窒化物半導体層を少なくとも凹部上に積層後、この第２の窒化物半導体層上に制御電極を接触させた構造とする。 （もっと読む）

小さい線幅を有する一対の相補型接合型電界効果トランジスタ（ＣＪＦＥＴ）を含むインバータを使用する方法が提供される。この方法は、ＣＪＦＥＴインバータの入力キャパシタンスを、同等の線幅のＣＭＯＳインバータの対応する入力キャパシタンスより小さくさせることを含んでいる。ＣＪＦＥＴは、順バイアスされたダイオードの電圧降下より低い値を有する電源電圧で動作し、ＣＭＯＳインバータと比較して低減されたスイッチング電力を有する。ＣＪＦＥＴインバータの伝搬遅延は、ＣＭＯＳインバータの対応する遅延に対して少なくとも同等である。
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【課題】半導体装置のノーマリオフ機能を損なわず、オン抵抗も損なうことなく、ゲート接合の耐圧を増大できるようにして、負のゲート電圧を半導体装置のオフ状態に印加できるスイッチング半導体装置を提供する。
【解決手段】バンドギャップが２．０ｅＶ以上の半導体基板を用いて製作されたスイッチング半導体装置であって、負のゲート電圧が印加できるようにｐ⁺型のゲート領域３とｎ型のソース領域とが接触するＪＦＥＴ構造において、ｐ⁺型のゲート領域３は、このｐ⁺型のゲート領域３より低不純物濃度でＪＦＥＴのドリフト領域２よりも高不純物濃度のｎ型不純物濃度のソース領域４１を介して、高不純物濃度のｎ⁺型のソース領域４と配置されている。 （もっと読む）

【課題】従来の静電破壊保護素子はチップ表面に形成するため、チップ表面に静電破壊保護素子を配置するための一定の面積を必要としていた。またｐｎ接合ダイオードのためのｐ型不純物領域を設ける必要があり、特別にｐ型イオン注入工程を追加する必要があった。
【解決手段】内部に縦型金属層が埋め込まれたバイアホールの周囲に縦型ｎ領域を配置し、隣接する縦型金属層間にｎ−ｉ−ｎ保護素子を形成する。この場合ｉ領域は半絶縁性ＧａＡｓ基板である。またＨＥＭＴなどＧａＡｓ基板表面に導電性のエピ層が形成されている場合は、ＧａＡｓ基板表面のｉ領域部分はボロン注入などで不活性化され、絶縁領域となっている。このような形状とすることにより、チップ表面に静電破壊保護素子を配置するためのスペースを確保する必要が無い。従ってチップ面積を縮小することができる。 （もっと読む）

シリコン内の接合型電界効果トランジスタを用いて相補型論理回路を構築する方法が開示される。本発明は、理想的に、好ましくは６５ｎｍ未満のディープサブミクロンの寸法に適したものである。本発明の基礎となるものは、エンハンスメントモードで動作する相補型接合型電界効果トランジスタである。このＪＦＥＴの速度−パワー性能はサブ７０ｎｍ寸法のＣＭＯＳデバイスに匹敵するものになる。しかしながら、ＪＦＥＴの最大電源電圧は依然として内蔵電位（ダイオードの電圧降下）より小さく制限される。より高い電圧レベルまで駆動される外部回路へのインターフェースを必要とする一定の用途を満足させるため、本発明は、ＪＦＥＴと同一基板上にＣＭＯＳデバイスを構築する構造及び方法を含む。 （もっと読む）