【目的】横型ＭＯＳＦＥＴにおいて、チップサイズと耐圧を変えずにオン抵抗を従来素子より低減することができる高耐圧で横型の半導体装置を提供すること。
【解決手段】横型ＭＯＳＦＥＴ３０を第１横型ＭＯＳＦＥＴ部３１と第２横型ＭＯＳＦＥＴ部３２に分割し、それぞれを直列接続する。これにより、第１ｎ^＋ソース領域５と第２ｎ^＋ドレイン領域１３の間で保持されていた耐圧が、第１横型ＭＯＳＦＥＴ部３１の第１ｎ^＋ソース領域５と第１ｎ^＋ドレイン領域９間と、第２横型ＭＯＳＦＥＴ部３２の第２ｎ^＋ソース領域１０と第２ｎ^＋ドレイン領域７の間で保持する。
そのため、電界を二つに分けて保つ形となる上にｎ⁻ドリフト領域３の不純物濃度Ｃｎを分圧化前よりも高くすることが出来るので、デバイスサイズを変えずに、オン抵抗Ｒｏｎを減少させることができる。 （もっと読む）

【課題】 構造を複雑化させることなく、サージ電流によるスイッチング素子の破壊を抑制することのできる半導体装置を提供すること。
【解決手段】 半導体装置１において、活性層５に第１ディープトレンチ６を形成する。アクティブ領域９には、ボディ領域１１とドリフト領域１２とを形成する。ボディ領域１１の表層部には、ソース領域１３を形成する。ドリフト領域１２の表層部には、ドレイン領域１５を形成する。また、フィールド領域１０には、第２ディープトレンチ２０を形成する。第２ディープトレンチ２０の内側面を１対のシリコン酸化膜２１で被覆し、その内部をポリシリコン２２で埋め尽くす。そして、第１、第２ディープトレンチ６，２０間の第１半導体領域２３をソース領域１３に電気的に接続する。また、第２ディープトレンチ２０外の第２半導体領域２８をドレイン領域１５に電気的に接続する。 （もっと読む）

【課題】放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】裏面に凹部ＤＰ１が形成されたシリコン基板１０１と、シリコン基板１０１における裏面と反対側の上面上に成長されたｐ型半導体層１０３と、ｐ型半導体層１０３の上方または側方に互いに離間して形成されたソース電極１０８ｓおよびドレイン電極１０８ｄと、を含むＭＯＳＦＥＴと、を備える。ｐ型半導体層１０３は、シリコン基板１０１に対して格子定数および熱膨張係数のうち少なくとも１つが異なる。凹部ＤＰ１は、シリコン基板１０１の厚み方向から見て少なくともソース電極１０８ｓおよびドレイン電極１０８ｄで挟まれた領域を内包する領域に形成されている。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、支持基板と活性層との間の絶縁膜にて構成される寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する。
【解決手段】低電位基準回路部ＬＶの下と高電位基準回路部ＨＶの下にのみ支持基板２を残す。これにより、支持基板２のうち低電位基準回路部ＬＶの下の部分と高電位基準回路部ＨＶの下の部分とが絶縁部材３０にて絶縁された状態となる。さらに、高電位基準回路部ＨＶと支持基板２との間および低電位基準回路部ＬＶと支持基板２との間の双方、もしくは、少なくとも高電位基準回路部ＨＶと支持基板２との間を同電位にする。 （もっと読む）

【課題】ＭＯＳＦＥＴダイオードのチャネル幅を効率良く広げることができ、レイアウトの利用効率を向上できるようにした半導体装置及びその製造方法を提供する。
【解決手段】基板１上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第１環状体１１及び第２環状体１２を有するゲート電極１０と、平面視で第１環状体１１の内側に形成されたＳ／Ｄ層２１と、平面視で第２環状体１２の内側に形成されたＳ／Ｄ層２２と、Ｓ／Ｄ層２２とゲート電極１０とを接続する配線４２と、を備え、第１環状体１１及び第２環状体１２の平面視による形状はそれぞれ三角形であり、第１環状体１１及び第２環状体１２は互いに三角形の一辺を共有し合うように隣接した状態で配置されている。このような構成であれば、例えば正方形或いは長方形のアクティブ領域に、三角形の辺に沿ってチャネル領域を形成することができ、チャネル幅を効率良く広げることができる。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、支持基板と活性層との間の絶縁膜にて構成される寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する。
【解決手段】低電位基準回路部ＬＶの下と高電位基準回路部ＨＶの下にのみ支持基板２を残す。これにより、支持基板２のうち低電位基準回路部ＬＶの下の部分と高電位基準回路部ＨＶの下の部分とが酸化膜にて構成された絶縁部材３０にて絶縁された状態となる。このため、埋込酸化膜３のうち高電位基準回路部ＨＶと支持基板２との間に配置される部分にて構成される寄生容量と低電位基準回路部ＬＶと支持基板２との間に配置される部分にて構成される寄生容量が電気的に遮断される。したがって、寄生容量を充放電する変位電流の発生を抑制することができ、回路を誤動作させてしまわないようにできる。 （もっと読む）

【課題】高圧金属電極と低圧電極との間の絶縁耐圧を上昇させることができる。
【解決手段】支持基板５、この支持基板に積層された絶縁膜６、及び絶縁膜に積層された第一半導体層８を備えた高耐圧半導体２１０と、制御回路とを備える半導体集積回路装置において、高耐圧半導体２１０は、第一半導体層を取り囲むように、閉ループ状の絶縁膜が形成された内側誘電体分離領域７０１と、内側誘電体分離領域の外周に、閉ループ状の絶縁膜が形成された外側誘電体分離領域７０２と、絶縁膜の表面であって、内側誘電体分離領域と外側誘電体分離領域との間に形成された第二半導体層８１と、内側誘電体分離領域、外側誘電体分離領域、及び第二半導体層の表面に積層されたフィールド酸化膜５０と、第一半導体層に接続され、フィールド酸化膜の表面に形成された金属電極３とを備えている。 （もっと読む）

【課題】
本発明は、ＩＧＢＴの導通損失を増加させることなく、低ノイズ特性を確保しスイッチ損失の低減が可能な半導体装置を提供することを目的とする。
【解決手段】
本発明では、上記目的を達成するために、トレンチゲート型であり、ドリフトｎ^-層１１０がフローティングｐ層１２６とトレンチゲートとの間の主表面に露出している、つまり、ドリフトｎ^-層１１０の間にフローティングｐ層を有し、このフローティングｐ層１２６がトレンチゲートから離れていることを特徴とする。 （もっと読む）

【課題】低いオン抵抗特性を有し、オフ状態において高電圧を維持する高電圧トランジスタを提供する。
【解決手段】低いオン抵抗特性を有し、オフ状態において高電圧を維持する高電圧トランジスタは、多層拡張ドレイン構造の近傍に一又は二以上のソース領域が配置されており、この構造は、一又は二以上の誘電体層によってフィールドプレート部材から分離された拡張されたドリフト領域を含んでいる。フィールドプレート部材は最も低い回路ポテンシャルにおいて、トランジスタはオフ状態においてドレインに印加される高電圧を維持する。層状の構造は、種々の方法で製造することができる。ＭＯＳＦＥＴ構造は、ソース領域近傍のデバイスに組み込まれるか、あるいはＭＯＳＦＥＴ構造を省略して、スタンドアロンのドリフト領域を有する高電圧トランジスタ構造を製造することができる。 （もっと読む）

【課題】デバイスのオン状態及びオフ状態の両方の破壊電圧を同時に最適化する高電圧トランジスタ構造。
【解決手段】高電圧トランジスタは、半導体基板のメサを定める第一及び第二の溝を含む。第一及び第二のフィールドプレート部材は、それぞれ、第一及び第二の溝に配置され、第一及び第二のフィールドプレート部材の各々は、誘電体層でメサから分離されている。メサは複数の部分を含み、各部分は、実質的に一定のドーピング濃度勾配を持ち、一の部分の勾配は、他の部分の勾配よりも少なくとも10％大きい。 （もっと読む）

【課題】マルチエミッタ横型ＩＧＢＴでは、中央部のゲートは外周部に比べてコレクタからの距離が遠く、ホールの到達率が小さく、オン電圧の低減が困難であった。
【解決手段】コレクタとエミッタ間の距離をＬ_ＣＥ、少数キャリアの拡散係数をＤとするとき、ライフタイムτの条件式を、 τ＞Ｌ_ＣＥ^２／（５．２９×Ｄ） とするとともに、コレクタ層の表面濃度を５×１０^１７／ｃｍ^３以下とした。
【効果】インバータＩＣに必要なターンオフの高速性を損なうことなく、ｐコレクタから注入されたホールが全てのエミッタｎ＋層からの電流経路に沿ってｐチャネル層に到達できるようになり、ＩＧＢＴ内部で電流が均一に流れ、オン電圧を低減できる。 （もっと読む）

【課題】半導体装置の出力容量を低減させる。
【解決手段】ドレイン領域（Ｐ型ウェル領域５以外の素子領域）下方に位置する半導体基板１領域に複数の貫通孔１３を形成する。このような構成によれば、ドレイン領域と半導体基板１の対向面積を小さくすることができるので、ドレイン・基板間容量Cdsubが低下し、結果として、SOI型LDMOSFETの出力容量Cossを低減させることができる。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する。
【解決手段】電界緩和層２ｄと支持基板２におけるｐ型の部分２ｅとによって構成されるＰＮ接合により、高耐圧ダイオードを構成する。これにより、高耐圧ダイオードを構成するＰＮ接合部に空乏層が形成され、この空乏層によって各部位および各支持台３１ａ、３１ｂを独立した電位に固定することが可能となる。このため、ｄｖ／ｄｔサージによる変位電流の発生を抑制することが可能となる。また、変位電流が発生したとしても、支持台３１ａを通じて変位電流を引抜ける。このため、変位電流が低電位基準回路部ＬＶ内に流れることを防止することが可能となり、変位電流によって回路の誤動作が生じることを防止できる。 （もっと読む）

【課題】 スナップバック現象が発生する時のドレイン電流値を大きくすることによって、ＥＳＤ耐量を改善する。
【解決手段】 半導体装置１０は、ソース領域２３とボディ領域２１の間の少なくとも一部に絶縁領域２２を備えている。絶縁領域２２は、ソース領域２３とボディ領域２１とドリフト領域２５で構成される寄生のnpnトランジスタのベース・エミッタ間の接合面積を小さくするので、寄生のnpnトランジスタがオンした後にソース領域２３から注入される電子量を低減する。これにより、スナップバック現象が発生する時のドレイン電流値を大きくすることができる。 （もっと読む）

【課題】寄生容量が小さく、高速・低消費電力で動作する、或いは、寄生効果が無く、高静電気破壊耐量を有する優れた素子特性が得られる完全誘電体分離型のＩＣを低コストで製造することのできる半導体装置を提供する。
【解決手段】トレンチ型誘電体分離層により素子領域側面が誘電体で分離されたｎ型又はｐ型のエピタキシャル層に、横型のＭＯＳＦＥＴあるいは縦型バイポーラトランジスタ、縦型のダイオード等の半導体素子を形成する。その後素子形成側を接着剤等で保持基板と接着する等して、しかる後にシリコン単結晶基板の裏面を研削・研磨の後、エッチングを行ってエピタキシャル層を成長させる前に形成したエッチングストップ層でエッチングを停止してトレンチ先端を露出させる。その面にＣＶＤ酸化膜等の絶縁層を形成して、トレンチと絶縁層で素子を誘電体で完全に分離する。更に半田等の接着剤を用いて支持基板に貼り付け、素子側の保護基板を除去する。 （もっと読む）

【課題】ＳＯＩ基板上に形成される、電流密度の大きな横型ＩＧＢＴを提供する。
【解決手段】１つのコレクタ端子に対し、２つ以上の第二導電型ベース層からなるエミッタ端子を有する横型ＩＧＢＴ構造において、エミッタ領域の第二導電型ベース層をドリフト層より高濃度の第一導電型層で覆うとともに、隣接する２つのエミッタ間にあるゲート電極の幅Ｌ１を４μｍ以下に、或いはそれに加えて、隣接する２つのゲート電極間のエミッタ電極引き出し用の開口部の幅Ｌ２を３μｍ以下にすることで、耐圧を維持したまま、第一導電型層の高濃度化を実現し、電流密度を向上させる。 （もっと読む）

【課題】ＭＯＳトランジスタ１０とＬＤＭＯＳ２０とを有する半導体装置の製造方法において、半導体装置の特性に影響を与えることなく不純物がＬＤＭＯＳ２０に備えられる第２ゲート電極２８を貫通して半導体基板４に注入されることを防止することができ、半導体装置の特性が変動することを防止することができる半導体装置の製造方法を提供する。
【解決手段】ＬＤＭＯＳ２０に備えられる第２ゲート電極２８を構成するゲート電極材料２９の表面にマスク膜３０を配置し、マスク膜３０を第２ゲート電極２８の形成予定領域に残すようにパターニングする。そして、パターニングされたマスク膜３０をマスクとしてゲート電極材料２９をエッチングし、第２ゲート電極２８を形成する。続いて、第２ゲート電極２８の表面にマスク膜３０を配置した状態で不純物を半導体基板４にイオン注入する。 （もっと読む）

【課題】電子移動度が高く、リーク電流が小さく、オン抵抗が低い電界効果トランジスタおよび電界効果トランジスタの製造方法を提供すること。
【解決手段】ＭＯＳ構造を有する電界効果トランジスタであって、基板上に形成したｐ型窒化化合物半導体層と、ソース電極およびドレイン電極下部に位置し、イオン注入により形成されたｎ型コンタクト領域と、前記ｐ型窒化化合物半導体層上にエピタキシャル成長によって積層されるとともに、一端部がドレイン電極側のｎ型コンタクト領域に隣接し、他の一端部がゲート電極の前記ドレイン電極側にオーバーラップするように形成され、前記ｎ型コンタクト領域よりもキャリア濃度が低いｎ型窒化化合物半導体からなる電界緩和層と、を備える。 （もっと読む）

【課題】横型のＭＩＳＦＥＴを形成して成る半導体装置およびその製造方法において、簡単な構成により、生産性の向上、およびオン抵抗とドレインソース間の接合静電容量の積の低減を図る。
【解決手段】半導体装置１は、ＳＯＩ基板２の主表面に横型のＭＩＳＦＥＴを形成して成り、基板２の主表面には、ＭＩＳＦＥＴのソース領域３とドレイン領域４間の電流経路を拡大させるための凹凸構造６が設けられており、凹凸構造６の凹部１１と凸部１２の境界が斜めに傾斜している面によって構成されている。凹凸構造６表面の角度変化が緩やかで膜切れが発生しにくく、ゲート絶縁膜５１やゲート電極５を生産性良く容易に形成できる。凹凸構造６により、オン抵抗（Ｒとする）が低減され、平面状態より凹んでいる凹部１１におけるドレインソース間容量（Ｃとする）が最適化されＣＲ積を低減できる。 （もっと読む）

【課題】高耐圧の半導体装置のオン抵抗を低減し、かつ寸法を縮小することを課題とする。
【解決手段】半導体基板上に形成したリサーフ領域を含むドレインドリフト領域を備える半導体装置であり、ドレインドリフト領域及び／又はリサーフ領域がゲート幅方向に波型（ウェーブ）状の下面形状の拡散領域を有することにより上記課題を解決する。 （もっと読む）