半導体装置
【課題】ｄｖ／ｄｔサージにより、支持基板と活性層との間の絶縁膜にて構成される寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する。
【解決手段】低電位基準回路部ＬＶの下と高電位基準回路部ＨＶの下にのみ支持基板２を残す。これにより、支持基板２のうち低電位基準回路部ＬＶの下の部分と高電位基準回路部ＨＶの下の部分とが絶縁部材３０にて絶縁された状態となる。さらに、高電位基準回路部ＨＶと支持基板２との間および低電位基準回路部ＬＶと支持基板２との間の双方、もしくは、少なくとも高電位基準回路部ＨＶと支持基板２との間を同電位にする。
【解決手段】低電位基準回路部ＬＶの下と高電位基準回路部ＨＶの下にのみ支持基板２を残す。これにより、支持基板２のうち低電位基準回路部ＬＶの下の部分と高電位基準回路部ＨＶの下の部分とが絶縁部材３０にて絶縁された状態となる。さらに、高電位基準回路部ＨＶと支持基板２との間および低電位基準回路部ＬＶと支持基板２との間の双方、もしくは、少なくとも高電位基準回路部ＨＶと支持基板２との間を同電位にする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ等の機器を駆動させるためのインバータ制御用の素子等に用いられる半導体装置に関するものである。
【背景技術】
【０００２】
モータ等の負荷を駆動させるためのインバータ制御用の素子等に用いられる半導体装置として、ＨＶＩＣ（High Voltage Integrated Circuit）がある。このＨＶＩＣにより、負荷を駆動するためのインバータ内に備えられるパワーデバイスを制御する。
【０００３】
従来、インバータの駆動には、図１４に示すように、モータ１００の駆動を行うインバータ回路１０１のハイサイド側のＩＧＢＴ１０２ａを駆動する高電位基準回路に相当する高電位基準ゲート駆動回路が形成された素子１０３とローサイド側のＩＧＢＴ１０２ｂを駆動する低電位基準回路に相当する低電位基準ゲート駆動回路が形成された素子１０４を別チップで構成し、これら２チップの間にフォトカプラ１０５ａ、１０５ｂおよび制御回路１０６を備えた回路が用いられていた。この回路では、フォトカプラ１０５ａ、１０５ｂを通じて信号伝達を行うことにより高電位基準回路と低電位基準回路における基準電圧のレベルシフトを行っている。
【０００４】
近年、インバータの小型化の為に、１チップ化（ＨＶＩＣ化）が進められており、図１５に示すように、モータ２００の駆動を行うインバータ回路２０１に備えられるＩＧＢＴ２０２ａ、２０２ｂを制御する高電位基準回路２０３と低電位基準回路２０４に加えて高耐圧のレベルシフト素子２０５（例えばＬＤＭＯＳ）を備えた半導体装置（ＨＶＩＣ）２０６が用いられている。
【０００５】
しかしながら、このように１チップ化した半導体装置２０６では、高電位基準回路２０３と低電位基準回路２０４との間で電位の干渉が発生し、回路を誤動作させるという問題があった。このため、従来では、ＪＩ分離構造、誘電体分離構造、ＳＯＩ（Silicon on insulator）基板を用いたトレンチ分離構造（例えば、特許文献１参照）などにより素子分離を行っているが、いずれもレベルシフトにおける低電位（例えば０Ｖ）から高電位（例えば７５０Ｖ）に切り替えるときに高電圧（例えば１２００Ｖを超える電圧）が数十ｋＶ／μｓｅｃという早い立ち上がり速度で生じることから、この立ち上がりの早い高電圧サージ（以下、立ち上がり時間に対する電圧上昇が高いことからｄｖ／ｄｔサージという）を回路の誤動作無く扱うことが難しい。特に、ノイズに敏感なアナログ素子を含む回路を使用する場合はロジック回路よりも誤動作が顕著に発生し、問題となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−９３２２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した素子分離手法の中では、ＳＯＩ基板を用いたトレンチ分離構造が最もノイズに強く、素子分離としては最もポテンシャルが高いと考えられる。しかしながら、この構造を用いて高耐圧のレベルシフト素子を開発してきたところ、ＳＯＩ基板を用いたトレンチ分離構造のＨＶＩＣにおいても、ｄｖ／ｄｔサージが印加された際に支持基板を介して電位が干渉し、支持基板と活性層（ＳＯＩ層）との間に配置された埋込酸化膜（ＢＯＸ：Buried Oxide）にて形成される寄生容量を充放電する変位電流が発生し、回路を誤動作させてしまうという問題が生じた。
【０００８】
本発明は上記点に鑑みて、ＳＯＩ基板を用いたトレンチ分離構造により低電位基準回路と高電位基準回路およびレベルシフト素子を備えた半導体装置を構成する場合において、ｄｖ／ｄｔサージにより、支持基板と活性層との間に配置される絶縁膜（例えば、ＢＯＸ）にて構成される寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、活性層（１）と支持基板（２）とが埋込絶縁膜（３）を介して貼り合わされたＳＯＩ基板（４）を有し、ＳＯＩ基板（４）における活性層（１）に、第１の電位を基準電位として動作する低電位基準回路部（ＬＶ）と、第１の電位よりも高電位な第２の電位を基準電位として動作する高電位基準回路部（ＨＶ）と、低電位基準回路部（ＬＶ）と高電位基準回路部（ＨＶ）との間での基準電位のレベルシフトを行うためのレベルシフト素子（２０）が備えられたレベルシフト素子形成部（ＬＳ）とが形成されてなる半導体装置において、支持基板（２）は、低電位基準回路部（ＬＶ）と対応する場所と高電位基準回路部（ＨＶ）と対応する場所に備えられ、これら低電位基準回路部（ＬＶ）と対応する場所と高電位基準回路部（ＨＶ）と対応する場所に備えられた支持基板（２）の間が絶縁部材（３０）にて絶縁されており、かつ、高電位基準回路部（ＨＶ）と対応する場所に備えられた支持基板（２）を高電位基準回路部（ＨＶ）の基準電位である第２の電位となる部位に電気的に接続することを特徴としている。
【００１０】
このように、低電位基準回路部（ＬＶ）と対応する場所と高電位基準回路部（ＨＶ）と対応する場所に備えられた支持基板（２）の間を絶縁部材（３０）にて絶縁している。このため、低電位基準回路部（ＬＶ）の下部と高電位基準回路部（ＨＶ）の下部との間での電位の伝播が抑制され、活性層（１）と支持基板（２）の間の電位差が小さくなる。したがって、寄生容量を充放電する変位電流の発生を抑制することができ、回路を誤動作させてしまわないようにできる。また、高電位基準回路部（ＨＶ）と支持基板（２）との間、つまり埋込絶縁膜（３）を挟んだ両側が同電位とされるため、より変位電流が発生することを抑制することができる。
【００１１】
例えば、請求項２に示すように、絶縁部材（３０）を空気にて構成することもできる。さらに、請求項３に示すように、絶縁部材（３０）を真空にて構成することもできる。
【００１２】
さらに、請求項４に記載したように、低電位基準回路部（ＬＶ）と対応する場所に備えられた支持基板（２）を低電位基準回路部（ＬＶ）の基準電位である第１の電位となる部位に電気的に接続することもできる。
【００１３】
このような構成とすれば、低電位基準回路部（ＬＶ）と支持基板（２）との間、つまり埋込絶縁膜（３）を挟んだ両側が同電位とされるため、より変位電流が発生することを抑制することができる。
【００１４】
請求項５に記載の発明では、低電位基準回路部（ＬＶ）と高電位基準回路部（ＨＶ）の間にレベルシフト素子形成部（ＬＳ）が形成されていると共に、これら低電位基準回路部（ＬＶ）と高電位基準回路部（ＨＶ）およびレベルシフト素子形成部（ＬＳ）がトレンチ分離部（５）にて囲まれることで、トレンチ分離部（５）の外部が素子外領域（５０）とされており、支持基板（２）を素子外領域（５０）と対応する場所にも備えることを特徴としている。
【００１５】
このように、素子外領域（５０）と対応する場所にも支持基板（２）を残すようにすることにより、半導体装置の外枠の強度を強くすることが可能となる。
【００１６】
例えば、請求項６に記載したように、素子外領域（５０）と対応する場所に備えられた支持基板（２）を低電位基準回路部（ＬＶ）と対応する場所に備えられた支持基板（２）と一体とした構造とすることができる。
【００１７】
また、請求項７に記載したように、素子外領域（５０）と対応する場所に備えられた支持基板（２）を低電位基準回路部（ＬＶ）と対応する場所に備えられた支持基板（２）と電気的に接続した構造とすることもできる。
【００１８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図２】図１に示す半導体装置を上面側から見た時のレイアウト図である。
【図３】図１に示す半導体装置を裏面側から見た時のレイアウト図である。
【図４】図１に示す半導体装置を樹脂封止型半導体装置とした場合の製造工程を示した断面図である。
【図５】ｄｖ／ｄｔサージが発生した場合の変位電流の大きさを調べた結果を示した図である。
【図６】本発明の第２実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図７】図１に示す半導体装置を樹脂封止型半導体装置とした場合の製造工程を示した断面図である。
【図８】ｄｖ／ｄｔサージが発生した場合の変位電流の大きさを調べた結果を示した図である。
【図９】本発明の第３実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図１０】図９に示す半導体装置を裏面側から見た時のレイアウト図である。
【図１１】本発明の第４実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図１２】本発明の第５実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図１３】図１２に示す半導体装置を裏面側から見た時のレイアウト図である。
【図１４】従来のモータを駆動するインバータ回路を駆動するための回路構成を示した図である。
【図１５】従来のモータを駆動するインバータ回路を駆動するための回路構成を示した図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２１】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。また、図２および図３は、それぞれ、図１に示す半導体装置を上面側から見た時のレイアウト図と、裏面側から見た時のレイアウト図である。なお、図１は、図２のＡ−Ａ断面図に相当する図である。
【００２２】
以下、これらの図を参照して、本実施形態の半導体装置の構成について説明する。なお、以下の説明では、図１の紙面上方を半導体装置の表面側、紙面下方を半導体装置の裏面側として説明する。
【００２３】
図１に示すように、本実施形態の半導体装置は、例えばｎ型シリコンにて構成されたＳＯＩ層１と支持基板２とが埋込酸化膜３を介して接合されたＳＯＩ基板４を用いて形成されている。
【００２４】
ＳＯＩ層１は、半導体装置の表面側に配置され、シリコン基板を所定膜厚に研削することにより構成されている。このＳＯＩ層１は、複数のトレンチ分離部５により素子分離されている。各トレンチ分離部５は、ＳＯＩ層１の表面から埋込酸化膜３に達するトレンチ６とトレンチ６内に配置された絶縁膜７によって構成されており、例えば同等幅にて構成されている。
【００２５】
複数のトレンチ分離部５は多重リング構造とされており、最も外側とそれよりも１つ内側のトレンチ分離部５の間に形成される領域（つまり図１〜図３の紙面左側の領域）が低電位基準回路部ＬＶ、最も内側のトレンチ分離部５内の領域（つまり紙面右側の領域）が高電位基準回路部ＨＶ、これら低電位基準回路部ＬＶと高電位基準回路部ＨＶの間に形成される領域がレベルシフト素子形成部ＬＳとされている。
【００２６】
ＳＯＩ層１における低電位基準回路部ＬＶには、小電位にて駆動されるロジック回路などの信号処理回路が構成されている。低電位基準回路部ＬＶは、トレンチ分離部５にて半導体装置の他の部分から素子分離されている。この低電位基準回路部ＬＶには、ＣＭＯＳ１０などのように信号処理回路を構成する各種素子が備えられている。具体的には、ＳＯＩ層１内がＳＴＩ（Shallow Trench Isolation）やＬＯＣＯＳ酸化膜等の素子分離用の絶縁膜１１にて素子分離されており、素子分離された各領域はｎウェル層１２ａもしくはｐウェル層１２ｂとされている。ｎウェル層１２ａ内にはｐ+型ソース領域１３ａおよびｐ+型ドレイン領域１４ａが構成され、ｐウェル層１２ｂ内にはｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂが構成されている。そして、ｐ+型ソース領域１３ａとｐ+型ドレイン領域１４ａの間に位置するｎウェル層１２ａの表面、および、ｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂの間に位置するｐウェル層１２ｂの表面に、ゲート絶縁膜１５ａ、１５ｂを介してゲート電極１６ａ、１６ｂが形成されている。これにより、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴにて構成されたＣＭＯＳ１０が構成されている。
【００２７】
なお、ＳＯＩ層１の表面側には、ＣＭＯＳ１０を構成するゲート電極１６ａ、１６ｂや各ソース領域１３ａ、１３ｂもしくは各ドレイン領域１４ａ、１４ｂと電気的に接続される配線部や層間絶縁膜などが形成されているが、ここでは図示を省略してある。また、ＣＭＯＳ１０の他にも、バイポーラトランジスタや拡散抵抗、さらにはメモリなども備えられるが、これらの構造は周知であるため、ここでは代表してＣＭＯＳ１０のみを示してある。
【００２８】
ＳＯＩ層１における高電位基準回路部ＨＶには、高電位にて駆動されるロジック回路などの信号処理回路が構成されている。高電位基準回路部ＨＶは、トレンチ分離部５にて半導体装置の他の部分から素子分離されている。この高電位基準回路部ＨＶにも、低電位基準回路部ＬＶと同様の構造のＣＭＯＳ１０が備えられており、図示しないがバイポーラトランジスタや拡散抵抗、さらにはメモリなども備えられている。
【００２９】
また、ＳＯＩ層１におけるレベルシフト素子形成部ＬＳには、レベルシフト素子として高耐圧ＬＤＭＯＳ２０が形成されている。高耐圧ＬＤＭＯＳ２０は、ＳＯＩ層１の表層にそれぞれ位置するｎ型ドレイン領域２１、ｐ型チャネル領域２２、ｎ+型ソース領域２３を有している。ｎ型ドレイン領域２１の表層にはｎ+型コンタクト層２４が形成されており、ｐ型チャネル領域２２の表層にはｐ型コンタクト層２５が形成されている。また、ｎ型ドレイン領域２１とｐ型チャネル領域２２は、いわゆるＬＯＣＯＳ酸化膜２６により、分離されている。そして、ｐ型チャネル領域２２上には、ゲート絶縁膜２７を介して、ゲート電極２８が配置されている。これにより、高耐圧ＬＤＭＯＳ２０が構成されている。
【００３０】
なお、ＳＯＩ層１の表面側には、ゲート電極２８、ｎ+型ソース領域２３およびｐ型コンタクト層２５、もしくは、ｎ+型コンタクト層２４と電気的に接続される配線部や層間絶縁膜が形成されているが、ここでは図示を省略してある。
【００３１】
このような構造の高耐圧ＬＤＭＯＳ２０は複数セル形成されており、低電位基準回路部ＬＶと高電位基準回路部ＨＶとの間において複数セルが配置されると共に、各セルがトレンチ分離部５によって素子分離されている。
【００３２】
一方、支持基板２は、シリコン基板にて構成されているが、図１および図３に示されるように、低電位基準回路部ＬＶと対応する部分と高電位基準回路部ＨＶと対応する部分のみが残されている。そして、支持基板２が除去されてる部分には絶縁部材３０が埋め込まれた構造とされている。絶縁部材３０は、できるだけ誘電率の低い材質で構成されており、例えばエポキシ樹脂のような封止材料として用いられる樹脂等にて構成されている。
【００３３】
このように構成された半導体装置では、低電位基準回路部ＬＶの下と高電位基準回路部ＨＶの下にのみ支持基板２が残された状態となっているため、支持基板２のうち低電位基準回路部ＬＶの下の部分と高電位基準回路部ＨＶの下の部分とが絶縁部材３０にて絶縁された状態となる。このため、低電位基準回路部ＬＶの下部と高電位基準回路部ＨＶの下部との間での電位の伝播が抑制され、ＳＯＩ層１と支持基板２の間の電位差が小さくなる。したがって、寄生容量を充放電する変位電流の発生を抑制することができ、回路を誤動作させてしまわないようにできる。
【００３４】
なお、支持基板２のうち低電位基準回路部ＬＶと対応する部分と高電位基準回路部ＨＶと対応する部分が絶縁部材３０にて絶縁されているものの、実際には、絶縁部材３０の誘電率に応じた寄生容量が発生することになる。この寄生容量は、絶縁部材３０にて分離されている距離（支持基板２の間隔）が長いため、非常に小さなものであり、変位電流の発生をほぼ抑制することができるが、絶縁部材３０の誘電率によって寄生容量の大きさが変わるため、できるだけ絶縁部材３０を誘電率の低い材料にて構成するのが好ましい。
【００３５】
以上説明した本実施形態の半導体装置の製造方法に関しては、基本的にはほぼ従来と同様であるが、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳを構成する各素子を形成するためのプロセスを実施したのち、支持基板２を部分的に除去し、除去した部分を絶縁部材３０にて埋め込むという工程を行えば良い。
【００３６】
図４は、本実施形態の半導体装置を樹脂封止型半導体装置とした場合の製造工程を示した断面図（ただし、ＳＯＩ層１内に形成された各素子に関しては図示省略）である。以下、この図を参照して、本実施形態の半導体装置の製造方法について説明する。
【００３７】
まず、図４（ａ）に示すように、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳを構成する各素子を形成するためのプロセスを実施したのち、支持基板２の裏面を研磨する。そして、研磨後の支持基板２の裏面にシリコン酸化膜３１ａやシリコン窒化膜３１ｂで構成されたマスク３１を配置し、マスク３１を用いたエッチングを行うことで支持基板２を部分的に除去する。この工程に関しては、圧力センサなどのダイアフラム形成工程に用いられているような酸化膜との選択比が高いＫＯＨ溶液を用いたウェットエッチングにて行うことができる。
【００３８】
次に、図４（ｂ）に示すように、支持基板２およびエッチング除去した部分を覆うように樹脂等で構成された絶縁部材３０を塗布する。そして、図４（ｃ）に示すように絶縁部材３０の表面にダイボンドフィルム３２を配置したのち、図４（ｄ）に示すようにダイボンドフィルム３２を介して半導体装置をリードフレーム３３に接着する。この後、図４（ｅ）に示すように外部接続端子３４と半導体装置の所定箇所とをボンディングワイヤ３５にて電気的に接続したのち、半導体装置とリードフレーム３３および外部接続端子３４の一部を封止樹脂３６にて覆うことにより、樹脂封止型半導体装置が完成する。このようにして、本実施形態の半導体装置が適用された樹脂封止型半導体装置を製造することができる。
【００３９】
なお、絶縁部材３０の塗布は支持基板２のうち除去された部分にのみ残るように、例えば絶縁部材３０を塗布したのちに支持基板２が露出するまで絶縁部材３０を研削しても良いが、図４に示したように、支持基板２が絶縁部材３０にて全面的に覆われたままの状態であっても構わない。
【００４０】
参考として、本実施形態の半導体装置を図示しないインバータ回路に接続してモータの駆動を行った場合を想定したシミュレーションを行った。具体的には、高電位基準回路部ＨＶと低電位基準回路部ＬＶとの電圧基準のレベルシフトのために、レベルシフト用の電圧を０Ｖ〜７５０Ｖに所定時間ごとに切り替える矩形波として印加した場合を想定した。このようなレベルシフト用の電圧が印加される場合、０Ｖから７５０Ｖに切り替える瞬間に、瞬間的に７５０Ｖをオーバシュートする１２００〜１３００Ｖ程度の高電圧が発生することになるため、大きなｄｖ／ｄｔサージが生じることになるが、このｄｖ／ｄｔサージが発生した場合の変位電流の大きさを調べたところ、図５に示す結果が得られた。
【００４１】
この図に示されるように、従来のような支持基板２が分断されていない一枚の基板である場合と比較して、２桁近く変位電流が小さくなっていることが判る。この結果からも、ｄｖ／ｄｔサージに起因して発生する変位電流を抑制することが可能となり、上記効果が得られることが判る。
【００４２】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して支持基板２の電位固定を行うものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４３】
図６は、本実施形態にかかる半導体装置の断面図である。この図に示されるように、本実施形態では、高電位基準回路部ＨＶのＳＯＩ層１内の基準電位をとる端子（図示せず）と支持基板２のうち高電位基準回路部ＨＶと対応する場所に残された部分とを同電位とすべく、これらの間を電気的に接続している。具体的には、支持基板２のうち高電位基準回路部ＨＶと対応する場所に残された部分の裏面に導体パターン４０が形成された基板４１を接合し、導体パターン４０と高電位基準回路部ＨＶのＳＯＩ層１内の基準電位をとる端子とをワイヤ４２にて電気的に接続している。
【００４４】
また、低電位基準回路部ＬＶのＳＯＩ層１内の基準電位をとる端子（図示せず）と支持基板２のうち低電位基準回路部ＬＶと対応する場所に残された部分とを同電位とすべく、これらの間を電気的に接続している。具体的には、支持基板２のうち低電位基準回路部ＬＶと対応する場所に残された部分の裏面に導体パターン４３が形成された基板４４を接合し、導体パターン４３と高電位基準回路部ＨＶのＳＯＩ層１内の基準電位をとる端子とをワイヤ４５にて電気的に接続している。
【００４５】
このような構成とすれば、高電位基準回路部ＨＶと支持基板２との間および低電位基準回路部ＬＶと支持基板２との間、つまり埋込酸化膜３を挟んだ両側が同電位とされるため、より変位電流が発生することを抑制することができる。
【００４６】
以上説明した本実施形態の半導体装置の製造方法に関しては、基本的には上記第１実施形態と同様であるが、支持基板２と導体パターン４０、４３との電気的な接続等の工程に関して第１実施形態と異なる。
【００４７】
図７は、本実施形態の半導体装置を樹脂封止型半導体装置とした場合の製造工程を示した断面図である。この図を参照して、本実施形態の半導体装置の製造方法について説明する。なお、本図に関しても、図４と同様、ＳＯＩ層１内に形成された各素子に関しては省略してある。
【００４８】
まず、第１実施形態で示した図４（ａ）に示す工程まで行う。そして、図７（ａ）に示すように、ＳＯＩ層１側の表面をレジスト４６ａにて保護したのち、絶縁部材３０を構成する樹脂をエッチングし、続いてマスク３１をエッチングする。次に、図７（ｂ）に示すように、レジスト４６ａを除去した後、支持基板２の裏面に金属層４７をデポジションし、この金属層４７をパターニングするためのマスク４８を配置する。そして、図７（ｃ）に示すように、再びＳＯＩ層１側の表面をレジスト４６ｂにて保護したのち、マスク４８を用いて金属層４７をパターニングする。これにより、金属層４７にて支持基板２のうちの高電位基準回路部ＨＶの下部に残された部分と伝記的に接続される導体パターン４０や低電位基準回路部ＬＶの下部に残された部分と電気的に接続される導体パターン４３が構成される。
【００４９】
この後、図７（ｄ）に示すように、マスク４８やレジスト４６ｂを除去した後、はんだ４９を介して導体パターン４０、４３を基板４１、４４を構成するリードフレーム３３を電気的に接続する。そして、図７（ｅ）に示すように、外部接続端子３４と半導体装置の所定箇所とをボンディングワイヤ３５にて電気的に接続すると共に、リードフレーム３３を外部接続端子３４のうち低電位基準回路部ＬＶもしくは高電位基準回路部ＨＶとボンディングワイヤ３５にて接続されたものと電気的に接続する。これにより、外部接続端子３４およびリードフレーム３３を介して、高電位基準回路部ＨＶと支持基板２との間および低電位基準回路部ＬＶと支持基板２との間、つまり埋込酸化膜３を挟んだ両側を同電位とすることができる。この後、半導体装置とリードフレーム３４および外部接続端子３４の一部を封止樹脂３６にて覆うことにより、本実施形態の半導体装置を備えた樹脂封止型半導体装置が完成する。このようにして、本実施形態の半導体装置が適用された樹脂封止型半導体装置を製造することができる。
【００５０】
参考として上述した図５と同様のシミュレーションを行ったところ、図８に示す結果が得られた。この図に示されるように、本実施形態の構造とした場合、第１実施形態の構造とした場合以上に変位電流の発生を抑制でき、従来の構造に対して３桁近く変位電流を小さくすることができた。
【００５１】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して素子外領域と対応する場所にも支持基板２を残すようにしたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５２】
図９は、本実施形態にかかる半導体装置の断面図である。また、図１０は、図９に示す半導体装置を裏面側から見た時のレイアウト図である。なお、図９は、図１０のＢ−Ｂ断面図に相当する図である。
【００５３】
図９および図１０に示すように、複数のトレンチ分離部５のうち最も外周側に配置されたものよりも更に外側を素子外領域５０として、この素子外領域５０と対応する場所にも支持基板２を残すようにしている。具体的には、図１０に示すように、素子外領域５０と対応する場所のうち低電位基準回路部ＬＶとレベルシフト素子形成部ＬＳおよび高電位基準回路部ＨＶの配列方向と同方向の二辺および低電位基準回路部ＬＶと対向する一辺にコの字状に支持基板２を残している。
【００５４】
このように、素子外領域５０と対応する場所にも支持基板２を残すようにすることにより、半導体装置の外枠の強度を強くすることが可能となる。
【００５５】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置は、第２実施形態に対して、第３実施形態と同様に素子外領域と対応する場所にも支持基板２を残すようにしたものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
【００５６】
図１１は、本実施形態にかかる半導体装置の断面図である。図１１に示すように、本実施形態でも、素子外領域５０と対応する場所において支持基板２を残した構造としている。このような構造とすることにより、第２実施形態の効果を得つつ、半導体装置の外枠の強度を強くすることが可能となる。
【００５７】
また、本実施形態の場合、素子外領域５０と対応する場所に残された支持基板２に関しても、導体パターン４３を通じて低電位基準回路部ＬＶの基準電位をとる端子と電気的に接続された構造としているが、この部分に関しては特に低電位基準回路部ＬＶの基準電位と同電位にする必要はないため、フローティング状態にしても構わない。
【００５８】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置は、第３実施形態に対して、支持基板２の残し方を変更したものであり、その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。
【００５９】
図１２は、本実施形態にかかる半導体装置の断面図である。また、図１３は、図１２に示す半導体装置を裏面側から見た時のレイアウト図である。なお、図１３は、図１２のＣ−Ｃ断面図に相当する図である。
【００６０】
図１２および図１３に示すように、本実施形態でも、素子外領域５０と対応する場所において支持基板２を残した構造としているが、低電位基準回路部ＬＶおよび素子外領域５０と対応する場所の支持基板２を繋げて一体としてある。このような構造としても、第２実施形態の効果を得つつ、半導体装置の外枠の強度を強くすることが可能となる。
【００６１】
（他の実施形態）
上記第１〜第５実施形態では、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳを構成する素子の一例を記載しているが、これらを構成する素子の種類に関しては適宜変更可能である。
【００６２】
また、第１〜第５実施形態において、支持基板２の間に形成した絶縁部材３０を樹脂等で構成する場合について説明したが、絶縁部材３０は樹脂の他、酸化膜などの絶縁膜であっても構わないし、空気もしくは真空としても構わない。絶縁部材３０を空気もしくは真空とする場合、絶縁部品を配置する訳ではないが、支持基板２の間に何も絶縁部品を備えないこと自体が空気を配置した構造にすることになり、絶縁部材３０として機能することになる。ただし、絶縁部材３０を真空とする場合には、半導体装置が収容されるケース内を真空封止するなど、絶縁部材３０が外部から仕切られた構造とされる必要がある。
【００６３】
また、第３〜第５実施形態では、素子外領域５０と対応する場所に残した支持基板２の形状として、コの字形状を例に挙げて説明したが、この形状に限るものではない。例えば、素子外領域５０と対応するする場所全域に形成することにより支持基板２を枠状に残しても良いし、低電位基準回路部ＬＶとレベルシフト素子形成部ＬＳおよび高電位基準回路部ＨＶの配列方向と対応する二辺にのみ支持基板２を残すようにしても構わない。低電位基準回路部ＬＶとレベルシフト素子形成部ＬＳおよび高電位基準回路部ＨＶの配列方向と対応する一辺と、低電位基準回路部ＬＶもしくは高電位基準回路部ＨＶと対応する一辺、つまりＬ字状に支持基板２を残すようにしても構わない。
【００６４】
また、第２、第４実施形態では、高電位基準回路部ＨＶと支持基板２との間および低電位基準回路部ＬＶと支持基板２との間の双方を同電位にしているが、少なくとも高電位基準回路部ＨＶと支持基板２との間を同電位にすれば、上記効果を得ることができる。
【符号の説明】
【００６５】
１ ＳＯＩ層
２ 支持基板
３ 埋込酸化膜
４ ＳＯＩ基板
５ トレンチ分離部
１０ ＣＭＯＳ
２０ ＬＤＭＯＳ
４０、４３ 導体パターン
４１、４４ 基板
４２、４５ ワイヤ
５０ 素子外領域
ＬＳ レベルシフト素子形成部
ＬＶ 低電位基準回路部
ＨＶ 高電位基準回路部
【技術分野】
【０００１】
本発明は、モータ等の機器を駆動させるためのインバータ制御用の素子等に用いられる半導体装置に関するものである。
【背景技術】
【０００２】
モータ等の負荷を駆動させるためのインバータ制御用の素子等に用いられる半導体装置として、ＨＶＩＣ（High Voltage Integrated Circuit）がある。このＨＶＩＣにより、負荷を駆動するためのインバータ内に備えられるパワーデバイスを制御する。
【０００３】
従来、インバータの駆動には、図１４に示すように、モータ１００の駆動を行うインバータ回路１０１のハイサイド側のＩＧＢＴ１０２ａを駆動する高電位基準回路に相当する高電位基準ゲート駆動回路が形成された素子１０３とローサイド側のＩＧＢＴ１０２ｂを駆動する低電位基準回路に相当する低電位基準ゲート駆動回路が形成された素子１０４を別チップで構成し、これら２チップの間にフォトカプラ１０５ａ、１０５ｂおよび制御回路１０６を備えた回路が用いられていた。この回路では、フォトカプラ１０５ａ、１０５ｂを通じて信号伝達を行うことにより高電位基準回路と低電位基準回路における基準電圧のレベルシフトを行っている。
【０００４】
近年、インバータの小型化の為に、１チップ化（ＨＶＩＣ化）が進められており、図１５に示すように、モータ２００の駆動を行うインバータ回路２０１に備えられるＩＧＢＴ２０２ａ、２０２ｂを制御する高電位基準回路２０３と低電位基準回路２０４に加えて高耐圧のレベルシフト素子２０５（例えばＬＤＭＯＳ）を備えた半導体装置（ＨＶＩＣ）２０６が用いられている。
【０００５】
しかしながら、このように１チップ化した半導体装置２０６では、高電位基準回路２０３と低電位基準回路２０４との間で電位の干渉が発生し、回路を誤動作させるという問題があった。このため、従来では、ＪＩ分離構造、誘電体分離構造、ＳＯＩ（Silicon on insulator）基板を用いたトレンチ分離構造（例えば、特許文献１参照）などにより素子分離を行っているが、いずれもレベルシフトにおける低電位（例えば０Ｖ）から高電位（例えば７５０Ｖ）に切り替えるときに高電圧（例えば１２００Ｖを超える電圧）が数十ｋＶ／μｓｅｃという早い立ち上がり速度で生じることから、この立ち上がりの早い高電圧サージ（以下、立ち上がり時間に対する電圧上昇が高いことからｄｖ／ｄｔサージという）を回路の誤動作無く扱うことが難しい。特に、ノイズに敏感なアナログ素子を含む回路を使用する場合はロジック回路よりも誤動作が顕著に発生し、問題となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−９３２２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した素子分離手法の中では、ＳＯＩ基板を用いたトレンチ分離構造が最もノイズに強く、素子分離としては最もポテンシャルが高いと考えられる。しかしながら、この構造を用いて高耐圧のレベルシフト素子を開発してきたところ、ＳＯＩ基板を用いたトレンチ分離構造のＨＶＩＣにおいても、ｄｖ／ｄｔサージが印加された際に支持基板を介して電位が干渉し、支持基板と活性層（ＳＯＩ層）との間に配置された埋込酸化膜（ＢＯＸ：Buried Oxide）にて形成される寄生容量を充放電する変位電流が発生し、回路を誤動作させてしまうという問題が生じた。
【０００８】
本発明は上記点に鑑みて、ＳＯＩ基板を用いたトレンチ分離構造により低電位基準回路と高電位基準回路およびレベルシフト素子を備えた半導体装置を構成する場合において、ｄｖ／ｄｔサージにより、支持基板と活性層との間に配置される絶縁膜（例えば、ＢＯＸ）にて構成される寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、活性層（１）と支持基板（２）とが埋込絶縁膜（３）を介して貼り合わされたＳＯＩ基板（４）を有し、ＳＯＩ基板（４）における活性層（１）に、第１の電位を基準電位として動作する低電位基準回路部（ＬＶ）と、第１の電位よりも高電位な第２の電位を基準電位として動作する高電位基準回路部（ＨＶ）と、低電位基準回路部（ＬＶ）と高電位基準回路部（ＨＶ）との間での基準電位のレベルシフトを行うためのレベルシフト素子（２０）が備えられたレベルシフト素子形成部（ＬＳ）とが形成されてなる半導体装置において、支持基板（２）は、低電位基準回路部（ＬＶ）と対応する場所と高電位基準回路部（ＨＶ）と対応する場所に備えられ、これら低電位基準回路部（ＬＶ）と対応する場所と高電位基準回路部（ＨＶ）と対応する場所に備えられた支持基板（２）の間が絶縁部材（３０）にて絶縁されており、かつ、高電位基準回路部（ＨＶ）と対応する場所に備えられた支持基板（２）を高電位基準回路部（ＨＶ）の基準電位である第２の電位となる部位に電気的に接続することを特徴としている。
【００１０】
このように、低電位基準回路部（ＬＶ）と対応する場所と高電位基準回路部（ＨＶ）と対応する場所に備えられた支持基板（２）の間を絶縁部材（３０）にて絶縁している。このため、低電位基準回路部（ＬＶ）の下部と高電位基準回路部（ＨＶ）の下部との間での電位の伝播が抑制され、活性層（１）と支持基板（２）の間の電位差が小さくなる。したがって、寄生容量を充放電する変位電流の発生を抑制することができ、回路を誤動作させてしまわないようにできる。また、高電位基準回路部（ＨＶ）と支持基板（２）との間、つまり埋込絶縁膜（３）を挟んだ両側が同電位とされるため、より変位電流が発生することを抑制することができる。
【００１１】
例えば、請求項２に示すように、絶縁部材（３０）を空気にて構成することもできる。さらに、請求項３に示すように、絶縁部材（３０）を真空にて構成することもできる。
【００１２】
さらに、請求項４に記載したように、低電位基準回路部（ＬＶ）と対応する場所に備えられた支持基板（２）を低電位基準回路部（ＬＶ）の基準電位である第１の電位となる部位に電気的に接続することもできる。
【００１３】
このような構成とすれば、低電位基準回路部（ＬＶ）と支持基板（２）との間、つまり埋込絶縁膜（３）を挟んだ両側が同電位とされるため、より変位電流が発生することを抑制することができる。
【００１４】
請求項５に記載の発明では、低電位基準回路部（ＬＶ）と高電位基準回路部（ＨＶ）の間にレベルシフト素子形成部（ＬＳ）が形成されていると共に、これら低電位基準回路部（ＬＶ）と高電位基準回路部（ＨＶ）およびレベルシフト素子形成部（ＬＳ）がトレンチ分離部（５）にて囲まれることで、トレンチ分離部（５）の外部が素子外領域（５０）とされており、支持基板（２）を素子外領域（５０）と対応する場所にも備えることを特徴としている。
【００１５】
このように、素子外領域（５０）と対応する場所にも支持基板（２）を残すようにすることにより、半導体装置の外枠の強度を強くすることが可能となる。
【００１６】
例えば、請求項６に記載したように、素子外領域（５０）と対応する場所に備えられた支持基板（２）を低電位基準回路部（ＬＶ）と対応する場所に備えられた支持基板（２）と一体とした構造とすることができる。
【００１７】
また、請求項７に記載したように、素子外領域（５０）と対応する場所に備えられた支持基板（２）を低電位基準回路部（ＬＶ）と対応する場所に備えられた支持基板（２）と電気的に接続した構造とすることもできる。
【００１８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図２】図１に示す半導体装置を上面側から見た時のレイアウト図である。
【図３】図１に示す半導体装置を裏面側から見た時のレイアウト図である。
【図４】図１に示す半導体装置を樹脂封止型半導体装置とした場合の製造工程を示した断面図である。
【図５】ｄｖ／ｄｔサージが発生した場合の変位電流の大きさを調べた結果を示した図である。
【図６】本発明の第２実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図７】図１に示す半導体装置を樹脂封止型半導体装置とした場合の製造工程を示した断面図である。
【図８】ｄｖ／ｄｔサージが発生した場合の変位電流の大きさを調べた結果を示した図である。
【図９】本発明の第３実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図１０】図９に示す半導体装置を裏面側から見た時のレイアウト図である。
【図１１】本発明の第４実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図１２】本発明の第５実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図１３】図１２に示す半導体装置を裏面側から見た時のレイアウト図である。
【図１４】従来のモータを駆動するインバータ回路を駆動するための回路構成を示した図である。
【図１５】従来のモータを駆動するインバータ回路を駆動するための回路構成を示した図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２１】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。また、図２および図３は、それぞれ、図１に示す半導体装置を上面側から見た時のレイアウト図と、裏面側から見た時のレイアウト図である。なお、図１は、図２のＡ−Ａ断面図に相当する図である。
【００２２】
以下、これらの図を参照して、本実施形態の半導体装置の構成について説明する。なお、以下の説明では、図１の紙面上方を半導体装置の表面側、紙面下方を半導体装置の裏面側として説明する。
【００２３】
図１に示すように、本実施形態の半導体装置は、例えばｎ型シリコンにて構成されたＳＯＩ層１と支持基板２とが埋込酸化膜３を介して接合されたＳＯＩ基板４を用いて形成されている。
【００２４】
ＳＯＩ層１は、半導体装置の表面側に配置され、シリコン基板を所定膜厚に研削することにより構成されている。このＳＯＩ層１は、複数のトレンチ分離部５により素子分離されている。各トレンチ分離部５は、ＳＯＩ層１の表面から埋込酸化膜３に達するトレンチ６とトレンチ６内に配置された絶縁膜７によって構成されており、例えば同等幅にて構成されている。
【００２５】
複数のトレンチ分離部５は多重リング構造とされており、最も外側とそれよりも１つ内側のトレンチ分離部５の間に形成される領域（つまり図１〜図３の紙面左側の領域）が低電位基準回路部ＬＶ、最も内側のトレンチ分離部５内の領域（つまり紙面右側の領域）が高電位基準回路部ＨＶ、これら低電位基準回路部ＬＶと高電位基準回路部ＨＶの間に形成される領域がレベルシフト素子形成部ＬＳとされている。
【００２６】
ＳＯＩ層１における低電位基準回路部ＬＶには、小電位にて駆動されるロジック回路などの信号処理回路が構成されている。低電位基準回路部ＬＶは、トレンチ分離部５にて半導体装置の他の部分から素子分離されている。この低電位基準回路部ＬＶには、ＣＭＯＳ１０などのように信号処理回路を構成する各種素子が備えられている。具体的には、ＳＯＩ層１内がＳＴＩ（Shallow Trench Isolation）やＬＯＣＯＳ酸化膜等の素子分離用の絶縁膜１１にて素子分離されており、素子分離された各領域はｎウェル層１２ａもしくはｐウェル層１２ｂとされている。ｎウェル層１２ａ内にはｐ+型ソース領域１３ａおよびｐ+型ドレイン領域１４ａが構成され、ｐウェル層１２ｂ内にはｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂが構成されている。そして、ｐ+型ソース領域１３ａとｐ+型ドレイン領域１４ａの間に位置するｎウェル層１２ａの表面、および、ｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂの間に位置するｐウェル層１２ｂの表面に、ゲート絶縁膜１５ａ、１５ｂを介してゲート電極１６ａ、１６ｂが形成されている。これにより、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴにて構成されたＣＭＯＳ１０が構成されている。
【００２７】
なお、ＳＯＩ層１の表面側には、ＣＭＯＳ１０を構成するゲート電極１６ａ、１６ｂや各ソース領域１３ａ、１３ｂもしくは各ドレイン領域１４ａ、１４ｂと電気的に接続される配線部や層間絶縁膜などが形成されているが、ここでは図示を省略してある。また、ＣＭＯＳ１０の他にも、バイポーラトランジスタや拡散抵抗、さらにはメモリなども備えられるが、これらの構造は周知であるため、ここでは代表してＣＭＯＳ１０のみを示してある。
【００２８】
ＳＯＩ層１における高電位基準回路部ＨＶには、高電位にて駆動されるロジック回路などの信号処理回路が構成されている。高電位基準回路部ＨＶは、トレンチ分離部５にて半導体装置の他の部分から素子分離されている。この高電位基準回路部ＨＶにも、低電位基準回路部ＬＶと同様の構造のＣＭＯＳ１０が備えられており、図示しないがバイポーラトランジスタや拡散抵抗、さらにはメモリなども備えられている。
【００２９】
また、ＳＯＩ層１におけるレベルシフト素子形成部ＬＳには、レベルシフト素子として高耐圧ＬＤＭＯＳ２０が形成されている。高耐圧ＬＤＭＯＳ２０は、ＳＯＩ層１の表層にそれぞれ位置するｎ型ドレイン領域２１、ｐ型チャネル領域２２、ｎ+型ソース領域２３を有している。ｎ型ドレイン領域２１の表層にはｎ+型コンタクト層２４が形成されており、ｐ型チャネル領域２２の表層にはｐ型コンタクト層２５が形成されている。また、ｎ型ドレイン領域２１とｐ型チャネル領域２２は、いわゆるＬＯＣＯＳ酸化膜２６により、分離されている。そして、ｐ型チャネル領域２２上には、ゲート絶縁膜２７を介して、ゲート電極２８が配置されている。これにより、高耐圧ＬＤＭＯＳ２０が構成されている。
【００３０】
なお、ＳＯＩ層１の表面側には、ゲート電極２８、ｎ+型ソース領域２３およびｐ型コンタクト層２５、もしくは、ｎ+型コンタクト層２４と電気的に接続される配線部や層間絶縁膜が形成されているが、ここでは図示を省略してある。
【００３１】
このような構造の高耐圧ＬＤＭＯＳ２０は複数セル形成されており、低電位基準回路部ＬＶと高電位基準回路部ＨＶとの間において複数セルが配置されると共に、各セルがトレンチ分離部５によって素子分離されている。
【００３２】
一方、支持基板２は、シリコン基板にて構成されているが、図１および図３に示されるように、低電位基準回路部ＬＶと対応する部分と高電位基準回路部ＨＶと対応する部分のみが残されている。そして、支持基板２が除去されてる部分には絶縁部材３０が埋め込まれた構造とされている。絶縁部材３０は、できるだけ誘電率の低い材質で構成されており、例えばエポキシ樹脂のような封止材料として用いられる樹脂等にて構成されている。
【００３３】
このように構成された半導体装置では、低電位基準回路部ＬＶの下と高電位基準回路部ＨＶの下にのみ支持基板２が残された状態となっているため、支持基板２のうち低電位基準回路部ＬＶの下の部分と高電位基準回路部ＨＶの下の部分とが絶縁部材３０にて絶縁された状態となる。このため、低電位基準回路部ＬＶの下部と高電位基準回路部ＨＶの下部との間での電位の伝播が抑制され、ＳＯＩ層１と支持基板２の間の電位差が小さくなる。したがって、寄生容量を充放電する変位電流の発生を抑制することができ、回路を誤動作させてしまわないようにできる。
【００３４】
なお、支持基板２のうち低電位基準回路部ＬＶと対応する部分と高電位基準回路部ＨＶと対応する部分が絶縁部材３０にて絶縁されているものの、実際には、絶縁部材３０の誘電率に応じた寄生容量が発生することになる。この寄生容量は、絶縁部材３０にて分離されている距離（支持基板２の間隔）が長いため、非常に小さなものであり、変位電流の発生をほぼ抑制することができるが、絶縁部材３０の誘電率によって寄生容量の大きさが変わるため、できるだけ絶縁部材３０を誘電率の低い材料にて構成するのが好ましい。
【００３５】
以上説明した本実施形態の半導体装置の製造方法に関しては、基本的にはほぼ従来と同様であるが、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳを構成する各素子を形成するためのプロセスを実施したのち、支持基板２を部分的に除去し、除去した部分を絶縁部材３０にて埋め込むという工程を行えば良い。
【００３６】
図４は、本実施形態の半導体装置を樹脂封止型半導体装置とした場合の製造工程を示した断面図（ただし、ＳＯＩ層１内に形成された各素子に関しては図示省略）である。以下、この図を参照して、本実施形態の半導体装置の製造方法について説明する。
【００３７】
まず、図４（ａ）に示すように、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳを構成する各素子を形成するためのプロセスを実施したのち、支持基板２の裏面を研磨する。そして、研磨後の支持基板２の裏面にシリコン酸化膜３１ａやシリコン窒化膜３１ｂで構成されたマスク３１を配置し、マスク３１を用いたエッチングを行うことで支持基板２を部分的に除去する。この工程に関しては、圧力センサなどのダイアフラム形成工程に用いられているような酸化膜との選択比が高いＫＯＨ溶液を用いたウェットエッチングにて行うことができる。
【００３８】
次に、図４（ｂ）に示すように、支持基板２およびエッチング除去した部分を覆うように樹脂等で構成された絶縁部材３０を塗布する。そして、図４（ｃ）に示すように絶縁部材３０の表面にダイボンドフィルム３２を配置したのち、図４（ｄ）に示すようにダイボンドフィルム３２を介して半導体装置をリードフレーム３３に接着する。この後、図４（ｅ）に示すように外部接続端子３４と半導体装置の所定箇所とをボンディングワイヤ３５にて電気的に接続したのち、半導体装置とリードフレーム３３および外部接続端子３４の一部を封止樹脂３６にて覆うことにより、樹脂封止型半導体装置が完成する。このようにして、本実施形態の半導体装置が適用された樹脂封止型半導体装置を製造することができる。
【００３９】
なお、絶縁部材３０の塗布は支持基板２のうち除去された部分にのみ残るように、例えば絶縁部材３０を塗布したのちに支持基板２が露出するまで絶縁部材３０を研削しても良いが、図４に示したように、支持基板２が絶縁部材３０にて全面的に覆われたままの状態であっても構わない。
【００４０】
参考として、本実施形態の半導体装置を図示しないインバータ回路に接続してモータの駆動を行った場合を想定したシミュレーションを行った。具体的には、高電位基準回路部ＨＶと低電位基準回路部ＬＶとの電圧基準のレベルシフトのために、レベルシフト用の電圧を０Ｖ〜７５０Ｖに所定時間ごとに切り替える矩形波として印加した場合を想定した。このようなレベルシフト用の電圧が印加される場合、０Ｖから７５０Ｖに切り替える瞬間に、瞬間的に７５０Ｖをオーバシュートする１２００〜１３００Ｖ程度の高電圧が発生することになるため、大きなｄｖ／ｄｔサージが生じることになるが、このｄｖ／ｄｔサージが発生した場合の変位電流の大きさを調べたところ、図５に示す結果が得られた。
【００４１】
この図に示されるように、従来のような支持基板２が分断されていない一枚の基板である場合と比較して、２桁近く変位電流が小さくなっていることが判る。この結果からも、ｄｖ／ｄｔサージに起因して発生する変位電流を抑制することが可能となり、上記効果が得られることが判る。
【００４２】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して支持基板２の電位固定を行うものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４３】
図６は、本実施形態にかかる半導体装置の断面図である。この図に示されるように、本実施形態では、高電位基準回路部ＨＶのＳＯＩ層１内の基準電位をとる端子（図示せず）と支持基板２のうち高電位基準回路部ＨＶと対応する場所に残された部分とを同電位とすべく、これらの間を電気的に接続している。具体的には、支持基板２のうち高電位基準回路部ＨＶと対応する場所に残された部分の裏面に導体パターン４０が形成された基板４１を接合し、導体パターン４０と高電位基準回路部ＨＶのＳＯＩ層１内の基準電位をとる端子とをワイヤ４２にて電気的に接続している。
【００４４】
また、低電位基準回路部ＬＶのＳＯＩ層１内の基準電位をとる端子（図示せず）と支持基板２のうち低電位基準回路部ＬＶと対応する場所に残された部分とを同電位とすべく、これらの間を電気的に接続している。具体的には、支持基板２のうち低電位基準回路部ＬＶと対応する場所に残された部分の裏面に導体パターン４３が形成された基板４４を接合し、導体パターン４３と高電位基準回路部ＨＶのＳＯＩ層１内の基準電位をとる端子とをワイヤ４５にて電気的に接続している。
【００４５】
このような構成とすれば、高電位基準回路部ＨＶと支持基板２との間および低電位基準回路部ＬＶと支持基板２との間、つまり埋込酸化膜３を挟んだ両側が同電位とされるため、より変位電流が発生することを抑制することができる。
【００４６】
以上説明した本実施形態の半導体装置の製造方法に関しては、基本的には上記第１実施形態と同様であるが、支持基板２と導体パターン４０、４３との電気的な接続等の工程に関して第１実施形態と異なる。
【００４７】
図７は、本実施形態の半導体装置を樹脂封止型半導体装置とした場合の製造工程を示した断面図である。この図を参照して、本実施形態の半導体装置の製造方法について説明する。なお、本図に関しても、図４と同様、ＳＯＩ層１内に形成された各素子に関しては省略してある。
【００４８】
まず、第１実施形態で示した図４（ａ）に示す工程まで行う。そして、図７（ａ）に示すように、ＳＯＩ層１側の表面をレジスト４６ａにて保護したのち、絶縁部材３０を構成する樹脂をエッチングし、続いてマスク３１をエッチングする。次に、図７（ｂ）に示すように、レジスト４６ａを除去した後、支持基板２の裏面に金属層４７をデポジションし、この金属層４７をパターニングするためのマスク４８を配置する。そして、図７（ｃ）に示すように、再びＳＯＩ層１側の表面をレジスト４６ｂにて保護したのち、マスク４８を用いて金属層４７をパターニングする。これにより、金属層４７にて支持基板２のうちの高電位基準回路部ＨＶの下部に残された部分と伝記的に接続される導体パターン４０や低電位基準回路部ＬＶの下部に残された部分と電気的に接続される導体パターン４３が構成される。
【００４９】
この後、図７（ｄ）に示すように、マスク４８やレジスト４６ｂを除去した後、はんだ４９を介して導体パターン４０、４３を基板４１、４４を構成するリードフレーム３３を電気的に接続する。そして、図７（ｅ）に示すように、外部接続端子３４と半導体装置の所定箇所とをボンディングワイヤ３５にて電気的に接続すると共に、リードフレーム３３を外部接続端子３４のうち低電位基準回路部ＬＶもしくは高電位基準回路部ＨＶとボンディングワイヤ３５にて接続されたものと電気的に接続する。これにより、外部接続端子３４およびリードフレーム３３を介して、高電位基準回路部ＨＶと支持基板２との間および低電位基準回路部ＬＶと支持基板２との間、つまり埋込酸化膜３を挟んだ両側を同電位とすることができる。この後、半導体装置とリードフレーム３４および外部接続端子３４の一部を封止樹脂３６にて覆うことにより、本実施形態の半導体装置を備えた樹脂封止型半導体装置が完成する。このようにして、本実施形態の半導体装置が適用された樹脂封止型半導体装置を製造することができる。
【００５０】
参考として上述した図５と同様のシミュレーションを行ったところ、図８に示す結果が得られた。この図に示されるように、本実施形態の構造とした場合、第１実施形態の構造とした場合以上に変位電流の発生を抑制でき、従来の構造に対して３桁近く変位電流を小さくすることができた。
【００５１】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して素子外領域と対応する場所にも支持基板２を残すようにしたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５２】
図９は、本実施形態にかかる半導体装置の断面図である。また、図１０は、図９に示す半導体装置を裏面側から見た時のレイアウト図である。なお、図９は、図１０のＢ−Ｂ断面図に相当する図である。
【００５３】
図９および図１０に示すように、複数のトレンチ分離部５のうち最も外周側に配置されたものよりも更に外側を素子外領域５０として、この素子外領域５０と対応する場所にも支持基板２を残すようにしている。具体的には、図１０に示すように、素子外領域５０と対応する場所のうち低電位基準回路部ＬＶとレベルシフト素子形成部ＬＳおよび高電位基準回路部ＨＶの配列方向と同方向の二辺および低電位基準回路部ＬＶと対向する一辺にコの字状に支持基板２を残している。
【００５４】
このように、素子外領域５０と対応する場所にも支持基板２を残すようにすることにより、半導体装置の外枠の強度を強くすることが可能となる。
【００５５】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置は、第２実施形態に対して、第３実施形態と同様に素子外領域と対応する場所にも支持基板２を残すようにしたものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
【００５６】
図１１は、本実施形態にかかる半導体装置の断面図である。図１１に示すように、本実施形態でも、素子外領域５０と対応する場所において支持基板２を残した構造としている。このような構造とすることにより、第２実施形態の効果を得つつ、半導体装置の外枠の強度を強くすることが可能となる。
【００５７】
また、本実施形態の場合、素子外領域５０と対応する場所に残された支持基板２に関しても、導体パターン４３を通じて低電位基準回路部ＬＶの基準電位をとる端子と電気的に接続された構造としているが、この部分に関しては特に低電位基準回路部ＬＶの基準電位と同電位にする必要はないため、フローティング状態にしても構わない。
【００５８】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置は、第３実施形態に対して、支持基板２の残し方を変更したものであり、その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。
【００５９】
図１２は、本実施形態にかかる半導体装置の断面図である。また、図１３は、図１２に示す半導体装置を裏面側から見た時のレイアウト図である。なお、図１３は、図１２のＣ−Ｃ断面図に相当する図である。
【００６０】
図１２および図１３に示すように、本実施形態でも、素子外領域５０と対応する場所において支持基板２を残した構造としているが、低電位基準回路部ＬＶおよび素子外領域５０と対応する場所の支持基板２を繋げて一体としてある。このような構造としても、第２実施形態の効果を得つつ、半導体装置の外枠の強度を強くすることが可能となる。
【００６１】
（他の実施形態）
上記第１〜第５実施形態では、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳを構成する素子の一例を記載しているが、これらを構成する素子の種類に関しては適宜変更可能である。
【００６２】
また、第１〜第５実施形態において、支持基板２の間に形成した絶縁部材３０を樹脂等で構成する場合について説明したが、絶縁部材３０は樹脂の他、酸化膜などの絶縁膜であっても構わないし、空気もしくは真空としても構わない。絶縁部材３０を空気もしくは真空とする場合、絶縁部品を配置する訳ではないが、支持基板２の間に何も絶縁部品を備えないこと自体が空気を配置した構造にすることになり、絶縁部材３０として機能することになる。ただし、絶縁部材３０を真空とする場合には、半導体装置が収容されるケース内を真空封止するなど、絶縁部材３０が外部から仕切られた構造とされる必要がある。
【００６３】
また、第３〜第５実施形態では、素子外領域５０と対応する場所に残した支持基板２の形状として、コの字形状を例に挙げて説明したが、この形状に限るものではない。例えば、素子外領域５０と対応するする場所全域に形成することにより支持基板２を枠状に残しても良いし、低電位基準回路部ＬＶとレベルシフト素子形成部ＬＳおよび高電位基準回路部ＨＶの配列方向と対応する二辺にのみ支持基板２を残すようにしても構わない。低電位基準回路部ＬＶとレベルシフト素子形成部ＬＳおよび高電位基準回路部ＨＶの配列方向と対応する一辺と、低電位基準回路部ＬＶもしくは高電位基準回路部ＨＶと対応する一辺、つまりＬ字状に支持基板２を残すようにしても構わない。
【００６４】
また、第２、第４実施形態では、高電位基準回路部ＨＶと支持基板２との間および低電位基準回路部ＬＶと支持基板２との間の双方を同電位にしているが、少なくとも高電位基準回路部ＨＶと支持基板２との間を同電位にすれば、上記効果を得ることができる。
【符号の説明】
【００６５】
１ ＳＯＩ層
２ 支持基板
３ 埋込酸化膜
４ ＳＯＩ基板
５ トレンチ分離部
１０ ＣＭＯＳ
２０ ＬＤＭＯＳ
４０、４３ 導体パターン
４１、４４ 基板
４２、４５ ワイヤ
５０ 素子外領域
ＬＳ レベルシフト素子形成部
ＬＶ 低電位基準回路部
ＨＶ 高電位基準回路部
【特許請求の範囲】
【請求項１】
活性層（１）と支持基板（２）とが埋込絶縁膜（３）を介して貼り合わされたＳＯＩ基板（４）を有し、
前記ＳＯＩ基板（４）における前記活性層（１）に、第１の電位を基準電位として動作する低電位基準回路部（ＬＶ）と、前記第１の電位よりも高電位な第２の電位を基準電位として動作する高電位基準回路部（ＨＶ）と、前記低電位基準回路部（ＬＶ）と前記高電位基準回路部（ＨＶ）との間での基準電位のレベルシフトを行うためのレベルシフト素子（２０）が備えられたレベルシフト素子形成部（ＬＳ）とが形成されてなる半導体装置において、
前記支持基板（２）は、前記低電位基準回路部（ＬＶ）と対応する場所と前記高電位基準回路部（ＨＶ）と対応する場所に備えられ、これら前記低電位基準回路部（ＬＶ）と対応する場所と前記高電位基準回路部（ＨＶ）と対応する場所に備えられた前記支持基板（２）の間が絶縁部材（３０）にて絶縁されており、
かつ、前記高電位基準回路部（ＨＶ）と対応する場所に備えられた前記支持基板（２）は、前記高電位基準回路部（ＨＶ）の基準電位である前記第２の電位となる部位に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記絶縁部材（３０）は、空気であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁部材（３０）は、真空であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記低電位基準回路部（ＬＶ）と対応する場所に備えられた前記支持基板（２）は、前記低電位基準回路部（ＬＶ）の基準電位である前記第１の電位となる部位に電気的に接続されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記低電位基準回路部（ＬＶ）と前記高電位基準回路部（ＨＶ）の間に前記レベルシフト素子形成部（ＬＳ）が形成されていると共に、これら前記低電位基準回路部（ＬＶ）と前記高電位基準回路部（ＨＶ）および前記レベルシフト素子形成部（ＬＳ）がトレンチ分離部（５）にて囲まれることで、前記トレンチ分離部（５）の外部が素子外領域（５０）とされており、
前記支持基板（２）は、前記素子外領域（５０）と対応する場所にも備えられていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記素子外領域（５０）と対応する場所に備えられた前記支持基板（２）は、前記低電位基準回路部（ＬＶ）と対応する場所に備えられた前記支持基板（２）と一体とされていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記素子外領域（５０）と対応する場所に備えられた前記支持基板（２）は、前記低電位基準回路部（ＬＶ）と対応する場所に備えられた前記支持基板（２）と電気的に接続されていることを特徴とする請求項５または６に記載の半導体装置。
【請求項１】
活性層（１）と支持基板（２）とが埋込絶縁膜（３）を介して貼り合わされたＳＯＩ基板（４）を有し、
前記ＳＯＩ基板（４）における前記活性層（１）に、第１の電位を基準電位として動作する低電位基準回路部（ＬＶ）と、前記第１の電位よりも高電位な第２の電位を基準電位として動作する高電位基準回路部（ＨＶ）と、前記低電位基準回路部（ＬＶ）と前記高電位基準回路部（ＨＶ）との間での基準電位のレベルシフトを行うためのレベルシフト素子（２０）が備えられたレベルシフト素子形成部（ＬＳ）とが形成されてなる半導体装置において、
前記支持基板（２）は、前記低電位基準回路部（ＬＶ）と対応する場所と前記高電位基準回路部（ＨＶ）と対応する場所に備えられ、これら前記低電位基準回路部（ＬＶ）と対応する場所と前記高電位基準回路部（ＨＶ）と対応する場所に備えられた前記支持基板（２）の間が絶縁部材（３０）にて絶縁されており、
かつ、前記高電位基準回路部（ＨＶ）と対応する場所に備えられた前記支持基板（２）は、前記高電位基準回路部（ＨＶ）の基準電位である前記第２の電位となる部位に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記絶縁部材（３０）は、空気であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁部材（３０）は、真空であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記低電位基準回路部（ＬＶ）と対応する場所に備えられた前記支持基板（２）は、前記低電位基準回路部（ＬＶ）の基準電位である前記第１の電位となる部位に電気的に接続されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記低電位基準回路部（ＬＶ）と前記高電位基準回路部（ＨＶ）の間に前記レベルシフト素子形成部（ＬＳ）が形成されていると共に、これら前記低電位基準回路部（ＬＶ）と前記高電位基準回路部（ＨＶ）および前記レベルシフト素子形成部（ＬＳ）がトレンチ分離部（５）にて囲まれることで、前記トレンチ分離部（５）の外部が素子外領域（５０）とされており、
前記支持基板（２）は、前記素子外領域（５０）と対応する場所にも備えられていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記素子外領域（５０）と対応する場所に備えられた前記支持基板（２）は、前記低電位基準回路部（ＬＶ）と対応する場所に備えられた前記支持基板（２）と一体とされていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記素子外領域（５０）と対応する場所に備えられた前記支持基板（２）は、前記低電位基準回路部（ＬＶ）と対応する場所に備えられた前記支持基板（２）と電気的に接続されていることを特徴とする請求項５または６に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１０−７４１７８（Ｐ２０１０−７４１７８Ａ）
【公開日】平成２２年４月２日（２０１０．４．２）
【国際特許分類】
【出願番号】特願２００９−２６３８８１（Ｐ２００９−２６３８８１）
【出願日】平成２１年１１月１９日（２００９．１１．１９）
【分割の表示】特願２００７−３２３０６４（Ｐ２００７−３２３０６４）の分割
【原出願日】平成１９年１２月１４日（２００７．１２．１４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２２年４月２日（２０１０．４．２）
【国際特許分類】
【出願日】平成２１年１１月１９日（２００９．１１．１９）
【分割の表示】特願２００７−３２３０６４（Ｐ２００７−３２３０６４）の分割
【原出願日】平成１９年１２月１４日（２００７．１２．１４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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