【課題】横型ＩＧＢＴの占有面積を増大させることなく高耐圧化することができる半導体装置の構造およびその製造方法を提供する。
【解決手段】活性層３は、表面から埋め込み酸化膜２までの厚さが周囲の領域の厚さよりも薄い、コレクタ形成部１１を備える。当該コレクタ形成部１１に、表面から埋め込み酸化膜２に達するＮ型バッファ領域４と、Ｎ型バッファ領域４の表面部に形成されたＰ型コレクタ領域５とが形成される。また、活性層３は、Ｎ型バッファ領域４から離間して形成されたＰ型ベース領域６と、Ｐ型ベース領域６の表面部に形成されたＮ型エミッタ領域７を備える。Ｎ型バッファ領域４とＰ型ベース領域６との間の活性層３には、Ｎ型ベース領域１２が設けられ、Ｎ型ベース領域１２の表面上からＰ型ベース領域６の表面上に延在するゲート絶縁膜１４を介してゲート電極９が設けられる。 （もっと読む）

【課題】インパクトイオン化現象によって発生した電子・正孔を効率よく吸収することが可能で正常な動作特性と高い信頼性を実現する半導体装置を提供する。
【解決手段】半導体装置２０は、基板２１に対して順次積層されたバッファ層２２、下地化合物半導体層２３ｆ（下地化合物半導体層２３）、インパクトイオン制御層２４、下地化合物半導体層２３ｓ（下地化合物半導体層２３）、チャネル画定化合物半導体層２６ｆ（チャネル画定化合物半導体層２６）、チャネル画定化合物半導体層２６ｓ（チャネル画定化合物半導体層２６）、ＡｌＧａＮ（窒化アルミニウムガリウム）層２８、ＧａＮ（窒化ガリウム）層２９を備えている。インパクトイオン制御層２４は、下地化合物半導体層２３の積層範囲（積層範囲の厚さＴｓｔ）内に積層されてインパクトイオン化現象の発生位置を制御する。 （もっと読む）

【課題】微細なＭＯＳ素子と共存する。
【解決手段】支持基板５と、埋込シリコン酸化膜６と、第１高濃度不純物層９及び低不純物濃度層とからなる活性層１５、とで構成されるＳＯＩ基板を適用した誘電体分離型半導体集積装置１０において、高耐圧半導体素子形成領域を囲んで形成される素子分離領域は、多重溝１００と、多重溝の側壁に設けた第１酸化膜１０５と、第１酸化膜と隣接して多重溝側壁に沿って形成された第２高濃度不純物層１１０と、第２高濃度不純物層の略上部にＬＯＣＯＳ酸化膜５０を介して配設された低抵抗層Ｐ２と、前記低抵抗層に積層された第２酸化膜７０，７５，８０と、を備えて構成され、低抵抗層は、第２高濃度不純物層、あるいはドレイン電極と略同電位であり、第２酸化膜の表面でエミッタ電極が前記高耐圧半導体素子形成領域から隣接領域へ引き出されている。 （もっと読む）

【課題】横型のＩＧＢＴにおいて、飽和電圧とターンオフ損失のトレードオフ関係を改善することができる技術を提供する。
【解決手段】
横型のＩＧＢＴ１００の半導体領域３１は、ドリフト領域２２とボディ領域６、１６とエミッタ領域１２とボディコンタクト領域８とコレクタ領域２６とバッファ領域２８と拡散領域１４で構成されている。拡散領域１４は、エミッタ領域１２とドリフト領域２２の間のボディ領域６ａ、１６ａ内において素子領域３１の表面から素子領域３１の裏面に達する深さまで伸びており、ボディ領域６、１６をエミッタ領域１２に接する第１領域６とドリフト領域２２に接する第２領域１６に分離している。拡散領域１４は、ｎ型であり、ドリフト領域２２よりも不純物濃度が高い。ＩＧＢＴ１００では、ターンオン時にドリフト領域２２内のエミッタ領域側の部位２２ａにも正孔が多く蓄積される。 （もっと読む）

【課題】ＳＯＩ層の膜厚を厚くすることによりＬＤＭＯＳＦＥＴのソースとドレイン間の絶縁耐圧ＢＶ_ＤＳの高耐圧化を図る。
【解決手段】Ｐ型ボディ層４の直下の、Ｐ型ボディ層４とＢＯＸ層２の間のＮ型ＳＯＩ層３中にＰ＋Ｂ埋め込み層１３を形成することにより、Ｐ＋Ｂ埋め込み層１３が存在しなかった時にＢＯＸ層２まで拡がらず、絶縁破壊に至ったＰ型ボディ層４からＮ型ＳＯＩ層３に延びる空乏層を、ＢＯＸ層２近傍まで延ばすことができる。これによりＰ型ボディ層４からの空乏層とＢＯＸ層２からＮ型ＳＯＩ層３に延びる空乏層と一体化することができ、Ｎ＋型ドレイン層８に向かいＮ型ＳＯＩ層３内の全体に空乏層を拡げる事ができる。 （もっと読む）

【課題】逆阻止能力を有し、低オン抵抗で高速スイッチング特性を有する素子を提供すること。
【解決手段】シリコン基板１０１と、シリコン基板１０１上に形成されたバッファ層１０２，１０３と、バッファ層１０２、１０３上に形成された窒化ガリウム半導体層１０４と、シリコン基板１０１の裏面からシリコン基板１０１ならびにバッファ層１０２、１０３を貫通して窒化ガリウム半導体層１０４に達する深さで形成されたトレンチ溝１１２と、このトレンチ溝１１２の中に形成された金属膜１１３と、を備え、金属膜１１３と窒化ガリウム半導体層１０４とがショットキー接合を形成する逆耐圧を有する窒化ガリウム半導体装置とする。 （もっと読む）

【課題】ドリフト領域の横方向に不純物濃度が増加する層と、不純物濃度が薄く調整された層とを並存させたバイポーラで動作する横型の半導体装置において、耐圧を確保しつつ、オン電圧を低減し、スイッチングロスを低減する。
【解決手段】ドリフト領域は、横方向に不純物濃度が増加する第２層と、不純物濃度が薄く調整された第１層を備えている。第１埋め込み絶縁層の上面に第２埋め込み絶縁層が設けられている。第２埋め込み絶縁層は、第１層の下面およびボディ領域の下面と接している。第１埋め込み絶縁層の上面には、第２層が設けられており、第１層は第２層の上に設けられている。第２埋め込み絶縁層によって、ボディ領域の近傍のドリフト領域のキャリア密度を向上させ、抵抗を低くすることができる。これによって、耐圧を確保しつつ、オン電圧を低減し、スイッチングロスを低減することができる。 （もっと読む）

【課題】
オン耐圧を向上させたＬＤＭＯＳトランジスタ及びその製造方法を提供することを課題とする。
【解決手段】
第１導電型の半導体層の表層部に形成される第２導電型のボディ層と、前記ボディ層の表層部に形成される第１導電型のソース領域と、前記半導体層の表層部に形成され、前記ボディ層に接続される第１導電型のドリフト層と、前記ドリフト層の表層部に形成される第１導電型のドレイン領域と、前記ボディ層と前記ドリフト層の表層部に形成され、前記ソース領域に接続されるゲート酸化層と、前記ドリフト層の表層部に形成され、前記ゲート酸化層及び前記ドレイン領域に接続されるＬＯＣＯＳ酸化層と、前記ボディ層に一端が接続され、他端が前記ドレイン領域の方向に延伸して、前記半導体層と前記ドリフト層の間に形成されるボトム領域とを含む。 （もっと読む）

【課題】オン耐圧および電流能力を維持し、オフ耐圧を向上させる半導体装置を提供する。
【解決手段】高耐圧横型ＭＯＳＦＥＴ２０では、ｎ⁺⁺ドレイン領域７は、ｎ^-ドリフト領域３に直線状に延びている。ｎ⁺バッファ領域６は、ｎ⁺⁺ドレイン領域７を囲んでいる。ゲート電極１１、ｎ⁺⁺ソース領域５およびｐベース領域４は、ｎ⁺バッファ領域６側からこの順に、ｎ⁺バッファ領域６を挟むように、ストライプ形状に形成されている。ｎ半導体領域８は、ｎ⁺バッファ領域６の終端コーナー部を覆うように形成されている。また、ｎ半導体領域８は、ｎ^-ドリフト領域３の深さ方向に、ｎ⁺バッファ領域６の下の領域を占めるように形成されている。高耐圧横型ＭＯＳＦＥＴ２０は、分離トレンチ１４および分離シリコン領域により、高耐圧横型ＭＯＳＦＥＴ２０に隣接するデバイスと電気的に分離されている。 （もっと読む）

【目的】ワイヤ接続における高耐圧半導体装置において、複雑なプロセス製造工程も、複雑な裏面加工工程も一切伴わず、低コストで高耐圧化、高信頼性化を実現できる高耐圧半導体装置およびそれを用いた高電圧集積回路装置を提供することにある。
【構成】半導体基板１００上に誘電体層１０１を介して半導体層１０２が形成され、半導体層１０２上にドレイン層１１３と、ドレイン層１１３を内包するように形成されたバッファ層１１２と、ドレイン層１１３と離間し、その周りを囲むように形成されたソース層１１４と、ソース層１１４を内包するように形成されたウエル層１１１と、半導体層１０２上にゲート絶縁膜を介して形成されたゲート電極１１０と、を備えた高耐圧半導体装置において、ドレイン層１１３及び、バッファ層１１２の平面形状が非連続または連続の環状とする。 （もっと読む）

【課題】 ノーマリーオフ動作、高耐圧、大電流を実現する電界効果トランジスタを提供する。
【解決手段】 電界効果トランジスタの下面または上面にボディ電極８を設ける。下面にボディ電極８を設ける場合、ｐ型Ｓｉ基板２上にＡｌＮ層３１およびＧａＮ層３２の繰り返しによるバッファ層３を介してｐ−ＧａＮ層４を設け、バッファ層３の最上層のＡｌＮ層３１を薄くし、ｐ型Ｓｉ基板の下面にボディ電極８を形成する。上面にボディ電極８を設ける場合、サファイア基板２１上にｐ−ＧａＮ層４を設け、ソース電極５およびドレイン電極６下の部分にＡｌＧａＮ層１３を設け、ＡｌＧａＮ層１３上にボディ電極８を設ける。アバランシェにより生じる正孔２０をボディ電極８より引き抜く。 （もっと読む）

【課題】電流特性の低下を防ぐ半導体装置を提供する。
【解決手段】ｎチャネル型の横型ＩＧＢＴ１０では、Ｎ-エピタキシャル層４とはｐベース１１を介在させて隔てられているＰ+拡散層１２と、エミッタ領域としてのＮ+拡散層１３とには、金属シリサイド層９ａが形成されている。一方、Ｎ-エピタキシャル層４との接合面がｐｎ接合面となるコレクタ領域としてのＰ+拡散層１４には、金属シリサイド層は形成されていない。 （もっと読む）

【課題】低オン抵抗・高耐圧で動作可能なＧａＮ系化合物半導体デバイスを提供する。
【解決手段】基板上に形成されたバッファ層、チャネル層と、前記チャネル層上に形成され、ドリフト層と、前記ドリフト層上に配置されたソース電極およびドレイン電極と、ドリフト層に形成されたリセス部の内表面および前記ドリフト層の表面に形成された絶縁膜と、前記絶縁膜上に形成されたフィールドプレート部を有するゲート電極とを備えたＧａＮ系電界効果トランジスタにおいて、前記ドリフト層は、前記リセス部と前記ドレイン電極との間に、シートキャリア密度が５×１０^１３ｃｍ^−２以上、１×１０^１４ｃｍ^−２以下のｎ型ＧａＮ系化合物半導体からなる電界緩和領域を有し、前記ドリフト層の前記電界緩和領域上に形成された前記絶縁膜の厚さが３００ｎｍ以上であることを特徴とする。 （もっと読む）

【課題】炭化珪素半導体を含む半導体装置を提供すること、又は炭化珪素半導体を含む半導体装置の生産性の向上を図ることを目的とする。
【解決手段】半導体層若しくは半導体基板の少なくとも一部がエネルギーギャップの大きな半導体領域で構成する。該エネルギーギャップの大きな半導体領域は、好ましくは炭化珪素で形成され、少なくとも絶縁層を介して設けられるゲート電極と重なる位置に設けられる。該半導体領域がチャネル形成領域に含まれる構成することで絶縁破壊耐圧を向上させる。 （もっと読む）

【課題】保護回路において、所望の遅延時間を実現する。また、遅延回路の小型化を図り、消費電力を低減させる。
【解決手段】遅延回路１００は、第１のインバータ１０１〜第３のインバータ１０３、第４のｐチャネルＭＯＳＦＥＴ７、第４のｎチャネルＭＯＳＦＥＴ８、遅延抵抗１２１およびキャパシタ１２２で構成されている。遅延抵抗１２１は、第１のインバータ１０１の出力端子と第２のインバータ１０２の入力端子の間に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子は、遅延抵抗１２１と第２のインバータ１０２の入力端子の間のノード１１３に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子とドレイン端子の間には、キャパシタ１２２が接続されている。第４のｎチャネルＭＯＳＦＥＴ８の帰還容量を用いることで、キャパシタ１２２の容量を、キャパシタ１２２の物理的な静電容量よりも擬似的に大きくする。 （もっと読む）

【課題】耐圧性が高い電界効果トランジスタを提供すること。
【解決手段】ｐ型の導電型を有する基板と、前記基板上に形成された高抵抗層と、前記高抵抗層上に形成され、ｐ型の導電型を有するｐ型半導体層を前記基板側に配置したリサーフ構造を有する半導体動作層と、前記半導体動作層上に形成されたソース電極、ドレイン電極、およびゲート電極と、を備える。好ましくは、前記リサーフ構造は、前記ｐ型半導体層上に形成されたｎ型の導電型を有するリサーフ層を備える。また、好ましくは、前記リサーフ構造は、前記ｐ型半導体層上に形成されたアンドープのキャリア走行層と、前記キャリア走行層上に形成され該キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層とを備える。 （もっと読む）

【課題】ＥＳＤサージ耐量を向上できるようにする。
【解決手段】ＬＤＭＯＳにおいて、ｎ＋型ドレイン領域５を囲むように、ｎ型基板１よりも高濃度に形成され、ｎ＋型ドレイン領域５に近づくほど高濃度となるｎ型領域６を配置する。さらに、ｎ＋型ソース領域８に隣接配置されるｐ＋型コンタクト領域９がｎ＋型ソース領域８の下部まで入り込むようにし、ｎ＋型ソース領域８、ｐ型ベース領域７及びｎ型基板１によって形成される寄生トランジスタがオンし難くなるようにする。 （もっと読む）

【課題】ＥＳＤ保護素子が集積された回路全体の製造コストを低減する。
【解決手段】ＥＳＤ保護素子１００は、ｎチャネルＧＧＦＥＴ構造を有している。ＥＳＤ保護素子１００において、第１ｐ⁺低抵抗領域４１は、第１ｐウエル領域４の一部に、第１ｐ⁺⁺コンタクト領域５とその下の領域、ｎ⁺⁺ソース領域８とその下の領域、第１ＬＤＤ領域６とその下の領域、第１ゲート絶縁膜１２の下の領域、第２ＬＤＤ領域７とその下の領域、およびｎ⁺⁺ドレイン領域９の一部とその下の領域に設けられている。第１ｐ⁺低抵抗領域４１のｎ⁺⁺ドレイン領域９側の端部から、第１ゲート電極１３のｎ⁺⁺ドレイン領域９側の端部までの第１エクステンション距離（ＬＢＰ１）は、０〜０．３μｍの範囲内にある。ＥＳＤ保護素子１００の第１ｐ⁺低抵抗領域４１は、高耐圧デバイスの低抵抗領域と同時に形成される。 （もっと読む）

【課題】高耐圧ＩＣ向けの従来のＥＳＤ保護回路では、出力段回路等の保護対象回路のＥＳＤ耐量を向上するために、ＥＳＤ向けの素子設計が必要となるといった課題があった。
【解決手段】本発明では、出力段回路には、通常のラッチアップ動作対策のあるＩＧＢＴを用い、ＥＳＤクランプ回路には、ラッチアップ防止層の不純物濃度を低濃度または削除した出力段回路素子よりラッチアップのしやすいＩＧＢＴを使用する。ラッチアップ防止層以外の構造は従来技術と同一でよい。
【効果】本発明のＥＳＤ保護回路ではＩＧＢＴのラッチアップ動作を用いることによりＥＳＤ耐量が向上する。更に、従来と比較してＥＳＤ保護回路のサイズの低減が実現できる。また、ＥＳＤ向けデバイスの設計を省略することが可能となる。 （もっと読む）

【目的】層間絶縁膜内の電荷による電界への影響を緩和して、素子のリーク電流の減少と耐圧の向上を図ることができる半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜をＳｉＨ₄とＮ₂Ｏから形成される堆積酸化膜２ａとＴＥＯＳとＯ₂から形成されるＴＥＯＳ酸化膜２ｂとの二層の複合膜とすることで、ＴＥＯＳ酸化膜２ｂ中の電荷５による電界への影響を堆積酸化膜２ａで緩和できて、素子のリーク電流が低減され、耐圧が向上する。その結果、良品率を向上させることができる。 （もっと読む）