高耐圧半導体装置および高電圧集積回路装置
【目的】ワイヤ接続における高耐圧半導体装置において、複雑なプロセス製造工程も、複雑な裏面加工工程も一切伴わず、低コストで高耐圧化、高信頼性化を実現できる高耐圧半導体装置およびそれを用いた高電圧集積回路装置を提供することにある。
【構成】半導体基板１００上に誘電体層１０１を介して半導体層１０２が形成され、半導体層１０２上にドレイン層１１３と、ドレイン層１１３を内包するように形成されたバッファ層１１２と、ドレイン層１１３と離間し、その周りを囲むように形成されたソース層１１４と、ソース層１１４を内包するように形成されたウエル層１１１と、半導体層１０２上にゲート絶縁膜を介して形成されたゲート電極１１０と、を備えた高耐圧半導体装置において、ドレイン層１１３及び、バッファ層１１２の平面形状が非連続または連続の環状とする。
【構成】半導体基板１００上に誘電体層１０１を介して半導体層１０２が形成され、半導体層１０２上にドレイン層１１３と、ドレイン層１１３を内包するように形成されたバッファ層１１２と、ドレイン層１１３と離間し、その周りを囲むように形成されたソース層１１４と、ソース層１１４を内包するように形成されたウエル層１１１と、半導体層１０２上にゲート絶縁膜を介して形成されたゲート電極１１０と、を備えた高耐圧半導体装置において、ドレイン層１１３及び、バッファ層１１２の平面形状が非連続または連続の環状とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｅｒ）基板を用いた高耐圧半導体装置に係り、特にＨＶＩＣ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に代表される電力変換用集積回路に用いられることを目的としている。主に１００Ｖから１２００Ｖまでの高耐圧クラスのＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）に利用されうる。
【背景技術】
【０００２】
近年、Ｐｏｗｅｒ−ＩＣの高耐圧要求に伴い、トレンチ誘電体分離と絶縁層により、素子間を完全に分離できるＳＯＩ基板が注目されている。ＳＯＩ基板上に高耐圧電力変換集積回路を形成することで、スイッチング時の寄生素子による誤動作防止、ノイズによる干渉防止、寄生容量の低減などの利点が挙げられる。また、集積回路内の各デバイスのエッヂ構造や高耐圧端部終端構造（ＨＶＪＴ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ）にトレンチによる誘電体分離を適用できるため、集積回路自体のチップサイズシュリンクの効果も期待できる。
図１２は、従来の高耐圧半導体装置の要部断面図である。図１２に示す従来の高耐圧半導体装置９５０は、支持基板９００の上面に誘電体層９０１を設け、その誘電体層９０１の上面には半導体基板からなるｎ-型半導体層９０２が備えられている。誘電体層９０１は支持基板９００とｎ-型半導体層９０２を誘電体分離しており、ｎ-型半導体層９０２内の横方向の絶縁分離は、ｎ−型半導体層９０２に形成されたトレンチ９０３内にシリコン酸化膜９０４を埋め込んだトレンチ誘電体分離により区画している。上記の区画されたｎ-型半導体層９０２内の所定の範囲内において、ｎ-型半導体層９０２をドリフトドレイン領域９０２とし、そのドリフトドレイン領域９０２の上面中央部に、高濃度のドレインｎ+層９１３と、ドレインｎ+層９１３よりも高抵抗となるｎ型バッファ層９１２を備え、ｎ型バッファ層９１２から離間し、かつ取り囲むようにｐ型ウエル拡散層９１１と、ｐ型ウエル拡散層９１１内にソースｎ+層９１４が、それぞれ形成されている。また、ｎ+ソース層９１４とｐ型ウエル拡散層９１１及び、ドリフトドレイン領域９０２上には絶縁膜を介して、ゲート電極９１０を設け、ソースｎ+層９１４とドレインｎ+層９１５にそれぞれ、ソース電極９０８、ドレイン電極９０９を設けており、ソース電極９０８とドレイン電極９０９はフィールド酸化膜９０５、層間絶縁膜（ＩＬＤ：Ｉｎｔｅｒ Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃｓ）９０６およびパッシベーション膜９０７によって、互いに絶縁されている。また、ソースｎ+層９１４とドレインｎ+層９１３には、互いにドリフトドレイン領域９０２の上方に張り出して、フィールドプレート電極を設けている。図１２では、ソース電極９０８およびドレイン電極９０９が層間絶縁膜９０６の上に延在することでフィールドプレート電極を構成している。
【０００３】
支持基板９００と、ソース電極９０８及びゲート電極９１０をグランド電位に固定し、ドレイン電極９０９に正バイアスを印加してゆくと、上記半導体装置９００のｐ型ウエル拡散層９１１とｎ-型半導体層９０２との間のｐｎ接合から空乏層が広がる。また、同時に支持基板９００をグランド電位に固定していることで、誘電体層９０１とｎ-型半導体層９０２との界面からも空乏層が広がる。よって、ｎ-型半導体層９０２内において横方向と縦方向から空乏層が広がり、ドリフトドレイン領域９０２の表面電界が緩和される。
この効果は、一般にリサーフ（ＲＥＳＵＲＦ：Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）効果と言われる。
ドリフトドレイン領域９０２のｎ型バッファ層９１２とｐ型ウエル拡散層９１１との間の距離Ｌｄを十分長く取り、最適の不純物濃度に調整し、上記フィールドプレート電極の張り出し長さを最適化することで、ドレイン電極９０９に高電圧が印加されたときでも表面電界が緩和され、ｐｎ接合部で電界集中せず、尚且つ半導体基板表面にてアバランシェ降伏しないように設計されている。
【０００４】
このとき、アバランシェ降伏は、ドリフトドレイン領域９０２と誘電体層９０１との界面で起こる。このような、リサーフ条件を満たすときの高耐圧半導体装置の耐圧Ｖｂｒは、ポアソンの式を変換して数式１で表される。
【０００５】
【数１】
ここで、Ｅｃｒは臨界電界、ｄはｎ-型半導体層９０２の厚さ（単位：μｍ）で、Ｔｏｘは誘電体層の厚さ（単位：μｍ）である。ここで、ｎ-型半導体層９０２をシリコン、誘電体層９０１をシリコン酸化膜で形成した場合の、耐圧Ｖｂｒは、Ｅｃｒ＝３Ｅ５（Ｖ／ｃｍ）、ｄ＝２０μｍ、Ｔｏｘ＝５μｍ、εｓｉ＝１１．７、εｏｘ＝３．９をそれぞれ代入すると、Ｖｂｒ＝７５０Ｖとなる。
一般に、ＨＶＩＣに、搭載されるレベルシフタや高耐圧ブートストラップダイオードの耐圧は、６００Ｖの製品仕様の場合には、ｎ-型半導体層９０２の比抵抗バラツキや誘電体層９０１の厚みのバラツキ、さらにはＨＶＩＣにより制御されるパワーＭＯＳＦＥＴなどの実耐圧を加味して、最低でも７５０Ｖ程度の耐圧が要求される。
【０００６】
上記数式１より、高耐圧半導体装置の高耐圧化には、ｎ-型半導体層９０２の厚さｄ、または、誘電体層９０１の厚さＴｏｘの厚膜化を行えばよいことになるが、ｎ-型半導体層９０２の厚さｄにおいては、ｎ-型半導体層９０２上の横方向の素子間を区間するトレンチのエッチングや酸化膜埋め込みなどの製造プロセス上の制約があるため、ｄ＝１０〜２０μｍ程度が現実的な値となる。また、誘電体層９０１の厚さＴｏｘは、張り合わせ方式のＳＯＩ基板の場合、厚くなるほど、ＩＣ製造プロセス過程でのウエハの反りが大きくなる問題と、高温炉による誘電体層９０１の堆積時間の増加を伴うため、ＳＯＩ基板コストアップとなってしまう問題がある。加えて、誘電体層９０１の厚膜化は、誘電体層９０１とｎ-型半導体層９０２接合面から伸びる空乏層の伸びを小さくしてしまうので、上述したリサーフ効果が低減してしまい、高耐圧半導体装置表面の電界がきつくなるため、耐圧が低下してしまう。よって、ｎ-型半導体層９０２の厚さは、厚く見積もってもＴｏｘ＝４〜５μｍ程度が現実的な値となる。
【０００７】
しかしながら、このように高耐圧用途に最適化された厚い誘電体層９０１、厚いｎ-型半導体層９０２を備えた高耐圧半導体装置９００を、ＨＶＩＣなどの電力変換用集積回路に搭載するため１チップ化しようとすると、ドレイン電極９０９からアルミ配線９１７などで図示しないハイサイド駆動回路である高電圧領域へ接続する必要がある。この接続を、特許文献１に記載しているように、高耐圧半導体装置の中心電極（ドレイン電極９０９）から外周半導体領域（ソースｎ+層９１４及びｐ型ウエル拡散層９１１）上に配線を通すことにより行おうとすると、ドリフトドレイン領域９０２の電位がドレイン電極９０９の電位に引かれて、ｐ型ウエル拡散層９１１近傍で局部的に電界集中してしまうため、均一な耐圧設計が崩れるだけでなく、配線下の領域が低い電圧でアバランシェ降伏してしまい耐圧低下となってしまう問題があった。
【０００８】
そこで通常、誘電体分離領域内に形成された半導体装置から、隣接または、離間した誘電体分離領域への安定した高電位配線を行うためには、特許文献２および３に示すようなボンディングワイヤによる高電位配線接続方法が行われている。特許文献２および３では、誘電体層に積層方向に別の誘電体を隣接配置し、半導体装置の耐圧を高く維持する方法が提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第３４８９３６２号公報
【特許文献２】特許公開２００６−３１３８２８号公報
【特許文献３】特許第４０２０１９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献２および３に記載の構成は、複雑な裏面加工工程を伴い、コストが高くなってしまう。
本発明は、上述した点を鑑みて、その目的とするところは、ワイヤ接続における高耐圧半導体装置において、複雑なプロセス製造工程も、複雑な裏面加工工程も一切伴わず、低コストで高耐圧化、高信頼性化を実現できる高耐圧半導体装置および高電圧集積回路装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために請求項１の高耐圧半導体装置は、支持基板と該支持基板上に誘電体層を介して第１導電型の半導体層が形成され、前記半導体層上に前記半導体層よりも不純物濃度の濃い第１導電型のドレイン層と、該ドレイン層を内包するように形成され、かつ、前記半導体層と前記ドレイン層との間の不純物濃度を備えた第１導電型のバッファ層と、前記ドレイン層と離間し、その周りを囲むように形成された前記半導体層よりも不純物濃度の濃い第１導電型のソース層と、該ソース層を内包するように形成された第２導電型のウエル層と、前記ソース層と、ウエル層及び該ウエル層と前記バッファ層との間に介在する前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソース層に電気的に接続されたソース電極と、を備えた高耐圧半導体装置において、
前記ドレイン層及び、前記バッファ層の平面形状が非連続または連続の環状であることとする。
【００１２】
また、請求項２の高耐圧半導体装置は、支持基板と該支持基板上に誘電体層を介して第１導電型の半導体層が形成され、前記半導体層上に前記半導体層よりも不純物濃度の濃い第１導電型のドレイン層と、該ドレイン層を内包するように形成され、かつ、前記半導体層と前記ドレイン層との間の不純物濃度を備えた第１導電型のバッファ層と、前記ドレイン層と離間し、その周りを囲むように形成された前記半導体層よりも不純物濃度の濃い第１導電型のソース層と、該ソース層を内包するように形成された第２導電型のウエル層と、前記ソース層と、ウエル層及び該ウエル層と前記バッファ層との間に介在する前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソース層に電気的に接続されたソース電極と、を備えた高耐圧半導体装置において、
前記ドレイン層の平面形状が非連続または連続の環状であり、該環の内側に前記半導体層の表面から前記バッファ層より深い深さで形成された第２導電型拡散層を備えたこととする。
【００１３】
また、請求項３の高耐圧半導体装置は、請求項１または２に記載の高耐圧半導体装置において、前記ドレイン層の内側の前記半導体層上に絶縁膜を介して前記ドレイン電極と電気的に接続されたドレインパッドを備え、該ドレインパッドと接続されるボンディングワイヤを有することとする。
また、請求項４に記載の高電圧集積回路装置は、請求項３に記載の高耐圧半導体装置と、該高耐圧半導体装置と前記半導体層に形成された分離領域を介して形成される高電圧領域と、該高耐圧領域に前記半導体層上に絶縁膜を介して形成された電極パッドとを備え、該電極パッドと前記ボンディングワイヤとが接続されたこととする。
また、請求項５の高耐圧半導体装置は、支持基板と該支持基板上に誘電体層を介して第１導電型の半導体層が形成され、前記半導体層上に前記半導体層よりも不純物濃度の濃い第１導電型のカソード層と、該カソード層を内包するように形成され、かつ、前記半導体層と前記カソード層との間の不純物濃度を備えた第１導電型のバッファ層と、前記カソード層と離間し、その周りを囲むように形成された前記半導体層よりも不純物濃度の濃い第２導電型のアノード層と、を備えた高耐圧半導体装置において、
前記カソード層及び、前記バッファ層の平面形状が非連続または連続の環状であることとする。
【００１４】
また、請求項６の高耐圧半導体装置は、支持基板と該支持基板上に誘電体層を介して第１導電型の半導体層が形成され、前記半導体層上に前記半導体層よりも不純物濃度の濃い第１導電型のカソード層と、該カソード層を内包するように形成され、かつ、前記半導体層と前記カソード層との間の不純物濃度を備えた第１導電型のバッファ層と、前記カソード層と離間し、その周りを囲むように形成された前記半導体層よりも不純物濃度の濃い第２導電型のアノード層と、を備えた高耐圧半導体装置において、
前記カソード層の平面形状が非連続または連続の環状であり、該環の内側に前記半導体層の表面から前記バッファ層より深い深さで形成された第２導電型拡散層を備えたこととする。
【発明の効果】
【００１５】
本発明によれば、従来の高耐圧半導体装置と同一の比抵抗、同一のＳＯＩ層膜厚、同一の埋め込み誘電体層膜厚において、ドレイン領域のバッファ層の構成の違いのみにより実現できるため、製造上のコストアップなしで、高耐圧かつ高信頼性の高耐圧半導体装置および高電圧集積回路装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明における一実施の形態の高耐圧半導体装置の要部断面図である。
【図２】図１の要部平面図である。
【図３】デバイスシミュレーション結果を示す図である。
【図４】耐圧シミュレーション結果を示す図である。
【図５】参考例の高耐圧半導体装置の要部断面図である。
【図６】デバイスシミュレーション結果を示す図である。
【図７】本発明における他の実施の形態の高耐圧半導体装置の要部断面構造図である。
【図８】本発明における他の実施の形態の高耐圧半導体装置の要部平面図である。
【図９】本発明の高耐圧半導体装置を用いた回路図である。
【図１０】本発明の高電圧集積回路装置の要部断面図である。
【図１１】本発明の高耐圧半導体装置の要部断面図である。
【図１２】従来の高耐圧半導体装置の要部断面図である。
【発明を実施するための形態】
【００１７】
通常、ＳＯＩ基板上の高耐圧半導体装置のドレイン端子に高電圧を印加した際、第２導電型ウエル層とドリフトドレイン領域に相当する第１導電型半導体層とのｐｎ接合部から空乏層が伸び、また同時に埋め込み誘電体層と第１導電型半導体層との接合部からも空乏層が伸び、やがてドレイン電極の下部に当たる埋め込み誘電体層と第１導電型半導体層との接合部で高電界となり、臨界電界に達し、アバランシェブレークダウンに突入する。しかし、上記に記述したように、ＳＯＩ基板上に第１導電型高濃度ドレイン層と、それを取り囲む第１導電型バッファ層を環状で形成することで、ドレイン電極の下部に当たる埋め込み誘電体層と第１導電型半導体層との接合部で高電界領域を狭くすることができ、また同時に表面電界も緩和できるため、臨界電界を高くすることができる。
その結果として、ドレイン電極下部に円状かつ一様に中を満たしたバッファ層を備えた従来の高耐圧半導体装置に比べ、高濃度ドレイン層を取り囲むバッファ層を環状で形成した本発明の高耐圧半導体装置では、耐圧を数十ボルト高くすることができる。また、通常数百ボルトの高耐圧を出すためにはドリフトドレイン領域を低不純物濃度にすることが必要なため、従来の構造のように、電界集中領域がドレイン電極直下の比較的バルク表面（ドリフトドレイン領域表面）の領域に集中する構成では、表面チャージの影響で耐圧変動などが起きやすかった。しかしながら、本発明の構造だと、埋め込み誘電体層とｎ-型半導体層との界面領域で高電界となり、バルク表面で電界集中しにくい構造となるため、ドレイン端子に高電圧が印加された時のドリフトドレイン領域表面のチャージによる影響を少なくすることができる。
【実施の形態１】
【００１８】
図１は、本発明における一実施の形態の高耐圧半導体装置の要部断面図である。図２は、図１の要部平面図であり、図１において、ｎ-型半導体層１０２の表面に絶縁膜や電極が形成されていない状態での平面図である。
高耐圧半導体装置５００は、支持基板１００の上面に誘電体層１０１を設け、その誘電体層１０１の上面にはシリコン基板からなるｎ-型半導体層１０２が備えられている。誘電体層１０１は支持基板１００とｎ-型半導体層１０２を誘電体分離しており、ｎ-型半導体層１０２内の横方向の絶縁分離は、ｎ-型半導体層１０２にトレンチ１０３を形成し、このトレンチ１０３内に充填されたシリコン酸化膜１０４によるトレンチ誘電体分離により区画している。上記の区画されたｎ-型半導体層１０２内の所定の範囲内において、ｎ-型半導体層１０２をドリフトドレイン領域５０２とし、そのｎ-型半導体層の上面中央部に、高濃度のドレインｎ+層１１３と、ドレインｎ+層１１３よりも高抵抗となるｎ型バッファ層１１２を備え、ｎ型バッファ層１１２はドレインｎ+層１１３を包括するように環状に形成する。また、ｎ型バッファ層１１２から離間し、かつドレインｎ+層１１３を取り囲むようにｐ型ウエル拡散層１１１と、ｐ型ウエル拡散層１１１内にソースｎ+層１１４とウエルピックアップｐ+層１１５とが、それぞれ形成されている。また、ｎ+ソース層１１４とｐ型ウエル拡散層１１１及び、ドリフトドレイン領域５０２上には絶縁膜を介して、ポリシリコンからなるゲート電極１１０を設け、ソースｎ+層１１４とドレインｎ+層１１３にそれぞれ、ソース電極１０８、ドレイン電極１０９を設けており、ソース電極１０８とドレイン電極１０９はフィールド酸化膜（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ)１０５および層間絶縁膜１０６によって、互いに絶縁されている。また、ソースｎ+層１１４とドレインｎ+層１１３には、互いにドリフトドレイン領域５０２上に層間絶縁膜を介して張り出すようにフィールドプレート電極を設けている。この実施の形態では、ソース電極１０８とドレイン電極１０９がドレインドリフト領域５０２上に延在することによりフィールドプレート電極としても機能している。ドレインパッド１１９以外はプラズマシリコン窒化膜からなるパッシベーション膜１０７で覆われている。
【００１９】
また、誘電体層１０１の膜厚はＴｏｘ＝５．０μｍ、ｎ-型半導体層１０２の膜厚はＴｓｏｉ＝２０．０μｍとした。トレンチ１０３のトレンチ幅はＬｔ＝１．５μｍとしてドライエッチングによりトレンチ深さＤｔ＝２２μｍ程度にオーバーエッチングして誘電体層１０１に達するように形成される。トレンチ１０３内にはＰ−ＴＥＯＳ（プラズマ−テトラエトキシシラン）酸化膜等の誘電体を埋め込む。ｐ型ウエル拡散層１１１は、高温の熱酸化と高温のＮ2ドライブ工程により、拡散深さＸｊ＝３．５μｍ程度で形成される。ｎ型バッファ層１１２は、高温のＮ2ドライブにより、拡散深さＸｊ＝１．３μｍ程度で形成される。また、ｎ-型半導体層１０２の比抵抗は１２．５（Ω・ｃｍ）とし、ｐ型ウエル拡散層１１１のボロン不純物濃度は１．５Ｅ１７（／ｃｍ3）程度とし、ｎ型バッファ層１１２のリン不純物濃度は１Ｅ１７（／ｃｍ3）程度とする。ソースｎ+層１１４とドレインｎ+層１１３は砒素不純物濃度１Ｅ２０（／ｃｍ3）、ウエルピックアップｐ+層１１５のＢＦ2不純物濃度は１Ｅ２０（／ｃｍ3）として形成する。ｎ型バッファ層１１２とｐ型ウエル拡散層１１１との間の距離はおよそ１００μｍで、ドレイン電極１０９と電気的に接続されるボンディング用のドレインパッド１１９の幅（直径）は１００μｍ程度とする。
【００２０】
さらに、高耐圧半導体装置５００から同一の半導体基板内に形成された高電圧領域（高電位浮遊領域）への高電位配線は、フィールド酸化膜１０５上の位置にてドレインパッド１１９にボンディング接続されたボンディングワイヤ１１６により行なう。
図２に示すように、本実施の形態では、高耐圧半導体装置の各領域およびトレンチ１０３の平面形状は、円形状の場合を示したが、円形状でなく、直線部と円弧部とからなる略多角形状や楕円形状であってもよい。
ここで、高耐圧半導体装置５００に対して、支持基板１００と、ソース電極１０８及びゲート電極１１０をグランド電位に固定し、ドレイン電極１０９に正バイアスを印加してゆくと、上記半導体装置のｐ型ウエル拡散層１１１とｎ-型半導体層１０２との間のｐｎ接合から空乏層が伸びる。また、同時に支持基板１００をグランド電位に固定していることで、誘電体層１０１とｎ-型半導体層１０２との界面からも空乏層が伸びる。
【００２１】
以下にシミュレーションを行った結果について説明する。
シミュレーションは、図１に記載の本発明の構造と、参考例として図５に示す半導体装置とについておこなった。
図５は、参考例の高耐圧半導体装置の要部断面図である。
図５に示す高耐圧半導体装置６００は、図１の構成において、ｎ型バッファ層１１２が、平面形状が円形状のｎ型バッファ層６１２に置き換わっている点である。ｎ型バッファ層６１２は、ドレインパッド１１９下のフィールド酸化膜１０５とｎ-型半導体層１０２との間に介在し、該フィールド酸化膜１０５とドレインｎ+層１１３を覆うように形成されている。
図３および図６は、デバイスシミュレーション結果を示す図であり、それぞれの図において、（ａ）は、２次元のデバイスシミュレーションを用いて高耐圧半導体装置５００，６００の支持基板１００と、ソース電極１０８及びゲート電極１１０をグランド電位に固定し、ドレイン電極１０９に７００Ｖの電圧を印加した際の、２次元電界分布の様子を示し、（ｂ）は、同図（ａ）において、高耐圧半導体装置５００，６００の表面のドレインｎ+層１１５から誘電体層１０１にかけて電界集中ポイント（図３中のＡ線と図６中のＢ線）を通るように垂直方向にカットした１次元の電界強度の波形を示す。
【００２２】
図６の参考例の場合では、高電界領域が誘電体層１０１とｎ-型半導体層１０２との界面に１つのピークで電界集中にているのに対して、図３の本発明の場合では２つのピークに分かれて集中している。このことで、環状に形成されたｎ型バッファ層１１２を配置する本発明の構成では、誘電体層１０１とｎ-型半導体層１０２との界面での臨界電界が高くなり、ブレークダウン状態になる電圧を数十ボルト高く保つことができる。
図４は、耐圧シミュレーション結果を示す図であり、図５に記載のｎ型バッファ層６１２の構造と、図１に示したｎ型バッファ層１１２の構造とで高耐圧半導体装置５００，６００の耐圧シミュレーションを行なった比較結果を示す。シミュレーションは、高耐圧半導体装置５００，６００の支持基板１００と、ソース電極１０８及びゲート電極１１０をグランド電位に固定し、ドレイン電極１０９に正バイアスを印加した際にドレイン電流（Ｉｄｓ）が１００ｎＡとなるドレイン電圧をブレークダウン状態になる電圧とした。但し、高耐圧半導体装置５００，６００の、誘電体層１０１の膜厚、ｎ-型半導体層１０２の膜厚および比抵抗、ｐ型ウエル拡散層１１１、ドレインｎ+層１１３、ソースｎ+層１１４およびウエルピックアップｐ+層１１５の不純物濃度プロファイルは、同一とする。
【００２３】
図５の参考例の構成の耐圧が、ＢＶｄｓ＝７４０Ｖ（Ｗ＝２５μｍ，Ｉｄｓ＝１００ｎＡ）に対して、図１の本発明の構成では、ＢＶｄｓ＝７６５Ｖ（Ｗ＝２５μｍ，Ｉｄｓ＝１００ｎＡ）と２５Ｖ耐圧を向上できる。（Ｗは高耐圧半導体装置５００のゲートチャネル幅（μｍ）、Ｉｄｓはドレイン-ソース電流）
このことは、先に記述したポアソンの数式１において、耐圧ＶｂｒをそれぞれＶｂｒ＝７４０Ｖ，７６５とし、ｄ＝２０μｍ、Ｔｏｘ＝５μｍ、εｓｉ＝１１．７、εｏｘ＝３．９をそれぞれ代入すれば、臨界電界がそれぞれ、従来構造が２．９６Ｅ５（Ｖ／ｃｍ）となり、図１の本発明の構成が３．０６Ｅ５（Ｖ／ｃｍ）ということに相当する。この臨界電界の差の分により、図１の本発明の構成ではブレークダウンモードになりにくく高耐圧化できる。
【００２４】
また、図６（ｂ）の参考例の１次元の電界強度グラフを見ると、高電界領域がドレイン電極直下のバルク表面（ｎ-型半導体層１０２表面）であることが分かる。このことは、低不純物濃度化しているドリフトドレイン領域６０２において表面のチャージの影響を受けやすく、耐圧変動という問題を誘発しやすくしてしまう。
さらに、高耐圧半導体装置６００のようにｎ型バッファ層６１２が従来の円状で形成されていると、図６（ｂ）の参考例の１次元の電界強度グラフから分かるように、表面電界に加え、誘電体層１０１とｎ-型半導体層１０２との界面の大部分で高電界領域となるため、ドレイン電極に高電圧を印加したときの高電界領域でのホットキャリアの発生量も多くなる。そのため、高耐圧半導体装置６００では、ゲート電圧を加えたオン状態でのソースドレイン耐圧において、ホットキャリアの発生による電界バランスが崩れ、耐圧が低下していく経時変化が起こりやすい。
【００２５】
よって、高信頼性の観点からも、誘電体層１０１と環状で形成したｎ型バッファ層を備えるｎ-型半導体層１０２との界面で電界集中させる本発明は、表面電界を緩和し、さらにホットキャリアの発生量も高電界領域の面積が小さくなるため、最小限に抑えられ、信頼性的に非常に有効であるといえる。
以下に、本発明の高耐圧半導体装置の適用例について示す。
図９は、本発明の高耐圧半導体装置を用いた回路図である。図９（ａ）は、共振形ハーフブリッジ電源について示す回路構成図であり、同図（ｂ）は、同図（ａ）におけるＨＶＩＣの内部構成について示すブロック図である。図９（ａ）に示すように、従来の共振形ハーフブリッジ電源は、ＨＶＩＣ１５０を備えており、ＨＶＩＣ１５０の出力端子が、ワイヤ配線などによってＭＯＳＦＥＴ１、２に接続されている。そして、このＨＶＩＣ１５０が、ＭＯＳＦＥＴ１、２のゲートに駆動信号を与えることで、ＭＯＳＦＥＴ１、２を駆動させる。
【００２６】
図９（ａ）においては、高電位側ＭＯＳＦＥＴ１のドレイン端子は、第１配線３に接続されている。第１配線３には、約４００Ｖ〜５００Ｖ程度の直流の高電圧が印加される。また、低電位側ＭＯＳＦＥＴ２のソース端子は、グランド（以下、ＧＮＤとする）に接続されている。そして、高電位側ＭＯＳＦＥＴ１のソース端子と、低電位側ＭＯＳＦＥＴ２のドレイン端子とは、第２配線４によって接続されている。ブートストラップダイオード５とコンデンサ６によりブートストラップ回路を構成し、これは図９（ｂ）に示すＨＶＩＣ１５０の浮遊基準回路２０３の電源となる。
ここで、第２配線４の電位は、高電圧電源の高電位側の電位をＶＩＮ、低電位側の電位をＧＮＤとした場合、ＭＯＳＦＥＴ１およびＭＯＳＦＥＴ２のスイッチングに応じて、ＧＮＤ〜ＶＩＮの間を変動する電位となる。したがって、高電位側ＭＯＳＦＥＴ１を駆動させるためには、ＧＮＤ〜ＶＩＮの間で変動する電位を基準電位としてゲートを駆動させる浮遊基準回路が必要となる。また、この浮遊基準回路と、ＧＮＤレベルを基準電位とする低電位基準回路（ＧＮＤ基準回路）内の制御回路と、の間にレベルシフト回路が必要となる。このため、浮遊基準回路とレベルシフト回路を内蔵したＨＶＩＣ１５０が提案されている。
【００２７】
図９（ｂ）に示すように、ＨＶＩＣ１５０は、制御回路２０１と、駆動回路２０２と、浮遊基準回路２０３と、第１レベルシフト回路（以下、レベルアップ回路とする）２１０と、第２レベルシフト回路（以下、レベルダウン回路とする）２２１と、を備えている。また、ＨＶＩＣ１５０におけるゲート駆動回路を備えた浮遊基準回路２０３および駆動回路２０２の出力端子は、それぞれ高電位側ＭＯＳＦＥＴ１および低電位側ＭＯＳＦＥＴ２のゲート電極にワイヤ配線などで電気的に接続されている。なお、制御回路２０１および駆動回路２０２は、ＧＮＤを基準電位とするＧＮＤ基準回路２１２である。
制御回路２０１は、ＭＯＳＦＥＴ１、２をＯＮ／ＯＦＦさせるための制御信号（以下、ＯＮ／ＯＦＦ信号とする）を生成する。また、制御回路２０１は、浮遊基準回路２０３からアラーム信号やウォーニング信号を受信する。
【００２８】
浮遊基準回路２０３は、ＶＩＮ側に接続されている高電位側ＭＯＳＦＥＴ１のゲート端子に駆動信号を与える回路であり、ＭＯＳＦＥＴのスイッチングに応じて変動する出力電位を基準とする回路である。すなわち、浮遊基準回路２０３は、制御回路２０１で生成されたＭＯＳＦＥＴのＯＮ／ＯＦＦ信号を、レベルアップ回路２１０を介して受信し、受信したＯＮ／ＯＦＦ信号に応じて高電位側ＭＯＳＦＥＴ１をＯＮ／ＯＦＦさせる。
さらに、浮遊基準回路２０３は、ＭＯＳＦＥＴ１を対象とする温度検出や過電流保護、低電圧保護などの機能を有しており、これらの検出情報に基づいて高電位側ＭＯＳＦＥＴ１をＯＦＦにする。また、例えばこれらの検出情報に基づくアラーム信号やウォーニング信号を、レベルダウン回路２２１を介して、制御回路２０１に送信する。
駆動回路２０２は、制御回路２０１で生成されたＭＯＳＦＥＴのＯＮ／ＯＦＦ信号を受信し、受信したＯＮ／ＯＦＦ信号に応じて低電位側ＭＯＳＦＥＴ２をＯＮ／ＯＦＦさせる。レベルアップ回路２１０は、制御回路２０１で生成されたＭＯＳＦＥＴのＯＮ／ＯＦＦ信号を、ＧＮＤ基準からＧＮＤより高電位の浮遊基準の信号レベルに変換して、浮遊基準回路２０３に出力する。
【００２９】
レベルアップ回路２１０は、高耐圧ＮＭＯＳＦＥＴ２０４と、第１レベルシフト抵抗（第１抵抗）２０５と、を備えている。第１レベルシフト抵抗２０５は、高耐圧ＮＭＯＳＦＥＴのドレイン端子に接続されている。レベルアップ回路２１０においては、高耐圧ＮＭＯＳＦＥＴ２０４のゲート端子がソース端子に対して、しきい値以上の正電位にバイアスされると、高耐圧ＮＭＯＳＦＥＴ２０４がＯＮ状態となり、第１レベルシフト抵抗２０５に電流が流れて信号電圧が発生する。この信号電圧は、浮遊基準の信号レベルに変換されたＯＮ／ＯＦＦ信号として浮遊基準回路２０３に供給される。
レベルダウン回路２２１は、浮遊基準回路２０３で発生した浮遊基準の信号電圧をＧＮＤ基準の信号電圧に変換し、制御回路２０１に出力する。すなわち、レベルダウン回路２１１は、高耐圧ＰＭＯＳＦＥＴ２０７と、高耐圧ＰＭＯＳＦＥＴ２０７のドレイン端子に接続された第２レベルシフト抵抗（第２抵抗）２０８を備えている。レベルダウン回路２１１においては、高耐圧ＰＭＯＳＦＥＴ２０７のゲート端子がソース端子に対して、しきい値以下の負電位にバイアスされると、高耐圧ＰＭＯＳＦＥＴ２０７がＯＮ状態となり、第２レベルシフト抵抗２０８に電流が流れて信号電圧が発生する。この信号電圧は、ＧＮＤ基準の信号レベルに変換されたアラーム信号やウォーニング信号として制御回路２０１に供給される。
【００３０】
以上説明したＨＶＩＣ１５０の高耐圧ＮＭＯＳＦＥＴ２０４に、本発明の高耐圧半導体装置を適用することができる。
図１０は、本発明の高電圧集積回路装置の要部断面図であり、図１で示した高耐圧半導体装置５００（高耐圧ＮＭＯＳＦＥＴ２０４）と図９で示した浮遊基準回路２０３（高電圧領域５５０）とをについて記載したものである。
高電圧領域５５０は、トレンチ５５３内に埋め込まれた絶縁膜５５４と誘電体層１０１とにより他の領域と分離されている。トレンチ１０３とトレンチ５５４およびその間の半導体領域５５６からなる分離領域５５５において、半導体領域５５６は、電位を固定することが望ましい。また、分離耐圧を大きくするために、半導体領域５５６にトレンチ１０３とトレンチ５５４の間にトレンチ１０３および絶縁膜１０４と同様の構成をさらに形成してもよい。高電圧領域５５０には、図示しないが、図９（ｂ）で示したレベルシフト抵抗２０５も形成されている。また、高耐圧半導体装置５００のドレイン電極１０９に接続されるドレインパッド１１９と高電圧領域５５０の電極パッド５５１とがボンディングワイヤ１１６により接続されている。電極パッド５５１は、図示しない金属配線により、ＣＭＯＳ５５２などからなる高電圧領域５５０に形成された駆動回路に接続される。この駆動回路の出力が、図９に記載の高電位側ＭＯＳＦＥＴ１のゲート端子に駆動信号を与える。
【００３１】
図１１は、本発明の高耐圧半導体装置の要部断面図である。
図１１（ａ）では、図１のトレンチ１０３内の絶縁膜１０４の内側にさらにポリシリコン１０４４を埋め込んでいる。図１１（ｂ）では、図１のトレンチ１０３の代わりにトレンチ１０３４を形成し、トレンチ内に不純物イオンをイオン注入し、その不純物を拡散することで拡散領域１０３３を形成している。
このような構造としても本発明の効果を奏することができる。
【実施の形態２】
【００３２】
図７は、本発明における他の実施の形態の高耐圧半導体装置の要部断面図である。
高耐圧半導体装置７００は、支持基板１００の上面に誘電体層１０１を設け、その誘電体層１０１の上面にはシリコン基板からなるｎ-型半導体層１０２が備えられている。誘電体層１０１は支持基板１００とｎ-型半導体層１０２を誘電体分離しており、ｎ-型半導体層１０２内の横方向の絶縁分離は、ｎ-型半導体層１０２にトレンチ１０３を形成し、このトレンチ１０３内に充填されたシリコン酸化膜１０３によるトレンチ誘電体分離により区画している。
上記の区画されたｎ-型半導体層１０２内の所定の範囲内において、ｎ-型半導体層１０２をドリフトドレイン領域７０２とし、そのｎ-型半導体層１０２の上面中央部に、高濃度のドレインｎ+層１１３と、ドレインｎ+層１１３よりも高抵抗となるｎ型バッファ層７１２を備える。さらに、ｎ型バッファ層７１２は、ドレインｎ+層１１３を内包するように円形状に形成され、さらにｐ型オフセット層７１７がｎ型バッファ層７１２の同心（この場合は同心円）の内側にｎ型バッファ層７１２より深い拡散深さで形成される。このようにｎ型バッファ層７１２とｐ型オフセット層７１７を形成することにより、ｎ型バッファ層７１２が環状に形成される。また、ｎ型バッファ層７１２から離間し、かつｎ型バッファ層７１２を取り囲むようにｐ型ウエル拡散層１１１と、ｐ型ウエル拡散層１１１内にソースｎ+層１１４とウエルピックアップｐ+層１１５とが、それぞれ形成されている。また、ｎ+ソース層１１４とｐ型ウエル拡散層１１１及び、ドリフトドレイン領域７０２上には絶縁膜を介して、ゲート電極１１０を設け、ソースｎ+層１１４とドレインｎ+層１１３にそれぞれ、ソース電極１０８、ドレイン電極１０９を設けており、ソース電極１０８とドレイン電極１０９はフィールド酸化膜１０５によって、互いに絶縁されている。また、ソースｎ+層１１４とドレインｎ+層１１３には、互いにドリフトドレイン領域７０２に張り出して、フィールドプレート電極を設けている。この例では、ソース電極１０８およびドレイン電極１０９がそれぞれドリフトドレイン領域７０２上に張り出すことによりフィールドプレート電極として機能している。ドレインパッド１１９以外はプラズマシリコン酸化膜からなるパッシベーション膜１０７で覆われている。
【００３３】
また、誘電体層１０１の膜厚はＴｏｘ＝５．０μｍ、ｎ型半導体基板１０２の膜厚はＴｓｏｉ＝２０．０μｍとし、トレンチ１０３のトレンチ幅（トレンチ幅は開口部の幅でしょうか。）はＬｔ＝１．５μｍとしてドライエッチングによりトレンチ深さＤｔ＝２２μｍ程度にオーバーエッチングして誘電体層１０１に達するように形成される。トレンチ１０３内にはＰ−ＴＥＯＳ酸化膜等の誘電体を埋め込む。ｐ型ウエル拡散層１１１は、高温の熱酸化と高温のＮ2ドライブ工程により、拡散深さＸｊ＝３．５μｍ程度で形成される。ｐ型オフセット層７１７とｎ型バッファ層７１２は、高温のＮ2ドライブにより、それぞれ拡散深さＸｊ＝２．０μｍ，Ｘｊ＝１．３μｍ程度で形成される。このとき、ｐ型オフセット層７１７は、ｎ型バッファ層７１２よりも高濃度で拡散深さの深い構成であり、ｐ型オフセット層７１７の拡散している領域内ではｎ型バッファ層７１２は完全に残っていないことが重要である。
【００３４】
また、ｎ型半導体基板１０２の比抵抗は１２．５（Ω・ｃｍ）とし、ｐ型ウエル拡散層１１１のボロン不純物濃度は１．５Ｅ１７（／ｃｍ3）程度とし、ｐ型オフセット層７１７のボロン不純物濃度は２Ｅ１７（／ｃｍ3）程度とし、ｎ型バッファ層７１２のリン不純物濃度は１Ｅ１７（／ｃｍ3）程度とする。ソースｎ+層１１４とドレインｎ+層１１３は砒素不純物濃度１Ｅ２０（／ｃｍ3）、ウエルピックアップｐ+層１１５のＢＦ2不純物濃度は１Ｅ２０（／ｃｍ3）として形成する。ｎ型バッファ層７１２とｐ型ウエル拡散層１１１との間の距離は、およそ１００μｍで、ドレイン電極１０９と電気的に接続されたボンディング用のドレインパッド１１９の幅（直径）は１００μｍ程度とする。
さらに、高耐圧半導体装置７００から、高電位浮遊領域への高電位配線はドレインパッド１１９にボンディング接続されたボンディングワイヤ１１６により行なう。
【００３５】
上記の構成により、実施の形態１と同様、高耐圧化および高信頼性化が図れる。
【実施の形態３】
【００３６】
図８は、本発明における他の実施の形態の高耐圧半導体装置の要部平面図であり、同図（ａ）、（ｃ）および（ｅ）は、図１におけるドレインｎ+層１１３とｎ型バッファ層１１２の変形例であり、同図（ｂ）、（ｄ）および（ｆ）は、図７におけるドレインｎ+層１１３とｎ型バッファ層７１２の変形例である。
図８（ａ）では、ｎ型バッファ層１１２は、スリット８０１により分離され、扇形状の４つの領域により構成され、全体として非連続の環状となっている。同図（ｂ）も同様に、ｎ型バッファ層７１２は、スリット８０２により分離され、扇形状の４つの領域により構成され、全体として非連続の環状となっている。
図８（ｃ）、（ｅ）では、ｎ型バッファ層１１２は、スリット８０３、８０４により分離され、１つの半円形状の領域と２つの扇形状の領域から構成され、全体として非連続の環状となっている。同図（ｂ）、（ｆ）も同様に、ｎ型バッファ層７１２は、スリット８０５、８０６により分離され、１つの半円形状の領域と２つの扇形状の領域から構成され、全体として非連続の環状となっている。
【００３７】
図８（ｃ）、（ｅ）では、３つの領域からなるｎ型バッファ層１１２内にそれぞれ、ドレインｎ+層１１３が形成されており、図８（ｂ）、（ｆ）では、ｎ型バッファ層１１２の半円形状の領域には、２つの領域からなるドレインｎ+層１１３が形成されている。
これらのスリットは、バッファ層１１２、７１２を形成する際に、半導体層１０２が表面に露出するように扇状や半円状に形成してもよいし、バッファ層１１２、７１２を環状に形成した後、ｎ-型半導体層１０２の表面からｐ型の拡散層を形成することにより形成してもよい。
それぞれの図において、ドレインｎ＋層１１３は、スリットを有することにより非連続の環状となっている。
図８に記載のように、ｎ型バッファ層１１２、７１２にスリットを設けることにより、実施の形態１、２に比べさらに電界集中領域の面積を削減することができる。図３および図６で示したように、ドレイン電極に高電位が印加されたときにｎ-型半導体層１０２と誘電体層１０１との界面で電界集中するが、ｎ型バッファ層１１２、７１２をスリット状に分断することで、電界集中領域もｎ型バッファ層１１２、７１２が位置する下のｎ-型半導体層１０２と誘電体層１０１との界面のみに集中し、高電界領域を分断できる。よって、アバランシェ降伏を起こしにくく、高耐圧化が可能となる。
【００３８】
スリット８０１〜８０６の幅は、高耐圧半導体装置５００、７００の所定のオン電流に従い空けられ、およそ１０μｍ間隔程度ならオン抵抗に影響ない構成となる。あまり間引きしすぎるとドリフト抵抗の増大やＥＳＤ耐量の低下を招く為、５μｍ〜１０μｍ程度の間隔が良い。
以上の実施の形態では、高耐圧半導体装置として、ＭＯＳＦＥＴについて説明したが、ダイオードにも適用できる。ダイオードに適用する場合は、オフ耐圧を向上することができる。ＨＶＩＣでは、図９に示すブートストラップダイオード５をＨＶＩＣ１５０に集積する場合に適用することが有効である。構成としては、以上で示した高耐圧半導体装置を変形する構成でよい。例えば、高耐圧半導体装置５００の場合において、ソースｎ+層１１４をアノードｐ+層に変更し、ゲート電極１１０をアノードｐ+層とショートさせる構成とすればよい。ドレインｎ+層１１３はカソード層となる。この場合、ｐ型ウエル拡散層１１１、ウエルピックアップｐ+層１１５、ゲート電極１１０は形成しなくてもよい。
【符号の説明】
【００３９】
５００、６００、７００ 高耐圧半導体装置
１００ 支持基板
１０１ 誘電体層
１０２、５０２、７０２ ｎ-型半導体層
１０３ トレンチ
１０４ シリコン酸化膜
１０５ フィールド酸化膜（ＬＯＣＯＳ）
１０６ 層間絶縁膜（ＩＬＤ）
１０７ パッシベーション膜
１０８ ソース電極
１０９ ドレイン電極
１１０ ゲート電極
１１１ ｐ型ウエル拡散層
１１２、６１２ ｎ型バッファ層
１１３ ドレインｎ+層
１１４ ソースｎ+層
１１５ ウエルピックアップｐ+層
１１６ ボンディングワイヤ
１１９ ドレインパッド
７１７ ｐ型オフセット層
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｅｒ）基板を用いた高耐圧半導体装置に係り、特にＨＶＩＣ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に代表される電力変換用集積回路に用いられることを目的としている。主に１００Ｖから１２００Ｖまでの高耐圧クラスのＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）に利用されうる。
【背景技術】
【０００２】
近年、Ｐｏｗｅｒ−ＩＣの高耐圧要求に伴い、トレンチ誘電体分離と絶縁層により、素子間を完全に分離できるＳＯＩ基板が注目されている。ＳＯＩ基板上に高耐圧電力変換集積回路を形成することで、スイッチング時の寄生素子による誤動作防止、ノイズによる干渉防止、寄生容量の低減などの利点が挙げられる。また、集積回路内の各デバイスのエッヂ構造や高耐圧端部終端構造（ＨＶＪＴ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ）にトレンチによる誘電体分離を適用できるため、集積回路自体のチップサイズシュリンクの効果も期待できる。
図１２は、従来の高耐圧半導体装置の要部断面図である。図１２に示す従来の高耐圧半導体装置９５０は、支持基板９００の上面に誘電体層９０１を設け、その誘電体層９０１の上面には半導体基板からなるｎ-型半導体層９０２が備えられている。誘電体層９０１は支持基板９００とｎ-型半導体層９０２を誘電体分離しており、ｎ-型半導体層９０２内の横方向の絶縁分離は、ｎ−型半導体層９０２に形成されたトレンチ９０３内にシリコン酸化膜９０４を埋め込んだトレンチ誘電体分離により区画している。上記の区画されたｎ-型半導体層９０２内の所定の範囲内において、ｎ-型半導体層９０２をドリフトドレイン領域９０２とし、そのドリフトドレイン領域９０２の上面中央部に、高濃度のドレインｎ+層９１３と、ドレインｎ+層９１３よりも高抵抗となるｎ型バッファ層９１２を備え、ｎ型バッファ層９１２から離間し、かつ取り囲むようにｐ型ウエル拡散層９１１と、ｐ型ウエル拡散層９１１内にソースｎ+層９１４が、それぞれ形成されている。また、ｎ+ソース層９１４とｐ型ウエル拡散層９１１及び、ドリフトドレイン領域９０２上には絶縁膜を介して、ゲート電極９１０を設け、ソースｎ+層９１４とドレインｎ+層９１５にそれぞれ、ソース電極９０８、ドレイン電極９０９を設けており、ソース電極９０８とドレイン電極９０９はフィールド酸化膜９０５、層間絶縁膜（ＩＬＤ：Ｉｎｔｅｒ Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃｓ）９０６およびパッシベーション膜９０７によって、互いに絶縁されている。また、ソースｎ+層９１４とドレインｎ+層９１３には、互いにドリフトドレイン領域９０２の上方に張り出して、フィールドプレート電極を設けている。図１２では、ソース電極９０８およびドレイン電極９０９が層間絶縁膜９０６の上に延在することでフィールドプレート電極を構成している。
【０００３】
支持基板９００と、ソース電極９０８及びゲート電極９１０をグランド電位に固定し、ドレイン電極９０９に正バイアスを印加してゆくと、上記半導体装置９００のｐ型ウエル拡散層９１１とｎ-型半導体層９０２との間のｐｎ接合から空乏層が広がる。また、同時に支持基板９００をグランド電位に固定していることで、誘電体層９０１とｎ-型半導体層９０２との界面からも空乏層が広がる。よって、ｎ-型半導体層９０２内において横方向と縦方向から空乏層が広がり、ドリフトドレイン領域９０２の表面電界が緩和される。
この効果は、一般にリサーフ（ＲＥＳＵＲＦ：Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）効果と言われる。
ドリフトドレイン領域９０２のｎ型バッファ層９１２とｐ型ウエル拡散層９１１との間の距離Ｌｄを十分長く取り、最適の不純物濃度に調整し、上記フィールドプレート電極の張り出し長さを最適化することで、ドレイン電極９０９に高電圧が印加されたときでも表面電界が緩和され、ｐｎ接合部で電界集中せず、尚且つ半導体基板表面にてアバランシェ降伏しないように設計されている。
【０００４】
このとき、アバランシェ降伏は、ドリフトドレイン領域９０２と誘電体層９０１との界面で起こる。このような、リサーフ条件を満たすときの高耐圧半導体装置の耐圧Ｖｂｒは、ポアソンの式を変換して数式１で表される。
【０００５】
【数１】
ここで、Ｅｃｒは臨界電界、ｄはｎ-型半導体層９０２の厚さ（単位：μｍ）で、Ｔｏｘは誘電体層の厚さ（単位：μｍ）である。ここで、ｎ-型半導体層９０２をシリコン、誘電体層９０１をシリコン酸化膜で形成した場合の、耐圧Ｖｂｒは、Ｅｃｒ＝３Ｅ５（Ｖ／ｃｍ）、ｄ＝２０μｍ、Ｔｏｘ＝５μｍ、εｓｉ＝１１．７、εｏｘ＝３．９をそれぞれ代入すると、Ｖｂｒ＝７５０Ｖとなる。
一般に、ＨＶＩＣに、搭載されるレベルシフタや高耐圧ブートストラップダイオードの耐圧は、６００Ｖの製品仕様の場合には、ｎ-型半導体層９０２の比抵抗バラツキや誘電体層９０１の厚みのバラツキ、さらにはＨＶＩＣにより制御されるパワーＭＯＳＦＥＴなどの実耐圧を加味して、最低でも７５０Ｖ程度の耐圧が要求される。
【０００６】
上記数式１より、高耐圧半導体装置の高耐圧化には、ｎ-型半導体層９０２の厚さｄ、または、誘電体層９０１の厚さＴｏｘの厚膜化を行えばよいことになるが、ｎ-型半導体層９０２の厚さｄにおいては、ｎ-型半導体層９０２上の横方向の素子間を区間するトレンチのエッチングや酸化膜埋め込みなどの製造プロセス上の制約があるため、ｄ＝１０〜２０μｍ程度が現実的な値となる。また、誘電体層９０１の厚さＴｏｘは、張り合わせ方式のＳＯＩ基板の場合、厚くなるほど、ＩＣ製造プロセス過程でのウエハの反りが大きくなる問題と、高温炉による誘電体層９０１の堆積時間の増加を伴うため、ＳＯＩ基板コストアップとなってしまう問題がある。加えて、誘電体層９０１の厚膜化は、誘電体層９０１とｎ-型半導体層９０２接合面から伸びる空乏層の伸びを小さくしてしまうので、上述したリサーフ効果が低減してしまい、高耐圧半導体装置表面の電界がきつくなるため、耐圧が低下してしまう。よって、ｎ-型半導体層９０２の厚さは、厚く見積もってもＴｏｘ＝４〜５μｍ程度が現実的な値となる。
【０００７】
しかしながら、このように高耐圧用途に最適化された厚い誘電体層９０１、厚いｎ-型半導体層９０２を備えた高耐圧半導体装置９００を、ＨＶＩＣなどの電力変換用集積回路に搭載するため１チップ化しようとすると、ドレイン電極９０９からアルミ配線９１７などで図示しないハイサイド駆動回路である高電圧領域へ接続する必要がある。この接続を、特許文献１に記載しているように、高耐圧半導体装置の中心電極（ドレイン電極９０９）から外周半導体領域（ソースｎ+層９１４及びｐ型ウエル拡散層９１１）上に配線を通すことにより行おうとすると、ドリフトドレイン領域９０２の電位がドレイン電極９０９の電位に引かれて、ｐ型ウエル拡散層９１１近傍で局部的に電界集中してしまうため、均一な耐圧設計が崩れるだけでなく、配線下の領域が低い電圧でアバランシェ降伏してしまい耐圧低下となってしまう問題があった。
【０００８】
そこで通常、誘電体分離領域内に形成された半導体装置から、隣接または、離間した誘電体分離領域への安定した高電位配線を行うためには、特許文献２および３に示すようなボンディングワイヤによる高電位配線接続方法が行われている。特許文献２および３では、誘電体層に積層方向に別の誘電体を隣接配置し、半導体装置の耐圧を高く維持する方法が提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第３４８９３６２号公報
【特許文献２】特許公開２００６−３１３８２８号公報
【特許文献３】特許第４０２０１９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献２および３に記載の構成は、複雑な裏面加工工程を伴い、コストが高くなってしまう。
本発明は、上述した点を鑑みて、その目的とするところは、ワイヤ接続における高耐圧半導体装置において、複雑なプロセス製造工程も、複雑な裏面加工工程も一切伴わず、低コストで高耐圧化、高信頼性化を実現できる高耐圧半導体装置および高電圧集積回路装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために請求項１の高耐圧半導体装置は、支持基板と該支持基板上に誘電体層を介して第１導電型の半導体層が形成され、前記半導体層上に前記半導体層よりも不純物濃度の濃い第１導電型のドレイン層と、該ドレイン層を内包するように形成され、かつ、前記半導体層と前記ドレイン層との間の不純物濃度を備えた第１導電型のバッファ層と、前記ドレイン層と離間し、その周りを囲むように形成された前記半導体層よりも不純物濃度の濃い第１導電型のソース層と、該ソース層を内包するように形成された第２導電型のウエル層と、前記ソース層と、ウエル層及び該ウエル層と前記バッファ層との間に介在する前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソース層に電気的に接続されたソース電極と、を備えた高耐圧半導体装置において、
前記ドレイン層及び、前記バッファ層の平面形状が非連続または連続の環状であることとする。
【００１２】
また、請求項２の高耐圧半導体装置は、支持基板と該支持基板上に誘電体層を介して第１導電型の半導体層が形成され、前記半導体層上に前記半導体層よりも不純物濃度の濃い第１導電型のドレイン層と、該ドレイン層を内包するように形成され、かつ、前記半導体層と前記ドレイン層との間の不純物濃度を備えた第１導電型のバッファ層と、前記ドレイン層と離間し、その周りを囲むように形成された前記半導体層よりも不純物濃度の濃い第１導電型のソース層と、該ソース層を内包するように形成された第２導電型のウエル層と、前記ソース層と、ウエル層及び該ウエル層と前記バッファ層との間に介在する前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソース層に電気的に接続されたソース電極と、を備えた高耐圧半導体装置において、
前記ドレイン層の平面形状が非連続または連続の環状であり、該環の内側に前記半導体層の表面から前記バッファ層より深い深さで形成された第２導電型拡散層を備えたこととする。
【００１３】
また、請求項３の高耐圧半導体装置は、請求項１または２に記載の高耐圧半導体装置において、前記ドレイン層の内側の前記半導体層上に絶縁膜を介して前記ドレイン電極と電気的に接続されたドレインパッドを備え、該ドレインパッドと接続されるボンディングワイヤを有することとする。
また、請求項４に記載の高電圧集積回路装置は、請求項３に記載の高耐圧半導体装置と、該高耐圧半導体装置と前記半導体層に形成された分離領域を介して形成される高電圧領域と、該高耐圧領域に前記半導体層上に絶縁膜を介して形成された電極パッドとを備え、該電極パッドと前記ボンディングワイヤとが接続されたこととする。
また、請求項５の高耐圧半導体装置は、支持基板と該支持基板上に誘電体層を介して第１導電型の半導体層が形成され、前記半導体層上に前記半導体層よりも不純物濃度の濃い第１導電型のカソード層と、該カソード層を内包するように形成され、かつ、前記半導体層と前記カソード層との間の不純物濃度を備えた第１導電型のバッファ層と、前記カソード層と離間し、その周りを囲むように形成された前記半導体層よりも不純物濃度の濃い第２導電型のアノード層と、を備えた高耐圧半導体装置において、
前記カソード層及び、前記バッファ層の平面形状が非連続または連続の環状であることとする。
【００１４】
また、請求項６の高耐圧半導体装置は、支持基板と該支持基板上に誘電体層を介して第１導電型の半導体層が形成され、前記半導体層上に前記半導体層よりも不純物濃度の濃い第１導電型のカソード層と、該カソード層を内包するように形成され、かつ、前記半導体層と前記カソード層との間の不純物濃度を備えた第１導電型のバッファ層と、前記カソード層と離間し、その周りを囲むように形成された前記半導体層よりも不純物濃度の濃い第２導電型のアノード層と、を備えた高耐圧半導体装置において、
前記カソード層の平面形状が非連続または連続の環状であり、該環の内側に前記半導体層の表面から前記バッファ層より深い深さで形成された第２導電型拡散層を備えたこととする。
【発明の効果】
【００１５】
本発明によれば、従来の高耐圧半導体装置と同一の比抵抗、同一のＳＯＩ層膜厚、同一の埋め込み誘電体層膜厚において、ドレイン領域のバッファ層の構成の違いのみにより実現できるため、製造上のコストアップなしで、高耐圧かつ高信頼性の高耐圧半導体装置および高電圧集積回路装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明における一実施の形態の高耐圧半導体装置の要部断面図である。
【図２】図１の要部平面図である。
【図３】デバイスシミュレーション結果を示す図である。
【図４】耐圧シミュレーション結果を示す図である。
【図５】参考例の高耐圧半導体装置の要部断面図である。
【図６】デバイスシミュレーション結果を示す図である。
【図７】本発明における他の実施の形態の高耐圧半導体装置の要部断面構造図である。
【図８】本発明における他の実施の形態の高耐圧半導体装置の要部平面図である。
【図９】本発明の高耐圧半導体装置を用いた回路図である。
【図１０】本発明の高電圧集積回路装置の要部断面図である。
【図１１】本発明の高耐圧半導体装置の要部断面図である。
【図１２】従来の高耐圧半導体装置の要部断面図である。
【発明を実施するための形態】
【００１７】
通常、ＳＯＩ基板上の高耐圧半導体装置のドレイン端子に高電圧を印加した際、第２導電型ウエル層とドリフトドレイン領域に相当する第１導電型半導体層とのｐｎ接合部から空乏層が伸び、また同時に埋め込み誘電体層と第１導電型半導体層との接合部からも空乏層が伸び、やがてドレイン電極の下部に当たる埋め込み誘電体層と第１導電型半導体層との接合部で高電界となり、臨界電界に達し、アバランシェブレークダウンに突入する。しかし、上記に記述したように、ＳＯＩ基板上に第１導電型高濃度ドレイン層と、それを取り囲む第１導電型バッファ層を環状で形成することで、ドレイン電極の下部に当たる埋め込み誘電体層と第１導電型半導体層との接合部で高電界領域を狭くすることができ、また同時に表面電界も緩和できるため、臨界電界を高くすることができる。
その結果として、ドレイン電極下部に円状かつ一様に中を満たしたバッファ層を備えた従来の高耐圧半導体装置に比べ、高濃度ドレイン層を取り囲むバッファ層を環状で形成した本発明の高耐圧半導体装置では、耐圧を数十ボルト高くすることができる。また、通常数百ボルトの高耐圧を出すためにはドリフトドレイン領域を低不純物濃度にすることが必要なため、従来の構造のように、電界集中領域がドレイン電極直下の比較的バルク表面（ドリフトドレイン領域表面）の領域に集中する構成では、表面チャージの影響で耐圧変動などが起きやすかった。しかしながら、本発明の構造だと、埋め込み誘電体層とｎ-型半導体層との界面領域で高電界となり、バルク表面で電界集中しにくい構造となるため、ドレイン端子に高電圧が印加された時のドリフトドレイン領域表面のチャージによる影響を少なくすることができる。
【実施の形態１】
【００１８】
図１は、本発明における一実施の形態の高耐圧半導体装置の要部断面図である。図２は、図１の要部平面図であり、図１において、ｎ-型半導体層１０２の表面に絶縁膜や電極が形成されていない状態での平面図である。
高耐圧半導体装置５００は、支持基板１００の上面に誘電体層１０１を設け、その誘電体層１０１の上面にはシリコン基板からなるｎ-型半導体層１０２が備えられている。誘電体層１０１は支持基板１００とｎ-型半導体層１０２を誘電体分離しており、ｎ-型半導体層１０２内の横方向の絶縁分離は、ｎ-型半導体層１０２にトレンチ１０３を形成し、このトレンチ１０３内に充填されたシリコン酸化膜１０４によるトレンチ誘電体分離により区画している。上記の区画されたｎ-型半導体層１０２内の所定の範囲内において、ｎ-型半導体層１０２をドリフトドレイン領域５０２とし、そのｎ-型半導体層の上面中央部に、高濃度のドレインｎ+層１１３と、ドレインｎ+層１１３よりも高抵抗となるｎ型バッファ層１１２を備え、ｎ型バッファ層１１２はドレインｎ+層１１３を包括するように環状に形成する。また、ｎ型バッファ層１１２から離間し、かつドレインｎ+層１１３を取り囲むようにｐ型ウエル拡散層１１１と、ｐ型ウエル拡散層１１１内にソースｎ+層１１４とウエルピックアップｐ+層１１５とが、それぞれ形成されている。また、ｎ+ソース層１１４とｐ型ウエル拡散層１１１及び、ドリフトドレイン領域５０２上には絶縁膜を介して、ポリシリコンからなるゲート電極１１０を設け、ソースｎ+層１１４とドレインｎ+層１１３にそれぞれ、ソース電極１０８、ドレイン電極１０９を設けており、ソース電極１０８とドレイン電極１０９はフィールド酸化膜（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ)１０５および層間絶縁膜１０６によって、互いに絶縁されている。また、ソースｎ+層１１４とドレインｎ+層１１３には、互いにドリフトドレイン領域５０２上に層間絶縁膜を介して張り出すようにフィールドプレート電極を設けている。この実施の形態では、ソース電極１０８とドレイン電極１０９がドレインドリフト領域５０２上に延在することによりフィールドプレート電極としても機能している。ドレインパッド１１９以外はプラズマシリコン窒化膜からなるパッシベーション膜１０７で覆われている。
【００１９】
また、誘電体層１０１の膜厚はＴｏｘ＝５．０μｍ、ｎ-型半導体層１０２の膜厚はＴｓｏｉ＝２０．０μｍとした。トレンチ１０３のトレンチ幅はＬｔ＝１．５μｍとしてドライエッチングによりトレンチ深さＤｔ＝２２μｍ程度にオーバーエッチングして誘電体層１０１に達するように形成される。トレンチ１０３内にはＰ−ＴＥＯＳ（プラズマ−テトラエトキシシラン）酸化膜等の誘電体を埋め込む。ｐ型ウエル拡散層１１１は、高温の熱酸化と高温のＮ2ドライブ工程により、拡散深さＸｊ＝３．５μｍ程度で形成される。ｎ型バッファ層１１２は、高温のＮ2ドライブにより、拡散深さＸｊ＝１．３μｍ程度で形成される。また、ｎ-型半導体層１０２の比抵抗は１２．５（Ω・ｃｍ）とし、ｐ型ウエル拡散層１１１のボロン不純物濃度は１．５Ｅ１７（／ｃｍ3）程度とし、ｎ型バッファ層１１２のリン不純物濃度は１Ｅ１７（／ｃｍ3）程度とする。ソースｎ+層１１４とドレインｎ+層１１３は砒素不純物濃度１Ｅ２０（／ｃｍ3）、ウエルピックアップｐ+層１１５のＢＦ2不純物濃度は１Ｅ２０（／ｃｍ3）として形成する。ｎ型バッファ層１１２とｐ型ウエル拡散層１１１との間の距離はおよそ１００μｍで、ドレイン電極１０９と電気的に接続されるボンディング用のドレインパッド１１９の幅（直径）は１００μｍ程度とする。
【００２０】
さらに、高耐圧半導体装置５００から同一の半導体基板内に形成された高電圧領域（高電位浮遊領域）への高電位配線は、フィールド酸化膜１０５上の位置にてドレインパッド１１９にボンディング接続されたボンディングワイヤ１１６により行なう。
図２に示すように、本実施の形態では、高耐圧半導体装置の各領域およびトレンチ１０３の平面形状は、円形状の場合を示したが、円形状でなく、直線部と円弧部とからなる略多角形状や楕円形状であってもよい。
ここで、高耐圧半導体装置５００に対して、支持基板１００と、ソース電極１０８及びゲート電極１１０をグランド電位に固定し、ドレイン電極１０９に正バイアスを印加してゆくと、上記半導体装置のｐ型ウエル拡散層１１１とｎ-型半導体層１０２との間のｐｎ接合から空乏層が伸びる。また、同時に支持基板１００をグランド電位に固定していることで、誘電体層１０１とｎ-型半導体層１０２との界面からも空乏層が伸びる。
【００２１】
以下にシミュレーションを行った結果について説明する。
シミュレーションは、図１に記載の本発明の構造と、参考例として図５に示す半導体装置とについておこなった。
図５は、参考例の高耐圧半導体装置の要部断面図である。
図５に示す高耐圧半導体装置６００は、図１の構成において、ｎ型バッファ層１１２が、平面形状が円形状のｎ型バッファ層６１２に置き換わっている点である。ｎ型バッファ層６１２は、ドレインパッド１１９下のフィールド酸化膜１０５とｎ-型半導体層１０２との間に介在し、該フィールド酸化膜１０５とドレインｎ+層１１３を覆うように形成されている。
図３および図６は、デバイスシミュレーション結果を示す図であり、それぞれの図において、（ａ）は、２次元のデバイスシミュレーションを用いて高耐圧半導体装置５００，６００の支持基板１００と、ソース電極１０８及びゲート電極１１０をグランド電位に固定し、ドレイン電極１０９に７００Ｖの電圧を印加した際の、２次元電界分布の様子を示し、（ｂ）は、同図（ａ）において、高耐圧半導体装置５００，６００の表面のドレインｎ+層１１５から誘電体層１０１にかけて電界集中ポイント（図３中のＡ線と図６中のＢ線）を通るように垂直方向にカットした１次元の電界強度の波形を示す。
【００２２】
図６の参考例の場合では、高電界領域が誘電体層１０１とｎ-型半導体層１０２との界面に１つのピークで電界集中にているのに対して、図３の本発明の場合では２つのピークに分かれて集中している。このことで、環状に形成されたｎ型バッファ層１１２を配置する本発明の構成では、誘電体層１０１とｎ-型半導体層１０２との界面での臨界電界が高くなり、ブレークダウン状態になる電圧を数十ボルト高く保つことができる。
図４は、耐圧シミュレーション結果を示す図であり、図５に記載のｎ型バッファ層６１２の構造と、図１に示したｎ型バッファ層１１２の構造とで高耐圧半導体装置５００，６００の耐圧シミュレーションを行なった比較結果を示す。シミュレーションは、高耐圧半導体装置５００，６００の支持基板１００と、ソース電極１０８及びゲート電極１１０をグランド電位に固定し、ドレイン電極１０９に正バイアスを印加した際にドレイン電流（Ｉｄｓ）が１００ｎＡとなるドレイン電圧をブレークダウン状態になる電圧とした。但し、高耐圧半導体装置５００，６００の、誘電体層１０１の膜厚、ｎ-型半導体層１０２の膜厚および比抵抗、ｐ型ウエル拡散層１１１、ドレインｎ+層１１３、ソースｎ+層１１４およびウエルピックアップｐ+層１１５の不純物濃度プロファイルは、同一とする。
【００２３】
図５の参考例の構成の耐圧が、ＢＶｄｓ＝７４０Ｖ（Ｗ＝２５μｍ，Ｉｄｓ＝１００ｎＡ）に対して、図１の本発明の構成では、ＢＶｄｓ＝７６５Ｖ（Ｗ＝２５μｍ，Ｉｄｓ＝１００ｎＡ）と２５Ｖ耐圧を向上できる。（Ｗは高耐圧半導体装置５００のゲートチャネル幅（μｍ）、Ｉｄｓはドレイン-ソース電流）
このことは、先に記述したポアソンの数式１において、耐圧ＶｂｒをそれぞれＶｂｒ＝７４０Ｖ，７６５とし、ｄ＝２０μｍ、Ｔｏｘ＝５μｍ、εｓｉ＝１１．７、εｏｘ＝３．９をそれぞれ代入すれば、臨界電界がそれぞれ、従来構造が２．９６Ｅ５（Ｖ／ｃｍ）となり、図１の本発明の構成が３．０６Ｅ５（Ｖ／ｃｍ）ということに相当する。この臨界電界の差の分により、図１の本発明の構成ではブレークダウンモードになりにくく高耐圧化できる。
【００２４】
また、図６（ｂ）の参考例の１次元の電界強度グラフを見ると、高電界領域がドレイン電極直下のバルク表面（ｎ-型半導体層１０２表面）であることが分かる。このことは、低不純物濃度化しているドリフトドレイン領域６０２において表面のチャージの影響を受けやすく、耐圧変動という問題を誘発しやすくしてしまう。
さらに、高耐圧半導体装置６００のようにｎ型バッファ層６１２が従来の円状で形成されていると、図６（ｂ）の参考例の１次元の電界強度グラフから分かるように、表面電界に加え、誘電体層１０１とｎ-型半導体層１０２との界面の大部分で高電界領域となるため、ドレイン電極に高電圧を印加したときの高電界領域でのホットキャリアの発生量も多くなる。そのため、高耐圧半導体装置６００では、ゲート電圧を加えたオン状態でのソースドレイン耐圧において、ホットキャリアの発生による電界バランスが崩れ、耐圧が低下していく経時変化が起こりやすい。
【００２５】
よって、高信頼性の観点からも、誘電体層１０１と環状で形成したｎ型バッファ層を備えるｎ-型半導体層１０２との界面で電界集中させる本発明は、表面電界を緩和し、さらにホットキャリアの発生量も高電界領域の面積が小さくなるため、最小限に抑えられ、信頼性的に非常に有効であるといえる。
以下に、本発明の高耐圧半導体装置の適用例について示す。
図９は、本発明の高耐圧半導体装置を用いた回路図である。図９（ａ）は、共振形ハーフブリッジ電源について示す回路構成図であり、同図（ｂ）は、同図（ａ）におけるＨＶＩＣの内部構成について示すブロック図である。図９（ａ）に示すように、従来の共振形ハーフブリッジ電源は、ＨＶＩＣ１５０を備えており、ＨＶＩＣ１５０の出力端子が、ワイヤ配線などによってＭＯＳＦＥＴ１、２に接続されている。そして、このＨＶＩＣ１５０が、ＭＯＳＦＥＴ１、２のゲートに駆動信号を与えることで、ＭＯＳＦＥＴ１、２を駆動させる。
【００２６】
図９（ａ）においては、高電位側ＭＯＳＦＥＴ１のドレイン端子は、第１配線３に接続されている。第１配線３には、約４００Ｖ〜５００Ｖ程度の直流の高電圧が印加される。また、低電位側ＭＯＳＦＥＴ２のソース端子は、グランド（以下、ＧＮＤとする）に接続されている。そして、高電位側ＭＯＳＦＥＴ１のソース端子と、低電位側ＭＯＳＦＥＴ２のドレイン端子とは、第２配線４によって接続されている。ブートストラップダイオード５とコンデンサ６によりブートストラップ回路を構成し、これは図９（ｂ）に示すＨＶＩＣ１５０の浮遊基準回路２０３の電源となる。
ここで、第２配線４の電位は、高電圧電源の高電位側の電位をＶＩＮ、低電位側の電位をＧＮＤとした場合、ＭＯＳＦＥＴ１およびＭＯＳＦＥＴ２のスイッチングに応じて、ＧＮＤ〜ＶＩＮの間を変動する電位となる。したがって、高電位側ＭＯＳＦＥＴ１を駆動させるためには、ＧＮＤ〜ＶＩＮの間で変動する電位を基準電位としてゲートを駆動させる浮遊基準回路が必要となる。また、この浮遊基準回路と、ＧＮＤレベルを基準電位とする低電位基準回路（ＧＮＤ基準回路）内の制御回路と、の間にレベルシフト回路が必要となる。このため、浮遊基準回路とレベルシフト回路を内蔵したＨＶＩＣ１５０が提案されている。
【００２７】
図９（ｂ）に示すように、ＨＶＩＣ１５０は、制御回路２０１と、駆動回路２０２と、浮遊基準回路２０３と、第１レベルシフト回路（以下、レベルアップ回路とする）２１０と、第２レベルシフト回路（以下、レベルダウン回路とする）２２１と、を備えている。また、ＨＶＩＣ１５０におけるゲート駆動回路を備えた浮遊基準回路２０３および駆動回路２０２の出力端子は、それぞれ高電位側ＭＯＳＦＥＴ１および低電位側ＭＯＳＦＥＴ２のゲート電極にワイヤ配線などで電気的に接続されている。なお、制御回路２０１および駆動回路２０２は、ＧＮＤを基準電位とするＧＮＤ基準回路２１２である。
制御回路２０１は、ＭＯＳＦＥＴ１、２をＯＮ／ＯＦＦさせるための制御信号（以下、ＯＮ／ＯＦＦ信号とする）を生成する。また、制御回路２０１は、浮遊基準回路２０３からアラーム信号やウォーニング信号を受信する。
【００２８】
浮遊基準回路２０３は、ＶＩＮ側に接続されている高電位側ＭＯＳＦＥＴ１のゲート端子に駆動信号を与える回路であり、ＭＯＳＦＥＴのスイッチングに応じて変動する出力電位を基準とする回路である。すなわち、浮遊基準回路２０３は、制御回路２０１で生成されたＭＯＳＦＥＴのＯＮ／ＯＦＦ信号を、レベルアップ回路２１０を介して受信し、受信したＯＮ／ＯＦＦ信号に応じて高電位側ＭＯＳＦＥＴ１をＯＮ／ＯＦＦさせる。
さらに、浮遊基準回路２０３は、ＭＯＳＦＥＴ１を対象とする温度検出や過電流保護、低電圧保護などの機能を有しており、これらの検出情報に基づいて高電位側ＭＯＳＦＥＴ１をＯＦＦにする。また、例えばこれらの検出情報に基づくアラーム信号やウォーニング信号を、レベルダウン回路２２１を介して、制御回路２０１に送信する。
駆動回路２０２は、制御回路２０１で生成されたＭＯＳＦＥＴのＯＮ／ＯＦＦ信号を受信し、受信したＯＮ／ＯＦＦ信号に応じて低電位側ＭＯＳＦＥＴ２をＯＮ／ＯＦＦさせる。レベルアップ回路２１０は、制御回路２０１で生成されたＭＯＳＦＥＴのＯＮ／ＯＦＦ信号を、ＧＮＤ基準からＧＮＤより高電位の浮遊基準の信号レベルに変換して、浮遊基準回路２０３に出力する。
【００２９】
レベルアップ回路２１０は、高耐圧ＮＭＯＳＦＥＴ２０４と、第１レベルシフト抵抗（第１抵抗）２０５と、を備えている。第１レベルシフト抵抗２０５は、高耐圧ＮＭＯＳＦＥＴのドレイン端子に接続されている。レベルアップ回路２１０においては、高耐圧ＮＭＯＳＦＥＴ２０４のゲート端子がソース端子に対して、しきい値以上の正電位にバイアスされると、高耐圧ＮＭＯＳＦＥＴ２０４がＯＮ状態となり、第１レベルシフト抵抗２０５に電流が流れて信号電圧が発生する。この信号電圧は、浮遊基準の信号レベルに変換されたＯＮ／ＯＦＦ信号として浮遊基準回路２０３に供給される。
レベルダウン回路２２１は、浮遊基準回路２０３で発生した浮遊基準の信号電圧をＧＮＤ基準の信号電圧に変換し、制御回路２０１に出力する。すなわち、レベルダウン回路２１１は、高耐圧ＰＭＯＳＦＥＴ２０７と、高耐圧ＰＭＯＳＦＥＴ２０７のドレイン端子に接続された第２レベルシフト抵抗（第２抵抗）２０８を備えている。レベルダウン回路２１１においては、高耐圧ＰＭＯＳＦＥＴ２０７のゲート端子がソース端子に対して、しきい値以下の負電位にバイアスされると、高耐圧ＰＭＯＳＦＥＴ２０７がＯＮ状態となり、第２レベルシフト抵抗２０８に電流が流れて信号電圧が発生する。この信号電圧は、ＧＮＤ基準の信号レベルに変換されたアラーム信号やウォーニング信号として制御回路２０１に供給される。
【００３０】
以上説明したＨＶＩＣ１５０の高耐圧ＮＭＯＳＦＥＴ２０４に、本発明の高耐圧半導体装置を適用することができる。
図１０は、本発明の高電圧集積回路装置の要部断面図であり、図１で示した高耐圧半導体装置５００（高耐圧ＮＭＯＳＦＥＴ２０４）と図９で示した浮遊基準回路２０３（高電圧領域５５０）とをについて記載したものである。
高電圧領域５５０は、トレンチ５５３内に埋め込まれた絶縁膜５５４と誘電体層１０１とにより他の領域と分離されている。トレンチ１０３とトレンチ５５４およびその間の半導体領域５５６からなる分離領域５５５において、半導体領域５５６は、電位を固定することが望ましい。また、分離耐圧を大きくするために、半導体領域５５６にトレンチ１０３とトレンチ５５４の間にトレンチ１０３および絶縁膜１０４と同様の構成をさらに形成してもよい。高電圧領域５５０には、図示しないが、図９（ｂ）で示したレベルシフト抵抗２０５も形成されている。また、高耐圧半導体装置５００のドレイン電極１０９に接続されるドレインパッド１１９と高電圧領域５５０の電極パッド５５１とがボンディングワイヤ１１６により接続されている。電極パッド５５１は、図示しない金属配線により、ＣＭＯＳ５５２などからなる高電圧領域５５０に形成された駆動回路に接続される。この駆動回路の出力が、図９に記載の高電位側ＭＯＳＦＥＴ１のゲート端子に駆動信号を与える。
【００３１】
図１１は、本発明の高耐圧半導体装置の要部断面図である。
図１１（ａ）では、図１のトレンチ１０３内の絶縁膜１０４の内側にさらにポリシリコン１０４４を埋め込んでいる。図１１（ｂ）では、図１のトレンチ１０３の代わりにトレンチ１０３４を形成し、トレンチ内に不純物イオンをイオン注入し、その不純物を拡散することで拡散領域１０３３を形成している。
このような構造としても本発明の効果を奏することができる。
【実施の形態２】
【００３２】
図７は、本発明における他の実施の形態の高耐圧半導体装置の要部断面図である。
高耐圧半導体装置７００は、支持基板１００の上面に誘電体層１０１を設け、その誘電体層１０１の上面にはシリコン基板からなるｎ-型半導体層１０２が備えられている。誘電体層１０１は支持基板１００とｎ-型半導体層１０２を誘電体分離しており、ｎ-型半導体層１０２内の横方向の絶縁分離は、ｎ-型半導体層１０２にトレンチ１０３を形成し、このトレンチ１０３内に充填されたシリコン酸化膜１０３によるトレンチ誘電体分離により区画している。
上記の区画されたｎ-型半導体層１０２内の所定の範囲内において、ｎ-型半導体層１０２をドリフトドレイン領域７０２とし、そのｎ-型半導体層１０２の上面中央部に、高濃度のドレインｎ+層１１３と、ドレインｎ+層１１３よりも高抵抗となるｎ型バッファ層７１２を備える。さらに、ｎ型バッファ層７１２は、ドレインｎ+層１１３を内包するように円形状に形成され、さらにｐ型オフセット層７１７がｎ型バッファ層７１２の同心（この場合は同心円）の内側にｎ型バッファ層７１２より深い拡散深さで形成される。このようにｎ型バッファ層７１２とｐ型オフセット層７１７を形成することにより、ｎ型バッファ層７１２が環状に形成される。また、ｎ型バッファ層７１２から離間し、かつｎ型バッファ層７１２を取り囲むようにｐ型ウエル拡散層１１１と、ｐ型ウエル拡散層１１１内にソースｎ+層１１４とウエルピックアップｐ+層１１５とが、それぞれ形成されている。また、ｎ+ソース層１１４とｐ型ウエル拡散層１１１及び、ドリフトドレイン領域７０２上には絶縁膜を介して、ゲート電極１１０を設け、ソースｎ+層１１４とドレインｎ+層１１３にそれぞれ、ソース電極１０８、ドレイン電極１０９を設けており、ソース電極１０８とドレイン電極１０９はフィールド酸化膜１０５によって、互いに絶縁されている。また、ソースｎ+層１１４とドレインｎ+層１１３には、互いにドリフトドレイン領域７０２に張り出して、フィールドプレート電極を設けている。この例では、ソース電極１０８およびドレイン電極１０９がそれぞれドリフトドレイン領域７０２上に張り出すことによりフィールドプレート電極として機能している。ドレインパッド１１９以外はプラズマシリコン酸化膜からなるパッシベーション膜１０７で覆われている。
【００３３】
また、誘電体層１０１の膜厚はＴｏｘ＝５．０μｍ、ｎ型半導体基板１０２の膜厚はＴｓｏｉ＝２０．０μｍとし、トレンチ１０３のトレンチ幅（トレンチ幅は開口部の幅でしょうか。）はＬｔ＝１．５μｍとしてドライエッチングによりトレンチ深さＤｔ＝２２μｍ程度にオーバーエッチングして誘電体層１０１に達するように形成される。トレンチ１０３内にはＰ−ＴＥＯＳ酸化膜等の誘電体を埋め込む。ｐ型ウエル拡散層１１１は、高温の熱酸化と高温のＮ2ドライブ工程により、拡散深さＸｊ＝３．５μｍ程度で形成される。ｐ型オフセット層７１７とｎ型バッファ層７１２は、高温のＮ2ドライブにより、それぞれ拡散深さＸｊ＝２．０μｍ，Ｘｊ＝１．３μｍ程度で形成される。このとき、ｐ型オフセット層７１７は、ｎ型バッファ層７１２よりも高濃度で拡散深さの深い構成であり、ｐ型オフセット層７１７の拡散している領域内ではｎ型バッファ層７１２は完全に残っていないことが重要である。
【００３４】
また、ｎ型半導体基板１０２の比抵抗は１２．５（Ω・ｃｍ）とし、ｐ型ウエル拡散層１１１のボロン不純物濃度は１．５Ｅ１７（／ｃｍ3）程度とし、ｐ型オフセット層７１７のボロン不純物濃度は２Ｅ１７（／ｃｍ3）程度とし、ｎ型バッファ層７１２のリン不純物濃度は１Ｅ１７（／ｃｍ3）程度とする。ソースｎ+層１１４とドレインｎ+層１１３は砒素不純物濃度１Ｅ２０（／ｃｍ3）、ウエルピックアップｐ+層１１５のＢＦ2不純物濃度は１Ｅ２０（／ｃｍ3）として形成する。ｎ型バッファ層７１２とｐ型ウエル拡散層１１１との間の距離は、およそ１００μｍで、ドレイン電極１０９と電気的に接続されたボンディング用のドレインパッド１１９の幅（直径）は１００μｍ程度とする。
さらに、高耐圧半導体装置７００から、高電位浮遊領域への高電位配線はドレインパッド１１９にボンディング接続されたボンディングワイヤ１１６により行なう。
【００３５】
上記の構成により、実施の形態１と同様、高耐圧化および高信頼性化が図れる。
【実施の形態３】
【００３６】
図８は、本発明における他の実施の形態の高耐圧半導体装置の要部平面図であり、同図（ａ）、（ｃ）および（ｅ）は、図１におけるドレインｎ+層１１３とｎ型バッファ層１１２の変形例であり、同図（ｂ）、（ｄ）および（ｆ）は、図７におけるドレインｎ+層１１３とｎ型バッファ層７１２の変形例である。
図８（ａ）では、ｎ型バッファ層１１２は、スリット８０１により分離され、扇形状の４つの領域により構成され、全体として非連続の環状となっている。同図（ｂ）も同様に、ｎ型バッファ層７１２は、スリット８０２により分離され、扇形状の４つの領域により構成され、全体として非連続の環状となっている。
図８（ｃ）、（ｅ）では、ｎ型バッファ層１１２は、スリット８０３、８０４により分離され、１つの半円形状の領域と２つの扇形状の領域から構成され、全体として非連続の環状となっている。同図（ｂ）、（ｆ）も同様に、ｎ型バッファ層７１２は、スリット８０５、８０６により分離され、１つの半円形状の領域と２つの扇形状の領域から構成され、全体として非連続の環状となっている。
【００３７】
図８（ｃ）、（ｅ）では、３つの領域からなるｎ型バッファ層１１２内にそれぞれ、ドレインｎ+層１１３が形成されており、図８（ｂ）、（ｆ）では、ｎ型バッファ層１１２の半円形状の領域には、２つの領域からなるドレインｎ+層１１３が形成されている。
これらのスリットは、バッファ層１１２、７１２を形成する際に、半導体層１０２が表面に露出するように扇状や半円状に形成してもよいし、バッファ層１１２、７１２を環状に形成した後、ｎ-型半導体層１０２の表面からｐ型の拡散層を形成することにより形成してもよい。
それぞれの図において、ドレインｎ＋層１１３は、スリットを有することにより非連続の環状となっている。
図８に記載のように、ｎ型バッファ層１１２、７１２にスリットを設けることにより、実施の形態１、２に比べさらに電界集中領域の面積を削減することができる。図３および図６で示したように、ドレイン電極に高電位が印加されたときにｎ-型半導体層１０２と誘電体層１０１との界面で電界集中するが、ｎ型バッファ層１１２、７１２をスリット状に分断することで、電界集中領域もｎ型バッファ層１１２、７１２が位置する下のｎ-型半導体層１０２と誘電体層１０１との界面のみに集中し、高電界領域を分断できる。よって、アバランシェ降伏を起こしにくく、高耐圧化が可能となる。
【００３８】
スリット８０１〜８０６の幅は、高耐圧半導体装置５００、７００の所定のオン電流に従い空けられ、およそ１０μｍ間隔程度ならオン抵抗に影響ない構成となる。あまり間引きしすぎるとドリフト抵抗の増大やＥＳＤ耐量の低下を招く為、５μｍ〜１０μｍ程度の間隔が良い。
以上の実施の形態では、高耐圧半導体装置として、ＭＯＳＦＥＴについて説明したが、ダイオードにも適用できる。ダイオードに適用する場合は、オフ耐圧を向上することができる。ＨＶＩＣでは、図９に示すブートストラップダイオード５をＨＶＩＣ１５０に集積する場合に適用することが有効である。構成としては、以上で示した高耐圧半導体装置を変形する構成でよい。例えば、高耐圧半導体装置５００の場合において、ソースｎ+層１１４をアノードｐ+層に変更し、ゲート電極１１０をアノードｐ+層とショートさせる構成とすればよい。ドレインｎ+層１１３はカソード層となる。この場合、ｐ型ウエル拡散層１１１、ウエルピックアップｐ+層１１５、ゲート電極１１０は形成しなくてもよい。
【符号の説明】
【００３９】
５００、６００、７００ 高耐圧半導体装置
１００ 支持基板
１０１ 誘電体層
１０２、５０２、７０２ ｎ-型半導体層
１０３ トレンチ
１０４ シリコン酸化膜
１０５ フィールド酸化膜（ＬＯＣＯＳ）
１０６ 層間絶縁膜（ＩＬＤ）
１０７ パッシベーション膜
１０８ ソース電極
１０９ ドレイン電極
１１０ ゲート電極
１１１ ｐ型ウエル拡散層
１１２、６１２ ｎ型バッファ層
１１３ ドレインｎ+層
１１４ ソースｎ+層
１１５ ウエルピックアップｐ+層
１１６ ボンディングワイヤ
１１９ ドレインパッド
７１７ ｐ型オフセット層
【特許請求の範囲】
【請求項１】
支持基板と該支持基板上に誘電体層を介して第１導電型の半導体層が形成され、前記半導体層上に前記半導体層よりも不純物濃度の濃い第１導電型のドレイン層と、該ドレイン層を内包するように形成され、かつ、前記半導体層と前記ドレイン層との間の不純物濃度を備えた第１導電型のバッファ層と、前記ドレイン層と離間し、その周りを囲むように形成された前記半導体層よりも不純物濃度の濃い第１導電型のソース層と、該ソース層を内包するように形成された第２導電型のウエル層と、前記ソース層と、ウエル層及び該ウエル層と前記バッファ層との間に介在する前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソース層に電気的に接続されたソース電極と、を備えた高耐圧半導体装置において、
前記ドレイン層及び、前記バッファ層の平面形状が非連続または連続の環状であることを特徴とする高耐圧半導体装置。
【請求項２】
支持基板と該支持基板上に誘電体層を介して第１導電型の半導体層が形成され、前記半導体層上に前記半導体層よりも不純物濃度の濃い第１導電型のドレイン層と、該ドレイン層を内包するように形成され、かつ、前記半導体層と前記ドレイン層との間の不純物濃度を備えた第１導電型のバッファ層と、前記ドレイン層と離間し、その周りを囲むように形成された前記半導体層よりも不純物濃度の濃い第１導電型のソース層と、該ソース層を内包するように形成された第２導電型のウエル層と、前記ソース層と、ウエル層及び該ウエル層と前記バッファ層との間に介在する前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソース層に電気的に接続されたソース電極と、を備えた高耐圧半導体装置において、
前記ドレイン層の平面形状が非連続または連続の環状であり、該環の内側に前記半導体層の表面から前記バッファ層より深い深さで形成された第２導電型拡散層を備えたことを特徴とする高耐圧半導体装置。
【請求項３】
前記ドレイン層の内側の前記半導体層上に絶縁膜を介して前記ドレイン電極と電気的に接続されたドレインパッドを備え、該ドレインパッドと接続されるボンディングワイヤを有することを特徴とする請求項１または請求項２に記載の高耐圧半導体装置
【請求項４】
請求項３に記載の高耐圧半導体装置と、該高耐圧半導体装置と前記半導体層に形成された分離領域を介して形成される高電圧領域と、該高耐圧領域に前記半導体層上に絶縁膜を介して形成された電極パッドとを備え、
該電極パッドと前記ボンディングワイヤとが接続されたことを特徴とする高電圧集積回路装置。
【請求項５】
支持基板と該支持基板上に誘電体層を介して第１導電型の半導体層が形成され、前記半導体層上に前記半導体層よりも不純物濃度の濃い第１導電型のカソード層と、該カソード層を内包するように形成され、かつ、前記半導体層と前記カソード層との間の不純物濃度を備えた第１導電型のバッファ層と、前記カソード層と離間し、その周りを囲むように形成された前記半導体層よりも不純物濃度の濃い第２導電型のアノード層と、を備えた高耐圧半導体装置において、
前記カソード層及び、前記バッファ層の平面形状が非連続または連続の環状であることを特徴とする高耐圧半導体装置。
【請求項６】
支持基板と該支持基板上に誘電体層を介して第１導電型の半導体層が形成され、前記半導体層上に前記半導体層よりも不純物濃度の濃い第１導電型のカソード層と、該カソード層を内包するように形成され、かつ、前記半導体層と前記カソード層との間の不純物濃度を備えた第１導電型のバッファ層と、前記カソード層と離間し、その周りを囲むように形成された前記半導体層よりも不純物濃度の濃い第２導電型のアノード層と、を備えた高耐圧半導体装置において、
前記カソード層の平面形状が非連続または連続の環状であり、該環の内側に前記半導体層の表面から前記バッファ層より深い深さで形成された第２導電型拡散層を備えたことを特徴とする高耐圧半導体装置。
【請求項１】
支持基板と該支持基板上に誘電体層を介して第１導電型の半導体層が形成され、前記半導体層上に前記半導体層よりも不純物濃度の濃い第１導電型のドレイン層と、該ドレイン層を内包するように形成され、かつ、前記半導体層と前記ドレイン層との間の不純物濃度を備えた第１導電型のバッファ層と、前記ドレイン層と離間し、その周りを囲むように形成された前記半導体層よりも不純物濃度の濃い第１導電型のソース層と、該ソース層を内包するように形成された第２導電型のウエル層と、前記ソース層と、ウエル層及び該ウエル層と前記バッファ層との間に介在する前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソース層に電気的に接続されたソース電極と、を備えた高耐圧半導体装置において、
前記ドレイン層及び、前記バッファ層の平面形状が非連続または連続の環状であることを特徴とする高耐圧半導体装置。
【請求項２】
支持基板と該支持基板上に誘電体層を介して第１導電型の半導体層が形成され、前記半導体層上に前記半導体層よりも不純物濃度の濃い第１導電型のドレイン層と、該ドレイン層を内包するように形成され、かつ、前記半導体層と前記ドレイン層との間の不純物濃度を備えた第１導電型のバッファ層と、前記ドレイン層と離間し、その周りを囲むように形成された前記半導体層よりも不純物濃度の濃い第１導電型のソース層と、該ソース層を内包するように形成された第２導電型のウエル層と、前記ソース層と、ウエル層及び該ウエル層と前記バッファ層との間に介在する前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソース層に電気的に接続されたソース電極と、を備えた高耐圧半導体装置において、
前記ドレイン層の平面形状が非連続または連続の環状であり、該環の内側に前記半導体層の表面から前記バッファ層より深い深さで形成された第２導電型拡散層を備えたことを特徴とする高耐圧半導体装置。
【請求項３】
前記ドレイン層の内側の前記半導体層上に絶縁膜を介して前記ドレイン電極と電気的に接続されたドレインパッドを備え、該ドレインパッドと接続されるボンディングワイヤを有することを特徴とする請求項１または請求項２に記載の高耐圧半導体装置
【請求項４】
請求項３に記載の高耐圧半導体装置と、該高耐圧半導体装置と前記半導体層に形成された分離領域を介して形成される高電圧領域と、該高耐圧領域に前記半導体層上に絶縁膜を介して形成された電極パッドとを備え、
該電極パッドと前記ボンディングワイヤとが接続されたことを特徴とする高電圧集積回路装置。
【請求項５】
支持基板と該支持基板上に誘電体層を介して第１導電型の半導体層が形成され、前記半導体層上に前記半導体層よりも不純物濃度の濃い第１導電型のカソード層と、該カソード層を内包するように形成され、かつ、前記半導体層と前記カソード層との間の不純物濃度を備えた第１導電型のバッファ層と、前記カソード層と離間し、その周りを囲むように形成された前記半導体層よりも不純物濃度の濃い第２導電型のアノード層と、を備えた高耐圧半導体装置において、
前記カソード層及び、前記バッファ層の平面形状が非連続または連続の環状であることを特徴とする高耐圧半導体装置。
【請求項６】
支持基板と該支持基板上に誘電体層を介して第１導電型の半導体層が形成され、前記半導体層上に前記半導体層よりも不純物濃度の濃い第１導電型のカソード層と、該カソード層を内包するように形成され、かつ、前記半導体層と前記カソード層との間の不純物濃度を備えた第１導電型のバッファ層と、前記カソード層と離間し、その周りを囲むように形成された前記半導体層よりも不純物濃度の濃い第２導電型のアノード層と、を備えた高耐圧半導体装置において、
前記カソード層の平面形状が非連続または連続の環状であり、該環の内側に前記半導体層の表面から前記バッファ層より深い深さで形成された第２導電型拡散層を備えたことを特徴とする高耐圧半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−２４５３６０（Ｐ２０１０−２４５３６０Ａ）
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願番号】特願２００９−９３５１３（Ｐ２００９−９３５１３）
【出願日】平成２１年４月８日（２００９．４．８）
【出願人】（５９１０８３２４４）富士電機システムズ株式会社 (1,717)
【Ｆターム（参考）】
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願日】平成２１年４月８日（２００９．４．８）
【出願人】（５９１０８３２４４）富士電機システムズ株式会社 (1,717)
【Ｆターム（参考）】
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