半導体装置
【課題】ｄｖ／ｄｔサージにより、寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する。
【解決手段】電界緩和層２ｄと支持基板２におけるｐ型の部分２ｅとによって構成されるＰＮ接合により、高耐圧ダイオードを構成する。これにより、高耐圧ダイオードを構成するＰＮ接合部に空乏層が形成され、この空乏層によって各部位および各支持台３１ａ、３１ｂを独立した電位に固定することが可能となる。このため、ｄｖ／ｄｔサージによる変位電流の発生を抑制することが可能となる。また、変位電流が発生したとしても、支持台３１ａを通じて変位電流を引抜ける。このため、変位電流が低電位基準回路部ＬＶ内に流れることを防止することが可能となり、変位電流によって回路の誤動作が生じることを防止できる。
【解決手段】電界緩和層２ｄと支持基板２におけるｐ型の部分２ｅとによって構成されるＰＮ接合により、高耐圧ダイオードを構成する。これにより、高耐圧ダイオードを構成するＰＮ接合部に空乏層が形成され、この空乏層によって各部位および各支持台３１ａ、３１ｂを独立した電位に固定することが可能となる。このため、ｄｖ／ｄｔサージによる変位電流の発生を抑制することが可能となる。また、変位電流が発生したとしても、支持台３１ａを通じて変位電流を引抜ける。このため、変位電流が低電位基準回路部ＬＶ内に流れることを防止することが可能となり、変位電流によって回路の誤動作が生じることを防止できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ等の機器を駆動させるためのインバータ制御用の素子等に用いられる半導体装置に関するものである。
【背景技術】
【０００２】
モータ等の負荷を駆動させるためのインバータ制御用の素子等に用いられる半導体装置として、ＨＶＩＣ（High Voltage Integrated Circuit）がある。このＨＶＩＣにより、負荷を駆動するためのインバータ内に備えられるパワーデバイスを制御する。
【０００３】
従来、インバータの駆動には、図１０に示すように、モータ１００の駆動を行うインバータ回路１０１のハイサイド側のＩＧＢＴ１０２ａを駆動する高電圧基準回路に相当する高電圧基準ゲート駆動回路１０３とローサイド側のＩＧＢＴ１０２ｂを駆動する低電圧基準回路に相当する低電位基準ゲート駆動回路１０４を備えると共に、これらの間にレベルシフト回路１０５ａ、１０５ｂおよびデッドタイム生成回路１０６が備えられたＨＶＩＣ１０７が用いられている。このＨＶＩＣ１０７では、レベルシフト回路１０５ａ、１０５ｂを通じて信号伝達を行うことにより高電位基準回路と低電圧基準回路における基準電圧のレベルシフトを行っている。このようなＨＶＩＣ１０７では、インバータの小型化の為に、１チップ化（ＨＶＩＣ化）が進められており、図１０に示したＨＶＩＣ１０７も１チップにて構成されている。
【０００４】
しかしながら、このように１チップ化したＨＶＩＣ１０７では、高電位基準回路と低電位基準回路との間で電位の干渉が発生し、回路を誤動作させるという問題があった。このため、従来では、ＪＩ分離構造、誘電体分離構造、ＳＯＩ（Silicon on insulator）基板を用いたトレンチ分離構造（例えば、特許文献１参照）などにより素子分離を行っている。ところが、高電位基準回路のＩＧＢＴ１０２ａを駆動するための出力部の電位を高電圧側の基準とするための仮想ＧＮＤ電位にする必要があるため、上記したいずれの素子分離構造においてもレベルシフトにおける低電位（例えば０Ｖ）から高電位（例えば７５０Ｖ）に切り替えるときに高電圧（例えば１２００Ｖを超える電圧）が数十ｋＶ／μｓｅｃという早い立ち上がり速度で生じ、大きな電位振幅が生じる。この立ち上がりの早い高電圧サージ（以下、立ち上がり時間に対する電圧上昇が高いことからｄｖ／ｄｔサージという）を回路の誤動作無く扱うことは難しい。
【特許文献１】特開２００６−９３２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した素子分離構造の中では、ＳＯＩ基板を用いたトレンチ分離構造が最もノイズに強く、素子分離としては最もポテンシャルが高いと考えられる。しかしながら、この構造を用いて高耐圧のレベルシフト素子を開発してきたところ、ＳＯＩ基板を用いたトレンチ分離構造のＨＶＩＣにおいても、ｄｖ／ｄｔサージが印加された際に支持基板を介して電位が干渉し、支持基板と活性層（ＳＯＩ層）との間に配置された埋込酸化膜（ＢＯＸ：Buried Oxide）にて形成される寄生容量を充放電する変位電流が発生し、回路を誤動作させてしまうという問題が生じた。図１１は、変位電流が発生する様子を示したＨＶＩＣの断面図である。この図に示すように、例えば、ＳＯＩ層１１１に形成された高電位基準回路部ＨＶの仮想ＧＮＤ電位とされる部位からＢＯＸにて構成される埋込層１１３を介して支持基板１１２に流れたのち、再び埋込層１１３を介して低電位基準回路部ＬＶのＧＮＤ電位とされる部位に流れ込むという経路で変位電流が発生する。
【０００６】
このような問題は、ＢＯＸ膜厚を厚くして寄生容量を低減したり、支持基板１１２側の不純物濃度を下げて高抵抗にして変位電流の伝搬を低減することで抑制可能であるが、高増幅率のアンプ回路等を集積する場合には僅かな変位電流でも誤動作の要因となり、完全な対策は難しい。
【０００７】
本発明は上記点に鑑みて、トレンチ分離構造により低電位基準回路と高電位基準回路およびレベルシフト素子を備えた半導体装置を構成する場合において、ｄｖ／ｄｔサージにより、寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、支持基板（２）を挟んで低電位基準回路部（ＬＶ）と対応する位置に配置されていると共に、低電位基準回路部（ＬＶ）における第１の電位が印加される部位と同電位とされた第１導体部材（３０ａ、３１ａ）と、支持基板（２）を挟んで高電位基準回路部（ＨＶ）と対応する位置に配置されていると共に、高電位基準回路部（ＨＶ）における第２の電位が印加される部位と同電位とされた第２導体部材（３０ｂ、３１ｂ）と、を備え、支持基板（２）は、低電位基準回路部（ＬＶ）と対応する位置がｐ型半導体（２ａ、２ｅ、２ｆ）とされていると共に、高電位基準回路部（ＨＶ）と対応する位置がｎ型半導体（２ｂ、２ｃ、２ｄ）とされており、これらｐ型半導体（２ａ、２ｅ、２ｆ）およびｎ型半導体（２ｂ、２ｃ、２ｄ）によって構成されるＰＮ接合により高耐圧ダイオードが構成されていることを特徴としている。
【０００９】
このように、ｐ型半導体（２ａ、２ｅ、２ｆ）およびｎ型半導体（２ｂ、２ｃ、２ｄ）によって構成されるＰＮ接合により、高耐圧ダイオードが構成される。このため、支持基板（２）のうち高電位基準回路部（ＨＶ）と対応する位置と低電位基準回路部（ＬＶ）と対応する位置との間に電位差が発生したときに、高耐圧ダイオードを構成するＰＮ接合部に空乏層が形成され、この空乏層によって各部位および第１、第２導体部材（３０ａ、３０ｂ、３１ａ、３１ｂ）を独立した電位に固定することが可能となる。このため、ｄｖ／ｄｔサージによる変位電流の発生を抑制することが可能となる。
【００１０】
この場合、請求項２に記載したように、ｐ型半導体（２ａ、２ｅ、２ｆ）のうち第１導体部材（３０ａ、３１ａ）と接触する部分には、第１導体部材（３０ａ、３１ａ）とオーミック接触するコンタクト領域（２ａ）が備えられ、ｎ型半導体（２ｂ、２ｃ、２ｄ）のうち第２導体部材（３０ｂ、３１ｂ）と接触する部分には、第２導体部材（３０ｂ、３１ｂ）とオーミック接触するコンタクト領域（２ｂ）が備えられた構成とすると好ましい。
【００１１】
このようにすれば、ｐ型半導体（２ａ、２ｅ、２ｆ）と第１導体部材（３０ａ、３１ａ）との接触抵抗を低減できると共に、ｎ型半導体（２ｂ、２ｃ、２ｄ）と第２導体部材（３０ｂ、３１ｂ）との接触抵抗を低減できる。そして、ｐ型半導体（２ａ、２ｅ、２ｆ）と第１導体部材（３０ａ、３１ａ）との接触抵抗を低減できることにより、変位電流がが発生したとしても、低電位基準回路部（ＬＶ）と対応する位置に配置された第１導体部材（３０ａ、３１ａ）が低電位基準回路部（ＬＶ）内の第１の電位に固定されているため、第１導体部材（３０ａ、３１ａ）を通じて変位電流を引抜ける。このため、変位電流が低電位基準回路部（ＬＶ）内に流れることを防止することが可能となり、変位電流によって回路の誤動作が生じることを防止できる。
【００１２】
請求項３に記載された発明では、ｎ型半導体（２ｂ、２ｃ、２ｄ）のうちＰＮ接合を構成する部分は、該ｎ型半導体（２ｂ、２ｃ、２ｄ）に備えられたコンタクト領域（２ｂ）よりも低濃度とされた電界緩和層（２ｄ）とされていることを特徴としている。
【００１３】
このように、低濃度な電界緩和層（２ｄ）を設けることにより、電界緩和効果を得ることが可能になる。
【００１４】
この場合、例えば、請求項４に記載したように、ｎ型半導体（２ｂ、２ｃ、２ｄ）に、該ｎ型半導体（２ｂ、２ｃ、２ｄ）に備えられたコンタクト領域（２ｂ）を覆うように、該コンタクト領域（２ｂ）よりも低濃度かつ電界緩和層（２ｄ）よりも高濃度なｎ型拡散層（２ｃ）を備えることもできる。
【００１５】
また、請求項５に記載したように、ｎ型半導体（２ｂ、２ｃ、２ｄ）に、支持基板（２）の厚み方向の中間位置において、該ｎ型半導体（２ｂ、２ｃ、２ｄ）に備えられたコンタクト領域（２ｂ）よりも低濃度かつ電界緩和層（２ｄ）よりも高濃度なｎ型拡散層（２ｃ）が備えた構成とすることもできる。
【００１６】
さらに、請求項６に記載したように、ｎ型半導体（２ｂ、２ｃ、２ｄ）に備えられた電界緩和層（２ｄ）を支持基板（２）における埋込絶縁膜（３）側となる表面側と該支持基板（２）における第２導体部材（３０ｂ、３１ｂ）側となる裏面側にそれぞれ備えた構成とすることもできる。
【００１７】
請求項７に記載の発明では、第１導体部材（３０ａ、３１ａ）は、支持基板（２）を挟んで低電位基準回路部（ＬＶ）と対応する位置だけでなくレベルシフト素子形成部（ＬＳ）と対応する位置にも配置されていることを特徴としている。
【００１８】
このように、レベルシフト素子形成部（ＬＳ）と対応する位置にも第１導体部材（３０ａ、３１ａ）を配置した構成とすることができる。
【００１９】
請求項８に記載の発明では、半導体層（１）は、低電位基準回路部（ＬＶ）が形成されたチップと、レベルシフト素子形成部（ＬＳ）が形成されたチップと、高電位基準回路部（ＨＶ）が形成されたチップとに分割されていることを特徴としている。
【００２０】
このように、低電位基準回路部（ＬＶ）とレベルシフト素子形成部（ＬＳ）および高電位基準回路部（ＨＶ）が別チップとされる構造に対しても、上記各請求項に記載の発明を適用することができる。
【００２１】
請求項９に記載の発明では、第１導体部材（３０ａ、３１ａ）は、低電位基準回路部（ＬＶ）に備えられるアナログ回路、デジタル回路およびゲート駆動回路それぞれと対応する部分で分割されることで独立して電位固定されており、第２導体部材（３０ｂ、３１ｂ）は、高電位基準回路部（ＨＶ）に備えられるアナログ回路、デジタル回路およびゲート駆動回路それぞれと対応する部分で分割されることで独立して電位固定されていることを特徴としている。
【００２２】
このように、低電位基準回路部（ＬＶ）や高電位基準回路部（ＨＶ）に備えられるアナログ回路、デジタル回路およびゲート駆動回路それぞれと対応させて、第１導体部材（３０ａ、３１ａ）や第２導体部材（３０ｂ、３１ｂ）を分割し、それぞれが独立して電位固定される構造とすることもできる。
【００２３】
請求項１０に記載の発明では、低電位基準回路部（ＬＶ）にて高電位基準回路部（ＨＶ）の周囲の少なくとも一部が囲まれており、ＰＮ接合は支持基板（２）のうち低電位基準回路部（ＬＶ）と対応する位置と高電位基準回路部（ＨＶ）と対応する位置との間全域に形成されていることを特徴としている。
【００２４】
このような構造とすれば、支持基板（２）のうち低電位基準回路部（ＬＶ）と対応する位置と高電位基準回路部（ＨＶ）と対応する位置の間全域に形成されるＰＮ接合の面積がより広くなる。このため、より電界緩和効果を向上させることが可能となる。
【００２５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２７】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。また、図２は、図１に示す半導体装置を上面側から見た時のレイアウト図である。なお、図１は、本図のＡ−Ａ断面図に相当する図である。
【００２８】
以下、これらの図を参照して、本実施形態の半導体装置の構成について説明する。なお、以下の説明では、図１の紙面上方を半導体装置の表面側、紙面下方を半導体装置の裏面側として説明する。
【００２９】
図１に示すように、本実施形態の半導体装置は、例えばｎ型シリコンにて構成されたＳＯＩ層１と支持基板２とが埋込酸化膜３を介して接合されたＳＯＩ基板４を半導体基板として用いて形成されている。
【００３０】
ＳＯＩ層１は、半導体装置の表面側に配置され、シリコン基板を所定膜厚に研削することにより構成されている。このＳＯＩ層１は、複数のトレンチ分離部５により素子分離されている。各トレンチ分離部５は、ＳＯＩ層１の表面から埋込酸化膜３に達するトレンチ６とトレンチ６内に配置された絶縁膜７によって構成されており、例えば同等幅にて構成されている。
【００３１】
複数のトレンチ分離部５は多重リング構造とされており、最も外側とそれよりも１つ内側のトレンチ分離部５の間に形成される領域（つまり図１、図２の紙面左側の領域）が低電位基準回路部ＬＶ、最も内側のトレンチ分離部５内の領域（つまり紙面右側の領域）が高電位基準回路部ＨＶ、これら低電位基準回路部ＬＶと高電位基準回路部ＨＶの間に形成される領域がレベルシフト素子形成部ＬＳとされている。
【００３２】
ＳＯＩ層１における低電位基準回路部ＬＶには、小電位にて駆動されるアナログ回路やデジタル回路などの信号処理回路が構成されており、これらは０Ｖ（第１の電位）を基準電位として動作する。低電位基準回路部ＬＶは、トレンチ分離部５にて半導体装置の他の部分から素子分離されている。この低電位基準回路部ＬＶには、ＣＭＯＳ１０などのゲート駆動回路を含む信号処理回路を構成する各種素子が備えられている。具体的には、ＳＯＩ層１内がＳＴＩ（Shallow Trench Isolation）やＬＯＣＯＳ酸化膜等の素子分離用の絶縁膜１１にて素子分離されており、素子分離された各領域はｎウェル層１２ａもしくはｐウェル層１２ｂとされている。ｎウェル層１２ａ内にはｐ+型ソース領域１３ａおよびｐ+型ドレイン領域１４ａが構成され、ｐウェル層１２ｂ内にはｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂが構成されている。そして、ｐ+型ソース領域１３ａとｐ+型ドレイン領域１４ａの間に位置するｎウェル層１２ａの表面、および、ｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂの間に位置するｐウェル層１２ｂの表面に、ゲート絶縁膜１５ａ、１５ｂを介してゲート電極１６ａ、１６ｂが形成されている。これにより、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴにて構成されたＣＭＯＳ１０が構成されている。
【００３３】
なお、ＳＯＩ層１の表面側には、ＣＭＯＳ１０を構成するゲート電極１６ａ、１６ｂや各ソース領域１３ａ、１３ｂもしくは各ドレイン領域１４ａ、１４ｂと電気的に接続される配線部や層間絶縁膜などが形成されているが、ここでは図示を省略してある。また、ＣＭＯＳ１０の他にも、バイポーラトランジスタや拡散抵抗、さらにはメモリなども備えられるが、これらの構造は周知であるため、ここでは代表してＣＭＯＳ１０のみを示してある。また、ＣＭＯＳ１０ではなく、ＩＧＢＴやパワーＭＯＳトランジスタのような他の素子が備えられていても良い。
【００３４】
ＳＯＩ層１における高電位基準回路部ＨＶには、高電位にて駆動されるアナログ回路やデジタル回路などの信号処理回路が構成されている。これらは低電位基準回路部ＬＶの基準電位よりも高い電位（第２の電位）を基準電位として動作する。高電位基準回路部ＨＶは、トレンチ分離部５にて半導体装置の他の部分から素子分離されている。この高電位基準回路部ＨＶにも、低電位基準回路部ＬＶと同様の構造のＣＭＯＳ１０が備えられており、図示しないがバイポーラトランジスタや拡散抵抗、さらにはメモリなども備えられている。
【００３５】
また、ＳＯＩ層１におけるレベルシフト素子形成部ＬＳには、レベルシフト素子として高耐圧ＬＤＭＯＳ２０が形成されている。高耐圧ＬＤＭＯＳ２０は、ＳＯＩ層１の表層にそれぞれ位置するｎ型ドレイン領域２１、ｐ型チャネル領域２２、ｎ+型ソース領域２３を有している。ｎ型ドレイン領域２１の表層にはｎ+型コンタクト層２４が形成されており、ｐ型チャネル領域２２の表層にはｐ+型コンタクト層２５が形成されている。また、ｎ型ドレイン領域２１とｐ型チャネル領域２２は、いわゆるＬＯＣＯＳ酸化膜２６により、分離されている。そして、ｐ型チャネル領域２２上には、ゲート絶縁膜２７を介して、ゲート電極２８が配置されている。これにより、高耐圧ＬＤＭＯＳ２０が構成されている。
【００３６】
なお、ＳＯＩ層１の表面側には、ゲート電極２８、ｎ+型ソース領域２３およびｐ+型コンタクト層２５、もしくは、ｎ+型コンタクト層２４と電気的に接続される配線部や層間絶縁膜が形成されているが、ここでは図示を省略してある。
【００３７】
このような構造の高耐圧ＬＤＭＯＳ２０は複数セル形成されており、低電位基準回路部ＬＶと高電位基準回路部ＨＶとの間において複数セルが配置されると共に、各セルがトレンチ分離部５によって素子分離されている。
【００３８】
一方、支持基板２は、ｐ型不純物がドーピングされたｐ型シリコン基板にて構成されており、各部にｎ型またはｐ型不純物が注入された構造とされている。具体的には、支持基板２のうち低電位基準回路部ＬＶと対応する箇所において、支持基板２の裏面からｐ型不純物が注入されて形成されたｐ+型コンタクト領域２ａが形成されている。また、支持基板２のうち高電位基準回路部ＨＶと対応する箇所において、支持基板の裏面には、ｎ型不純物が注入されて形成されたｎ+型コンタクト領域２ｂが形成されていると共に、このｎ+型コンタクト領域２ｂの周囲を囲むようにｎ+型コンタクト領域２ｂよりも低濃度とされたｎ型拡散層２ｃが形成され、さらにこのｎ型拡散層２ｃを囲むようにｎ型拡散層２ｃよりも低濃度とされたｎ−型の電界緩和層２ｄが形成されている。これらｎ+型コンタクト領域２ｂ、ｎ型拡散層２ｃおよび電界緩和層２ｄは、例えば支持基板１の裏面からｎ型不純物をイオン注入することで支持基板２の裏面近傍がピーク濃度となるようにし、注入されたｎ型不純物を熱拡散させることにより形成される。
【００３９】
ｐ+型コンタクト領域２ａおよびｎ+型コンタクト領域２ｂは、接触抵抗低減のために高不純物濃度とされ、例えば１×１０19〜１×１０20ｃｍ-3とされている。また、電界緩和層２ｄは、電界緩和層２ｄと支持基板２におけるｐ型の部分２ｅとによって構成されるＰＮ接合で耐圧ブレークダウンが発生しないように低濃度とされ、例えば１×１０16〜１×１０18ｃｍ-3とされている。
【００４０】
さらに、支持基板２の裏面には、裏面電極３０ａ、３０ｂを介して支持台３１ａ、３１ｂが備えられている。これらのうち裏面電極３０ａおよび支持台３１ａが第１導体部材、裏面電極３０ｂおよび支持台３１ｂが第２導体部材に相当する。
【００４１】
図３は、ＳＯＩ層１に形成された各部と裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂとの関係を示したレイアウト図である。この図に示されるように、裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂは、支持基板２の裏面のうち低電位基準回路部ＬＶと対応する位置および高電位基準回路部ＨＶと対応する位置にそれぞれ形成されている。
【００４２】
裏面電極３０ａ、３０ｂは、支持基板２の裏面に形成されたｐ+型コンタクト領域２ａやｎ+型コンタクト領域２ｂに対してオーミック接続されることで、支持台３１ａ、３１ｂと支持基板２との接触抵抗が低電位基準回路部ＬＶ内のデバイス抵抗（〜１０００Ω）よりも十分小さい値（例えば１０Ω以下）になるように設けられている。例えば、裏面電極３０ａ、３０ｂは、Ａｌ、Ａｕ、Ｎｉ、Ｔｉやそれらの合金などによって形成されている。支持台３１ａ、３１ｂの材料は例えば裏面電極３０ａ、３０ｂと同材料にて構成されるが、裏面電極３０ａ、３０ｂとの接合強度が得られるものであれば、どのような材料であっても構わない。
【００４３】
また、低電位基準回路部ＬＶと対応する位置に形成された裏面電極３０ａおよび支持台３１ａは、低電位基準回路部ＬＶ内の基準電位（例えば回路内ＧＮＤ）と同電位にされている。例えば、図示しないボンディングワイヤなどを通じて、裏面電極３０ａまたは支持台３１ａが低電位基準回路部ＬＶ内の基準電位（例えば回路内ＧＮＤ）を印加するライン（図示せず）に電気的に接続されている。さらに、高電位基準回路部ＨＶと対応する位置に形成された裏面電極３０ｂおよび支持台３１ｂは、高電位基準回路部ＨＶ内の基準電位（例えば回路内ＧＮＤ）と同電位にされている。例えば、図示しないボンディングワイヤなどを通じて、裏面電極３０ｂまたは支持台３１ｂが高電位基準回路部ＨＶ内の基準電位（例えば回路内ＧＮＤ）を印加するライン（図示せず）に電気的に接続されている。このため、低電位基準回路部ＬＶと対応する位置に形成された裏面電極３０ａおよび支持台３１ａと高電位基準回路部ＨＶと対応する位置に形成された裏面電極３０ｂおよび支持台３１ｂとが独立した電位に固定される。
【００４４】
なお、裏面電極３０ａ、３０ｂの間において、支持基板２の裏面には酸化膜などで形成された絶縁膜３２が形成されており、この絶縁膜３２によって裏面電極３０ａ、３０ｂの間が絶縁分離されている。
【００４５】
このように構成された半導体装置では、電界緩和層２ｄと支持基板２におけるｐ型の部分２ｅとによって構成されるＰＮ接合により、高耐圧ダイオードが構成される。このため、支持基板２のうち高電位基準回路部ＨＶと対応する位置と低電位基準回路部ＬＶと対応する位置との間に電位差が発生したときに、高耐圧ダイオードを構成するＰＮ接合部に空乏層が形成され、この空乏層によって各部位および各支持台３１ａ、３１ｂを独立した電位に固定することが可能となる。このため、ｄｖ／ｄｔサージによる変位電流の発生を抑制することが可能となる。
【００４６】
また、変位電流が発生したとしても、低電位基準回路部ＬＶと対応する位置に配置された裏面電極３０ａおよび支持台３１ａが低電位基準回路部ＬＶ内の基準電位（例えばＧＮＤ電位）に固定されているため、支持台３１ａを通じて変位電流を引抜ける。このため、変位電流が低電位基準回路部ＬＶ内に流れることを防止することが可能となり、変位電流によって回路の誤動作が生じることを防止できる。
【００４７】
なお、このように変位電流を引抜く場合、半導体装置をパッケージ化する際に、引抜を行う支持台３１ａが低電位基準回路部ＬＶに対して均等に配置されるようなレイアウトとし、さらに引抜きのための専用のＧＮＤピンにすると好ましい。
【００４８】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して支持基板１内に形成したｎ型拡散層２ｃおよび電界緩和層２ｄの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００４９】
図４は、本実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。この図に示されるように、本実施形態にかかる半導体装置では、ｐ型シリコン基板にて構成された支持基板２に対して、第１実施形態と同様に、ｐ+型コンタクト領域２ａ、ｎ+型コンタクト領域２ｂ、ｎ型拡散層２ｃおよび電界緩和層２ｄが形成された構成とされているが、ｎ型拡散層２ｃはｎ+型コンタクト領域２ｂを覆うように形成されておらず、支持基板２の厚みの中間位置に形成され、電界緩和層２ｄもその周囲を囲み、かつ、ｎ+型コンタクト領域２ｂに接するような構造とされている。ｎ型拡散層２ｃおよび電界緩和層２ｄは、例えば、高加速イオン注入法により、支持基板２の裏面からｎ型不純物をドーピングすることで支持基板２の厚みの中間位置がピーク濃度となるようにし、それを熱拡散させることにより形成される。
【００５０】
このように、支持基板２の厚みの中間位置にｎ型拡散層２ｃが形成された構造であって第１実施形態と同様の効果を得ることができる。そして、このような構造にすると、より広範囲にわたって電界緩和層２ｄを形成でいるため、より電界緩和効果を得ることが可能になる。
【００５１】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して支持基板１内に形成した電界緩和層２ｄの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００５２】
図５は、本実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。この図に示されるように、本実施形態にかかる半導体装置では、ｐ型シリコン基板にて構成された支持基板２に対して電界緩和層２ｄを支持基板２の裏面側からだけでなく表面側、つまり埋込酸化膜３側からも形成した構造としてある。また、支持基板２の表面側において、ｐ型拡散層２ｆを形成した構造としている。
【００５３】
このような支持基板２の表面側の電界緩和層２ｄおよびｐ型拡散層２ｆは、例えば、埋込酸化膜３を介して支持基板２をＳＯＩ層１と貼り合せる前に、予め支持基板２に対してｎ型不純物やｐ型不純物をイオン注入しておくことなどにより形成される。
【００５４】
このように、支持基板２の裏面側だけでなく表面側にも電界緩和層２ｄやｐ型拡散層２ｆを形成した構造であっても第１実施形態と同様の効果を得ることができる。
【００５５】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対して裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００５６】
図６は、本発明の第４実施形態に掛かる半導体装置の各部と裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂとの関係を示したレイアウト図である。この図に示されるように、支持基板２の裏面のうち低電位基準回路部ＬＶおよびレベルシフト素子形成部ＬＳに対応する位置に裏面電極３０ａおよび支持台３１ａを配置してある。このように、低電位基準回路部ＬＶのみでなく、レベルシフト素子形成部ＬＳと対応する位置にも裏面電極３０ａおよび支持台３１ａを配置することができる。このような構造としても、第１実施形態と同様の効果を得ることができる。
【００５７】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対して裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００５８】
図７は、本実施形態に掛かる半導体装置の低電位基準回路部ＬＶや高電位基準回路部ＨＶが複合ＩＣにて構成されている場合のレイアウトを示した図である。なお、低電位基準回路部ＬＶと高電位基準回路部ＨＶそれぞれと対応するレイアウトは同じであるため、ここでは低電位基準回路部ＬＶについて図示してある。
【００５９】
図７に示されるように、低電位基準回路部ＬＶがアナログ回路やデジタル回路およびパワーＭＯＳトランジスタやＩＧＢＴのようなゲート駆動回路を備えた構成とされる場合、これらそれぞれで裏面電極３０ａ（３０ｂ）や支持台３１ａ（３１ｂ）が分割されるようにしている。このようにすれば、アナログ回路やデジタル回路およびゲート駆動回路それぞれで独立して電位固定することが可能となる。このように、低電位基準回路部ＬＶや高電位基準回路部ＨＶすべてを同じ裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂで同じ電位に固定するのではなく、低電位基準回路部ＬＶや高電位基準回路部ＨＶ内において回路ごとに独立した電位に固定されるようにしても良い。
【００６０】
なお、ここでは、アナログ回路やデジタル回路およびゲート駆動回路それぞれで独立して電位固定する場合について説明したが、アナログ回路およびデジタル回路に対して１つの裏面電極３０ａおよび支持台３１ａを備える構造としても良い。
【００６１】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第１〜第５実施形態に対して低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳをそれぞれ別チップで構成したものであり、その他に関しては第１〜第５実施形態と同様であるため、異なる部分についてのみ説明する。
【００６２】
図８は、本実施形態にかかる半導体装置の各部と裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂとの関係を示したレイアウト図である。この図に示されるように、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳをそれぞれ別チップで構成している。そして、図示していないが、絶縁膜を介して各チップを支持基板２上に搭載した構造とし、支持基板２を第１〜第３実施形態に示した構造としている。このような構造において、第４実施形態と同様に、支持基板２の裏面のうち低電位基準回路部ＬＶが形成されたチップおよびレベルシフト素子形成部ＬＳが形成されたチップに対応する位置に裏面電極３０ａおよび支持台３１ａを配置してある。
【００６３】
このように、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳをそれぞれ別チップで構成することもできる。これにより、第１〜第５実施形態と同様の効果を得ることができる。なお、ここでは各回路が形成されたチップに対して裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂを第４実施形態のような構成とする場合について説明したが、勿論、第１、第５実施形態のような構成とすることもできる。
【００６４】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、第１実施形態に対して低電位基準回路部ＬＶの構成を変更したものであり、その他に関しては第１〜第５実施形態と同様であるため、異なる部分についてのみ説明する。
【００６５】
図９は、本実施形態にかかる半導体装置の各部と裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂとの関係を示したレイアウト図である。この図に示されるように、低電位基準回路部ＬＶにて高電位基準回路部ＨＶの周囲の少なくとも一部が囲まれるように、低電位基準回路部ＬＶを高電位基準回路部ＨＶのうちレベルシフト素子形成部ＬＳの反対側の辺まで引き回した構造としてある。このような構造とすれば、支持基板２のうち低電位基準回路部ＬＶと対応する位置と高電位基準回路部ＨＶと対応する位置の間全域に形成されるＰＮ接合の面積がより広くなる。このため、より電界緩和効果を向上させることが可能となる。
【００６６】
（他の実施形態）
上記各実施形態では、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳを構成する素子の一例を記載しているが、これらを構成する素子の種類に関しては適宜変更可能である。また、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳのレイアウト等に関しても、適宜変更可能である。
【００６７】
また、上記各実施形態では、支持基板２をｐ型で構成する場合について説明したが、ｎ型とする場合であっても同様に本発明を適用することができる。その場合、支持基板２に対してｐ+型コンタクト領域２ａを囲むようにｐ+型コンタクト領域２ａよりも低濃度なｐ型不純物層を配置し、支持基板２におけるｎ型の部分によって電界緩和層２ｄを構成すれば良い。
【００６８】
さらに、上記実施形態では、半導体基板としてＳＯＩ基板４を用いる例を挙げたが、ＳＯＩ基板４に限るものではない。例えば、第６実施形態のように各回路が別チップにて構成されるようなものに関しては、半導体にて構成された支持基板２の上に埋込絶縁膜を介して各チップを構成する半導体層を搭載した構成であっても構わない。また、埋込酸化膜３に関しても、窒化膜やＯＮＯ膜のような他の埋込絶縁膜が用いられていても構わない。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図２】図１に示す半導体装置を上面側から見た時のレイアウト図である。
【図３】ＳＯＩ層１に形成された各部と裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂとの関係を示したレイアウト図である。
【図４】本発明の第２実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図５】本発明の第３実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図６】本発明の第４実施形態に掛かる半導体装置の各部と裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂとの関係を示したレイアウト図である。
【図７】本発明の第５実施形態に掛かる半導体装置の低電位基準回路部ＬＶや高電位基準回路部ＨＶが複合ＩＣにて構成されている場合のレイアウトを示した図である。
【図８】本発明の第６実施形態にかかる半導体装置の各部と裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂとの関係を示したレイアウト図である。
【図９】本発明の第７実施形態にかかる半導体装置の各部と裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂとの関係を示したレイアウト図である。
【図１０】モータを駆動するインバータ回路を駆動するための回路構成を示した図である。
【図１１】変位電流が発生する様子を示したＨＶＩＣの断面図である。
【符号の説明】
【００７０】
１ ＳＯＩ層
２ 支持基板
２ａ ｐ+型コンタクト領域
２ｂ ｎ+型コンタクト領域
２ｃ ｎ型拡散層
２ｄ 電界緩和層
２ｅ ｐ型の部分
２ｆ ｎ型拡散層
３ 埋込酸化膜
４ ＳＯＩ基板
５ トレンチ分離部
１０ ＣＭＯＳ
２０ ＬＤＭＯＳ
３０ａ、３０ｂ 裏面電極
３１ａ、３１ｂ 支持台
ＬＳ レベルシフト素子形成部
ＬＶ 低電位基準回路部
ＨＶ 高電位基準回路部
【技術分野】
【０００１】
本発明は、モータ等の機器を駆動させるためのインバータ制御用の素子等に用いられる半導体装置に関するものである。
【背景技術】
【０００２】
モータ等の負荷を駆動させるためのインバータ制御用の素子等に用いられる半導体装置として、ＨＶＩＣ（High Voltage Integrated Circuit）がある。このＨＶＩＣにより、負荷を駆動するためのインバータ内に備えられるパワーデバイスを制御する。
【０００３】
従来、インバータの駆動には、図１０に示すように、モータ１００の駆動を行うインバータ回路１０１のハイサイド側のＩＧＢＴ１０２ａを駆動する高電圧基準回路に相当する高電圧基準ゲート駆動回路１０３とローサイド側のＩＧＢＴ１０２ｂを駆動する低電圧基準回路に相当する低電位基準ゲート駆動回路１０４を備えると共に、これらの間にレベルシフト回路１０５ａ、１０５ｂおよびデッドタイム生成回路１０６が備えられたＨＶＩＣ１０７が用いられている。このＨＶＩＣ１０７では、レベルシフト回路１０５ａ、１０５ｂを通じて信号伝達を行うことにより高電位基準回路と低電圧基準回路における基準電圧のレベルシフトを行っている。このようなＨＶＩＣ１０７では、インバータの小型化の為に、１チップ化（ＨＶＩＣ化）が進められており、図１０に示したＨＶＩＣ１０７も１チップにて構成されている。
【０００４】
しかしながら、このように１チップ化したＨＶＩＣ１０７では、高電位基準回路と低電位基準回路との間で電位の干渉が発生し、回路を誤動作させるという問題があった。このため、従来では、ＪＩ分離構造、誘電体分離構造、ＳＯＩ（Silicon on insulator）基板を用いたトレンチ分離構造（例えば、特許文献１参照）などにより素子分離を行っている。ところが、高電位基準回路のＩＧＢＴ１０２ａを駆動するための出力部の電位を高電圧側の基準とするための仮想ＧＮＤ電位にする必要があるため、上記したいずれの素子分離構造においてもレベルシフトにおける低電位（例えば０Ｖ）から高電位（例えば７５０Ｖ）に切り替えるときに高電圧（例えば１２００Ｖを超える電圧）が数十ｋＶ／μｓｅｃという早い立ち上がり速度で生じ、大きな電位振幅が生じる。この立ち上がりの早い高電圧サージ（以下、立ち上がり時間に対する電圧上昇が高いことからｄｖ／ｄｔサージという）を回路の誤動作無く扱うことは難しい。
【特許文献１】特開２００６−９３２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した素子分離構造の中では、ＳＯＩ基板を用いたトレンチ分離構造が最もノイズに強く、素子分離としては最もポテンシャルが高いと考えられる。しかしながら、この構造を用いて高耐圧のレベルシフト素子を開発してきたところ、ＳＯＩ基板を用いたトレンチ分離構造のＨＶＩＣにおいても、ｄｖ／ｄｔサージが印加された際に支持基板を介して電位が干渉し、支持基板と活性層（ＳＯＩ層）との間に配置された埋込酸化膜（ＢＯＸ：Buried Oxide）にて形成される寄生容量を充放電する変位電流が発生し、回路を誤動作させてしまうという問題が生じた。図１１は、変位電流が発生する様子を示したＨＶＩＣの断面図である。この図に示すように、例えば、ＳＯＩ層１１１に形成された高電位基準回路部ＨＶの仮想ＧＮＤ電位とされる部位からＢＯＸにて構成される埋込層１１３を介して支持基板１１２に流れたのち、再び埋込層１１３を介して低電位基準回路部ＬＶのＧＮＤ電位とされる部位に流れ込むという経路で変位電流が発生する。
【０００６】
このような問題は、ＢＯＸ膜厚を厚くして寄生容量を低減したり、支持基板１１２側の不純物濃度を下げて高抵抗にして変位電流の伝搬を低減することで抑制可能であるが、高増幅率のアンプ回路等を集積する場合には僅かな変位電流でも誤動作の要因となり、完全な対策は難しい。
【０００７】
本発明は上記点に鑑みて、トレンチ分離構造により低電位基準回路と高電位基準回路およびレベルシフト素子を備えた半導体装置を構成する場合において、ｄｖ／ｄｔサージにより、寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、支持基板（２）を挟んで低電位基準回路部（ＬＶ）と対応する位置に配置されていると共に、低電位基準回路部（ＬＶ）における第１の電位が印加される部位と同電位とされた第１導体部材（３０ａ、３１ａ）と、支持基板（２）を挟んで高電位基準回路部（ＨＶ）と対応する位置に配置されていると共に、高電位基準回路部（ＨＶ）における第２の電位が印加される部位と同電位とされた第２導体部材（３０ｂ、３１ｂ）と、を備え、支持基板（２）は、低電位基準回路部（ＬＶ）と対応する位置がｐ型半導体（２ａ、２ｅ、２ｆ）とされていると共に、高電位基準回路部（ＨＶ）と対応する位置がｎ型半導体（２ｂ、２ｃ、２ｄ）とされており、これらｐ型半導体（２ａ、２ｅ、２ｆ）およびｎ型半導体（２ｂ、２ｃ、２ｄ）によって構成されるＰＮ接合により高耐圧ダイオードが構成されていることを特徴としている。
【０００９】
このように、ｐ型半導体（２ａ、２ｅ、２ｆ）およびｎ型半導体（２ｂ、２ｃ、２ｄ）によって構成されるＰＮ接合により、高耐圧ダイオードが構成される。このため、支持基板（２）のうち高電位基準回路部（ＨＶ）と対応する位置と低電位基準回路部（ＬＶ）と対応する位置との間に電位差が発生したときに、高耐圧ダイオードを構成するＰＮ接合部に空乏層が形成され、この空乏層によって各部位および第１、第２導体部材（３０ａ、３０ｂ、３１ａ、３１ｂ）を独立した電位に固定することが可能となる。このため、ｄｖ／ｄｔサージによる変位電流の発生を抑制することが可能となる。
【００１０】
この場合、請求項２に記載したように、ｐ型半導体（２ａ、２ｅ、２ｆ）のうち第１導体部材（３０ａ、３１ａ）と接触する部分には、第１導体部材（３０ａ、３１ａ）とオーミック接触するコンタクト領域（２ａ）が備えられ、ｎ型半導体（２ｂ、２ｃ、２ｄ）のうち第２導体部材（３０ｂ、３１ｂ）と接触する部分には、第２導体部材（３０ｂ、３１ｂ）とオーミック接触するコンタクト領域（２ｂ）が備えられた構成とすると好ましい。
【００１１】
このようにすれば、ｐ型半導体（２ａ、２ｅ、２ｆ）と第１導体部材（３０ａ、３１ａ）との接触抵抗を低減できると共に、ｎ型半導体（２ｂ、２ｃ、２ｄ）と第２導体部材（３０ｂ、３１ｂ）との接触抵抗を低減できる。そして、ｐ型半導体（２ａ、２ｅ、２ｆ）と第１導体部材（３０ａ、３１ａ）との接触抵抗を低減できることにより、変位電流がが発生したとしても、低電位基準回路部（ＬＶ）と対応する位置に配置された第１導体部材（３０ａ、３１ａ）が低電位基準回路部（ＬＶ）内の第１の電位に固定されているため、第１導体部材（３０ａ、３１ａ）を通じて変位電流を引抜ける。このため、変位電流が低電位基準回路部（ＬＶ）内に流れることを防止することが可能となり、変位電流によって回路の誤動作が生じることを防止できる。
【００１２】
請求項３に記載された発明では、ｎ型半導体（２ｂ、２ｃ、２ｄ）のうちＰＮ接合を構成する部分は、該ｎ型半導体（２ｂ、２ｃ、２ｄ）に備えられたコンタクト領域（２ｂ）よりも低濃度とされた電界緩和層（２ｄ）とされていることを特徴としている。
【００１３】
このように、低濃度な電界緩和層（２ｄ）を設けることにより、電界緩和効果を得ることが可能になる。
【００１４】
この場合、例えば、請求項４に記載したように、ｎ型半導体（２ｂ、２ｃ、２ｄ）に、該ｎ型半導体（２ｂ、２ｃ、２ｄ）に備えられたコンタクト領域（２ｂ）を覆うように、該コンタクト領域（２ｂ）よりも低濃度かつ電界緩和層（２ｄ）よりも高濃度なｎ型拡散層（２ｃ）を備えることもできる。
【００１５】
また、請求項５に記載したように、ｎ型半導体（２ｂ、２ｃ、２ｄ）に、支持基板（２）の厚み方向の中間位置において、該ｎ型半導体（２ｂ、２ｃ、２ｄ）に備えられたコンタクト領域（２ｂ）よりも低濃度かつ電界緩和層（２ｄ）よりも高濃度なｎ型拡散層（２ｃ）が備えた構成とすることもできる。
【００１６】
さらに、請求項６に記載したように、ｎ型半導体（２ｂ、２ｃ、２ｄ）に備えられた電界緩和層（２ｄ）を支持基板（２）における埋込絶縁膜（３）側となる表面側と該支持基板（２）における第２導体部材（３０ｂ、３１ｂ）側となる裏面側にそれぞれ備えた構成とすることもできる。
【００１７】
請求項７に記載の発明では、第１導体部材（３０ａ、３１ａ）は、支持基板（２）を挟んで低電位基準回路部（ＬＶ）と対応する位置だけでなくレベルシフト素子形成部（ＬＳ）と対応する位置にも配置されていることを特徴としている。
【００１８】
このように、レベルシフト素子形成部（ＬＳ）と対応する位置にも第１導体部材（３０ａ、３１ａ）を配置した構成とすることができる。
【００１９】
請求項８に記載の発明では、半導体層（１）は、低電位基準回路部（ＬＶ）が形成されたチップと、レベルシフト素子形成部（ＬＳ）が形成されたチップと、高電位基準回路部（ＨＶ）が形成されたチップとに分割されていることを特徴としている。
【００２０】
このように、低電位基準回路部（ＬＶ）とレベルシフト素子形成部（ＬＳ）および高電位基準回路部（ＨＶ）が別チップとされる構造に対しても、上記各請求項に記載の発明を適用することができる。
【００２１】
請求項９に記載の発明では、第１導体部材（３０ａ、３１ａ）は、低電位基準回路部（ＬＶ）に備えられるアナログ回路、デジタル回路およびゲート駆動回路それぞれと対応する部分で分割されることで独立して電位固定されており、第２導体部材（３０ｂ、３１ｂ）は、高電位基準回路部（ＨＶ）に備えられるアナログ回路、デジタル回路およびゲート駆動回路それぞれと対応する部分で分割されることで独立して電位固定されていることを特徴としている。
【００２２】
このように、低電位基準回路部（ＬＶ）や高電位基準回路部（ＨＶ）に備えられるアナログ回路、デジタル回路およびゲート駆動回路それぞれと対応させて、第１導体部材（３０ａ、３１ａ）や第２導体部材（３０ｂ、３１ｂ）を分割し、それぞれが独立して電位固定される構造とすることもできる。
【００２３】
請求項１０に記載の発明では、低電位基準回路部（ＬＶ）にて高電位基準回路部（ＨＶ）の周囲の少なくとも一部が囲まれており、ＰＮ接合は支持基板（２）のうち低電位基準回路部（ＬＶ）と対応する位置と高電位基準回路部（ＨＶ）と対応する位置との間全域に形成されていることを特徴としている。
【００２４】
このような構造とすれば、支持基板（２）のうち低電位基準回路部（ＬＶ）と対応する位置と高電位基準回路部（ＨＶ）と対応する位置の間全域に形成されるＰＮ接合の面積がより広くなる。このため、より電界緩和効果を向上させることが可能となる。
【００２５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２７】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。また、図２は、図１に示す半導体装置を上面側から見た時のレイアウト図である。なお、図１は、本図のＡ−Ａ断面図に相当する図である。
【００２８】
以下、これらの図を参照して、本実施形態の半導体装置の構成について説明する。なお、以下の説明では、図１の紙面上方を半導体装置の表面側、紙面下方を半導体装置の裏面側として説明する。
【００２９】
図１に示すように、本実施形態の半導体装置は、例えばｎ型シリコンにて構成されたＳＯＩ層１と支持基板２とが埋込酸化膜３を介して接合されたＳＯＩ基板４を半導体基板として用いて形成されている。
【００３０】
ＳＯＩ層１は、半導体装置の表面側に配置され、シリコン基板を所定膜厚に研削することにより構成されている。このＳＯＩ層１は、複数のトレンチ分離部５により素子分離されている。各トレンチ分離部５は、ＳＯＩ層１の表面から埋込酸化膜３に達するトレンチ６とトレンチ６内に配置された絶縁膜７によって構成されており、例えば同等幅にて構成されている。
【００３１】
複数のトレンチ分離部５は多重リング構造とされており、最も外側とそれよりも１つ内側のトレンチ分離部５の間に形成される領域（つまり図１、図２の紙面左側の領域）が低電位基準回路部ＬＶ、最も内側のトレンチ分離部５内の領域（つまり紙面右側の領域）が高電位基準回路部ＨＶ、これら低電位基準回路部ＬＶと高電位基準回路部ＨＶの間に形成される領域がレベルシフト素子形成部ＬＳとされている。
【００３２】
ＳＯＩ層１における低電位基準回路部ＬＶには、小電位にて駆動されるアナログ回路やデジタル回路などの信号処理回路が構成されており、これらは０Ｖ（第１の電位）を基準電位として動作する。低電位基準回路部ＬＶは、トレンチ分離部５にて半導体装置の他の部分から素子分離されている。この低電位基準回路部ＬＶには、ＣＭＯＳ１０などのゲート駆動回路を含む信号処理回路を構成する各種素子が備えられている。具体的には、ＳＯＩ層１内がＳＴＩ（Shallow Trench Isolation）やＬＯＣＯＳ酸化膜等の素子分離用の絶縁膜１１にて素子分離されており、素子分離された各領域はｎウェル層１２ａもしくはｐウェル層１２ｂとされている。ｎウェル層１２ａ内にはｐ+型ソース領域１３ａおよびｐ+型ドレイン領域１４ａが構成され、ｐウェル層１２ｂ内にはｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂが構成されている。そして、ｐ+型ソース領域１３ａとｐ+型ドレイン領域１４ａの間に位置するｎウェル層１２ａの表面、および、ｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂの間に位置するｐウェル層１２ｂの表面に、ゲート絶縁膜１５ａ、１５ｂを介してゲート電極１６ａ、１６ｂが形成されている。これにより、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴにて構成されたＣＭＯＳ１０が構成されている。
【００３３】
なお、ＳＯＩ層１の表面側には、ＣＭＯＳ１０を構成するゲート電極１６ａ、１６ｂや各ソース領域１３ａ、１３ｂもしくは各ドレイン領域１４ａ、１４ｂと電気的に接続される配線部や層間絶縁膜などが形成されているが、ここでは図示を省略してある。また、ＣＭＯＳ１０の他にも、バイポーラトランジスタや拡散抵抗、さらにはメモリなども備えられるが、これらの構造は周知であるため、ここでは代表してＣＭＯＳ１０のみを示してある。また、ＣＭＯＳ１０ではなく、ＩＧＢＴやパワーＭＯＳトランジスタのような他の素子が備えられていても良い。
【００３４】
ＳＯＩ層１における高電位基準回路部ＨＶには、高電位にて駆動されるアナログ回路やデジタル回路などの信号処理回路が構成されている。これらは低電位基準回路部ＬＶの基準電位よりも高い電位（第２の電位）を基準電位として動作する。高電位基準回路部ＨＶは、トレンチ分離部５にて半導体装置の他の部分から素子分離されている。この高電位基準回路部ＨＶにも、低電位基準回路部ＬＶと同様の構造のＣＭＯＳ１０が備えられており、図示しないがバイポーラトランジスタや拡散抵抗、さらにはメモリなども備えられている。
【００３５】
また、ＳＯＩ層１におけるレベルシフト素子形成部ＬＳには、レベルシフト素子として高耐圧ＬＤＭＯＳ２０が形成されている。高耐圧ＬＤＭＯＳ２０は、ＳＯＩ層１の表層にそれぞれ位置するｎ型ドレイン領域２１、ｐ型チャネル領域２２、ｎ+型ソース領域２３を有している。ｎ型ドレイン領域２１の表層にはｎ+型コンタクト層２４が形成されており、ｐ型チャネル領域２２の表層にはｐ+型コンタクト層２５が形成されている。また、ｎ型ドレイン領域２１とｐ型チャネル領域２２は、いわゆるＬＯＣＯＳ酸化膜２６により、分離されている。そして、ｐ型チャネル領域２２上には、ゲート絶縁膜２７を介して、ゲート電極２８が配置されている。これにより、高耐圧ＬＤＭＯＳ２０が構成されている。
【００３６】
なお、ＳＯＩ層１の表面側には、ゲート電極２８、ｎ+型ソース領域２３およびｐ+型コンタクト層２５、もしくは、ｎ+型コンタクト層２４と電気的に接続される配線部や層間絶縁膜が形成されているが、ここでは図示を省略してある。
【００３７】
このような構造の高耐圧ＬＤＭＯＳ２０は複数セル形成されており、低電位基準回路部ＬＶと高電位基準回路部ＨＶとの間において複数セルが配置されると共に、各セルがトレンチ分離部５によって素子分離されている。
【００３８】
一方、支持基板２は、ｐ型不純物がドーピングされたｐ型シリコン基板にて構成されており、各部にｎ型またはｐ型不純物が注入された構造とされている。具体的には、支持基板２のうち低電位基準回路部ＬＶと対応する箇所において、支持基板２の裏面からｐ型不純物が注入されて形成されたｐ+型コンタクト領域２ａが形成されている。また、支持基板２のうち高電位基準回路部ＨＶと対応する箇所において、支持基板の裏面には、ｎ型不純物が注入されて形成されたｎ+型コンタクト領域２ｂが形成されていると共に、このｎ+型コンタクト領域２ｂの周囲を囲むようにｎ+型コンタクト領域２ｂよりも低濃度とされたｎ型拡散層２ｃが形成され、さらにこのｎ型拡散層２ｃを囲むようにｎ型拡散層２ｃよりも低濃度とされたｎ−型の電界緩和層２ｄが形成されている。これらｎ+型コンタクト領域２ｂ、ｎ型拡散層２ｃおよび電界緩和層２ｄは、例えば支持基板１の裏面からｎ型不純物をイオン注入することで支持基板２の裏面近傍がピーク濃度となるようにし、注入されたｎ型不純物を熱拡散させることにより形成される。
【００３９】
ｐ+型コンタクト領域２ａおよびｎ+型コンタクト領域２ｂは、接触抵抗低減のために高不純物濃度とされ、例えば１×１０19〜１×１０20ｃｍ-3とされている。また、電界緩和層２ｄは、電界緩和層２ｄと支持基板２におけるｐ型の部分２ｅとによって構成されるＰＮ接合で耐圧ブレークダウンが発生しないように低濃度とされ、例えば１×１０16〜１×１０18ｃｍ-3とされている。
【００４０】
さらに、支持基板２の裏面には、裏面電極３０ａ、３０ｂを介して支持台３１ａ、３１ｂが備えられている。これらのうち裏面電極３０ａおよび支持台３１ａが第１導体部材、裏面電極３０ｂおよび支持台３１ｂが第２導体部材に相当する。
【００４１】
図３は、ＳＯＩ層１に形成された各部と裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂとの関係を示したレイアウト図である。この図に示されるように、裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂは、支持基板２の裏面のうち低電位基準回路部ＬＶと対応する位置および高電位基準回路部ＨＶと対応する位置にそれぞれ形成されている。
【００４２】
裏面電極３０ａ、３０ｂは、支持基板２の裏面に形成されたｐ+型コンタクト領域２ａやｎ+型コンタクト領域２ｂに対してオーミック接続されることで、支持台３１ａ、３１ｂと支持基板２との接触抵抗が低電位基準回路部ＬＶ内のデバイス抵抗（〜１０００Ω）よりも十分小さい値（例えば１０Ω以下）になるように設けられている。例えば、裏面電極３０ａ、３０ｂは、Ａｌ、Ａｕ、Ｎｉ、Ｔｉやそれらの合金などによって形成されている。支持台３１ａ、３１ｂの材料は例えば裏面電極３０ａ、３０ｂと同材料にて構成されるが、裏面電極３０ａ、３０ｂとの接合強度が得られるものであれば、どのような材料であっても構わない。
【００４３】
また、低電位基準回路部ＬＶと対応する位置に形成された裏面電極３０ａおよび支持台３１ａは、低電位基準回路部ＬＶ内の基準電位（例えば回路内ＧＮＤ）と同電位にされている。例えば、図示しないボンディングワイヤなどを通じて、裏面電極３０ａまたは支持台３１ａが低電位基準回路部ＬＶ内の基準電位（例えば回路内ＧＮＤ）を印加するライン（図示せず）に電気的に接続されている。さらに、高電位基準回路部ＨＶと対応する位置に形成された裏面電極３０ｂおよび支持台３１ｂは、高電位基準回路部ＨＶ内の基準電位（例えば回路内ＧＮＤ）と同電位にされている。例えば、図示しないボンディングワイヤなどを通じて、裏面電極３０ｂまたは支持台３１ｂが高電位基準回路部ＨＶ内の基準電位（例えば回路内ＧＮＤ）を印加するライン（図示せず）に電気的に接続されている。このため、低電位基準回路部ＬＶと対応する位置に形成された裏面電極３０ａおよび支持台３１ａと高電位基準回路部ＨＶと対応する位置に形成された裏面電極３０ｂおよび支持台３１ｂとが独立した電位に固定される。
【００４４】
なお、裏面電極３０ａ、３０ｂの間において、支持基板２の裏面には酸化膜などで形成された絶縁膜３２が形成されており、この絶縁膜３２によって裏面電極３０ａ、３０ｂの間が絶縁分離されている。
【００４５】
このように構成された半導体装置では、電界緩和層２ｄと支持基板２におけるｐ型の部分２ｅとによって構成されるＰＮ接合により、高耐圧ダイオードが構成される。このため、支持基板２のうち高電位基準回路部ＨＶと対応する位置と低電位基準回路部ＬＶと対応する位置との間に電位差が発生したときに、高耐圧ダイオードを構成するＰＮ接合部に空乏層が形成され、この空乏層によって各部位および各支持台３１ａ、３１ｂを独立した電位に固定することが可能となる。このため、ｄｖ／ｄｔサージによる変位電流の発生を抑制することが可能となる。
【００４６】
また、変位電流が発生したとしても、低電位基準回路部ＬＶと対応する位置に配置された裏面電極３０ａおよび支持台３１ａが低電位基準回路部ＬＶ内の基準電位（例えばＧＮＤ電位）に固定されているため、支持台３１ａを通じて変位電流を引抜ける。このため、変位電流が低電位基準回路部ＬＶ内に流れることを防止することが可能となり、変位電流によって回路の誤動作が生じることを防止できる。
【００４７】
なお、このように変位電流を引抜く場合、半導体装置をパッケージ化する際に、引抜を行う支持台３１ａが低電位基準回路部ＬＶに対して均等に配置されるようなレイアウトとし、さらに引抜きのための専用のＧＮＤピンにすると好ましい。
【００４８】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して支持基板１内に形成したｎ型拡散層２ｃおよび電界緩和層２ｄの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００４９】
図４は、本実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。この図に示されるように、本実施形態にかかる半導体装置では、ｐ型シリコン基板にて構成された支持基板２に対して、第１実施形態と同様に、ｐ+型コンタクト領域２ａ、ｎ+型コンタクト領域２ｂ、ｎ型拡散層２ｃおよび電界緩和層２ｄが形成された構成とされているが、ｎ型拡散層２ｃはｎ+型コンタクト領域２ｂを覆うように形成されておらず、支持基板２の厚みの中間位置に形成され、電界緩和層２ｄもその周囲を囲み、かつ、ｎ+型コンタクト領域２ｂに接するような構造とされている。ｎ型拡散層２ｃおよび電界緩和層２ｄは、例えば、高加速イオン注入法により、支持基板２の裏面からｎ型不純物をドーピングすることで支持基板２の厚みの中間位置がピーク濃度となるようにし、それを熱拡散させることにより形成される。
【００５０】
このように、支持基板２の厚みの中間位置にｎ型拡散層２ｃが形成された構造であって第１実施形態と同様の効果を得ることができる。そして、このような構造にすると、より広範囲にわたって電界緩和層２ｄを形成でいるため、より電界緩和効果を得ることが可能になる。
【００５１】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して支持基板１内に形成した電界緩和層２ｄの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００５２】
図５は、本実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。この図に示されるように、本実施形態にかかる半導体装置では、ｐ型シリコン基板にて構成された支持基板２に対して電界緩和層２ｄを支持基板２の裏面側からだけでなく表面側、つまり埋込酸化膜３側からも形成した構造としてある。また、支持基板２の表面側において、ｐ型拡散層２ｆを形成した構造としている。
【００５３】
このような支持基板２の表面側の電界緩和層２ｄおよびｐ型拡散層２ｆは、例えば、埋込酸化膜３を介して支持基板２をＳＯＩ層１と貼り合せる前に、予め支持基板２に対してｎ型不純物やｐ型不純物をイオン注入しておくことなどにより形成される。
【００５４】
このように、支持基板２の裏面側だけでなく表面側にも電界緩和層２ｄやｐ型拡散層２ｆを形成した構造であっても第１実施形態と同様の効果を得ることができる。
【００５５】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対して裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００５６】
図６は、本発明の第４実施形態に掛かる半導体装置の各部と裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂとの関係を示したレイアウト図である。この図に示されるように、支持基板２の裏面のうち低電位基準回路部ＬＶおよびレベルシフト素子形成部ＬＳに対応する位置に裏面電極３０ａおよび支持台３１ａを配置してある。このように、低電位基準回路部ＬＶのみでなく、レベルシフト素子形成部ＬＳと対応する位置にも裏面電極３０ａおよび支持台３１ａを配置することができる。このような構造としても、第１実施形態と同様の効果を得ることができる。
【００５７】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対して裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００５８】
図７は、本実施形態に掛かる半導体装置の低電位基準回路部ＬＶや高電位基準回路部ＨＶが複合ＩＣにて構成されている場合のレイアウトを示した図である。なお、低電位基準回路部ＬＶと高電位基準回路部ＨＶそれぞれと対応するレイアウトは同じであるため、ここでは低電位基準回路部ＬＶについて図示してある。
【００５９】
図７に示されるように、低電位基準回路部ＬＶがアナログ回路やデジタル回路およびパワーＭＯＳトランジスタやＩＧＢＴのようなゲート駆動回路を備えた構成とされる場合、これらそれぞれで裏面電極３０ａ（３０ｂ）や支持台３１ａ（３１ｂ）が分割されるようにしている。このようにすれば、アナログ回路やデジタル回路およびゲート駆動回路それぞれで独立して電位固定することが可能となる。このように、低電位基準回路部ＬＶや高電位基準回路部ＨＶすべてを同じ裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂで同じ電位に固定するのではなく、低電位基準回路部ＬＶや高電位基準回路部ＨＶ内において回路ごとに独立した電位に固定されるようにしても良い。
【００６０】
なお、ここでは、アナログ回路やデジタル回路およびゲート駆動回路それぞれで独立して電位固定する場合について説明したが、アナログ回路およびデジタル回路に対して１つの裏面電極３０ａおよび支持台３１ａを備える構造としても良い。
【００６１】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第１〜第５実施形態に対して低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳをそれぞれ別チップで構成したものであり、その他に関しては第１〜第５実施形態と同様であるため、異なる部分についてのみ説明する。
【００６２】
図８は、本実施形態にかかる半導体装置の各部と裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂとの関係を示したレイアウト図である。この図に示されるように、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳをそれぞれ別チップで構成している。そして、図示していないが、絶縁膜を介して各チップを支持基板２上に搭載した構造とし、支持基板２を第１〜第３実施形態に示した構造としている。このような構造において、第４実施形態と同様に、支持基板２の裏面のうち低電位基準回路部ＬＶが形成されたチップおよびレベルシフト素子形成部ＬＳが形成されたチップに対応する位置に裏面電極３０ａおよび支持台３１ａを配置してある。
【００６３】
このように、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳをそれぞれ別チップで構成することもできる。これにより、第１〜第５実施形態と同様の効果を得ることができる。なお、ここでは各回路が形成されたチップに対して裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂを第４実施形態のような構成とする場合について説明したが、勿論、第１、第５実施形態のような構成とすることもできる。
【００６４】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、第１実施形態に対して低電位基準回路部ＬＶの構成を変更したものであり、その他に関しては第１〜第５実施形態と同様であるため、異なる部分についてのみ説明する。
【００６５】
図９は、本実施形態にかかる半導体装置の各部と裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂとの関係を示したレイアウト図である。この図に示されるように、低電位基準回路部ＬＶにて高電位基準回路部ＨＶの周囲の少なくとも一部が囲まれるように、低電位基準回路部ＬＶを高電位基準回路部ＨＶのうちレベルシフト素子形成部ＬＳの反対側の辺まで引き回した構造としてある。このような構造とすれば、支持基板２のうち低電位基準回路部ＬＶと対応する位置と高電位基準回路部ＨＶと対応する位置の間全域に形成されるＰＮ接合の面積がより広くなる。このため、より電界緩和効果を向上させることが可能となる。
【００６６】
（他の実施形態）
上記各実施形態では、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳを構成する素子の一例を記載しているが、これらを構成する素子の種類に関しては適宜変更可能である。また、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳのレイアウト等に関しても、適宜変更可能である。
【００６７】
また、上記各実施形態では、支持基板２をｐ型で構成する場合について説明したが、ｎ型とする場合であっても同様に本発明を適用することができる。その場合、支持基板２に対してｐ+型コンタクト領域２ａを囲むようにｐ+型コンタクト領域２ａよりも低濃度なｐ型不純物層を配置し、支持基板２におけるｎ型の部分によって電界緩和層２ｄを構成すれば良い。
【００６８】
さらに、上記実施形態では、半導体基板としてＳＯＩ基板４を用いる例を挙げたが、ＳＯＩ基板４に限るものではない。例えば、第６実施形態のように各回路が別チップにて構成されるようなものに関しては、半導体にて構成された支持基板２の上に埋込絶縁膜を介して各チップを構成する半導体層を搭載した構成であっても構わない。また、埋込酸化膜３に関しても、窒化膜やＯＮＯ膜のような他の埋込絶縁膜が用いられていても構わない。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図２】図１に示す半導体装置を上面側から見た時のレイアウト図である。
【図３】ＳＯＩ層１に形成された各部と裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂとの関係を示したレイアウト図である。
【図４】本発明の第２実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図５】本発明の第３実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図６】本発明の第４実施形態に掛かる半導体装置の各部と裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂとの関係を示したレイアウト図である。
【図７】本発明の第５実施形態に掛かる半導体装置の低電位基準回路部ＬＶや高電位基準回路部ＨＶが複合ＩＣにて構成されている場合のレイアウトを示した図である。
【図８】本発明の第６実施形態にかかる半導体装置の各部と裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂとの関係を示したレイアウト図である。
【図９】本発明の第７実施形態にかかる半導体装置の各部と裏面電極３０ａ、３０ｂおよび支持台３１ａ、３１ｂとの関係を示したレイアウト図である。
【図１０】モータを駆動するインバータ回路を駆動するための回路構成を示した図である。
【図１１】変位電流が発生する様子を示したＨＶＩＣの断面図である。
【符号の説明】
【００７０】
１ ＳＯＩ層
２ 支持基板
２ａ ｐ+型コンタクト領域
２ｂ ｎ+型コンタクト領域
２ｃ ｎ型拡散層
２ｄ 電界緩和層
２ｅ ｐ型の部分
２ｆ ｎ型拡散層
３ 埋込酸化膜
４ ＳＯＩ基板
５ トレンチ分離部
１０ ＣＭＯＳ
２０ ＬＤＭＯＳ
３０ａ、３０ｂ 裏面電極
３１ａ、３１ｂ 支持台
ＬＳ レベルシフト素子形成部
ＬＶ 低電位基準回路部
ＨＶ 高電位基準回路部
【特許請求の範囲】
【請求項１】
半導体層（１）と半導体にて構成された支持基板（２）とが埋込絶縁膜（３）を介して貼り合わされた半導体基板（４）を有し、
前記半導体基板（４）における前記半導体層（１）に、第１の電位を基準電位として動作する低電位基準回路部（ＬＶ）と、前記第１の電位よりも高電位な第２の電位を基準電位として動作する高電位基準回路部（ＨＶ）と、前記低電位基準回路部（ＬＶ）と前記高電位基準回路部（ＨＶ）との間での基準電位のレベルシフトを行うためのレベルシフト素子（２０）が備えられたレベルシフト素子形成部（ＬＳ）とが形成されてなる半導体装置において、
前記支持基板（２）を挟んで前記低電位基準回路部（ＬＶ）と対応する位置に配置されていると共に、前記低電位基準回路部（ＬＶ）における前記第１の電位が印加される部位と同電位とされた第１導体部材（３０ａ、３１ａ）と、
前記支持基板（２）を挟んで前記高電位基準回路部（ＨＶ）と対応する位置に配置されていると共に、前記高電位基準回路部（ＨＶ）における前記第２の電位が印加される部位と同電位とされた第２導体部材（３０ｂ、３１ｂ）と、を備え、
前記支持基板（２）は、前記低電位基準回路部（ＬＶ）と対応する位置がｐ型半導体（２ａ、２ｅ、２ｆ）とされていると共に、前記高電位基準回路部（ＨＶ）と対応する位置がｎ型半導体（２ｂ、２ｃ、２ｄ）とされており、これらｐ型半導体（２ａ、２ｅ、２ｆ）およびｎ型半導体（２ｂ、２ｃ、２ｄ）によって構成されるＰＮ接合により高耐圧ダイオードが構成されていることを特徴とする半導体装置。
【請求項２】
前記ｐ型半導体（２ａ、２ｅ、２ｆ）のうち前記第１導体部材（３０ａ、３１ａ）と接触する部分には、前記第１導体部材（３０ａ、３１ａ）とオーミック接触するコンタクト領域（２ａ）が備えられ、
前記ｎ型半導体（２ｂ、２ｃ、２ｄ）のうち前記第２導体部材（３０ｂ、３１ｂ）と接触する部分には、前記第２導体部材（３０ｂ、３１ｂ）とオーミック接触するコンタクト領域（２ｂ）が備えられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎ型半導体（２ｂ、２ｃ、２ｄ）のうち前記ＰＮ接合を構成する部分は、該ｎ型半導体（２ｂ、２ｃ、２ｄ）に備えられた前記コンタクト領域（２ｂ）よりも低濃度とされた電界緩和層（２ｄ）とされていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ｎ型半導体（２ｂ、２ｃ、２ｄ）には、該ｎ型半導体（２ｂ、２ｃ、２ｄ）に備えられた前記コンタクト領域（２ｂ）を覆うように、該コンタクト領域（２ｂ）よりも低濃度かつ前記電界緩和層（２ｄ）よりも高濃度なｎ型拡散層（２ｃ）が備えられていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ｎ型半導体（２ｂ、２ｃ、２ｄ）には、前記支持基板（２）の厚み方向の中間位置において、該ｎ型半導体（２ｂ、２ｃ、２ｄ）に備えられた前記コンタクト領域（２ｂ）よりも低濃度かつ前記電界緩和層（２ｄ）よりも高濃度なｎ型拡散層（２ｃ）が備えられていることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記ｎ型半導体（２ｂ、２ｃ、２ｄ）に備えられた前記電界緩和層（２ｄ）は、前記支持基板（２）における前記埋込絶縁膜（３）側となる表面側と該支持基板（２）における前記第２導体部材（３０ｂ、３１ｂ）側となる裏面側にそれぞれ備えられていることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第１導体部材（３０ａ、３１ａ）は、前記支持基板（２）を挟んで前記低電位基準回路部（ＬＶ）と対応する位置だけでなく前記レベルシフト素子形成部（ＬＳ）と対応する位置にも配置されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項８】
前記半導体層（１）は、前記低電位基準回路部（ＬＶ）が形成されたチップと、前記レベルシフト素子形成部（ＬＳ）が形成されたチップと、前記高電位基準回路部（ＨＶ）が形成されたチップとに分割されていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。
【請求項９】
前記第１導体部材（３０ａ、３１ａ）は、前記低電位基準回路部（ＬＶ）に備えられるアナログ回路、デジタル回路およびゲート駆動回路それぞれと対応する部分で分割されることで独立して電位固定されており、
前記第２導体部材（３０ｂ、３１ｂ）は、前記高電位基準回路部（ＨＶ）に備えられるアナログ回路、デジタル回路およびゲート駆動回路それぞれと対応する部分で分割されることで独立して電位固定されていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
前記低電位基準回路部（ＬＶ）にて前記高電位基準回路部（ＨＶ）の周囲の少なくとも一部が囲まれており、前記ＰＮ接合は前記支持基板（２）のうち前記低電位基準回路部（ＬＶ）と対応する位置と前記高電位基準回路部（ＨＶ）と対応する位置との間全域に形成されていることを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置。
【請求項１】
半導体層（１）と半導体にて構成された支持基板（２）とが埋込絶縁膜（３）を介して貼り合わされた半導体基板（４）を有し、
前記半導体基板（４）における前記半導体層（１）に、第１の電位を基準電位として動作する低電位基準回路部（ＬＶ）と、前記第１の電位よりも高電位な第２の電位を基準電位として動作する高電位基準回路部（ＨＶ）と、前記低電位基準回路部（ＬＶ）と前記高電位基準回路部（ＨＶ）との間での基準電位のレベルシフトを行うためのレベルシフト素子（２０）が備えられたレベルシフト素子形成部（ＬＳ）とが形成されてなる半導体装置において、
前記支持基板（２）を挟んで前記低電位基準回路部（ＬＶ）と対応する位置に配置されていると共に、前記低電位基準回路部（ＬＶ）における前記第１の電位が印加される部位と同電位とされた第１導体部材（３０ａ、３１ａ）と、
前記支持基板（２）を挟んで前記高電位基準回路部（ＨＶ）と対応する位置に配置されていると共に、前記高電位基準回路部（ＨＶ）における前記第２の電位が印加される部位と同電位とされた第２導体部材（３０ｂ、３１ｂ）と、を備え、
前記支持基板（２）は、前記低電位基準回路部（ＬＶ）と対応する位置がｐ型半導体（２ａ、２ｅ、２ｆ）とされていると共に、前記高電位基準回路部（ＨＶ）と対応する位置がｎ型半導体（２ｂ、２ｃ、２ｄ）とされており、これらｐ型半導体（２ａ、２ｅ、２ｆ）およびｎ型半導体（２ｂ、２ｃ、２ｄ）によって構成されるＰＮ接合により高耐圧ダイオードが構成されていることを特徴とする半導体装置。
【請求項２】
前記ｐ型半導体（２ａ、２ｅ、２ｆ）のうち前記第１導体部材（３０ａ、３１ａ）と接触する部分には、前記第１導体部材（３０ａ、３１ａ）とオーミック接触するコンタクト領域（２ａ）が備えられ、
前記ｎ型半導体（２ｂ、２ｃ、２ｄ）のうち前記第２導体部材（３０ｂ、３１ｂ）と接触する部分には、前記第２導体部材（３０ｂ、３１ｂ）とオーミック接触するコンタクト領域（２ｂ）が備えられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎ型半導体（２ｂ、２ｃ、２ｄ）のうち前記ＰＮ接合を構成する部分は、該ｎ型半導体（２ｂ、２ｃ、２ｄ）に備えられた前記コンタクト領域（２ｂ）よりも低濃度とされた電界緩和層（２ｄ）とされていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ｎ型半導体（２ｂ、２ｃ、２ｄ）には、該ｎ型半導体（２ｂ、２ｃ、２ｄ）に備えられた前記コンタクト領域（２ｂ）を覆うように、該コンタクト領域（２ｂ）よりも低濃度かつ前記電界緩和層（２ｄ）よりも高濃度なｎ型拡散層（２ｃ）が備えられていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ｎ型半導体（２ｂ、２ｃ、２ｄ）には、前記支持基板（２）の厚み方向の中間位置において、該ｎ型半導体（２ｂ、２ｃ、２ｄ）に備えられた前記コンタクト領域（２ｂ）よりも低濃度かつ前記電界緩和層（２ｄ）よりも高濃度なｎ型拡散層（２ｃ）が備えられていることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記ｎ型半導体（２ｂ、２ｃ、２ｄ）に備えられた前記電界緩和層（２ｄ）は、前記支持基板（２）における前記埋込絶縁膜（３）側となる表面側と該支持基板（２）における前記第２導体部材（３０ｂ、３１ｂ）側となる裏面側にそれぞれ備えられていることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第１導体部材（３０ａ、３１ａ）は、前記支持基板（２）を挟んで前記低電位基準回路部（ＬＶ）と対応する位置だけでなく前記レベルシフト素子形成部（ＬＳ）と対応する位置にも配置されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項８】
前記半導体層（１）は、前記低電位基準回路部（ＬＶ）が形成されたチップと、前記レベルシフト素子形成部（ＬＳ）が形成されたチップと、前記高電位基準回路部（ＨＶ）が形成されたチップとに分割されていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。
【請求項９】
前記第１導体部材（３０ａ、３１ａ）は、前記低電位基準回路部（ＬＶ）に備えられるアナログ回路、デジタル回路およびゲート駆動回路それぞれと対応する部分で分割されることで独立して電位固定されており、
前記第２導体部材（３０ｂ、３１ｂ）は、前記高電位基準回路部（ＨＶ）に備えられるアナログ回路、デジタル回路およびゲート駆動回路それぞれと対応する部分で分割されることで独立して電位固定されていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
前記低電位基準回路部（ＬＶ）にて前記高電位基準回路部（ＨＶ）の周囲の少なくとも一部が囲まれており、前記ＰＮ接合は前記支持基板（２）のうち前記低電位基準回路部（ＬＶ）と対応する位置と前記高電位基準回路部（ＨＶ）と対応する位置との間全域に形成されていることを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−１０２６４（Ｐ２０１０−１０２６４Ａ）
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願番号】特願２００８−１６５６５６（Ｐ２００８−１６５６５６）
【出願日】平成２０年６月２５日（２００８．６．２５）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願日】平成２０年６月２５日（２００８．６．２５）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
[ Back to top ]