【課題】書き込み時の消費電力が小さく、読み出し専用の記憶装置のメモリ素子に用いられるアンチヒューズを提供する。
【解決手段】アンチヒューズは、第１導電層１１と、第１導電層１１上に非晶質シリコン膜１３と絶縁膜１４とを交互に積層した２層以上の多層膜２０と、多層膜２０上に第２導電層１２を有する。第１導電層１１と第２導電層１２の間に電圧を印加して、多層膜２０の抵抗を低下させることで、メモリ素子にデータを書き込む。第１導電層１１と第２導電層１２の間に非晶質シリコン１３よりも抵抗が高い絶縁膜１４を形成することで、書き込み時にアンチヒューズに流れる電流が低減される。 （もっと読む）

【課題】オン／オフ比を増大させることが可能な薄膜トランジスタおよびその製造方法ならびに表示装置を提供する。
【解決手段】基板２上に、ゲート電極３と、ゲート絶縁膜４と、チャネル層５と、ソース・ドレイン層７、８とをこの順またはこれと逆の順に積層してなる薄膜トランジスタにおいて、ソース・ドレイン層７、８には、チャネル層５に向かって低濃度となるような濃度勾配を有して不純物が含有されていることを特徴とする薄膜トランジスタおよびその製造方法ならびに表示装置である。 （もっと読む）

【課題】素子特性のばらつきが抑制されたＭＯＳ型素子を含む半導体装置を提供すること。
【解決手段】基板の半導体領域に埋め込まれた素子分離絶縁膜と、前記素子分離絶縁膜によって素子分離され、上部が前記素子分離絶縁膜の表面よりも上に突出し、前記半導体領域の半導体層と、この半導体層にソース・ドレイン領域、ゲート絶縁膜およびゲート電極が形成され、かつ、前記ゲート電極がチャネル幅方向に平行な面の断面において前記素子分離絶縁膜上に形成されてなるＭＯＳ型素子とを具備してなり、前記ゲート電極下の前記半導体層の上面位置が、前記ゲート電極下の前記素子分離絶縁膜の上面位置よりも、２０ｎｍ以上高いことを特徴とする。 （もっと読む）

【課題】大掛かりな装置を必要とすることなく、低温プロセスで絶縁膜の結晶欠陥を低減可能な半導体装置の製造方法を提供する。
【解決手段】基板１１上に半導体層１３、ゲート絶縁膜１４およびゲート電極１５をこの順に積層してトップゲート型の薄膜トランジスタを製造する。この際、塗布法により、ゲート絶縁膜１４を形成したのち、エネルギービームＥを照射する。これにより、半導体層１３がエネルギービームＥを吸収し、ゲート絶縁膜１４が加熱される。 （もっと読む）

【課題】外部から局所的に圧力がかかっても破損しにくい半導体装置を提供する。また、外部からの局所的押圧による非破壊の信頼性が高い半導体装置を歩留まり高く作製する方法を提供する。
【解決手段】非単結晶半導体層を用いて形成された半導体素子を有する素子層上に、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体を設け、加熱圧着することにより、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体及び素子層が固着された半導体装置を作製する。 （もっと読む）

【課題】ばらつきの少ないしきい値電圧を有する半導体素子を形成するため、活性層中への低濃度かつ、安定した濃度で不純物を導入することのできる半導体製造装置を提供する。
【解決手段】絶縁基板に設けられた半導体膜表面を洗浄する洗浄ユニットと、半導体膜表面に不純物を付着させる不純物導入ユニットと、不純物が付着した半導体膜を結晶化させるレーザ結晶化ユニットと、洗浄ユニット、不純物導入ユニット、及びレーザ結晶化ユニットと、をそれぞれ接続する搬送ロボットと、を有する半導体製造装置において、不純物導入ユニットでの暴露時間によって、半導体膜へ付着される不純物の量を制御し、レーザ結晶化によって半導体膜を結晶化すると同時に、低濃度の不純物を含む結晶性半導体膜を形成する。 （もっと読む）

【課題】Ｓ値が小さくオン電流の低下が抑えられた応答性のよい半導体装置の構成及び作製方法を提案する。
【解決手段】ソース領域又はドレイン領域の膜厚がチャネル形成領域の膜厚より厚く形成されている。このような半導体装置の作製方法としては、まず基板上に設けられた絶縁層により形成される凹凸上に非晶質半導体層を形成し、非晶質半導体層にレーザビームを照射して非晶質半導体を溶融することにより膜厚の異なる結晶質半導体層を形成する。そして、結晶質半導体層の膜厚の厚い部分に不純物を添加することによりソース領域又はドレイン領域を形成し、不純物が添加されない領域をチャネル形成領域とし、ソース領域又はドレイン領域と電気的に接続する導電層を形成することにより作製することができる。 （もっと読む）

【課題】ダミーアクティブエリアの剥がれおよび自己汚染を抑制した半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、バルク基板１０と、バルク基板上に設けられた埋込み絶縁膜２０と、半導体素子が形成されるアクティブエリアＡＡ、および、該アクティブエリアから分離され半導体素子が形成されないダミーアクティブエリアＤＡＡを含み、埋込み絶縁膜上に設けられた半導体層３０と、ダミーアクティブエリアの下で埋込み絶縁膜を貫通してバルク基板に達するように設けられ、ダミーアクティブエリアを支持する支持部４０とを備えている。 （もっと読む）

【課題】画素構造を最適化することにより、開口率を向上させたＥＬ表示装置を提供する。
【解決手段】スイッチング用ＴＦＴのゲート電極に近接して設けられた半導体層と、電流制御用ＴＦＴのゲート電極に近接して設けられた半導体層と、スイッチング用ＴＦＴのゲート電極および電流制御用ＴＦＴのゲート電極と同一面上に設けられたソース配線と、スイッチング用ＴＦＴのゲート電極、電流制御用ＴＦＴのゲート電極、およびソース配線を覆う絶縁膜と、ソース配線および前記スイッチング用ＴＦＴの半導体層に電気的に接続された第１の接続配線と、電流制御用ＴＦＴのゲート電極および前記スイッチング用ＴＦＴの半導体層に電気的に接続された第２の接続配線と、電流制御用ＴＦＴの半導体層と電気的に接続された画素電極と、発光層と、画素電極と対向する電極とを有するＥＬ素子とを有するＥＬ表示装置。 （もっと読む）

【課題】様々なエッチング工程におけるエッチングマージンを増やすための半導体装置の素子構造及び該素子構造を有する半導体装置の作製方法を提供することを目的とする。
【解決手段】開口部を有する絶縁物１００の上に配置された島状半導体層２００を有し、前記島状半導体層は埋込半導体層（領域２１１、領域２１２）と薄膜半導体層（領域２１３）とを有する。さらに、前記埋込半導体層の膜厚は前記薄膜半導体層の膜厚よりも厚くする。 （もっと読む）

【課題】電子の移動を妨げない面方位を有する結晶の生成を制御することができる結晶性半導体膜の作製方法を提供する。また、正孔の移動を妨げない面方位を有する結晶との生成を制御することができる結晶性半導体膜の作製方法を提供する。また、面方位｛００１｝の結晶で形成したｎ型の薄膜トランジスタと、面方位｛２１１｝または｛１０１｝の結晶で形成したｐ型の薄膜トランジスタとを有する半導体装置の作製方法を提供する。
【解決手段】縁性基板上に形成した半導体膜上面にキャップ膜を形成し、半導体膜を膜厚方向に完全溶融することが可能なレーザビームを半導体膜に照射し、半導体膜を完全溶融させ結晶の面方位が制御された結晶性半導体膜を形成する。また、面方位｛００１｝の結晶領域を用いてｎチャネル型の薄膜トランジスタと、面方位｛２１１｝または面方位｛１０１｝の結晶領域を用いてｐチャネル型の薄膜トランジスタを作製する。 （もっと読む）

【課題】例えばゲート絶縁層として用いる場合に特性の良好な絶縁層を形成することができる絶縁層の形成方法を提供する。
【解決手段】被処理基板Ｗの表面に絶縁層を形成する方法において、前記被処理基板の表面に露出するシリコンを窒化処理して前記シリコン基板の表面にシリコン窒化膜を形成する第１の窒化工程と、前記シリコン窒化膜が形成された被処理基板をＮ_２ Ｏ雰囲気中で、且つ圧力を５０〜７０Ｔｏｒｒ（６６６５〜９３３１Ｐａ）の範囲内に維持した状態で熱処理してシリコン酸窒化膜４を形成する第１のアニール工程と、を有する。これにより、例えばゲート絶縁層として特性の良好な絶縁層を形成する。 （もっと読む）

【課題】減少した総ゲート容量、改善したスイッチング速度、プロセス上の利点を有するトンネル電界効果トランジスタおよびこれを製造する方法を提供する。
【解決手段】トンネル電界効果トランジスタ（ＴＦＥＴ）は、ソース−チャネル−ドレイン構造と、ゲート電極とを備え、該ソース−チャネル−ドレイン構造は、少なくとも１つのドープしたソース領域と、少なくとも１つのドープしたドレイン領域と、少なくとも１つのソース領域と少なくとも１つのドレイン領域の間に位置しており、ソース領域とのソース−チャネル界面、およびドレイン領域とのドレイン−チャネル界面を形成する少なくとも１つのチャネル領域とを備え、該ゲート電極は、少なくとも１つのソース領域の少なくとも一部を覆い、少なくともソース−チャネル界面まで延びており、ゲート電極の端部とドレイン−チャネル界面の平面との間に有限な距離が存在して、ドレイン領域でのゲート電極による被覆が無いようにしている。 （もっと読む）

【課題】 歩留まり良く、大結晶粒アレイ半導体薄膜を作製できる結晶化方法、薄膜トランジスタの製造方法、レーザ結晶化用基板、薄膜トランジスタおよび表示装置を提供する。
【解決手段】 基板に非単結晶半導体膜を形成する工程と、前記非単結晶半導体膜上に結晶化用レーザ光の一部を吸収する光吸収性膜を形成する工程と、前記光吸収性膜の表面において、連続する周期的な光強度分布を形成する前記結晶化用レーザ光を照射する工程と、を有する結晶化方法であって、前記光吸収性膜の前記結晶化用レーザ光の吸収率をＡcap、前記非単結晶半導体膜の前記結晶化用レーザ光の吸収率をＡsi、前記吸収率Ａcapと前記吸収率Ａsiとで定義される光吸収比率をｒ＝Ａcap/(Ａcap＋Ａsi)としたときに、前記光吸収比率ｒを所望する結晶粒長を得る値に選択した光吸収性膜にする。 （もっと読む）

【課題】非感光性のシロキサン樹脂を用いて、ウェットエッチング法で所望の形状に形成された絶縁膜を形成することができる、絶縁膜の作製方法を提供する。
【解決手段】有機溶媒中にシロキサン樹脂またはシロキサン系材料を有する懸濁液を用いて薄膜を形成し、薄膜に第１の加熱処理を施し、第１の加熱処理後の薄膜上にマスクを形成し、有機溶媒を用いてウェットエッチングすることで、第１の加熱処理後の薄膜の形状を加工し、加工された薄膜に第２の加熱処理を施す。 （もっと読む）

【課題】 多結晶シリコン膜における表面凹凸の形成を抑制し、ＭＯＳ型半導体素子の動作速度を向上する。
【解決手段】 シリコン膜（アモルファスシリコン膜）３上に光透過性の絶縁膜４を介してシリコン膜５を形成し、これらシリコン膜５及び絶縁膜４をキャップ膜としてＹＡＧレーザの高調波をシリコン膜３に照射し、多結晶化する。これをＭＯＳ型半導体素子のチャネルとして用いる。キャップ膜として用いた絶縁膜４をそのままゲート絶縁膜として用いてもよい。 （もっと読む）

【課題】 トランジスタ素子として有機薄膜トランジスタを有する有機薄膜トランジスタ基板の製造方法であって、バンクの形成をより少ない工程で行うことが可能な製造方法を提供すること。
【解決手段】 基板上の第１領域に有機薄膜トランジスタが形成され、第１領域に隣接して発光素子を形成するための第２領域を有しており、第２領域の周縁部にバンク部が形成された有機薄膜トランジスタ基板の製造方法であって、基板上の第１領域に、有機薄膜トランジスタを形成するとともに、この有機薄膜トランジスタが有するゲート絶縁層及び有機半導体層のうちの少なくとも一方を第２領域にまで形成して、第２領域に当該領域上に形成された積層構造からなるバンク前駆体層を形成する第１工程、及び、バンク前駆体層における周縁部以外の領域を除去して、残存したバンク前駆体層からなるバンク部を形成する第２工程を有する。 （もっと読む）

【課題】作製工程が簡略化され、容量素子の面積が縮小化されたメモリ素子を有する半導体装置を提供することを課題とする。
【解決手段】基板上に第１の半導体膜と、第２の半導体膜を形成し、第１の半導体膜及び第２の半導体膜を覆って第１の絶縁膜を形成し、第１の半導体膜及び第２の半導体膜上に、第１の絶縁膜を介してそれぞれ第１の導電膜及び第２の導電膜を形成し、第１の導電膜を覆って第２の絶縁膜を形成し、第１の半導体膜上に設けられた第１の導電膜上に第２の絶縁膜を介して第３の導電膜を選択的に形成し、第１の半導体膜に第３の導電膜をマスクとして不純物元素を導入し、第２の半導体膜に第２の導電膜を通して不純物元素を導入する。 （もっと読む）

【課題】微細化が容易で、電流駆動力が大きなニューロン素子を提供する。
【解決手段】基板２に板状の第１導電型の半導体層と、半導体層の長手方向に離間するように設けられた第２導電型のソース・ドレイン領域と、半導体層の上面に設けられた保護膜８と、ソース領域とドレイン領域との間に形成されるチャネル領域６ａと、チャネル領域６ａの両側面に設けられた一対のゲート絶縁膜１０と、チャネル領域６ａの両側面のゲート絶縁膜１０を挟み上面に保護膜８を挟む第１部分１２ａと、第１部分１２ａから延在する第２部分１２ｂと、第１および第２部分１２ａ，１２ｂよりも幅の広い第３部分１２ｃと、を有する浮遊ゲート電極１２と、浮遊ゲート電極１２の上に設けられた電極間絶縁膜１４と、浮遊ゲート電極１２の第３部分１２ｃ上に電極間絶縁膜を挟むように設けられた複数の制御ゲート電極１６_１、１６_２と、を備える。 （もっと読む）

【課題】ＭＯＳＦＥＴのゲート絶縁膜の高誘電率化を図ると共に、シリコン基板との界面の平坦性を向上させる。
【解決手段】シリコン基板表面にシリコン窒化層を形成した後（ステップＳ１）、まず酸化反応速度が小さい条件で第１の酸化を行ってシリコン窒化層／シリコン基板界面にシリコン酸化窒化層を形成し（ステップＳ２）、次に酸化反応速度が大きい条件で第２の酸化を行って厚膜化したシリコン酸化窒化層を形成する（ステップＳ３）。これにより、シリコン基板との界面の凹凸が小さく、所定の膜厚を有する、高誘電率のゲート絶縁膜が形成され、キャリア移動度の低下やゲートリーク電流が抑えられた、高性能のＭＯＳＦＥＴが形成される。 （もっと読む）