【課題】基板浮遊効果の抑制、およびオフリーク電流の低減化を、実用上充分なレベルで同時に達成すること
【解決手段】 絶縁体１２ｂ上の半導体層１２ｃに設けられたｐ型の素子形成領域１８にイオン注入された、ｎ型の第１ドーパントを、アニールにより活性化することで形成されたソース領域２０、ドレイン領域２２、およびボディ領域２４とを備える半導体装置を製造するにあたり、第１ドーパントのイオン注入に先立ち、（ａ）ボディ領域の形成予定領域内の領域であって、形成されるべきソースおよびドレイン領域との境界領域へのＡｒのイオン注入と、（ｂ）第１ドーパントの活性化のためのアニールよりも高温で、Ａｒのイオン注入により生じた結晶の欠陥を部分的に回復させるための高温アニールとを行う。 （もっと読む）

半導体基板（１）の上に金属ケイ化物層（１２，１３，１４，１８，１９）を形成する方法であって、半導体基板（１）は少なくともドーパント領域（５）を含み；ドーパント領域（５）は極浅接合領域を含み；同方法は第１のステップとしてドーパント領域（５）を形成する少なくとも１つの不純物注入処理（IB dopant）を含み；同方法は第２のステップとしてドーパント領域（５）の上に金属ケイ化物層（１２，１３，１８，１９）を形成する少なくとも１つの金属注入処理（IB metal）を含み、さらに同方法は第１および第２のステップより後に実行される第３のステップとしてドーパント領域（５）を活性化し同時に金属ケイ化物層（１２，１３，１４，１８，１９）を形成する低温アニール処理を含む。
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【課題】 混合結晶配向のチャネル及びソース／ドレイン領域をもつ電界効果トランジスタを提供すること。
【解決手段】 ハイブリッド配向基板は、ｎ型電界効果トランジスタ（ｎＦＥＴ）が電子移動度に最適な半導体の配向内に配置され、ｐ型電界効果トランジスタ（ｐＦＥＴ）が正孔移動度に最適な半導体の配向内に配置される、相補型金属酸化膜半導体（ＣＭＯＳ）回路の製造を可能にする。本発明は、最適な半導体の配向内に完全に形成されたＦＥＴの性能利点が、デバイスのチャネルを最適な配向をもつ半導体内に配置することを必要とするだけで実現できることを開示する。様々な新しいＦＥＴ構造体が説明され、その全ては、ＦＥＴのチャネルは、ＦＥＴのソース及び／又はドレインとは異なる配向を有するという特徴を備えている。これらの新しいＦＥＴを組み込むことができるハイブリッド基板は、その製造方法と共に説明される。 （もっと読む）

半導体基板（１２）を形成するステップ、半導体基板の上方に第一側面及び第二側面を備えるゲート電極（１６）を形成するステップ、及びゲート電極の下方にゲート誘電体を形成するステップを含む半導体装置（１０）の形成方法。ゲート誘電体は、ゲート電極の下方でゲート電極の第一側面に隣接した第一領域（４２）と、ゲート電極の下方でゲート電極の第二側面に隣接した第二領域（４４）と、ゲート電極の下方で第一領域及び第二領域間にある第三領域（１４）とを備えている。第一領域は、第二領域よりも薄く、第三領域は、第一領域よりも薄く、更に第二領域よりも薄い。
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【課題】 ＳＯＩ基板において、エクステンション部等の活性領域における寄生抵抗を減少させて急峻な不純物プロファイルを得る。
【解決手段】 ソース３２ａを形成する領域及びドレイン３２ｂを形成する領域と、エクステンション部３２ｃ、３２ｄを形成する領域とをアモルファス化した後に再結晶化し、不純物を、固溶限界を超えて熱拡散を抑制して活性化させる。このようにすると、不純物が固溶限界を超えて活性化するので、エクステンション部３２ｃ、３２ｄ等の活性領域における寄生抵抗が減少する。また、不純物の熱拡散を抑制して活性化するので、イオン注入直後の不純物プロファイルをほとんど維持できる。 （もっと読む）

【課題】 浅いソース，ドレイン接合位置を保ちつつ接合リークを低く抑えることができ
、且つコンタクト抵抗も低く保つ。
【解決手段】
ＳＯＩ−ＭＯＳＦＥＴにおいて、絶縁膜１０２の上に形成され、チャネル領域を除いて
除去された第１のシリコン層１０３と、シリコン層１０３上にゲート絶縁膜２００を介し
て形成されたゲート電極３００と、シリコン層１０３のチャネル長方向の両側の絶縁膜１
０２に設けられた溝の底面及び側面に形成され、側面の一部でシリコン層１０３に接する
ように形成された第２のシリコン層６００と、第２のシリコン層６００からなるソース，
ドレイン領域６０１，６０２上に形成されたシリサイド層６３１，６３２と、シリコン層
１０３と接するシリコン層６００の側面部に位置するシリサイド層６３１，６３２に形成
された、ＡｓとＯを１０^１９ｃｍ^−３以上の濃度で含む拡散抑制領域とを備えた。 （もっと読む）

【課題】 酸化濃縮法を用いて半導体層の一部におけるＧｅ濃度を高める際に生じる不具合を解決することができ、素子製造の再現性及び歩留まりの向上をはかる。
【解決手段】 半導体装置の製造方法において、基板上に少なくともＳｉを含む半導体層３を形成した後、半導体層３に素子分離用絶縁膜４を形成し、半導体層３を第１の半導体層３ａと第２の半導体層３ｂに分離し、次いで第２の半導体層３ｂ及び素子分離用絶縁膜４の上にシリコン窒化膜７を形成し、次いで第１の半導体層３ａ及びシリコン窒化膜７の上にＳｉＧｅ膜６を形成し、次いでＳｉＧｅ膜６を酸化して酸化膜８を形成すると共に、該膜６中のＧｅを第１の半導体層３ａ中に拡散させ、次いでＳｉＧｅ膜６の酸化物８を除去し、次いでシリコン窒化膜７を除去する。 （もっと読む）

【課題】 ＣＭＯＳ構造の両方の極性の素子に対してコンタクト抵抗の低減を図り、Ｆｉｎ−ＭＯＳＦＥＴ構造による移動度の増大を享受しつつ、製造コストの増大を回避する。
【解決手段】 ＭＯＳ型半導体装置において、絶縁膜１０１上に薄壁状に形成された単結晶半導体層１０２と、半導体層１０２の両側壁面上にそれぞれゲート絶縁膜１０４を介して形成されたゲート電極１０５と、ゲート電極１０５に対応して半導体層１０２に形成されたソース・ドレイン領域と、半導体層１０２の一方の側壁面に形成され、ソース・ドレイン領域とショットキー接合を成す第１の金属−半導体化合物層１１２と、第１の金属−半導体化合物層１１２とは組成が異なり、半導体層１０２の他方の側壁面に形成され、ソース・ドレイン領域とショットキー接合を成す第２の金属−半導体化合物層１２２とを備えた。 （もっと読む）

【課題】 窒化ガリウム系化合物半導体層を用いた半導体装置において、半導体装置の動作時に、歪による結晶欠陥によってリーク電流が発生することを防止する。
【解決手段】 窒化ガリウム系化合物半導体層よりなるチャネル層１２とゲート電極１７との間にゲート絶縁膜１３を備えた半導体装置であって、ゲート絶縁膜１３は、砒素が添加された窒化ガリウムよりなる。 （もっと読む）

【課題】短チャネル効果によるリーク電流の低減に優れた半導体装置およびその製造方法を提供する。
【解決手段】単結晶半導体基板上に形成された電界効果トランジスタの作成過程において、エクステンション領域を形成するために不純物を導入するとともに、単結晶格子を崩してアモルファス化させる。または、不純物および原子量の大きい元素を導入することによって、単結晶格子を崩してアモルファス化させる。そして、パルス幅が１ｆｓ以上１０ｐｓ以下、かつ波長が３７０ｎｍ以上６４０ｎｍ以下のレーザビームを照射することにより、アモルファス化した部分のみを選択的に活性化させ、エクステンション領域を２０ｎｍ以下の厚さで形成する。 （もっと読む）

本発明は半導体本体（２）を有する半導体デバイス（１０）に関し、この半導体デバイスは、電界効果トランジスタを備え、第１ゲート誘電体（６Ａ）をチャネル領域（５）の位置における第１表面上に形成してその上に第１ゲート電極（７）を形成し、半導体本体（２）の第１側面から、また第１ゲート電極（７）を通しておよびの両脇の側面にもぐり込みイオン注入（２０）を行い、このイオン注入により、第１ゲート電極（７）の下方のシリコンの特性を、第１ゲート誘電体（６Ａ）から離れたチャネル領域（５）の部分にあるゲート電極（７）の両脇のシリコンの特性と比較して変化させ、このシリコンの特性変化を利用しつつ、半導体本体（２）の第２表面に選択的エッチングによってキャビティ（３０）を設ける。第２ゲート（６Ｂ、８）をこのように形成したキャビティ内に堆積させる。イオン注入（２０）の前に、ゲート電極（７）の両脇にそこから距離を離してマスク（Ｍ１）を形成し、それによってマスク（Ｍ１）の位置でのイオン注入（２０）の後、マスク（Ｍ１）の位置でもシリコンの特性変化を得る。このようにして、デバイス（１０）には側方絶縁領域を設けることができる。さらに、ゲート電極（７，８）の端部領域を、このようにして絶縁領域によって包囲することができる。
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本発明に係る複数の実施例は、炭素がドーピングされた領域、及び隆起したソース/ドレイン領域を有することで、nMOSトランジスタチャネル中に引っ張り応力を供する。

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ゲート電圧Ｖ_ＧＳの印加によって、強磁性ソースにおける金属的スピンバンドによるショットキー障壁幅が減少し、この金属的スピンバンドからのアップスピン電子がチャネル領域にトンネル注入される。このとき強磁性ソース３ａの半導体的スピンバンドによるエネルギー障壁により非磁性コンタクト３ｂからダウンスピン電子は注入されない。すなわち、強磁性ソース３ａからはチャネル層へアップスピン電子のみが注入される。強磁性ソース３ａと強磁性ドレイン５ａとが平行磁化の場合では、アップスピン電子は強磁性ドレインの金属的スピンバンドを伝導してドレイン電流となるが、反平行磁化を持つ場合では、アップスピン電子は強磁性ドレイン５ａにおける半導体的スピンバンドによる高さΔＥｃのエネルギー障壁よって強磁性ドレイン５ａを伝導することができない。 上記動作原理のＭＩＳＦＥＴに基づき、高性能・高集積密度の不揮発性メモリを構成することができる。
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ｎＭＯＳ構造の半導体装置において、不純物拡散層（２１）を形成するに際して、エクステンション領域（１３）及びポケット領域（１１）の形成、更にエクステンション領域（１３）の不純物拡散を抑制する目的に用いる最適な不純物の組み合わせを考察し、エクステンション領域（１３）の不純物に少なくともリン（Ｐ）を、ポケット領域（１１）の不純物に少なくともインジウム（Ｉｎ）を用い、更に拡散抑制物質として炭素（Ｃ）を用いる。これにより、特にｎＭＯＳ構造の半導体装置において、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、特にＣＭＯＳ構造の半導体装置の最適設計を可能としてデバイス性能の向上及び低消費電力化を実現する。
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【課題】 寄生抵抗が低く、良好な性質を有する半導体装置およびその製造方法を提供する。
【解決手段】 本発明にかかる半導体装置１００の製造方法は、（ａ）絶縁層８上に設けられた半導体層１０の上方にゲート絶縁層２０を形成する工程と、（ｂ）前記ゲート絶縁層２０の上方にゲート電極２２を形成する工程と、（ｃ）前記半導体層１０に不純物を導入することにより、ソース領域２６およびドレイン領域１４を形成する工程と、（ｄ）前記半導体層１０にフッ素を導入することにより第１のフッ素含有領域５０、５２を形成する工程と、（ｅ）前記半導体層１０の半導体と遷移金属を反応させることにより、低抵抗半導体金属合金層３２、３４を形成する工程と、を含む。 （もっと読む）

【課題】装置の移動に中間媒体基板を用いる必要がなく、移動工程後にシリコン活性層の薄層化を行う必要がない水素イオン注入剥離方法及び活性シリコン装置を提供する。
【解決手段】本発明は、シリコン・オン・インシュレータ基板に形成された回路を、キャリア基板へ接合するための水素イオン注入剥離方法であって、シリコン基板上にシリコン活性層と埋込酸化層とを形成し、シリコン・オン・インシュレータ基板を準備する工程３０２と、シリコン活性層に回路を形成する回路形成工程３０４と、選択された回路領域上に、遮断マスクを形成するマスク形成工程３０６と、シリコン基板に水素イオン（Ｈ^＋またはＨ_２^＋）を注入する注入工程３０８と、水素の注入に応じて、シリコン基板に劈開分離層を形成する劈開分離層形成工程３１２と、回路をキャリア基板に接合する接合工程３１４と、シリコン基板を劈開分離層に沿って劈開分離する劈開分離工程３１６とを含むものである。 （もっと読む）

半導体素子（１０）は、ゲート（２２）を、シリコンから成ることが好ましい半導体層（１６）の上に配置することにより形成される。例えば、ＳｉＧｅまたはＧｅのみから成る半導体材料（２６）をゲートに隣接するように、かつ半導体層の上に、更にソース／ドレイン領域の上に形成する。熱処理プロセスを行なってストレッサ材料を半導体層に拡散させる。横方向の拡散が生じることにより歪みチャネル（１７）が形成され、ストレッサ材料層（３０）が歪みチャネルの直ぐ傍に隣接するようになる。エクステンションイオン注入を行なうことにより、ソース及びドレイン注入領域がストレッサ材料層の第１部分に形成される。ストレッサ材料層の第２部分は、歪みチャネルとソース及びドレイン注入領域との間のチャネルに残される。従って、ヘテロ接合が歪みチャネルに形成される。別の形態では、エクステンションイオン注入ではなく、ストレッサ材料の酸化を行なうことにより、歪みチャネルを形成する。
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半導体デバイス（１０）は、好ましくはシリコンの半導体層（１６）上にゲート（２２）を配置して形成される。一例として、ＳｉＧｅ又はＧｅの半導体材料（２６）は、半導体層上のゲートに隣接し、かつソース／ドレイン領域上に形成される。熱工程により、ストレス材料が半導体層の内部に拡散される。横方向への拡散により、歪みチャネル（１７）が形成される。ストレス材料層（３０）は、歪みチャネルに直接隣接している。エクステンション注入により、ストレス材料層の第一部分からソース／ドレイン注入が形成される。ストレス材料層の第二部分は、歪みチャネルとソース／ドレイン注入との間のチャネル内に残存する。従って、歪みチャネル内にヘテロ接合が形成される。別の実施形態において、エクステンション注入よりは、むしろストレス材料の酸化により、歪みチャネルが形成される。
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【課題】 シリサイド膜を薄くしても細線効果を抑えることが可能なシリサイド膜の形成方法を提供する。
【解決手段】 ＳＯＩ基板全面に対してアルゴンイオンを注入した後，基板を約３００℃に調整し，ロングスロー・スパッタリング法を用いてチタン膜２１（膜厚１５ｎｍ）を形成する。基板を大気に曝すことなく連続的にチタン窒化膜２３（膜厚３０ｎｍ）を形成する。窒素雰囲気中で１回目の熱処理（７５０℃）を行い，ゲート領域，ソース領域，およびドレイン領域にそれぞれ自己整合的にシリサイド膜３１，３２，３３（膜厚３０ｎｍ）を形成する。チタン窒化膜と未反応のチタン膜を除去した後，２回目の熱処理（８５０℃）を行う。高抵抗の結晶構造Ｃ４９を有するシリサイド膜３１，３２，３３は，低抵抗の結晶構造Ｃ５４を有するシリサイド膜に相転移する。 （もっと読む）

本発明は、半導体材料からなる半導体本体（１）の表面に、第１の導電型のソース領域（２）及びドレイン領域（３）と、ソース領域（２）とドレイン領域（３）との間に第１の導電型とは反対の第２の導電型のチャネル領域（４）と、チャネル領域（４）上の第１のゲート誘電体（６）によって半導体本体の表面から分離された第１のゲート領域（５）と、第１のゲート領域（５）とは反対に位置し且つ半導体本体（１）の反対面内の凹所（２０）内に第２のゲート誘電体（８）によってチャネル領域（４）から分離されるように形成された第２のゲート領域（７）とが設けられる、二重ゲート電界効果トランジスタを備える半導体装置（１）を製造する方法であって、チャネル領域（４）のドーピング（９）の局所変化を用いて且つ半導体本体（１）の反対面から開始するエッチング工程を実施することによって凹所（２０）が形成される方法に関する。
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