【課題】膜厚バラツキを抑制し、かつドライエッチングダメージの発生を抑制できる優れた素子特性を兼ね備えた薄膜半導体装置及びその製造方法を提供すること。
【解決手段】透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜及びゲート電極、前記ゲート電極の側壁に形成された、低温酸化膜、低温窒化膜及び低温酸化膜の３層構造のサイドウォールスペーサー、及び島状半導体層及びゲート電極を覆う層間絶縁膜を具備することを特徴とする。 （もっと読む）

【課題】ｐ型ＭＯＳＦＥＴ領域とｎ型ＭＯＳＦＥＴ領域とで、選択的にシリコン・ゲルマニウム層を形成する。
【解決手段】シリコン層のｐウェル上に第１導電層が形成され、シリコン層のｎウェル上に第２導電層が形成される。ｐウェルおよびｎウェルの両方にフッ素イオンが注入される。ｐウェルおよびｎウェルの両方が水酸化アンモニウムおよび過酸化物に晒される。シリコン層上にボロン添加されたシリコン・ゲルマニウム層をエピタキシャル成長させる。 （もっと読む）

【課題】微細化ＴＦＴに適用が可能な低抵抗のソース・ドレイン構造を低温プロセスで形成可能な薄膜半導体及びその製造方法を提供すること。
【解決手段】透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成され、側壁に絶縁膜からなるサイドウオールスペーサを有するゲート電極、及び前記ソース領域並びにドレイン領域上にそれぞれ６００℃以下の温度で固相成長された、第１導電型の不純物を含む積上げソース多結晶半導体層並びに第１導電型の不純物を含む積上げドレイン多結晶半導体層を具備することを特徴とする。 （もっと読む）

【課題】 大幅なプロセスコスト増を伴うことなく、チャネルに歪を発生させることが可能な半導体装置の製造方法を提供する。
【解決手段】 （ａ）半導体基板の一部の表面上に、半導体膜と、該半導体膜よりも密度の高いブロック膜とがこの順番に積層されたゲートパターンを形成する。（ｂ）ゲートパターンをマスクとして、半導体基板の表層部に、ソース及びドレイン用の不純物を注入する。（ｃ）ゲートパターンをマスクとして、半導体基板内に、ソース及びドレイン用の不純物とは異なる歪形成用の不純物を注入する。（ｄ）半導体基板を熱処理し、歪形成用の不純物が注入された領域を再結晶化させる。 （もっと読む）

【課題】低比抵抗を有し、且つ上記ゲッタリング工程に十分耐えうる電極構造の必要に応じ、新規な電極構造を有する液晶表示装置を提供する。
【解決手段】絶縁表面を有する基板上に、多層構造を有するゲート電極と、前記基板、前記ゲート電極の上面および側面を覆う保護膜と、前記保護膜を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上に接して、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域の間に形成されたチャネル形成領域と、を有する半導体素子からなる半導体回路を備える。保護膜は、高温処理を施した場合、基板からの不純物の拡散を抑えることができ、基板の不純物濃度に左右されることなく、良好なＴＦＴ特性を得ることができる。 （もっと読む）

【課題】リーク電流を十分に低減しながらも、工程数の低減を図る。
【解決手段】少なくとも結晶質半導体層１２を覆うように絶縁膜１３上に形成された第１レジスト部１６と、結晶質半導体層１２が形成されている領域の一部において絶縁膜１３が露出するように第１レジスト部１６に形成された開口部１７と、第１レジスト部１６の周りに形成され、第１レジスト部１６よりも厚い第２レジスト部１８とを有するレジスト層１５を、絶縁膜１３上に形成するレジスト層形成工程を行う。その後、結晶質半導体層１２に対し、開口部１７の形成領域以外の領域にｎ型又はｐ型の一方のみの不純物元素を注入すると共に、開口部１７の形成領域に不純物元素を注入してゲッタリング領域を形成するゲッタリング領域形成工程を行う。 （もっと読む）

【課題】リーク電流の発生の抑制を行うゲッタリングの効果を良好に得ることが可能な薄膜トランジスタを提供する。
【解決手段】チャネル領域を挟んでソース領域とドレイン領域とを有する半導体層を備える薄膜トランジスタであって、上記ソース領域及びドレイン領域の少なくとも一方の領域は、チャネル領域よりも膜厚の薄い領域を有する薄膜トランジスタであり、好ましくは、上記ソース領域及びドレイン領域の少なくとも一方の領域は、該領域内で膜厚の厚い領域と膜厚の薄い領域とを有する薄膜トランジスタである。 （もっと読む）

【課題】ＳＯＩ基板の作製時に発生する金属汚染の影響を抑える。
【解決手段】半導体基板に水素イオンを照射し損傷領域を形成した後、ベース基板と半導体基板を接合させる。加熱処理を行って、半導体基板を劈開させＳＯＩ基板を作製する。ＳＯＩ基板の半導体層をエッチングにより素子分離する。素子分離された半導体層に、Ａｒなどの第１８族元素と、ドナーまたはアクセプタとなる不純物元素とを添加し、ｎ型またはｐ型のゲッタリングサイト領域を形成する。加熱処理を行って、半導体層中の金属元素をゲッタリングサイト領域にゲッタリングさせる。水素イオンの照射工程で、水素イオンと共に金属イオンが半導体基板中に打ち込まれても、ゲッタリング処理によって、金属汚染の影響を抑えることができる。したがって、水素イオンの照射をイオンドーピング法で積極的に行うことができる。 （もっと読む）

【課題】 半導体基板中にダメージを招かずに、浅い不純物拡散領域を形成できる半導体装置の製造方法を提供すること。
【解決手段】 半導体基板１の表面に不純物拡散層を形成する工程を含む半導体装置の製造方法であって、前記不純物拡散層を形成する工程は、Ｍ１_x Ｍ２_y （ｙ／ｘ≦１．２、ここでｘはＭ１の比率、ｙはＭ２の比率、Ｍ１は半導体基板１に対してアクセプタまたはドナーとなる物質、Ｍ２は前記半導体基板に対してアクセプタまたはドナーにならない物質（半導体基板１を構成する半導体は除く。））を有する物質３を半導体基板１に照射する工程と、半導体基板１を光により加熱する工程とを含むことを特徴とする。 （もっと読む）

【課題】フィン型トランジスタにおいて、半導体フィンの側面に不純物濃度が一様な不純物拡散層を形成する。
【解決手段】フィン型トランジスタは、基板上に立設された半導体のフィン１０と、当該フィン１０の側面に形成されたソース／ドレイン・エクステンション領域１２とを備える。ソース／ドレイン・エクステンション領域１０を、通常のイオン注入ではなく、クラスタ注入によって形成する。 （もっと読む）

トランジスタのソース／ドレイン領域を選択的にプレアモルファス化する一方で、トランジスタのゲート電極はプレアモルファス化しない技術が提供される。例示的実施形態においては、ゲート電極にわたってプレアモルファス化注入ブロッキング材料が形成される。更に例示的実施形態においては、各種ストレッサを用いてチャネル領域に歪みが誘発される。
（もっと読む）

【課題】金属酸化物半導体を用いた複数の薄膜トランジスタにおいて形成プロセスの簡略化が可能な低コストで安定な電子素子を提供する。
【解決手段】基板１上に少なくとも、ソース電極６、ドレイン電極５、チャネルを含む半導体領域２、ゲート絶縁膜３、及びゲート電極４を有する薄膜トランジスタが複数設けられた電子素子である。複数設けられた薄膜トランジスタ間の素子分離領域と半導体領域２は、同一層の金属酸化物層で構成され、素子分離領域が金属酸化物層７であり、半導体領域２が高抵抗金属酸化物層７の一部を低抵抗化することにより形成されている。 （もっと読む）

ゲート誘電層に近接する自己整合ソース及びドレイン張り出し部を有するトランジスタの作製方法は、基板上にゲート積層体を作製する工程、前記ゲート積層体に隣接する前記基板の領域へドーパントを注入する工程であって、前記ドーパントは前記基板のエッチング速度を増大させ、かつ前記ソース及びドレイン張り出し部の位置を画定する工程、前記基板のドーパントが注入された領域上に設けられた前記ゲート積層体の横方向で対向する面に一対のスペーサを形成する工程、前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の一部をエッチングする工程であって、前記ドーパントが注入された領域のエッチング速度は該領域の下に位置する前記基板の一部のエッチング速度よりも速い工程、並びに、前記の基板のエッチングされた部分中にシリコンベースの材料を堆積する工程、を有する。
（もっと読む）

【課題】 基板の歪を生ずることなく、不純物領域の不純物の活性化率を向上させ、優れた特性の薄膜半導体装置を製造することを可能とする薄膜半導体装置の製造方法を提供すること。
【解決手段】 絶縁性基板上に非単結晶半導体層を形成する工程と、前記非単結晶半導体層にレーザー光を照射して結晶化領域を形成する工程と、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程と、前記結晶化領域の所定の位置の上層部を非結晶化するプリアモルファス化工程と、前記結晶化領域の所定の位置に不純物をドーピングする工程と、熱処理により前記結晶化領域の所定の位置にソース領域及びドレイン領域を形成する工程とを具備することを特徴とする。 （もっと読む）

【課題】基板浮遊効果を誘発することなくｎ型ＳＯＩ−ＭＯＳＦＥＴにおける閾値電圧を上昇させるとともに、製造のスループットの悪化を防止する。
【解決手段】ＳＯＩ基板１１のチャネル領域の導電型を決定するｐ型不純物、及びフッ素をそれぞれチャネル形成予定領域２３に導入する。このとき、フッ素は、低加速電圧で、すなわちチャネル形成予定領域の上側表面から浅く導入する。そして、ｐ型不純物とフッ素との導入後に、加熱処理を行う。 （もっと読む）

【課題】粒界が形成される位置を制御することが可能な結晶質半導体膜の製造方法を提供する。
【解決手段】 基板１１に支持された非晶質半導体膜２２を用意する工程と、非晶質半導体膜にＡｒイオンを注入する工程と、工程（ｂ）の後に、非晶質半導体膜に結晶化を促進する触媒元素３５を付与する工程と、工程（ｃ）の後に、非晶質半導体膜の少なくとも一部を固相結晶化することによって、結晶質半導体膜２４を得る工程（ｄ）とを包含する。
基板１１に支持された非晶質状態の半導体膜２２を用意する工程（ａ）と、半導体膜の第１領域に第１の濃度でＡｒイオンを注入する工程（ｂ）と、工程（ｂ）の後に、半導体膜の第１領域と第１領域外の第２領域とを含む領域に、結晶化を促進する触媒元素を付与する工程（ｃ）と、工程（ｃ）の後に、半導体膜を加熱することによって半導体膜の少なくとも第２領域を固相結晶化させる工程（ｄ）とを包含する。 （もっと読む）

【課題】 埋設シリコン・ゲルマニウム合金及びシリコン炭素合金は、特に応力エンジニアリングによってＭＯＳＦＥＴの移動度を向上させるために、多くの有用な用途を提供するが、これらの表面上の合金化シリサイドの形成はデバイス性能を低下させる。
【解決手段】 本発明は、半導体基板上に配置されたそのようなシリコン合金表面上に非合金化シリサイドを設けるための構造体及び方法を提供する。これにより、同じ半導体基板上の埋設ＳｉＧｅによって移動度が高められたＰＦＥＴ及び埋設Ｓｉ：Ｃによって移動度が高められたＮＦＥＴの両方に対して、低抵抗コンタクトの形成が可能になる。さらに、本発明は、トランジスタ・デバイスのチャネル上の応力を増大させるために、ゲート誘電体のレベルを上回る厚いエピタキシャル・シリコン合金、特に厚いエピタキシャルＳｉ：Ｃ合金についての方法を提供する。 （もっと読む）

【課題】 逆行性炭素プロファイルを有する低欠陥Ｓｉ：Ｃ層を有する半導体構造体及びその形成方法を提供する。
【解決手段】 炭素置換型単結晶シリコン層の形成は、特に高炭素濃度において多くの欠陥を生じやすい。本発明は、シリコン内の高炭素濃度に対しても低欠陥の炭素置換型単結晶シリコン層を与えるための構造体及び方法を提供する。本発明によれば、炭素注入の積極的逆行性プロファイルが、固相エピタキシ後に得られる炭素置換型単結晶シリコン層内の欠陥密度を減少させる。これは、圧縮応力及び低欠陥密度を有する半導体構造体の形成を可能にする。半導体トランジスタに適用されるとき、本発明は、チャネル内に存在する引張応力により向上した電子移動度を有するＮ型電界効果トランジスタを可能にする。 （もっと読む）

【課題】 シリコン・オン・インシュレータ（ＳＯＩ）デバイスを含む金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおける浮遊体効果を減少させる方法及び構造体を提供すること。
【解決手段】 電界効果トランジスタ（ＦＥＴ）デバイスは、バルク基板と、バルク基板の上に形成されたゲート絶縁層と、バルク基板に関連する活性デバイス領域内に形成されたソース及びドレイン領域であって、各々が活性デバイス領域のボディ領域に対するｐ／ｎ接合部を画定するソース及びドレイン領域と、ソース領域内に画定され、ソース領域のｐ／ｎ接合部を横切ってボディ領域内に至るキャビティの内部に形成された導電性プラグとを含み、ここで導電性プラグはボディ領域とソース領域の間の放電経路を促進する。 （もっと読む）

【課題】良好なコンタクト抵抗を有し良好な電気的特性を備える薄膜半導体装置及びその製造方法を提供する。
【解決手段】ガラス基板、樹脂基板等を用いた基板１１上にＳｉ_ｘＧｅ_１−ｘからなる半導体層１３を形成する。半導体層１３の表面領域に第１ソース領域１４と第１ドレイン領域１６とを形成した上で、この領域を覆うようにニッケル薄膜を形成し、５００℃以下で熱処理を施す。続いて、未反応のニッケル薄膜をエッチングによって除去することによって、第１ソース領域１４と第１ドレイン領域１６に対して自己整合的にソースコンタクト層１８とドレインコンタクト層１９とを形成することができる。 （もっと読む）