【課題】 ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一基板上に形成する。
【解決手段】 第１半導体層５および第２半導体層６を半導体基板１上のＳＯＩ形成領域Ｅ１に順次選択的に形成し、第２半導体層６が覆われるようにしてＳＯＩ形成領域Ｒ１およびバルク領域Ｒ２上に酸化防止膜８を形成し、第１半導体層５の端部の一部を露出させる開口部９を酸化防止膜８および犠牲酸化膜７に形成し、開口部９を介してエッチングガスまたはエッチング液を第１半導体層５に接触させることにより、第１半導体層５をエッチング除去し、半導体基板１および第２半導体層６の熱酸化を行うことにより、半導体基板１と第２半導体層６との間の空洞部１０に酸化膜１１を形成する。 （もっと読む）

【課題】 半導体基板の主表面に対して平行な方向における面積を小さくすることができる薄膜トランジスタを有するラッチ回路を備えた半導体装置を提供する。
【解決手段】 １つのメモリセル領域１００を横切る同一層に形成されたビット線１５および他のビット線とは別の層にグラウンド配線層１６が形成されている。このグラウンド配線層１６は、メモリセル領域１００内のほぼ全ての領域にわたって形成されている。また、メモリセル領域１００内においてプラグ１８および１９がグラウンド配線層１６を上下に貫通しているが、絶縁膜１８ａおよび絶縁膜１９ａによってグラウンド配線層１６とプラグ１８および１９のそれぞれとが絶縁されている。 （もっと読む）

【課題】半導体層のシリコン層を薄くしたＳＯＩ構造の半導体装置においても、有効に機能するＥＳＤ保護素子を形成する手段を提供する。
【解決手段】半導体装置が、下から順にバルク層と絶縁層と半導体層とを積層して、これらの各層に第１の領域と、第１の領域に隣接する第２の領域と、第２の領域に隣接する第３の領域とを設定すると共に各領域を重ね合わせた積層基板と、この積層基板の第１の領域の半導体層と絶縁層およびバルク層の上部を除去した除去部と、除去部に隣接する第２の領域のバルク層の上部を除去した空洞部と、除去部のバルク層に形成されたＥＳＤ保護素子と、半導体層の第２の領域に少なくとも一部が形成されるようにした半導体素子とを有する。 （もっと読む）

【課題】半導体装置の基体層に対し、剥離層を確実に形成すると共に、水素のイオン注入を容易に制御できるようにする。
【解決手段】半導体装置Ｓの製造方法は、活性領域３０が形成された複数の第１領域Ｒ１と、各第１領域Ｒ１同士の間に設けられた第２領域Ｒ２とを有する基体層１を備えた半導体装置Ｓの製造方法であって、活性領域３０を覆うゲート酸化膜７の表面と高さが同じようになるように第２領域Ｒ２に素子分離用絶縁膜５を形成する素子分離用絶縁膜形成工程と、素子分離用絶縁膜形成工程の後に、基体層１に水素をイオン注入して剥離層を形成する剥離層形成工程と、剥離層に沿って基体層１の一部を分離する分離工程とを備えている。 （もっと読む）

【課題】 ＳＯＩ基板上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタとを混載した高精度なアナログＩＣが形成された半導体装置を安価に提供すること。
【解決手段】 ブリーダ抵抗はＳＯＩ基板上の単結晶シリコンデバイス形成層で形成し、それぞれのブリーダ抵抗の上面には、高速ＭＯＳトランジスタのゲート絶縁膜及びゲート電極により抵抗値固定用電極を形成し、下部に位置するブリーダ抵抗と同電位になるようにした。
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【課題】半導体装置及びその装置の配置及び製造方法を提供する。
【解決手段】複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイ、ロウアドレスをデコーディングして複数のワードライン選択信号を発生するロウデコーダ、及びカラムアドレスをデコーディングして複数のカラム選択信号を発生するカラムデコーダを備える。ロウ及びカラムデコーダは、複数のインバータ及び複数のＮＡＮＤゲートを備える。複数のインバータそれぞれは、少なくとも一つの第１プルアップトランジスタ及び第１プルダウントランジスタを備る。複数のＮＡＮＤゲートそれぞれは、少なくとも２個の第２プルアップトランジスタ及び少なくとも２個の第２プルダウントランジスタを備える。第１及び第２プルアップトランジスタ及び第１及び第２プルダウントランジスタは、少なくとも２層に積層して配置され。 （もっと読む）

【課題】 完全空乏型ＳＯＩデバイス構造を有するパワーマネージメント半導体装置やアナログ半導体装置において、ＥＳＤ保護素子がＥＳＤ破壊強度を充分に確保しつつ内部素子のＥＳＤ保護を可能とする構造を提供することを目的とする。
【解決手段】 半導体薄膜層上に形成される完全空乏型ＳＯＩＣＭＯＳのＮＭＯＳのゲート電極の導電型がＮ型であるのに対し、ＥＳＤ入出力保護素子となるＮＭＯＳ保護トランジスタを半導体支持基板上に形成し、ゲート電極の導電型をＰ型とすることで、ＥＳＤ破壊強度を充分に確保し、かつＥＳＤノイズに弱い完全空乏型ＳＯＩＣＭＯＳデバイスの入出力保護、特に出力保護を可能にする構造とした。 （もっと読む）

【課題】回路面積の小さく、配線長の短い、小型の半導体集積回路を提供する。
【解決手段】多層構造で構成される半導体集積回路であって、第１半導体層と、第１半導体層に形成された第１半導体層トランジスタと、第１半導体層上に堆積され、金属配線が形成された配線層と、配線層上に堆積された第２半導体層と、第２半導体層に形成された第２半導体層トランジスタとを備える。なお、第１半導体層トランジスタのゲート絶縁膜の絶縁性と、第２半導体層トランジスタのゲート絶縁膜の絶縁性とは概ね同等であり、第２半導体層トランジスタのゲート絶縁膜は、ラジカル酸化又はラジカル窒化により形成される。 （もっと読む）

基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置であって、１つのチップ内に、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを有する半導体装置。 （もっと読む）