【課題】トランジスタの特性にばらつきが生じる。
【解決手段】発光素子を駆動するトランジスタを有する画素がマトリクス状に複数設けられた半導体装置において、複数の画素がそれぞれ含むトランジスタは、複数の半導体を有する。複数の半導体はそれぞれ、レーザ光の照射により結晶化された半導体である。複数の半導体は、電気的に接続されている。複数の半導体のうち、少なくとも２つの半導体は、異なる画素の領域に配置されている。複数のトランジスタにおけるチャネル形成領域のレーザ光の走査方向の長さ及びチャネル長それぞれは、画素の画素ピッチよりも長い。 （もっと読む）

【課題】回路機能に応じて適切な構造のＴＦＴを配置し、高い信頼性を有する半導体装置を提供する。
【解決手段】基板上に設けられた第１の薄膜トランジスタ及び第２の薄膜トランジスタを有し、第１の薄膜トランジスタ及び第２の薄膜トランジスタは、ソース領域、ドレイン領域、及びチャネル形成領域を含む半導体膜と、半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート配線と、をそれぞれ有する半導体装置において、第１の薄膜トランジスタのゲート絶縁膜を、第２の薄膜トランジスタのゲート絶縁膜よりも厚く設計する。 （もっと読む）

【課題】有機薄膜トランジスタの特性が均一に現れる平板表示装置を提供する。
【解決手段】平板表示装置は、複数のゲート線；ゲート線と絶縁交差して画素を定義する複数のデータ線、および各画素に設けられており、有機半導体層を含む薄膜トランジスタを有し、ゲート線の延長方向に隣接した薄膜トランジスタ間の距離はゲート線の延長方向の画素の幅より長いことを特徴とする。 （もっと読む）

半導体デバイスを製造する方法が提供される。この方法は、縦型活性領域（５６）と該縦型活性領域（５６）の両側に延在する水平活性領域（５４）とを有する第１のトランジスタ（９４）を形成する工程を含んでいる。この方法はまた、縦型活性領域（５８）を有する第２のトランジスタ（９６）を形成する工程を含んでいる。この方法は更に、縦型活性領域（６０）と該縦型活性領域（６０）の片側のみに延在する水平活性領域（５４）とを有する第３のトランジスタ（９８）を形成する工程を含んでいる。
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【課題】電圧ノイズ等による誤動作が防止されると共に、ＬＤＭＯＳの耐圧低下が抑制された半導体装置を提供する。
【解決手段】埋め込み酸化膜３ａを有するＳＯＩ基板のＳＯＩ層１ｂに、第１絶縁分離トレンチＺ１により取り囲まれて絶縁分離されたＮｃｈＬＤＭＯＳ２０ａが形成され、第１絶縁分離トレンチＺ１を取り囲んで、第２絶縁分離トレンチＺ２が形成され、第１絶縁分離トレンチＺ１と第２絶縁分離トレンチＺ２との間で、フィールド領域２０Ｆが形成されてなる半導体装置２０であって、埋め込み酸化膜上３ａにＳＯＩ層１ｂと同じ導電型で不純物濃度が高い高濃度不純物層１ｃが形成されてなり、フィールド領域２０Ｆが、ＮｃｈＬＤＭＯＳ２０ａのソース電位と同電位に設定されてなる半導体装置２０とする。 （もっと読む）

【課題】レーザ光の偏光方向によって結晶粒形に異方性が生じた場合であっても、ＴＦＴ特性の異方性を抑制できるＹＡＧ２ωレーザを用いたレーザ結晶化方法を提供する。
【解決手段】非晶質Ｓｉ膜１１に直線偏光のビーム光１３を照射してレーザアニールをすることにより、多結晶Ｓｉ膜１２を形成する。このとき、直線偏光の方向をスキャン方向２１に対して４５度を成す角度にする。多結晶Ｓｉ膜１２の結晶粒形の大きさは、スキャン方向２１とそれに垂直な方向で略同一になる。そのため、多結晶Ｓｉ膜１２を用いてＴＦＴを形成した場合に、スキャン方向２１のチャネルを有するＴＦＴと、スキャン方向２１に垂直な方向のチャネルを有するＴＦＴの移動度の差を抑制できる。 （もっと読む）

【課題】 半導体チップを折り曲げることにより、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させる。
【解決手段】 ＜１１０＞方向に沿って凸状に折り曲げられた（１００）基板１１に、＜１１０＞方向に沿って（１００）基板１１の折り曲げ方向と直角にチャネルが配置されたＰチャネル電界効果型トランジスタを形成するとともに、＜１１０＞方向に沿って（１００）基板１１の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタを形成する。
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【課題】ＮＭＯＳとＰＭＯＳのショットキー障壁を低くするＣＭＯＳデバイスを提供する。
【解決手段】半導体デバイスは基板を備え、当該基板は第１の領域と第２の領域とを有し、第１の領域は、｛i，j，k｝から成るミラー指数群により表される第１の結晶方位を有すると共に、前記第２の領域は、｛l，m，n｝から成るミラー指数群により表される第２の結晶方位を有し、l^２＋m^２＋n^２＞i^２＋j^２＋k^２である。別な実施例では、第１領域に形成されるＮＭＯＳＦＥＴと、この第２の領域に形成されるＰＭＯＳＦＥＴと、をさらに備える。各実施例では、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの内の少なくとも一つで形成されるシットキー接触部をさらに備えている。 （もっと読む）

【課題】 トランジスタのスイッチング速度を高速化した半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、絶縁層の一部上に形成された半導体層１０と、半導体層１０の側面１０ａに形成され、第１のゲート絶縁膜２１、第１のゲート電極２２、並びにソース及びドレインとなる２つの第１の不純物層２３，２４を有する第１のトランジスタ２０と、半導体層１０の側面１０ｂに形成され、第２のゲート絶縁膜３１、第２のゲート電極３２、並びにソース及びドレインとなる２つの第２の不純物層３３，３４を有する第２のトランジスタ３０とを具備する。 （もっと読む）

【課題】 表示装置において、各単位画素に対応する単位領域内に、耐熱性の低い材料や拡散特性のある材料によって構成される部材が予め形成された場合にも、各画素を構成する駆動素子の特性の均一化や生産性の向上を、レーザーアニールの効率を犠牲にすることなく可能とする。
【解決手段】 互いに隣り合う第１及び第２の単位領域内を、前記基板の主面に直交する仮想面について、少なくとも一部対称な配置形状として形成する。 （もっと読む）

【課題】駆動不良を防止することができる表示基板、それの製造方法及びそれを有する表示装置を提供する。
【解決手段】表示基板は、プラスチック基板、ゲート配線、ゲート絶縁膜、第１及び第２アクティブ層、データ配線及びドレイン配線を含む。第１及び第２アクティブ層は第１及び第２ゲート電極部にそれぞれ対応してゲート絶縁膜上に形成される。データ配線は第１アクティブ層上に形成された第１ソース電極部を有する第１データライン、及び第２アクティブ層に形成された第２ソース電極部を有する第２データラインを含む。ドレイン配線は、第１アクティブ層上に形成された第１ドレイン電極部及び第２アクティブ層上に形成された第２ドレイン電極部を有する。従って、プラスチック基板の変形によるミスアラインを考慮して一つの画素に二つのデータライン及び二つの薄膜トランジスタを形成することで駆動不良を防止することができる。 （もっと読む）

【課題】 チャネル導電型の異なる複数のＭＯＳトランジスタを隣接して配置してなる半導体装置において、各々のＭＯＳトランジスタのドレイン・ソース間耐圧を確保しつつ、素子面積を低減することが可能な半導体装置を提供する。
【解決手段】 半導体基板１と埋込酸化膜２と半導体層３とを備え、半導体層３は、ソース領域９、及びソース領域９の周囲に位置するドレイン領域５を持つＭＯＳトランジスタが形成された島状半導体層３ａと、ドレイン領域２５、及びドレイン領域２５の周囲に位置するソース領域２９を持つＭＯＳトランジスタが形成された島状半導体層３ｂと、島状半導体層３ａを半導体層３の他の部分から絶縁分離する絶縁分離用トレンチ４と、島状半導体層３ｂを半導体層３の他の部分から絶縁分離する絶縁分離用トレンチ２４と、電位が回路上の最低電位に固定されて各トランジスタ間の電気的干渉を防止するバッファ領域１２とを有する。 （もっと読む）

【課題】 寄生容量が減少した本体コンタクト型ＦＥＴを提供するための、改善された構造体及び製造方法を提供すること。
【解決手段】 第１又は１次の電界効果トランジスタ（「ＦＥＴ」）（６２０）が、該第１のＦＥＴ（６２０）と電気的に並列に配置された１つ又は複数の第２のＦＥＴ（６３２）によって、本体コンタクト部分から分離される。このように、第１のＦＥＴ（６２０）の本体は、第２のＦＥＴ（６３２）が占める領域内に延びることができ、第１のＦＥＴ（６２０）の本体に接触することが可能になる。一実施形態において、第１のＦＥＴ（６２０）のゲート導体及び第２のＦＥＴ（６３２）のゲート導体は、ユニタリ（一体的或いは分断されない）導電パターンの一体部分である。ユニタリ導電パターンは、小さく作られることが望ましく、本体コンタクト型ＦＥＴを含む集積回路上のゲート導体についての所定の最小線幅と同じ小ささに作ることができる。このように、領域及び寄生容量が小さく保持される。 （もっと読む）

【課題】 相補型ＩＧＦＥＴを高速化し得る半導体集積回路および半導体装置を提供する。
【解決手段】 相補型ＩＧＦＥＴを備えた半導体集積回路４において、キャリア移動度の向上に適する第１の応力を第１のチャネル導電型ＩＧＦＥＴに加えるとともに、キャリア移動度の向上に適する第１の応力とは逆方向の第２の応力を第２のチャネルＩＧＦＥＴに加える。 （もっと読む）

【課題】少ない面積で基本ゲートを構成し、高集積密度で微細構造の回路を実現する。
【解決手段】半導体領域２８，３０を挟んで対抗するようにゲート絶縁膜１２，１０を介してゲート電極２０，２４が形成されたｎＭＯＳとｐＭＯＳにおいて、ｎＭＯＳとｐＭＯＳ のドレイン１４を相互に接続し、ｐＭＯＳのソース１８をハイレベル、ｎＭＯＳのソース１６をハイとロウの中間電位として、ＮＡＮＤゲートを構成する。ｐＭＯＳのソースをハイとロウの中間電位とし、ｎＭＯＳのソースをロウレベルに接続して、ＮＯＲゲートを構成する。また、ｐＭＯＳのソースをハイレベル、ｎＭＯＳのソースをロウレベルに接続し、ｎＭＯＳの片側ゲート２２の電子親和力を減らし、ＮＡＮＤゲートを構成する。また、ｐＭＯＳのソースをハイレベル、ｎＭＯＳのソースをロウレベルに接続し、ｐＭＯＳの片側ゲート２６の電子親和力を増やし、ＮＯＲゲートを構成する。 （もっと読む）

【課題】能動デバイスのキャリア移動度を向上させること。
【解決手段】半導体デバイス構造は、基板の一部分上に配置されたゲート構造と、この基板の一部分にチャネル領域を形成するために、この一部分に隣接して配置されたソース領域およびドレイン領域と、ソース領域およびドレイン領域に直接隣接して配置されたトレンチ分離領域とを含む。トレンチ分離領域の少なくとも一部分は応力材料を含み、その結果、この材料がチャネル領域内に剪断応力を発生させる。 （もっと読む）

【課題】駆動能力が高く、かつ高集積化に適した半導体装置を提供する。
【解決手段】シリコン基板１上にシリコン酸化膜よりなる絶縁層３を介在して高抵抗ｎ型ベース層５が形成されている。この高抵抗ｎ型ベース層にはｐ−ｃｈＭＯＳトランジスタ３０が形成されている。このｐ−ｃｈＭＯＳトランジスタ３０は、溝６によるトレンチ分離により他の素子から電気的に分離されている。このｐ−ｃｈＭＯＳトランジスタ３０のｐ+ソース層９は、ｐ+ドレイン層１１の周囲を、たとえば楕円の平面形状で取囲むように形成されている。 （もっと読む）

【課題】共通ゲートを備える相補型金属酸化物半導体トランジスタ、それを備える論理素子及びそのトランジスタの製造方法を提供することである。
【解決手段】ベース基板及びベース基板上に備えられた所定形態のシリコン層を備えるが、シリコン層にＰ−チャンネルトランジスタ、及びそれと交差しつつ、ゲートを共有するＮ−チャンネルトランジスタが形成されており、Ｐ−チャンネル及びＮ−チャンネルトランジスタのうち、選択されたいずれか１つのソース及びドレイン表面にショットキー障壁誘発物質層が形成されたことを特徴とするＣＭＯＳ薄膜トランジスタである。 （もっと読む）

少なくとも一つのロジック・ゲート（３）を包含し、ロジック・ゲート（３）が共通基板（１０）の上につけられた複数の層から形成され、それらが少なくとも二つの電極層、液体からつけられる少なくとも一つの半導体層（１３，２３）、特に有機半導体層、および絶縁層（１４，２４）を包含し、および絶縁層（１４，２４）を包含し、それらが、このロジック・ゲートが少なくとも二つの異なる構成を有する電界効果トランジスタ（１，２）を包含する態様で形成される電子デバイス、特にＲＦＩＤトランスポンダについて記述されている。これらの電界効果トランジスタ（１，２）は、プリンティングまたはブレード・コーティングによって基板（１０）に付けることが可能な複数の機能層から形成される。 （もっと読む）

【課題】 素子の転写不良を防止するとともに素子転写領域の境界が視認されるのを可及的に防止することを可能にする。
【解決手段】 素子２が周期的に形成された、少なくとも２組の対向する境界線２２を有する素子形成ブロック２１を備え、対向する境界線は直線とは異なる補完される形状である。 （もっと読む）