本発明は、シリコンの半導体本体がその表面に拡張領域を含む第１の導電型のソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域の間に前記第１の導電型とは反対の第２の導電型のチャネル領域と、前記チャネル領域上のゲート誘電体により前記半導体本体の表面から分離されているゲート領域と、を有し、第２の導電型で前記チャネル領域より高濃度のドーピング濃度であるポケット領域が前記拡張領域の下に形成され、前記ポケット領域は前記半導体本体に重イオンを注入することで形成され、注入後適温での第１のアニール処理およびより高い温度で早い立ち上がりの第２のアニール処理が行われる電界効果トランジスタを備える半導体装置の製造方法に関する。本発明によれば、その方法は、２つのアニール処理の間に、半導体本体の表面からポケット注入領域まで延びる半導体本体の表面領域にアモルファスシリコンを意図的に存在させることを特徴とする。これは、例えば適時に第１のアニール処理を中断すること、または第１と第２のアニール処理の間に不活性イオンを注入することで適切な領域をアモルファス化することにより得られる。このようにして、将来のＣＭＯＳ装置の利点であるポケット領域７のきわめて急峻かつ狭いドーピングプロファイルが得られる。
（もっと読む）

半導体素子において、非常に深い位置に達するゲルマニウムイオン注入及びゲルマニウムの活性化をニッケルシリサイド形成用のニッケルの堆積の前に行なう。ゲルマニウムを活性化させることにより、イオン注入領域の格子定数が、シリコンであることが好ましい母体基板の格子定数よりも大きくなる。このような変化が加えられた格子によって、ニッケルダイシリサイドの形成を防止することができるという効果が得られる。その結果、ニッケルシリサイドスパイクを防止することができる。
（もっと読む）

【課題】電界効果デバイスのゲート材料を提供すること。
【解決手段】電界効果デバイスのゲート材料として用いられるＴａおよびＮの化合物であって、さらに別の元素を含む可能性があり、約２０ｍΩｃｍより小さな比抵抗を有し、約０．９より大きなＮ対Ｔａの元素比を有する化合物が開示される。そのような化合物の代表的な実施態様であるＴａＳｉＮは、誘電体層および高ｋ誘電体層を含むＳｉＯ_２上の一般的なＣＭＯＳプロセス温度で安定であり、ｎ型Ｓｉの仕事関数に近い仕事関数を有する。第３アミルイミドトリス（ジメチルアミド）Ｔａ（ＴＡＩＭＡＴＡ）などのアルキルイミドトリス（ジアルキルアミド）Ｔａ化学種をＴａ前駆体として用いる化学的気相堆積方法によって、金属性Ｔａ−Ｎ化合物を堆積する。この堆積は共形であり、これらのＴａ−Ｎ金属化合物のＣＭＯＳプロセスフローへの融通の利く導入を可能にする。ＴａＮまたはＴａＳｉＮを用いて加工されたデバイスは、ほぼ理想的な特性を示す。 （もっと読む）

ソース／ドレイン領域の少なくともその幅が最も大きい部分では半導体領域の幅よりも大きく、かつソース／ドレイン領域の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部を有し、該傾斜部表面にシリサイド膜が形成されていることを特徴とする半導体装置とする。
（もっと読む）

半導体構造体(10)は、第1格子定数を有する第1緩和半導体材料から構成された基板を含む。半導体デバイス層(34)は基板を覆い、該半導体デバイス層は第1格子定数とは異なる第2格子定数を有する第２緩和半導体材料(22)を含む。加えて、誘電体層が基板と半導体デバイス層との間に介在され、該誘電体層は第1格子定数と第2格子定数間の遷移のため、誘電体層内に配置されたプログラムされた遷移帯を含む。該プログラムされた遷移帯は複数層を含み、該複数層の隣接する層は異なる格子定数を有し、隣接する層の1つが欠陥を形成するのに必要な第1限界厚さを超える第1厚さを有し、隣接する層の別の層が第2限界厚さを超えない第2厚さを有する。複数層の各隣接する層は、遷移帯内の欠陥を促進してプログラムされた遷移帯の縁部に移行させて終端させる境界面を形成する。また、該半導体構造を製造する方法も開示される。

（もっと読む）

半導体構造体を作製する方法は、基板上に酸化物層を形成する段階と、酸化物層上に窒化ケイ素層を形成する段階と、各層をＮＯ中でアニールする段階と、各層をアンモニア中でアニールする段階とを含む。酸化物層と窒化ケイ素層とを併せた等価酸化膜厚は、最大２５オングストロームである。 （もっと読む）

【課題】減少されたゲート高さを有する集積回路トランジスタを形成する方法およびシステムを開示すること。
【解決手段】本方法は、基板、基板の上のゲート導体（１３）、およびゲート導体（１３）の上の少なくとも１つの犠牲層（１４〜１６）を有する積層構造を形成する。このプロセスは、積層構造を基板から延びる少なくとも１つのゲート・スタックにパターン形成し、ゲート・スタックに隣接してスペーサ（６０）を形成し、ゲート・スタックに隣接してソースおよびドレイン領域（７１）を形成するようにスペーサで保護されていない基板の領域にドーピングし、そして、スペーサ（６０）および犠牲層（１４〜１６）を除去する。 （もっと読む）

本発明はマスキング方法を包含する。１つの実施において、ホウ素ドープアモルファスカーボンを含むマスキング材料が、半導体基板上に形成されたフィーチャーを覆って形成される。マスキング材料は少なくとも約０．５原子パーセントのホウ素を含む。マスキング材料は実質的に異方的にエッチングされ、ここでそのエッチングはホウ素ドープアモルファスカーボンを含む異方的にエッチングされたサイドウォールスペーサをフィーチャーのサイドウォール上に形成するのに有効である。次に、スペーサに最も近い基板が、ホウ素ドープアモルファスカーボンを含むスペーサをマスクとして用いながら加工される。スペーサに最も近い基板を加工した後、ホウ素ドープアモルファスカーボンを含むスペーサが基板からエッチングされる。他の実施および面も考えられる。 （もっと読む）

集積化した金属珪化物トランジスタゲート電極を有するトランジスタを半導体アセンブリ内に形成する方法を提供する。トランジスタゲートは部分的に、金属を溝内に存在させた状態でエピタキシャルシリコンと反応させることにより製造する。前記溝内で前記金属珪化物上にトランジスタゲート分離キャップ層を形成する。任意ではあるが溝スペーサを設けて所定の製造処理の臨界的な寸法上の制約を低減させ、従って、形状寸法が臨界的な寸法よりも小さいトランジスタを形成しうるようにすることができる。
（もっと読む）

高温で顕著に変化しないn型またはp型の仕事関数を有する遷移金属合金の実施例を示した。示された遷移金属合金は、トランジスタのゲート電極として使用しても良く、ゲート電極の一部を構成しても良い。これらの遷移金属合金を用いて、ゲート電極を形成する方法についても示した。
（もっと読む）

本発明は、一般に、電気試験データ（４６）に基づいてゲート絶縁層（１６）の特性および特徴を制御する各種方法、ならびにこれを実施するためのシステムを対象としている。例示的な一実施形態では、上記方法は、少なくとも１つの半導体デバイスに少なくとも１つの電気試験を実施するステップと、以降形成する半導体デバイスに少なくとも１つのゲート絶縁層（１６）を形成するために実施する少なくとも１つのプロセス操作の少なくとも１つのパラメータを、電気試験から得られた電気データに基づいて決定するステップと、決定されたパラメータを含む少なくとも１つのプロセス操作を実施して、ゲート絶縁層（１６）を形成するステップとを有する。
（もっと読む）

【課題】半導体用途における誘電体膜を形成するためのシステム及び方法、特に、混合気化前駆体を用いて基板上に多成分誘電体膜を作製するためのシステム及び方法を提供する。
【解決手段】本発明は、気化した前駆体の混合物が、原子層堆積（ＡＬＤ）処理における単一パルス段階中にチャンバ内に一緒に存在して多成分膜を形成するような気化前駆体の混合をもたらすためのシステム及び方法を提供する。気化前駆体は、少なくとも１つの異なる化学成分から成り、そのような異なる成分が単層を形成して多成分膜を生成することになる。本発明の更に別の態様では、組成勾配を有する誘電体膜が提供される。 （もっと読む）