【課題】炭化珪素半導体を主構成材料とする絶縁ゲート型半導体装置であっても、チャネル移動度を向上させること。
【解決手段】他導電型半導体基板１表面にそれぞれ選択的に設けられる一導電型の高濃度ソース領域２の表面と一導電型の高濃度ドレイン領域３の表面とが、前記他導電型半導体基板１の露出表面を挟持する配置を有すると共にそれぞれＳｉＣ半導体を主要材料として用い、前記各領域表面上には、共通に接するＧａＮ半導体チャネル層４と、該チャネル層４の表面を覆うゲート絶縁膜５を介して前記チャネル層４の表面を覆うゲート電極６とを備えるワイドバンドギャップ半導体の絶縁ゲート型半導体装置とする。 （もっと読む）

【課題】安定した原子レベルの平坦面（テラス）を有する半導体ウェーハおよびその製造方法を提供する。
【解決手段】半導体の表面に絶縁膜が形成された半導体ウェーハであって、半導体と絶縁膜の界面が、平坦面（テラス）が結晶面に平行な面で構成される段差（ステップ）構造を有し、界面の任意の３μｍ×３μｍの領域を、原子間力顕微鏡（ＡＦＭ）の測定領域とした場合に、この測定領域において、段差に概ね垂直方向の、概ね０．３μｍ間隔の１０本の測線に沿って測定された平坦面の幅（テラス幅）の測定値の９０％以上が５０ｎｍ以上であり、測定領域において、段差に概ね垂直方向の１０本の測線に沿って測定された前記段差の高さ（ステップ高さ）の測定値の９０％以上が１原子層分の高さであることを特徴とする半導体ウェーハおよびその製造方法。 （もっと読む）

【課題】 素子分離領域に囲まれたアクティブ領域にトレンチを形成する場合に、トレンチに隣接する素子分離領域の側壁にシリコンのエッチ残りが発生しないようにする。
【解決手段】 ゲート用トレンチを形成する前に、素子分離領域を構成する埋め込み酸化膜を選択的にエッチングし、ラウンド形状となっているアクティブ領域の側壁肩部を露出させる。これにより、ゲート用トレンチを形成する際に、埋め込み酸化膜の端部がマスクとして作用する範囲を縮小する。この後、ゲート用トレンチを形成する。 （もっと読む）

【課題】バルブ型リセスパターンのボールパターン内に残留するボイドの大きさを小さくすることができる半導体素子のリセスゲート及びその製造方法を提供すること。
【解決手段】リセスゲートは、第１直径を有する第１ボールパターン部２５Ａ及び第２直径を有する第２ボールパターン部２７からなり、第１ボールパターン部２５Ａが基板２１の表面側に位置するバルブ型リセスパターン１００を有する基板２１と、バルブ型リセスパターン１００の内面及び基板２１の表面に形成されたゲート絶縁膜２８と、ゲート絶縁膜２８上に形成され、バルブ型リセスパターン１００内に埋め込まれた導電膜２９とを備える。バルブ型リセスパターン１００が、断面形状及び直径が異なる第１と第２のボールパターン部２５Ａ、２７からなるひょうたん形であるので、導電層（例えば、ポリシリコン）内に残留するボイドの大きさを小さくすることができる。 （もっと読む）

【課題】リセスゲート形成時にパスゲートの下のフィールド酸化膜の損失及び、活性領域とリセスパターンとのオーバーレイミスアライメントが発生しても、活性領域の損傷を防止できる半導体素子のリセスゲートの製造方法を提供すること。
【解決手段】半導体基板２１に活性領域２３を画定するフィールド酸化膜２２を形成するステップと、基板２１の上に少なくとも活性領域２３の一部を選択的に露出させるハードマスクパターン２４Ａを形成するステップと、ハードマスクパターン２４Ａをエッチングバリアにエッチングを行って、活性領域２３にリセスパターン２９を形成するステップと、ハードマスクパターン２４Ａを除去するステップと、リセスパターン２９が形成された基板２１上にゲート絶縁膜を形成するステップと、ゲート絶縁膜上に少なくともリセスパターン２９を覆うゲート電極を形成するステップとを含む。 （もっと読む）

【課題】バルブ型リセスパターンの第１トレンチパターンとバルブパターンとの接続部分をラウンドさせることにより、リーク電流及びゲート絶縁膜の特性の劣化を防止できる半導体素子のリセスゲートの製造方法を提供すること。
【解決手段】基板３１Ｃをエッチングして第１トレンチパターン３７Ａを形成するステップと、第１トレンチパターン３７Ａの側壁にスペーサ３８Ａを形成するステップと、スペーサをエッチングバリアとして、第１トレンチパターンの底面部をエッチングして第２トレンチパターンを形成するステップと、等方性エッチングにより、第２トレンチパターンの側壁をラウンドさせると同時に、バルブパターン３７Ｃを形成するステップと、第１トレンチパターン３７Ａ、ラウンドされた第２トレンチパターン３７Ｄ、及びバルブパターン３７Ｃからなるバルブ型リセスパターン１００上にリセスゲートを形成するステップとを含む。 （もっと読む）

【課題】 製品の製造に適用が容易な簡単な方法で，アクティブ領域をラウンド形状にし，特にメモリセル領域に用いられるトランジスタのオン電流（Ｉｏｎ）減少を防止することができる半導体装置とその製造方法とを提供することにある。
【解決手段】 シリコン基板上に、素子分離によって区画された複数の拡散層からなる第１の拡散層領域２ａと、前記第1の拡散層領域とは別の場所に設けられた複数の拡散層からなる第２の拡散層領域２ｂとを備えた半導体装置において、前記第１の拡散層領域２ａは前記シリコン基板表面が上方へ湾曲する形状の拡散層で形成され、前記第２の拡散層領域２ｂは前記シリコン基板表面が第１の拡散層領域に比較して平坦な形状の拡散層で形成されている。 （もっと読む）

【課題】ポリメタル構造のゲート電極を有するＤＲＡＭ装置について、リフレッシュ特性を改善すると共に、配線抵抗の低減を実現する。
【解決手段】ポリメタルゲート電極の製造に際して、まず、ポリシリコンのゲート下部電極６を、その上に形成したマスク窒化膜でパターニングする。次いで、ゲート下部電極６についてリフレッシュ特性改善のための側壁酸化を行う。ゲート下部電極６及びマスク窒化膜の側壁に側壁酸化膜７を形成した後に、マスク窒化膜を除去してゲート下部電極６の表面を露出させ、その露出した表面上にタングステン層を含むゲート上部電極１３を形成する。 （もっと読む）

【課題】リセスチャンネル構造及びフィン構造を有するトランジスタ、これを採用する半導体素子及びその製造方法を提供する。
【解決手段】半導体基板に活性領域を画定する素子分離膜を形成する。その活性領域を横切る上部ゲートトレンチを形成する。そのトレンチの底面を部分エッチングして、そのトレンチと両端が重畳してそのトレンチの側壁と離隔されるようにそのトレンチより小さい幅を有する下部ゲートトレンチを形成する。下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を露出するように下部ゲートトレンチに隣接する素子分離膜を部分エッチングする。下部ゲートトレンチを埋め込み、露出した下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を覆うと共に、上部ゲートトレンチの側壁と離隔されるように、上部ゲートトレンチの底面を部分的に覆うゲートパターンを形成する。 （もっと読む）

【課題】ゲートに重畳された活性領域の両側壁上のライナーを保存することができる半導体素子の製造方法を提供する。
【解決手段】半導体基板を提供し（Ｓ１０）、この半導体基板に活性領域を限定する素子分離トレンチを形成する（Ｓ２０）。活性領域の側壁にライナーを形成する（Ｓ３０）。素子分離トレンチを埋め込む素子分離膜を形成する（Ｓ４０）。ライナー及び素子分離膜を有する半導体基板上にハードマスクパターンを形成する（Ｓ５０）。ハードマスクパターンをエッチングマスクとして用いて活性領域を横切るゲートトレンチを形成する（Ｓ６０）。ゲートトレンチにゲートを形成する（Ｓ７０）。ゲートを形成した後にハードマスクパターンを除去する（Ｓ８０）。ゲート上にゲートキャッピングパターンを形成する（Ｓ９０）。 （もっと読む）

【課題】第１導電型の半導体基板上の第２導電型半導体層にＤＭＯＳトランジスタを形成する場合において、埋込層を形成せずに素子分離を行い、製造工程数を削減する。
【解決手段】半導体基板１０に、ドレインとして機能する第２導電型不純物領域１３を形成し、半導体基板１０上及び第２導電型不純物領域１３上に、半導体基板１０より不純物濃度が高い第１導電型半導体層３０を形成し、第１導電型半導体層３０上に第２導電型半導体層２０を形成する。第２導電型不純物領域１３の不純物を第１導電型半導体層１３に拡散させ、第２導電型不純物領域１３を第１導電型半導体層３０まで拡張して第２導電型半導体層２０に接続させる。その後、第２導電型不純物領域１３の周囲の上方に位置する第２導電型半導体層２０に第１導電型不純物を導入することにより、第１導電型半導体層３０に接続する第１導電型の素子分離領域２４ｃ，２４ｄを形成する。 （もっと読む）

【課題】選択エピ層のファセット部におけるイオン注入を適切に行うことを可能にする。
【解決手段】半導体基板に素子分離領域が形成される。素子分離領域の近傍における素子分離領域に隣接する素子領域が、素子分離領域との境界を裾とする丘状に成型される。素子領域に選択エピタキシャル成長によりエピ層が形成される。イオン注入法によりエピ層が設けられた領域に不純物が注入される。 （もっと読む）

【課題】本発明は半導体素子及びその製造方法に関し、特にゲート領域の長手方向で素子分離構造の両側壁に形成される垂直型ＳＯＩ(Silicon-on-Insulator)チャンネル構造を含むリセスチャンネル領域を形成するよう半導体素子を設計することにより、チャンネル面積の効率を増加させ、ショートチャンネル効果（Short channel effect）を改善し、漏洩電流を低減させリフレッシュ特性を改善することができる技術である。
【解決手段】半導体基板内に形成され、活性領域を画成する素子分離構造と活性領域内に形成され、ゲート領域の長手方向で両側の素子分離構造の側壁に位置した垂直型ＳＯＩチャンネル構造を含むリセスチャンネル領域と、ゲート領域のリセスチャンネル領域の上部に形成されるゲート構造物を含む半導体素子及びその製造方法。 （もっと読む）

【課題】 半導体素子の微細化にともない半導体基板の斜面を使用したＭＯＳトランジスタにおいては、斜面の上端に近い箇所と下端に近い箇所とでゲート電極膜の膜厚が異なることになり、ドライエッチングによるパターニングが困難になるという問題点がある。
【解決手段】 斜面上にゲート電極を有するＭＯＳトランジスタは、最初に斜面の下端に近い箇所の下層ゲート電極膜のパターニングを行う。さらにそのゲート電極間のスペースを基板の主表面まで埋設させ主表面と高さを同一とした後、上層のゲート電極膜を成膜しゲート電極膜のパターニングを行う。このためにコンタクトホール開口時のアスペクト比が小さくなり、微細パターンのパターニングが可能となる。 （もっと読む）

【課題】本発明は半導体素子の製造方法に関し、半球形のゲート酸化膜を形成して後続の熱工程時に酸化膜とシリコンの熱膨張率の差によるストレスを緩和させ、ゲート酸化膜の高さ調節を介しソース/ドレイン領域間の漏れ電流を防止し、リフレッシュ特性を向上させる技術を開示する。
【解決手段】（ａ）半導体基板を所定深さに食刻してリセス領域を形成する段階と、（ｂ）リセス領域内に一定厚さの酸化膜を形成する段階と、（ｃ）リセス領域を含む半導体基板の全面にシリコンエピ層を成長させる段階と、（ｄ）シリコンエピ層の上部にゲートポリシリコン層等から形成される積層構造を形成し、積層構造を食刻してゲートパターンを形成する段階と、を含む半導体素子の製造方法。 （もっと読む）

【課題】ある程度の膜厚をもつ絶縁膜を成膜する場合であっても、ＳｉＯ₂／ＳｉＣ界面
に残留するカーボンクラスターを効率的に除去または不活性化できる炭化珪素半導体素子の製造方法を提供する。
【解決手段】絶縁膜を形成する工程において、Ｏ₂および／またはＨ₂Ｏを含有する酸化性ガスの雰囲気下で炭化珪素エピタキシャル膜が成膜された基板を熱処理することにより該基板の表面において熱酸化膜の膜厚を増加させた後、ＮＯ、Ｎ₂ＯまたはＮＯ₂を含有するガスの雰囲気下で該基板を熱処理してＳｉＯ₂／ＳｉＣ界面にあるカーボンクラスターを
除去等する工程を、複数回繰り返すようにした。 （もっと読む）

【課題】半導体素子及びその製造方法に関し、特に所定の活性領域とこれと隣接した素子分離構造を露出するアイランド型リセスゲートマスクを利用してリセスチャンネル領域とその下部にフィン型チャンネル領域を形成するよう半導体素子を設計することにより、素子の書込み及び読取り速度を向上させることができ、素子のリフレッシュ特性を改善することができる技術を提供する。
【解決手段】半導体基板１１０に活性領域を画成する素子分離構造１２０と、アイランド型リセスゲートマスクにより露出された活性領域とこれと隣接した素子分離構造を所定厚さに食刻して形成されたリセスと、リセス下部の半導体基板に形成されたフィン型チャネル領域１５５と、フィン型チャネル領域１５５とリセスを含む活性領域上部に形成されるゲート絶縁膜１６０と、フィン型チャネル領域とリセスを埋め込み、ゲート領域のゲート絶縁膜上部に形成されるゲート電極１９７を含む。 （もっと読む）

【課題】半導体素子のリセスチャネル用トレンチ形成方法を提供する。
【解決手段】半導体基板上に、トレンチが形成される第１領域を露出させるハードマスク膜パターンを形成する段階と、ハードマスク膜パターンをマスクとした第１エッチング工程を行って第１トレンチを形成し、ハードマスク膜パターンは除去する段階と、第１トレンチを含む半導体基板上にバリア膜を形成する段階と、バリア膜上に第１トレンチを露出する感光膜を含むイオン注入マスク膜を形成する段階と、イオン注入マスク膜及びバリア膜を用いて第１トレンチ下部の半導体基板内にイオン注入層を形成する段階と、イオン注入マスク膜及びバリア膜をマスクとして第２エッチング工程を行って球状の第２トレンチを形成し、第１トレンチ及び第２トレンチからなるバルブタイプのリセスチャネル用トレンチを形成する段階と、イオン注入マスク膜及びバリア膜を除去する段階と、を備える。 （もっと読む）

【課題】 ドレイン電極の低抵抗化とフリップチップ実装が可能な半導体装置の製造方法を提供する。
【解決手段】 トランジスタを構成する複数の電極の少なくとも１つと電気的に接続する少なくとも１つの第１電極１１ｂを半導体チップの表面側に備え、複数の電極の内の他の１つと電気的に接続する第２電極９を半導体チップの裏面側に備えてなる半導体装置であって、半導体チップの表面側から裏面側に貫通する貫通孔を有し、半導体チップ表面側に一部が露出し、貫通孔を介して第２電極９と電気的に接続する貫通電極１１ａを備える。 （もっと読む）

【課題】 半導体装置の低抵抗化を図る。
【解決手段】 本発明の半導体装置は、Ｎ型の半導体基板１に形成されたエピタキシャル層２と、前記エピタキシャル層２に形成されたＰ型の不純物拡散層３と、前記不純物拡散層３の表層から前記エピタキシャル層２の所定深さ位置まで形成されたトレンチ溝４と、前記トレンチ溝４内に絶縁層５を介して導電層が埋設されて成るゲート電極６と、前記不純物拡散層３の表層で、かつ前記トレンチ溝４の両側壁部に前記絶縁層５に隣接して形成されたソース層７と、前記エピタキシャル層２の表層から前記半導体基板１を貫通するように貫通孔１Ａが穿設され、この貫通孔１Ａ内に貫通電極構造を成すように形成されたドレイン層９と、前記半導体基板１の裏面に形成され、前記ドレイン層９の底部と電気的に接続された金属層１４とを具備したことを特徴とする （もっと読む）