【課題】ゲート電極において直線部とコーナー部が形成された開口部を有し、このゲート電極の開口部からの自己整合的な拡散にてチャネル形成領域およびソース領域が形成された、ＬＤＭＯＳ構造を有する半導体装置において、オン抵抗の上昇を招くことなく耐圧を向上することができる半導体装置およびその製造方法を提供する。
【解決手段】 Ｎ型シリコン基板１の上にゲート酸化膜２を介して、直線部とコーナー部が形成された開口部３ａを有するゲート電極３が形成され、基板１の表層部において開口部３ａからの自己整合的な拡散にてＰチャネル形成領域４およびＮ^＋ソース領域５が形成され、低濃度不純物拡散領域１０が、領域４の内方かつ領域５の外方での基板１の表層部において開口部３ａからの自己整合的な拡散にて形成され、Ｎ型で、かつソース領域５よりも不純物濃度が低い。 （もっと読む）

【課題】微細化トレンチゲートＭＯＳトランジスタの形成方法を提供する。
【解決手段】第１導電型の半導体基板に、トレンチ５を形成し、ゲート誘電体２０をトレンチ５内に形成し、第１導電性充填材料３０'をトレンチ５内にゲート電極３０として設け、第１ソース及びドレイン領域４を、第２導電型の不純物をトレンチ５横の基板１の表面に導入することにより形成し、トレンチ５内の第１導電性充填材料３０'を、所定の深さの位置まで後退するようにエッチバックし、第２ソース及びドレイン領域４'を、第２導電型の不純物をトレンチ５内の基板１の表面に導入し、絶縁スペーサ２５；２５'をトレンチ５内の第１導電性充填材料３０'の上に形成し、第２導電性充填材料３０''をトレンチ５内にゲート電極の上側部分として設ける工程と、を含む。 （もっと読む）

【課題】凹部に形成される電子素子を有するマイクロ電子デバイスの電子素子の電気的特性及び電子特性に対する凹部の形状の影響を除去または低減するマイクロ電子デバイス及びその製造方法を提供する。
【解決手段】基板とトランジスタとを有するマイクロ電子デバイスであって、当該トランジスタは、前記基板内のチャネル領域と、前記チャネル領域内の凹部と、第１の誘電体層と、第２の誘電体層とを含む。第１の誘電体層は、第１の誘電体材料を含み、前記凹部の底部に堆積されている。第２の誘電体層は、第２の誘電体材料を含み、前記凹部の側壁に堆積されている。前記第１の誘電体材料の誘電率は、前記第２の誘電体材料の誘電率よりも大きい。ゲート電極は前記凹部内に形成され、前記第１の誘電体層及び第２の誘電体層によって、前記チャネル領域から絶縁されている。 （もっと読む）

【課題】側方拡張活性領域を有する半導体素子を提供する。
【解決手段】基板５１内に設けられた第１幅を有する上部活性領域５３と、上部活性領域５３の下部に接続されて第１幅よりも大きい第２幅を有する下部活性領域６７と、基板５１内に上部及び下部活性領域を確定する素子分離膜７７と、上部及び下部活性領域を横切る絶縁されたゲート電極９３Ｅ、９３Ｓとを有し、絶縁されたゲート電極９３Ｅ、９３Ｓは上部活性領域５３を貫通して下部活性領域６７内に延長されている。 （もっと読む）

【課題】ＤＲＡＭ用アクセストランジスタの表面領域を小さくするメモリデバイスの製造方法を提供する。
【解決手段】トランジスタの製造方法の一実施形態は、基板内のゲート用溝部を規定することによってゲート電極を形成することを含む。上記ゲート用溝部に隣り合う位置での素子分離用トレンチ毎にてプレート状部がそれぞれ規定される。上記ゲート用溝部を挟む上記２つの各プレート状部が互いに連結される。上記一実施形態では、上記２つの各プレート状部は、上記半導体基板の材料に対して、上記素子分離用トレンチの絶縁材料を選択的にエッチングするエッチングプロセスによって規定される。ゲート絶縁体は、能動領域と上記ゲート用溝部との間の界面部、および、上記能動領域と上記の各プレート状部との間の界面部において設けられる。ゲート電極の材料は、上記ゲート用溝部と上記各プレート状部とを充填するように堆積形成される。 （もっと読む）

【課題】 セルフヒート効果を低減することができ、基板浮遊効果も解消できるようにした半導体装置及びその製造方法を提供する。
【解決手段】 Ｓｉ基板１上のＳｉ層１０にゲート酸化膜２１を介して形成されたゲート電極２３と、ゲート電極２３を挟んでＳｉ層１０に形成されたソース層２７ａ及びドレイン層２７ｂと、を含んで構成されるＳＤＯＮトランジスタ１００を有し、ソース層２７ａとＳｉ基板１との間及び、ドレイン層２７ｂとＳｉ基板１との間にはそれぞれ空洞部１５が存在し、且つゲート電極２３下のＳｉ層１０とＳｉ基板１との間には空洞部が存在していないことを特徴とするものである。ゲート電極２３下のＳｉ層１０がＳｉ基板１とつながっているので、ＳＯＮトランジスタと比べて、セルフヒート効果を低減することが可能である。また、ボディ電位はＳｉ基板１に固定されるので、基板浮遊効果を解消することができる。 （もっと読む）

【課題】埋め込みゲートトランジスタの短チャネル効果の低減とゲートとの重なり増加とが両立できる半導体装置、およびその製造方法を提供すること。
【解決手段】本発明の半導体装置２０２は、基板１０２上に、第１領域１０４、第２領域１０６、及び分離領域１０８に形成された凹部１１８と、上記凹部１１８を均一な厚さで裏打ちする誘電体層１２０とを備えた半導体装置。この製造方法は、基板１０２における第１領域１０４と第２領域１０６との間に分離領域１０８を形成する工程と、基板表面に凹部１１８を形成する工程と、酸化物１２０で凹部１１８を均一に覆う工程とを含む。さらに、凹部１１８底面下に配されたチャンネル領域１２４をドープする工程と、凹部１１８にゲート電極材料１２６を堆積する工程とソース／ドレイン領域を形成する工程とを含む。 （もっと読む）

【課題】限られた寸法内で実質的にチャネル幅を広くし、電流密度を上げ、Ｓファクタの改善、バックゲート効果低減の効果が得られるＦＥＴを提供する。
【解決手段】半導体基板１１上に形成されたソース、ドレイン領域間に形成されたチャネル部の幅方向に複数の突起状のシリコン領域１４ａ〜１４ｄを形成し、このシリコン領域の突起上に前記チャネル部に対向させてゲート絶縁膜１６およびゲート電極１７を配置した半導体装置。 （もっと読む）

【課題】特性を十分に向上することができる半導体装置およびその製造方法を提供する。
【解決手段】ＭＯＳＦＥＴ３０は、ＳｉＣ膜１１を備えている。ＳｉＣ膜１１はその表面にファセット形成層１１ａを有しており、ファセット形成層１１ａのファセットの一周期の長さＰ１は１００ｎｍ以上であり、ファセット形成層１１ａをチャネル１６としている。また、ＭＯＳＦＥＴ３０の製造方法は、ＳｉＣ膜１１を形成する工程と、ＳｉＣ膜１１の表面にＳｉを供給した状態で、ＳｉＣ膜１１を熱処理する熱処理工程と、熱処理工程によってＳｉＣ膜１１の表面に得られたファセットをチャネル１６とする工程とを備えている。 （もっと読む）

本発明には、ケイ化ニッケルおよびケイ化コバルトをエッチングする方法ならびに導電線を形成する方法が含まれる。一実施形態では、ケイ化ニッケルを含む基板は、その基板からケイ化ニッケルをエッチングするために効果的な、少なくとも５０の温度および３５０トル〜１１００トルの圧力でＨ_３ＰＯ_４およびＨ_２Ｏを含む流体に曝露される。一実施形態では、ケイ化ニッケルまたはケイ化コバルトのうちの少なくとも一方が、基板からケイ化ニッケルまたはケイ化コバルトのうちの少なくとも一方をエッチングするために効果的な、５０以上の温度および３５０トル〜１１００トルの圧力で、Ｈ_２ＳＯ_４、Ｈ_２Ｏ_２、Ｈ_２Ｏ、およびＨＦを含む流体に曝露される。 （もっと読む）

【課題】動作電圧の変動が少なく、正常に動作する半導体装置を提供すること。
【解決手段】表面チャネル型ｎＭＯＳＦＥＴ構造を備えたトランジスタ構造および表面チ
ャネル型ｐＭＯＳＦＥＴ構造を有備えたトランジスタ構造を有するデュアルゲート型周辺
トランジスタと、リセスチャネル構造を備えたｎＭＯＳＦＥＴ構造を有するセルトランジ
スタと、を含む半導体装置であって、前記セルトランジスタ中のゲート電極を構成するＮ
型ポリシリコン層に含まれるＮ型不純物の濃度が、略一定である半導体装置。 （もっと読む）

【課題】低抵抗のゲート電極形成時にボイドの発生を抑制し、製造工程の難易度を減少させることができる半導体メモリ素子のトランジスタ製造方法を提供すること。
【解決手段】半導体基板１をエッチングし、半導体基板１から突出した活性領域１ａを形成するステップと、その周辺部にフィールド酸化膜２を形成するステップと、活性領域１ａ内のチャネル領域に深さｄ１の第１凹溝部ｇ１を形成するステップと、フィールド酸化膜２のうち、ゲート電極を通過させる部分を第１凹溝部の深さよりも深くエッチングして深さｄ２の第２凹溝部ｇ２を形成するステップと、活性領域１ａの上面並びに第１及び第２凹溝部ｇ１、ｇ２によって露出された活性領域１ａの表面の上にゲート絶縁膜を形成するステップと、第１及び第２凹溝部ｇ１、ｇ２に重畳し、活性領域１ａの上を横切るように、ゲート絶縁膜を含めてフィールド酸化膜２上にゲート電極を形成するステップとを含む。 （もっと読む）

半導体本体（２２）を有した半導体装置であって、活性領域（７）及び活性領域を取り囲む終端構造（１６）を備えた半導体装置、並びにこの半導体装置を製造するための方法。この発明は、特に、活性領域内にトレンチによるゲート電極を有するその種の装置のための終端構造に関する。この終端構造は直列に接続され且つ活性領域から半導体本体の周辺端部（４２）に向かって延在する複数の横型トレンチゲートトランジスタ装置（２ａ乃至２ｄ）を備える。これら横型装置は活性領域と周辺端部との間の電圧差がこれら横型装置に渡って分配されるように設けられる。この終端構造はコンパクトであり、この終端構造の要素は活性領域の要素と同一処理工程で形成しやすい。
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【課題】リフレッシュ特性を改善することができる半導体素子のトランジスタ製造方法を提供すること。
【解決手段】所定の下部構造を備えるシリコン基板１０に素子分離膜１１を形成して活性領域１２を画定する第１ステップと、活性領域１２を所定の深さまでエッチングし、底部のＣＤが上部のＣＤよりも大きく、底部が比較的平坦な形状のリセス１７を形成する第２ステップと、リセス１７の表面にゲート酸化膜及び金属膜を順に蒸着によって形成する第３ステップと、前記ゲート酸化膜及び前記金属膜をパターニングしてゲート電極を形成する第４ステップとを含む。 （もっと読む）

【課題】半導体基板と半導体基板上に形成されたドープされた導電膜を含む半導体素子を提供する。
【解決手段】拡散バリヤ膜がドープされた導電膜上に形成される。拡散バリヤ膜は、非晶質半導体物質を含む。オーミックコンタクト膜が拡散バリヤ膜上に形成される。金属バリヤ膜がオーミックコンタクト膜上に形成される。金属膜が金属バリヤ膜上に形成される。これにより、界面抵抗を所望の範囲内に維持できながら、オーミックコンタクト膜下部の導電体にドープされた不純物が外部に拡散することを効果的に防止できて、多層構造を採用した半導体素子の反転キャパシタンス特性などを向上させることができる。 （もっと読む）

【課題】ナノスケールを有する新規なカーボン構造物を利用した新規なデバイス、カーボンナノウォール、カーボンナノウォールの製造方法を提供する。
【解決手段】デバイスは、伝導領域がカーボンナノウォールを基材として形成されている。カーボンナノウォールはヘテロ原子が含有されているものでも、ヘテロ原子を含有しないものでも良い。ヘテロ原子を含むカーボンナノウォールは、ヘテロ原子と炭素源とを含む原料ガスをプラズマＣＶＤ法により製造できる。 （もっと読む）

【課題】 オフ状態で空乏化するドリフト領域の構造を改良することにより、高耐圧で、オン抵抗の低減した半導体装置を提供する。
【解決手段】 ドレイン・ドリフト領域１９０は、短冊状のｎ型分割ドリフト経路域１と短冊状のｐ型仕切領域２とが平面上で交互に繰り返し配列されたストライプ状並行構造となっている。複数のｎ型分割ドリフト経路域１の一方端はｐ型のチャネル拡散領域７にｐｎ接合し、それらの他端はｎ＋型のドレイン領域９に接続しており、ｎ＋型のドレイン領域９側から分岐して並列接続のドリフト経路群１００を形成している。ｎ型分割ドリフト経路域１とｐ型仕切領域２との幅が１μm以下になると劇的な低オン抵抗化が可能である。 （もっと読む）

【課題】 特性の良好なトレンチゲート型トランジスタを有する半導体装置の製造方法を提供する。
【解決手段】 Ｐ型シリコン基板１０１上にシリコン窒化膜１０３を形成し、シリコン窒化膜１０３に所定のパターンの開口を形成し、シリコン窒化膜１０８をマスクとして用いて半導体基板１０１にゲートトレンチ１０４を形成した後、ゲートトレンチ１０４の内部および開口内にポリシリコン膜１０６を埋め込むことにより、ゲート電極を自己整合的に形成する。さらに、シリコン窒化膜１０３の全面にコバルトなどの高融点金属１０７をスパッタ法により堆積させた後、アニール処理を行い、さらに余剰金属を除去することにより、ポリシリコン膜１０６の表面にこれらの金属のシリサイド１０８を形成する。 （もっと読む）

【課題】小型・薄型で電流経路の抵抗および寄生インダクタンスが小さく、信頼性に優れた半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板と、この半導体基板の表面に形成された第１の主電極と、前記半導体基板の裏面に形成された第２の主電極と、前記半導体基板を貫通する方向に形成された導通部を有し、前記第２の主電極が前記導通部を介して前記半導体基板の表面に引き出されていることを特徴とする。導通部を、半導体基板を厚さ方向に貫通して形成された貫通孔と、この貫通孔内に形成され第２の主電極に接続された導電部を有する貫通ビアとすることができる。 （もっと読む）

【課題】出力抵抗、熱抵抗、サイズ及びゲート変化値を低減した垂直導電電子パワーデバイスを提供する。
【解決手段】半導体基板１０上のエピタキシャル層４０内にゲート領域２０、ソース領域２５、ドレイン領域３０、及び第１メタライゼーション・レベルによるゲート部２１、ソース部２６、ドレイン部３１、及び第２メタライゼーション・レベルによるゲート端子／パッド、ソース端子／パッド６５、ドレイン端子／パッドを具える。このデバイスは、基板１０に対して垂直に延びドレイン領域３０の第１領域及び第２領域の両方の下に配置されたシンカーＳの格子によって形成されるシンカー構造４５を具えて、このシンカー構造は、ソース領域２５から基板１０を通ってドレイン領域３０に向かう電流用の導電チャンネルとして作用する。 （もっと読む）