トランジスタの製造方法およびメモリデバイスの製造方法
【課題】ＤＲＡＭ用アクセストランジスタの表面領域を小さくするメモリデバイスの製造方法を提供する。
【解決手段】トランジスタの製造方法の一実施形態は、基板内のゲート用溝部を規定することによってゲート電極を形成することを含む。上記ゲート用溝部に隣り合う位置での素子分離用トレンチ毎にてプレート状部がそれぞれ規定される。上記ゲート用溝部を挟む上記２つの各プレート状部が互いに連結される。上記一実施形態では、上記２つの各プレート状部は、上記半導体基板の材料に対して、上記素子分離用トレンチの絶縁材料を選択的にエッチングするエッチングプロセスによって規定される。ゲート絶縁体は、能動領域と上記ゲート用溝部との間の界面部、および、上記能動領域と上記の各プレート状部との間の界面部において設けられる。ゲート電極の材料は、上記ゲート用溝部と上記各プレート状部とを充填するように堆積形成される。
【解決手段】トランジスタの製造方法の一実施形態は、基板内のゲート用溝部を規定することによってゲート電極を形成することを含む。上記ゲート用溝部に隣り合う位置での素子分離用トレンチ毎にてプレート状部がそれぞれ規定される。上記ゲート用溝部を挟む上記２つの各プレート状部が互いに連結される。上記一実施形態では、上記２つの各プレート状部は、上記半導体基板の材料に対して、上記素子分離用トレンチの絶縁材料を選択的にエッチングするエッチングプロセスによって規定される。ゲート絶縁体は、能動領域と上記ゲート用溝部との間の界面部、および、上記能動領域と上記の各プレート状部との間の界面部において設けられる。ゲート電極の材料は、上記ゲート用溝部と上記各プレート状部とを充填するように堆積形成される。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の分野〕
本発明は、特にダイナミックランダムアクセスメモリセルに用いることのできるトランジスタの製造方法に関する。本発明はさらに、メモリデバイスの製造（形成）方法に関する。
【０００２】
〔背景技術〕
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセルは、一般的には、記憶される情報である電荷を蓄積するためのストレージキャパシタ、およびこのストレージキャパシタに接続されたアクセストランジスタを備えている。アクセストランジスタは、第１および第２のソース／ドレイン領域、この第１および第２の各ソース／ドレイン領域を互いに接続するチャネル、並びに、第１および第２のソース／ドレイン領域間を流れる電流を制御するゲート電極を有している。
【０００３】
トランジスタは、通常は、少なくとも部分的には半導体基板内に形成されている。ゲート電極は、ワード線の一部を形成し、またゲート絶縁層によって上記チャネルに対して電気的に絶縁されている。対応するワード線を介してアクセストランジスタをアドレス指定することによって、ストレージキャパシタ内に記憶されていた情報が読み出される。
【０００４】
現在用いられているＤＲＡＭメモリセルでは、ストレージキャパシタは、基板内において、基板の表面方向に対して直交する方向に伸びるように深くなるトレンチ内に２つの各キャパシタ電極が配置されたトレンチキャパシタとして実装することができる。
【０００５】
ＤＲＡＭメモリセルの別の実施例によると、基板表面の上に形成されたスタックドキャパシタ内に電荷が蓄積されている。
【０００６】
メモリデバイスは、周辺回路部分をさらに有している。メモリデバイスの周辺回路部分は、一般的にはメモリセルをアドレス指定し、また個々のメモリセルから受け取った信号を検知し、処理するための回路を有している。周辺回路部分は、通常は個々のメモリセルと同じ半導体基板内に形成されている。したがって、メモリセルアレイの構成要素および周辺回路部分が同時に形成できる製造プロセスであることが非常に望ましい。
【０００７】
メモリセルのトランジスタでは、トランジスタのチャネル長に下限の境界があり、この境界を下回るチャネル長では、アドレス指定されていない状態にあるアクセストランジスタの絶縁特性が十分ではない。有効なチャネル長ｌｅｆｆの上記下限の境界によって、半導体基板の基板表面に対し平行に沿って形成されたアクセストランジスタを有するプレーナトランジスタセルの拡張性が制限される。
【０００８】
垂直トランジスタセルは、メモリセル形成に必要な表面領域を小さく維持する一方、チャネル長を増加させる可能性を提供する。このような垂直トランジスタセルでは、アクセストランジスタのソース／ドレイン領域およびチャネル領域は、基板表面に対して直交する方向にて並んでいる。
【０００９】
有効なチャネル長Ｌｅｆｆを増加させるという概念は、例えば、特許文献１に記載された例で知られているように、凹み形状チャネルトランジスタ（recessed channel transistor）において言及されている。このようなトランジスタでは、第１および第２の各ソース／ドレイン領域は、基板表面に平行な水平面上に位置している。ゲート電極は、半導体基板内に形成された溝内に配置されている。この溝は、トランジスタの２つの各ソース／ドレイン領域間に配置されている。
【００１０】
したがって、有効なチャネル長は、２つの各ソース／ドレイン領域間の距離と、凹み形状の溝の深さの２倍との和に等しい。有効なチャネル幅Ｗｅｆｆは、最小構造寸法Ｆと対応している。
【００１１】
上記概念の、公知の別のトランジスタとして、ＦｉｎＦＥＴに関するものがある。ＦｉｎＦＥＴの能動領域は、一般的にはフィンまたはリッジ（山の背)のような形状をしており、半導体基板内の２つの各ソース／ドレイン領域の間に形成されている。ゲート電極は、上記フィンを、その２つまたは３つの各面にて囲んでいる。非特許文献１は、さらに別のトランジスタを開示している。
【００１２】
特殊なコンタクトプラグを形成する方法については、特許文献２に記載されている。この全内容は、本明細書において援用される。
【特許文献１】米国特許第５、９４５、７０７号（登録日：１９９９年０８月３１日）
【特許文献２】米国出願公開公報第２００５／００３３０８号（公開日：２００５年０１月０６日）
【非特許文献１】Deok-Hyung Leeらによる「Fin-channel-array transistor (FCAT)featuring sub-70nm low power and high performance DRAM」、IEDM Tech. Dig., pp 407〜410, 2003
【００１３】
〔発明の概要〕
本発明に係る１以上の各実施形態は、トランジスタの製造方法を提供する。一実施形態では、上記製造方法は、基板内のゲート用溝部を規定することによってゲート電極を形成することを含む。上記ゲート用溝部に隣り合う位置での素子分離用トレンチ毎の内部にてプレート状部が規定される。上記ゲート用溝部を挟む２つの各プレート状部の間が連結される。ゲート絶縁体は、能動領域と上記ゲート用溝部との間の界面部、および、上記能動領域と上記の各プレート状部との間の界面部において設けられる。ゲート電極の材料は、上記ゲート用溝部と上記各プレート状部とを充填するように堆積形成される。
【００１４】
〔図面の簡単な説明〕
本発明をさらに理解するために図面が添付されている。これらの図面は、本明細書の一部に組み込まれ、またその一部を構成している。上記図面は、本発明の実施形態を例証しており、本明細書中の説明と共に本発明の原理を説明している。本発明の別の実施形態、および本発明において意図されている多くの利点については、以下の詳細な説明を参照して理解を深めることによって容易に理解できるであろう。図面中の素子は、必ずしも互いの相対的な大きさの関係の違いを示すものではない。各図において部材番号が同一のものは、前述し、対応している同様の部材を示している。
【００１５】
図１は、本発明によるメモリデバイスの一実施形態の平面図である。図２Ａ〜図２Ｆは、本発明による方法によって製造されたトランジスタの一実施形態の各工程での平面図または断面図である。
【００１６】
図３〜図３３は、本発明のトランジスタの製造方法に係る第１の実施形態の各工程をそれぞれ示す平面図または断面図である。図３４〜図５４は、本発明のトランジスタの製造方法に係る第２の実施形態の各工程（各プロセス）をそれぞれ示す平面図または断面図である。図５５〜図５８は、上記第２の実施形態における一変形例の各工程をそれぞれ示す平面図または断面図である。
【００１７】
図５９は、本発明の第２の実施形態による方法によって製造されたトランジスタの完成品を示す断面図である。図６０は、本発明の第２の実施形態による方法によって製造されたトランジスタの完成品の一変形例を示す断面図である。
【００１８】
図６１〜図７７は、本発明のトランジスタの製造方法に係る第３の実施形態の各工程をそれぞれ示す平面図または断面図である。図７８〜図８６は、本発明のトランジスタの製造方法に係る第４の実施形態の各工程をそれぞれ示す平面図または断面図である。
【００１９】
図８７〜図１００は、本発明のトランジスタの製造方法に係る第５の実施形態の各工程をそれぞれ示す平面図または断面図である。図１０１〜図１１９は、本発明のトランジスタの製造方法に係る第６の実施形態の各工程をそれぞれ示す平面図または断面図である。
【００２０】
〔詳細な説明〕
以下の詳細な説明では、添付図面を参照している。添付図面は、詳細な説明の一部を構成しており、また本発明を実施できる具体的な実施形態を例証している。これに関して、「上部」「底部」「前」「後」「先端の」「後端の」などの方向を表す用語は、説明されている図面の方向に照らしながら用いられている。本発明の実施形態の部材は、異なる多くの方向に配置可能である。したがって方向を表す上記用語は、例証する目的のために用いられるものであって、限定するものではない。
【００２１】
本発明の範囲から逸脱することなく、別の実施形態を用いることができ、また論理的変化を加えることができることについて理解されたい。したがって以下の詳細な説明は、限定的な意味をなすものと見なされることはなく、本発明の範囲は特許請求の範囲によって規定される。
【００２２】
図１は、本発明の一実施形態によるトランジスタ、あるいは本発明による方法を用いて製造できるトランジスタを備えた典型的なメモリデバイスの平面図を示している。図１の中心部では、メモリセル１００を含むメモリセルアレイが図示されている。各メモリセル１００は、ストレージキャパシタ３およびアクセストランジスタ１６を有している。
【００２３】
ストレージキャパシタ３は、ストレージ電極およびその対電極を有している。このストレージ電極は、それに対応する１つのアクセストランジスタ１６の内の第１のソース／ドレイン領域１２１に接続されている。
【００２４】
アクセストランジスタ１６の第２のソース／ドレイン領域１２２は、対応するビット線に接続されている。第１のソース／ドレイン領域１２１と第２のソース／ドレイン領域１２２との間に形成されたチャネルの導電性は、対応するワード線８によってアドレス指定されるゲート電極によって制御される。上記ストレージキャパシタは、一実施形態では、トレンチキャパシタまたはスタックドキャパシタとして実施可能である。
【００２５】
メモリセルアレイの具体的な配置は任意である。具体的には、メモリセル１００は、例えばチェス盤状またはその他の適切な形態で配置することができる。図１に示されているように、メモリセルアレイは、１つのメモリセル１００は、８Ｆ２（４Ｆ×２Ｆ）の領域を有し、かつ折り返しビット線構造で実施できるように配置される。
【００２６】
図１のメモリデバイスは、周辺回路部分１０１をさらに有している。周辺回路部分１０１は、通常はコア回路（core circuitry）１０２を有している。コア回路１０２は、ワード線８をアドレス指定するためのワード線ドライバ１０３、およびビット線９によって伝送された信号を検知するためのセンスアンプ１０４を有している。コア回路１０２は、通常は、個々のメモリセル１００を制御およびアドレス指定するためのトランジスタなどの、他のデバイスを有している。
【００２７】
周辺回路部分１０１は、通常、コア回路１０２の外側に配置されたサポート回路部１０５をさらに有している。周辺回路部分のトランジスタは任意であってよい。具体的には、これらのトランジスタは、従来のプレーナトランジスタとして実施してよい。しかし、これらのトランジスタは、図２に示されている製造方法によって形成されたものであってもよい。
【００２８】
図２Ａは、第１のソース／ドレイン領域１２１と第２のソース／ドレイン領域１２２とを直線状に連結する仮想線が伸びる方向である、第１の方向に沿ったアレイ状のトランジスタ１６の断面図を示している。
【００２９】
トランジスタ１６は、第１のソース／ドレイン領域１２１、第２のソース／ドレイン領域１２２、および第１のソース／ドレイン領域１２１と第２のソース／ドレイン領域１２２とを接続しているチャネル１４を有している。チャネル１４の導電性は、ゲート電極８５によって制御される。能動領域１２は、フィンまたはリッジのような形状をしており、このフィンの３つの面はゲート電極によって囲まれている。
【００３０】
第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２は、半導体基板１の表面領域内に位置している。ゲート電極８５は、溝領域８５２および２つの各プレート状部８５１を有している。
【００３１】
ゲート電極８５の溝領域８５２は、基板表面１０から内側へのエッチングにより形成されたゲート用溝部７３内に配置されている。したがって、能動領域の最上面１１ａは、半導体基板の表面１０の位置よりも、半導体基板の内部の深い位置に配置されている。プレート状部８５１は、示されている断面図の前方および後方において、それぞれ、プレート状に伸びるように形成されているため、破線で示されている。
【００３２】
溝領域８５２の下部は、ゲート絶縁層のための二酸化ケイ素層８８によって、シリコン材料から電気的に絶縁されている。第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２は、窒化ケイ素スペーサ８６によって、溝領域８５２から電気的に絶縁されている。
【００３３】
さらに、窒化ケイ素スペーサ８６と、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２との間には、犠牲用の二酸化シリコン層１８１がそれぞれ配置されている。
【００３４】
第１のソース／ドレイン領域１２１とストレージキャパシタとを電気的に接続するために、第１のコンタクト領域９３が備えられていて、また、第２のソース／ドレイン領域とビット線（図示せず）とを電気的に接続するために、第２のコンタクト領域９４が備えられている。
【００３５】
ゲート電極８５は、通常、ポリシリコンからなる。第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２は、標準的あるいは高濃度にドープされたシリコン領域として導入されるため、優れた電気的導電性を示す。第１のソース／ドレイン領域１２１、または双方の各ソース／ドレイン領域１２１、１２２は、チャネル領域と高濃度ドープ領域との間に配された低濃度ドープ領域（図示せず）を任意で有していてよい。
【００３６】
チャネル１４は、低濃度にてｐドープされているため、ゲート電極８５に適切な電圧が印加されない限りは、第１のソース／ドレイン領域を第２のソース／ドレイン領域から絶縁させるものとなっている。
【００３７】
第１のコンタクト領域９３と第２のコンタクト領域９４との間の電流路は、第１の垂直方向（すなわち下方向）に伸びる第１構成要素部１５ａと、水平方向（つまり、半導体基板１の表面方向に沿った方向、また、上記垂直方向に対し直交する方向）に伸びる第２構成要素部１５ｂと、上方（すなわち、第１の垂直方向に対向する方向である第２の垂直方向）に伸びる第３構成要素部１５ｃとを有している。言い換えると、上記電流路の長さは、チャネル１４の領域の長さと、各ソース／ドレイン領域１２１、１２２の境界から各コンタクト領域９３、９４までの各距離とを有している。
【００３８】
このように、第１のコンタクト領域９３から第２のコンタクト領域９４へ流れる電流は、まず軽度にゲート制御された垂直路、続いて強度にゲート制御された垂直路、強度にゲート制御された水平路、強度にゲート制御された垂直路、続いて軽度にゲート制御された垂直路を有する。
【００３９】
言い換えると、上記電流路は、基板表面に形成された凹みの内壁に沿って伸びるように形成された部分を有しているため、高濃度ドープされた第１のソース／ドレイン領域１２１と第２のソース／ドレイン領域１２２との最短距離は、能動領域が基板表面に沿って配され、かつ電流路が水平路のみを有している従来のＦｉｎＦＥＴに比べて長くなる。
【００４０】
この結果、ソース／ドレイン領域とチャネルとの接合部における電界が小さくなり、結果としてリーク電流が低減する。さらに、高濃度ドープ領域である各ソース／ドレイン領域１２１、１２２は、スペーサ８６によってゲート電極８５の溝領域８５２から分離される。このため、ゲート電極の電界が高濃度ドープ領域へ及ぼす影響が低減される。
【００４１】
図２Ｂは、図２Ａの断面方向に対し直交する断面方向における、本発明に係る上記トランジスタの断面図を示している。具体的には、能動領域のフィン領域１１周辺の区域、すなわち幅の狭い能動領域部分が図示されている。上記フィン領域の３つの面は、ゲート電極によって囲まれている。フィン領域１１内では、能動領域はリッジ形状またはフィン形状をしている。能動領域は、最上面１１ａ、および水平方向での２つの各側面１１ｂを有している。前記電流路に沿った方向における、最上面１１ａの長さは、各側面１１ｂのそれぞれの長さより短い。
【００４２】
図２Ｂでは、ゲート電極８５のプレート状部８５１が、リッジ形状の側面１１ｂに沿って位置しており、またゲート電極の溝領域８５２がリッジ形状の最上面１１ａに沿って配置されている。ゲート電極８５は、ゲート絶縁層のための二酸化ケイ素層８８によってフィン領域１１から絶縁されている。図２Ｂに見られるように、電流路１５は、図１Ｂに示されている平面に対して直交する方向に伸びるように形成されている。
【００４３】
フィン領域の幅が狭いため、トランジスタの基板部（transistor body）を完全に空乏化することができる。このため、上記トランジスタのサブスレッショルド係数の特性を改善（上記係数のスローブを急峻化）することができる。この結果、オン電流／オフ電流の比が改善される。
【００４４】
本発明の一実施形態によれば、チャネル領域の幅が第１および第２のソース／ドレイン領域よりも狭くなるように、フィン領域を部分的に薄くすることができる。これにより、ソース／ドレイン領域のコンタクト領域が縮小されることなく、トランジスタのオフ電流が公知のトランジスタに対してさらに改善される。この結果、接触抵抗が上昇することは回避される。
【００４５】
図２Ａおよび図２Ｂに示されている構造では、チャネル長Ｌｅｆｆは、第１のソース／ドレイン領域と第２のソース／ドレイン領域との間の距離に対応している。さらにチャネル幅は、導電性がゲート電極によって制御される領域の幅に対応している。具体的には、フィンの高さは２０ｎｍ〜１００ｎｍであってよく、またフィンの幅は３５ｎｍ未満であってよい。
【００４６】
したがって、本発明のトランジスタは、チャネル幅が拡大されることによって抵抗が低減されるため、公知のトランジスタと比べて改善されたオン電流を提供する。さらに、本発明のトランジスタは、サブスレッショルド係数のスロープが大きく、また基板効果（body effect）が大幅に改善されている。このため、オン電流がさらに増加する。
【００４７】
さらに、上記トランジスタは、従来のトランジスタと比べてチャネル長がより大きく、また、サブスレッショルド特性のスロープがより大きいため、改善されたオフ電流を提供するものとなっている。つまり、図２Ａおよび図２Ｂに示されているトランジスタは、向上されたオン電流と減少されたオフ電流とを兼ね備えている。
【００４８】
図２Ｃは、図２Ａに示されているトランジスタ構造の変形例を示している。図２Ｃでは、第１のソース／ドレイン領域は、高濃度ドープされた部分１２１”と低濃度ドープされた領域１２１’とを有している。低濃度ドープされた領域１２１’は、第２のソース／ドレイン領域１２２と同じ深さまで伸びている。
【００４９】
高濃度ドープされた部分１２１”とチャネル１４との間に低濃度ドープされた領域１２１’を備えることによって、接合境界での電界が弱められる。したがって、接合リーク電流を低減することができる。
【００５０】
一般的に、リーク電流は、ゲート電極がアドレス指定されていない（ゲート電極に制御電圧が印加されていない）ときの、ストレージキャパシタから第２のソース／ドレイン領域またはシリコン基板（silicon body）へ流れる電流に対応している。
【００５１】
特に、第１のソース／ドレイン領域とチャネルとの接合部における電界はリーク電流に強く影響を及ぼすため、第１のソース／ドレイン領域とチャネルとの接合部における電界を弱めると有利である。
【００５２】
リーク電流を低減することによって、情報の保持時間（すなわち、メモリセル内に情報がはっきりと記憶されている時間）を長くすることができる。
【００５３】
したがって、第１のソース／ドレイン領域および第２のソース／ドレイン領域の構成が非対称的であると有利である。具体的には、第１のソース／ドレイン領域１２１が低濃度ドープ部分および高濃度ドープ部分を有していて、かつ低濃度ドープ部分１２１’が第２のソース／ドレイン領域１２２と同じ深さまで伸びている、図２Ｃに示されている構成が特に有利である。
【００５４】
しかし、第２のソース／ドレイン領域１２２が、高濃度ドープ領域とチャネル領域との間に配された低濃度ドープ領域と、高濃度ドープ領域とを有している場合であっても、これは本発明の範囲内である。具体的には、低濃度および高濃度ドープ部分を有する第１および第２のソース／ドレイン領域を対称的に構成することができる。
【００５５】
図２Ｃに示されている実施形態によれば、低濃度ドープされた第１のソース／ドレイン領域１２１’の下面は、ゲート電極の溝領域８５２の下端部より下側、すなわちフィン領域の最上面より下側に位置している。この結果、第１のソース／ドレイン領域の有効な幅を飛躍的に拡大することができる。この幅によって主にオン電流が決定されるため、トランジスタのオン電流特性がさらに改善される。
【００５６】
後にストレージキャパシタに接続される、高濃度ドープされた第１のソース／ドレイン部分１２１”は、厚いスペーサ８６によってゲート電極から遮断されている。したがって、ストレージロード（storage load）に接続された接合部の電界が弱まる。この結果、保持時間がさらに長くなる。
【００５７】
上述のトランジスタに対して、数通りかの変化を加えることができる。例えば、ゲート電極のゲート用溝部の底部から２０ｎｍ〜１００ｎｍの深さまでプレート状部８５１をさらに伸ばすことができる。
【００５８】
図２Ａに示されている構造は、例えばシリコン基板材料、および素子分離用トレンチから絶縁材料をエッチングするエッチングプロセスを行うことによって得られる。次に、ゲート電極のプレート状部８５１を形成するために、素子分離用トレンチ内にポケット部がエッチングにより形成される。これは具体的には、シリコンに対して二酸化ケイ素（ＳｉＯ２）を選択的にエッチングするエッチングプロセスによって行われる。
【００５９】
このような方法によってトランジスタを形成するためには、第１のハードマスク層スタックが、二酸化ケイ素層、ポリシリコン（多結晶シリコン）層、二酸化ケイ素層、そして最上部にポリシリコン層を有していることが好ましい。あるいは、上記第１のハードマスク層スタックは、窒化ケイ素層、二酸化ケイ素層、および最上部にポリシリコン層を有していてよい。いずれの場合においても、上記第１のハードマスク層スタックが、二酸化ケイ素をエッチングするためのエッチングプロセスによって侵されることのないポリシリコン層を最上部に有していることが重要である。
【００６０】
上記第１のハードマスク層スタックの表面上に、炭素層を有する第２のハードマスク層スタックが任意で備えられていてもよい。
【００６１】
図２Ｄおよび図２Ｅでは、半導体基板１内に形成されたゲート用溝部内にゲート電極８５が形成されている。また、プレート状部８５１は、溝領域８５２よりもわずかに深く基板の内方に向かって伸びている。具体的には、図２Ｅに示されているように、プレート状部８５１は、ゲート電極の溝領域の底部から、さらに約５ｎｍ〜２０ｎｍの深さまで伸びている。
【００６２】
さらに、ゲート電極に隣接する領域は、素子分離用トレンチ２を形成することによって構成される能動領域に対して狭小化されてはいない。したがって、一般的なゲート電圧を印加する際にチャネルが完全に空乏化されることはない。
【００６３】
しかし、図２Ｅから具体的に分かるように、得られるトランジスタのチャネル幅は、従来の凹み形状チャネルトランジスタに比べて拡大している。
【００６４】
図２Ｄに示されているトランジスタでは、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２は、同図に示されている深さより深い位置まで伸ばすことができる。具体的には、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２は、ゲート用溝部７３の底部の下側まで伸ばすことができる。以下では、図２Ｄおよび図２Ｅに示されているトランジスタは、拡張Ｕ字状ゲート用溝部デバイス（ＥＵＤ：extended u-groove device）とも称される。
【００６５】
本明細書において以下に詳細に説明するように、図２Ｄおよび図２Ｅに示されているデバイスを製造する際にゲート電極を備えるプロセスは、半導体基板の表面から、半導体基板の表面に、その表面方向に対し垂直な方向（直交する方向）に向かって第１の深さまで伸びるように、半導体基板内の能動領域にゲート用溝部を構成する工程を含んでいる。
【００６６】
具体的には、ゲート用溝部を構成するプロセスは、素子分離用トレンチの絶縁材料に対して基板材料を選択的にエッチングする選択的エッチングプロセスを含んでいる。その後、ゲート用溝部における、各素子分離用トレンチに隣り合う位置にポケット部がそれぞれ構成される。この結果、第１の深さより深い第２の深さまで伸びる２つの各ポケット部がゲート用溝部に連結され、それにより、これら２つの各ポケット部間にゲート用溝部が配置される。
【００６７】
次のプロセスでは、能動領域とゲート用溝部との界面部、および能動領域と各ポケット部との界面部にゲート絶縁体が設けられ、そして、ゲート用溝部および２つの各ポケット部を充填するようにゲート電極材料が堆積により配置される。
【００６８】
上記のようなゲート用溝部を規定して形成するために、様々な種類の各ハードマスクを用いることができる。具体的には、半導体基板１の表面上、あるいは半導体基板の表面上に堆積された二酸化ケイ素の犠牲層上に、第１のハードマスク層スタックが備えられていてもよい。この第１のハードマスク層スタックは、半導体基板の材料とは異なる材料の層を少なくとも１つ有している。第１のハードマスク層スタックの表面上に、炭素層を有する第２のハードマスク層スタックが任意で備えられていてもよい。
【００６９】
図２Ｄおよび図２Ｅに示されているトランジスタを形成するために基板内のゲート用溝部をエッチングにより形成するプロセスは、素子分離用トレンチの絶縁材料に対して半導体材料を選択的にエッチングするプロセスである。図２Ｄおよび図２Ｅに示されているトランジスタを形成するためには、第１のハードマスク層スタックが、最上層としてポリシリコン層を有している必要はない。具体的には、第１のハードマスク層スタックは、ポリシリコン層／二酸化ケイ素層／ポリシリコン層（任意）、窒化ケイ素層／二酸化ケイ素層／ポリシリコン層（任意）、およびポリシリコン層／窒化ケイ素層、のいずれかの組み合わせであってよい。
【００７０】
しかし、炭素層を有する第２のハードマスク層スタックを用いることが好ましい。具体的には、炭素ハードマスクは炭素層からなり、物理的気相成長法または化学気相成長法による堆積により形成されるものであってもよい。具体的には、上記炭素層は無定形炭素（アモルファスカーボン）から形成されていてよい。無定形炭素は、任意で水素を含有していてよい。
【００７１】
詳細には、微細化をたどる半導体デバイスの製造に際して、構成される構造物の深さと幅とのアスペクト比を特定の値に限定させるために、薄いレジスト材料を用いる必要がある。
【００７２】
しかし、厚みが１００ｎｍ〜２００ｎｍのレジスト層を用いた場合は、エッチングプロセスにおいて所望する選択性を得ることができない。このため、厚みが２００ｎｍ〜３００ｎｍの炭素層、および厚みが約５０ｎｍ〜７０ｎｍの窒素酸化シリコン層を有する炭素ハードマスクを用いることが好ましい。
【００７３】
具体的には、パターン形成されたハードマスクとしてＳｉＯＮ層が用いられる。炭素層をパターン形成するための後のプロセスにおいて、パターン形成されたＳｉＯＮ層がハードマスクとして用いられる。炭素からなるハードマスクは、例えば酸素プラズマによって容易にエッチングにより除去できるため非常に有利である。
【００７４】
本発明の方法によって製造されるトランジスタは、例えば図２Ａに示されているように、側壁状のスペーサ８６を有していると有利である。具体的には、側壁状のスペーサ８６は、ゲート電極８５と、第１および第２のソース／ドレイン領域１２１、１２２との間の界面に配置され、第１および第２の各ソース／ドレイン領域１２１、１２２からゲート電極８５を効果的に絶縁する。
【００７５】
側壁状のスペーサ８６は、ゲート絶縁層のための二酸化ケイ素層８８より厚みが大きいため、ゲート電極８５に印加された電位を隣り合う第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２から効果的に遮断する。具体的には、側壁状のスペーサ８６の少なくとも上部が二酸化ケイ素によって形成されることが好ましい。
【００７６】
図２Ｆは、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２が、図２Ｄに示されているよりも深い位置まで伸びているＥＵＤを示している。さらに、ゲート電極８５と、第１および第２の各ソース／ドレイン領域１２１、１２２との間の境界にスペーサが配置されていて、第１および第２の各ソース／ドレイン領域１２１、１２２からゲート電極８５を電気的に絶縁している。
【００７７】
本発明の好ましい実施形態によると、ＦｉｎＦＥＴまたはＥＵＤを形成する際にゲート用溝部が形成され、そして犠牲材料からなるスペーサが形成される。このスペーサは、後のプロセスにおいて二酸化ケイ素のスペーサなどの恒久スペーサと置換される。この場合、後のプロセスにおいて二酸化ケイ素のスペーサなどの恒久スペーサと置換される上記犠牲スペーサの特性を利用できため有利である。
【００７８】
この場合、上記犠牲スペーサは、恒久スペーサが形成される位置、具体的にはゲート電極を、第１および第２のソース／ドレイン領域から離間しているギャップの位置に形成される。
【００７９】
さらに、本発明の方法によると、第１のハードマスク層スタック内に開口部を形成した後に、第１の開口部の側壁に犠牲スペーサを形成することが好ましい。その後、基板材料が等方性エッチングされ、次の工程において犠牲スペーサが除去される。これによって、基板内に形成された溝の直径が、第１のハードマスク層スタック内の第１の開口部の直径に対して縮小される。これによって限界寸法（critical dimension;ＣＤ）がさらに低減される。
【００８０】
さらに、トランジスタをそれぞれ備えたメモリセルアレイと周辺回路部分とを有するメモリデバイスの製造において、周辺回路部分とメモリセルアレイ部分との各トランジスタの製造には様々な方法がある。
【００８１】
例えば、周辺回路のゲート絶縁層および周辺回路のポリシリコン層を形成し、次にアレイトランジスタを完成させ、続いて、層スタックを堆積させて、周辺回路のゲート電極およびメモリセルアレイのワード線を形成してもよい。
【００８２】
この場合、周辺回路のゲート絶縁層および周辺回路のポリシリコン層は、アレイトランジスタを形成するための第１のハードマスク層スタックの一部として用いられる。この実施形態は、ハードマスク層スタックおよび周辺回路のゲート電極の層を一般的な堆積プロセスによって同時に形成することができるため有利である。
【００８３】
あるいは、犠牲酸化層を成長させた後にアレイトランジスタを形成し、続いて、周辺回路のゲート絶縁層を形成するプロセス、および周辺回路のゲート電極ならびにアレイのワード線を形成するための層スタックを形成するプロセスを行ってもよい。この実施形態は、アレイトランジスタを形成するためのプロセスによって周辺回路のゲート絶縁層の形成が影響を受けることがないため有利である。
【００８４】
さらに、本発明は、第２のソース／ドレイン領域を、それに対応するビット線に電気的に接続するためのビット線を有するメモリセルアレイの製造方法を提供する。具体的には、二酸化ケイ素層、ポリシリコン層、および二酸化ケイ素層を有するハードマスク層スタックが第１のハードマスク層スタックとして用いられる場合は、ビット線コンタクト部を形成するための特別な方法を用いることができる。
【００８５】
しかし、第１のハードマスク層スタックが窒化ケイ素および二酸化ケイ素層を有している場合は、互いに隣り合う各ワード線間の容量結合を回避し、これによってクロストーク効果を低減することができるという利点を発揮できる。
【００８６】
以下の説明では、ゲート誘電体層またはゲート絶縁層について、例えば、詳細にはゲート酸化物などについて言及するが、当業者には明らかであるように、ゲート誘電体層として他の任意の適切な誘電体材料を用いることもできる。
【００８７】
図３〜図３３は、本発明の第１の実施形態を示している。以下に説明するように、二酸化ケイ素からなるスペーサを有する、本発明に係るトランジスタを備えたメモリセルが提供される。
【００８８】
図３Ａは、ストレージキャパシタを形成した後、および能動領域１２を規定した後のメモリセルアレイの一部の平面図を示している。具体的には、能動領域がストライプ状の各セグメント（segments of stripes）として形成される。１列内にある能動領域１２の、互いに隣り合う２つの各セグメントは、トレンチ最上部の酸化物層３４によって互いに絶縁される。トレンチ最上部の酸化物層３４は、上記セグメントに対応するトレンチキャパシタの上側に形成される。
【００８９】
別々の列内にある能動領域１２の隣り合う各ストライプ同士は、離間していて、隣り合う列と列との間には絶縁用トレンチが配置される。これらの絶縁用トレンチには絶縁材料が充填される。各能動領域１２のセグメントはチェス盤状に配置され、隣り合う各列のセグメント同士が互い違いになるように配置される。より具体的には、隣り合う列のセグメントはセルピッチの半分、特に２Ｆ分、オフセット（互いにずれて配置）される。
【００９０】
図３Ｂは、図３Ａに示すアレイのＩ−Ｉ間の断面図を示している。図３Ｂに見られるように、半導体基板１（具体的にはシリコン基板）内にて、その内方に向かって伸びるように、溝状のストレージキャパシタ３が配置される。ストレージキャパシタ３は、内部キャパシタ電極３１およびキャパシタ誘電体３１２を有している。キャパシタ誘電体３１２は、内部キャパシタ電極３１と、それの対である対電極３１３との間に配置される。ストレージキャパシタ３の上部には、当技術分野では一般的であるように、素子分離用カラー３２が配置される。
【００９１】
内部キャパシタ電極３１と、素子分離用カラー３２の上に形成された埋め込みストラップウィンドウ３３とが電気的に接触するように、ポリシリコン充填材３１１が備えられている。ポリシリコン充填材３１１の上には、トレンチ最上部の酸化物層３４が備えられている。トレンチ最上部の酸化物層３４は、例えば、厚み全体が約３０ｎｍであってよく、また埋め込みストラップウィンドウ３３が基板表面１０の近傍に配置されるように、基板表面１０から、例えば約１５ｎｍ突出していることが好ましい。部材番号２１にて示した破線は、図示されている断面と平行な断面に沿って形成された素子分離用トレンチ２の底部を示している。
【００９２】
ストレージキャパシタ３の形成については公知であるため、便宜上その説明を省略している。トレンチキャパシタは、具体的には、内部キャパシタ電極３１と、形成されるトランジスタの第１のソース／ドレイン部分との間の電気的接触が得られるように埋め込みストラップを有している。ポリシリコン充填材３１１のドーパントは基板部分へ拡散して、拡散部分３３１から埋め込みストラップを形成する。
【００９３】
さらに、能動領域１２の側方を限定するための素子分離用トレンチ２がエッチングされ、そして公知であるように絶縁材料によって充填される。素子分離用トレンチ２には、具体的には第１の二酸化ケイ素層、窒化ケイ素の下地層、および二酸化ケイ素充填材料が充填される。
【００９４】
次のプロセスでは、図４に示すように、第１および第２の各ハードマスク層スタック４が堆積により形成される。具体的には、厚みが約１０ｎｍの窒化ケイ素層４１、厚みが約１２０ｎｍの二酸化ケイ素層４２、および厚みが約５０ｎｍのポリシリコン層４３が堆積される。その後、厚みが約１８０ｎｍのハードマスクとしての炭素層４４、および厚みが約６０ｎｍの酸化窒化ケイ素（ＳｉＯＮ）層４５が堆積される。
【００９５】
酸化窒化ケイ素層４５は、具体的には炭素層４４をパターン形成するためのハード層として機能する。さらに、酸化窒化ケイ素層４５は反射防止用のコーティング層である。基板表面１０と窒化ケイ素層４１との間に、二酸化ケイ素の犠牲層（図示せず）が備えられていてもよい。上記プロセスにより得られる構造は、図４に示されている。
【００９６】
次のプロセスでは、図５に示すように、酸化窒化ケイ素層４５内に開口部が形成される。酸化窒化ケイ素層４５内の開口部は、例えばテーパーエッチングプロセスによって、最上部の径よりも底部の径が小さくなるように形成される。
【００９７】
上記開口部は、楕円形となるように形成されることが好ましく、その場合、長径と短径との比率が約２：１〜約２：１．２となるように形成される。具体的には、酸化窒化ケイ素層４５の底部における開口部の径は、５０ｎｍ〜３００ｎｍであってよい。上記プロセスにより得られる構造は図５に示されている。
【００９８】
次のプロセスでは、図６に示すように、ハードマスクである炭素層４４がエッチングされる。その後、選択的エッチングプロセスによって、ポリシリコン層４３および二酸化ケイ素層４２が窒化ケイ素層４１までエッチングされる。上記プロセスにより得られる構造は図６に示されている。図６の上部には、上記構造の平面図が示されている。
【００９９】
図示されているように、酸化窒化ケイ素層４５内に開口部４６が形成される。図６の下部は、図６の上部に示した構造のＩ−Ｉ間の断面図を示している。下部に見られるように、開口部４６は窒化ケイ素層４１に至る深さまで、各層の厚さ方向に沿って伸びるように形成されている。
【０１００】
窒化ケイ素層４１が、シリコンおよび二酸化ケイ素に対して選択的にエッチングされる。その後、二酸化ケイ素およびシリコンを同時にエッチングするためのエッチングプロセスが行われる。
【０１０１】
具体的には、このエッチングプロセスによってシリコンが約１５ｎｍ〜６０ｎｍの深さまでエッチングされる。この結果、開口部４６がシリコン基板１の内部にまで伸びるように形成される。さらに、図７に示されているＩ−Ｉ線に対して直交する方向の区域にある素子分離用トレンチ２の上部もまたエッチングされ、除去される。
【０１０２】
その後、残存している酸化窒化ケイ素層４５およびハードマスクである炭素層４４が除去される。具体的には、上記炭素層４４は、酸素プラズマによってエッチングされてよい。上記各エッチングにより得られる構造は図７に示されている。
【０１０３】
図７の上部は、得られた構造の平面図を示している。図示されているように、開口部４６はポリシリコン層４３内に形成される。開口部４６内では、能動領域１２のシリコン基板１の材料は覆われない、つまり露出している。各素子分離用トレンチ２は、能動領域１２に対し隣接して配置されている。開口部４６内においては、素子分離用トレンチ２は、覆われていない、すなわち露出している。
【０１０４】
上記構造の断面図は図７の下部に示されている。図示されているように、開口部４６はシリコン基板１の内部までに伸びている。開口部４６は、例えば基板表面１０の下方約１５ｎｍ〜６０ｎｍまで伸びて、ゲート用溝部７３を形成するようになっていてよい。
【０１０５】
図８Ａに示すように、窒化ケイ素層であるスペーサ４７が形成される。具体的には、厚みが約０．３Ｆの窒化ケイ素層がコンフォーマル（等方的）に堆積され、そして異方性エッチングプロセスが行われてスペーサ４７が形成される。その後、素子分離用トレンチ２における二酸化ケイ素材料をエッチングするためのエッチングプロセスが行われる。具体的には、二酸化ケイ素が約１００ｎｍエッチングされる。得られる構造は図８Ａおよび図８Ｂに示されている。
【０１０６】
図８Ａの上部は、得られる構造の平面図を示している。図示されているように、筒状の窒化ケイ素のスペーサ４７によって囲まれた開口部４６がポリシリコン層４３内に形成される。能動領域１２の両側には素子分離用トレンチ２が備えられる。得られる構造の断面図は、図８Ａの下部に示されている。この断面図は、図８Ａの上部に示したように、Ｉ−Ｉ間の断面図である。図示されているように、開口部４６のいずれの各側壁上にもスペーサ４７が配置されている。
【０１０７】
図８Ｂは、図８ＡのＩＩ−ＩＩ間の断面図を示している。図示されているように、素子分離用トレンチ２内にて、その厚さ方向に伸びる、各ポケット部７４が酸化物エッチングプロセスによって形成される。さらに、開口部４６の上部には、スペーサ４７が配置されている。
【０１０８】
必要に応じて、等方性シリコンエッチングプロセスを行って、能動領域１２を薄く形成してもよい。具体的には、能動領域は、さらに１０ｎｍ〜２０ｎｍ薄く形成される。この結果、得られる能動領域の幅は約３５ｎｍ未満になる。次のプロセスでは、図９に示すように、例えばＩＳＳＧ（in-situ steam generated）酸化プロセスによって、ゲート絶縁層のための二酸化ケイ素層８８が堆積により形成される。得られる構造は図９に示されている。
【０１０９】
具体的には、図９の上部は得られる構造の平面図を示している。図示されているように、これまでの各図に対して能動領域１２が薄く形成されている。表面領域全体が二酸化ケイ素層８８によって覆われる。また、図９の上部はスペーサ４７の位置を示している。図９の下部は、Ｉ−Ｉ間の断面図を示している。図示されているように、基板表面全体にゲート絶縁層のための二酸化ケイ素層８８がコンフォーマルに堆積により形成される。
【０１１０】
図１０は、図９Ａの上部のＩＩ−ＩＩ間の断面図を示している。図示されているように、能動領域１２は薄い部分１２５を有している。表面全体にゲート絶縁層のための二酸化ケイ素層８８がコンフォーマルに形成される。シリコンエッチングプロセスによって、拡張されたポケット部７４’が形成される。
【０１１１】
窒化ケイ素の犠牲層が厚み約８０ｎｍにて表面全体に対し堆積により形成される。その後、窒化ケイ素の上記犠牲層に対して、エッチングによって約１００ｎｍの深さまで除去される。この結果、図１１Ａおよび図１１Ｂに示すように、窒化ケイ素充填材４９が、以前のプロセスによって形成された残りの開口部４６を充填するように設けられる。
【０１１２】
そして、公知の方法によってゲート絶縁層のための二酸化ケイ素層８８およびポリシリコン層４３が除去される。この結果、上記開口部４６内において、窒化ケイ素層であるスペーサ４７および窒化ケイ素充填材４９が、窒化ケイ素層４１の最上部から約７０ｎｍ以上の高さまで伸びるように設けられる。
【０１１３】
得られる構造は図１１Ａに示されている。図１１Ａは、例えば図９に見られるＩ−Ｉ間の断面図を示している。図１１Ｂは、ＩＩ−ＩＩ間の断面図を示している。図示されているように、図１１Ａに示されている断面に直交する断面では、開口部４６に、上記スペーサ４７および窒化ケイ素充填材４９が充填される。
【０１１４】
二酸化ケイ素層４２を除去するためのエッチングプロセスが行われる。このエッチングプロセスによって、スペーサ４７と窒化ケイ素充填材４９との間に配置されたゲート絶縁層のための二酸化ケイ素層８８の最上部が除去される。得られる構造は図１２に示されている。図１２の左側はＩ−Ｉ間の断面図を示している。図１２の右側は、メモリデバイスの周辺回路部分の、例えば図１のＩＩＩ−ＩＩＩ間の断面図を示している。図１２に見られるように、ゲート電極が形成される部分を除いて、完成した基板表面が窒化ケイ素層４１によって覆われる。
【０１１５】
厚みが４ｎｍの二酸化ケイ素層５４が、窒化ケイ素層４１を保護するための層として形成される。二酸化ケイ素層５４は、例えばＩＳＳＧ酸化プロセスによって形成することができる。得られる構造は図１３に示されている。図示されているように、表面全体が二酸化ケイ素層５４によって覆われる。
【０１１６】
アレイ部分を露出させた状態にて、メモリデバイスの周辺回路部分上にレジスト層３５が設けられる。さらに、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２を設けるための注入プロセスが行われる。得られる構造は図１４に示されている。図１４に見られるように、ＩＩＩ−ＩＩＩ間の周辺回路部分がレジスト層３５によって覆われて、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２が形成される。
【０１１７】
次のプロセスでは、ディグレージング（deglazing）プロセスが行われて、アレイ部分から二酸化ケイ素層５４が除去される。その後、周辺回路部分からレジスト層３５が除去される。この結果、周辺回路部分が二酸化ケイ素層５４によって保護されたままとなる一方、アレイ部分では表面が窒化ケイ素層４１によって覆われる。得られる構造は図１５に示されている。
【０１１８】
熱リン酸（hot phos.）を用いたエッチングプロセスが行われて、二酸化ケイ素に対して窒化ケイ素が選択的にエッチングされる。この結果、図１６に示すように、窒化ケイ素層４１がアレイ部分から除去される。さらに、スペーサ４７と、形成された開口部の中央にある窒化ケイ素充填材４９とが完全にエッチングされる。このエッチングプロセスは二酸化ケイ素に対して選択的であるため、周辺回路部分がエッチングされることはない。得られる構造は図１６に示されている。
【０１１９】
続いて、二酸化ケイ素をエッチングするためのエッチングプロセスが行われる。これによって二酸化ケイ素層５４および二酸化ケイ素層８８が除去される。得られる構造は図１７に示されている。
【０１２０】
ＨＣｌ蒸気を用いた酸化プロセスが、約８００℃の温度で行われる。これによって、覆われていなかったシリコン材料が酸化されて二酸化ケイ素が形成される。この結果、二酸化ケイ素層が形成される。この二酸化ケイ素層は、具体的にはゲート絶縁層のための二酸化ケイ素層８８と、厚みが約１５〜２０ｎｍ（これによって９〜１２ｎｍのシリコンを消費する）のスペーサとしての二酸化ケイ素層３６とを有している。
【０１２１】
熱リン酸を用いた窒化物エッチングプロセスが行われる。これによって窒化ケイ素層４１が周辺回路部分から除去される。得られる構造は図１８に示されている。
【０１２２】
周辺回路のトランジスタのドープ領域を備えるための注入プロセスを任意で行ってもよい。そして、二酸化ケイ素の犠牲層がある場合は、これが除去される。
【０１２３】
その後、ＨＣｌ蒸気を用いた酸化プロセスが行われて、周辺回路のゲート絶縁層のための二酸化ケイ素層２９が設けられる。その後、厚みが約８０ｎｍのポリシリコン層が堆積されて、次にポリシリコンを約６０ｎｍの深さまで除去するエッチングプロセスが行われる。この結果、表面全体がポリシリコン層４８によって覆われて、基板表面に形成された開口部にポリシリコン材料が充填される。得られる構造は図１９に示されている。
【０１２４】
具体的には、図１９Ａに示されているように、Ｉ−Ｉ間の断面図では、ゲート用溝部にポリシリコン材料が充填される。以下の図では、スペーサとしての二酸化ケイ素層３６および二酸化ケイ素２９の一部はキャパシタトレンチの上に示されている。
【０１２５】
しかし、これらの二酸化ケイ素層は、形成されたプロセス条件によっては、キャパシタトレンチを覆う連続層としては形成されないことは当業者には明らかである。より具体的に説明すると、スペーサとしての二酸化ケイ素層３６および二酸化ケイ素２９は、熱酸化によって形成された場合は、キャパシタトレンチを充填するトレンチ最上部の酸化物層３４の上には形成されない。
【０１２６】
ＩＩ−ＩＩ間の断面図を示す図１９Ｂからさらに分かるように、図１９Ａの断面に対し直交する方向の垂直な断面においても、また、ゲート用溝部にポリシリコン材料が充填される。
【０１２７】
ゲートスタックを形成するための層が堆積される。具体的には、従来技術と同様に、ポリシリコン層５５、タングステン層８２、および窒化シリコン層５６が堆積される。得られる構造は図２０に示されている。
【０１２８】
その後、ゲート電極を形成するための層スタックがパターン形成されて、ワード線が形成される。具体的には、これらの層は、ライン／スペースパターン（line/spaces pattern）を有するマスクを用いて形成されたレジストパターンを用いてエッチングされる。そして、層スタックがエッチングにより形成される。
【０１２９】
ポリシリコン層５５のエッチングプロセスの終点は、終点検出（end point detection）によって検出されて、ポリシリコン層４８に達したときにおいて停止することが好ましい。得られる構造は図２１に示されている。
【０１３０】
図示されているように、アレイ部分にアクティブワード線８ａおよびパッシングワード線８ｂが形成される。また、ＩＩＩ−ＩＩＩ間の周辺回路部分に周辺回路のゲート電極８ｃが形成される。
【０１３１】
図２１では、ゲート電極に対するワード線８ａおよび８ｂのわずかなミスアラインメントが図示されている。以下の説明から明らかとなるように、このようなミスアラインメントによって好ましくない短絡（short）が起こることはない。
【０１３２】
以下では、ゲート電極下部およびビット線コンタクトでの短絡を回避してビット線コンタクトの形成を可能にするプロセスについて説明する。
【０１３３】
まず、ポリシリコン層５５をエッチングするためのプロセスが行われる。ポリシリコン層５５をエッチングするためのプロセスは、ポリシリコン層４８もエッチングするオーバエッチングプロセスであってもよい。あるいは、ポリシリコン層４８もエッチングするための追加的なエッチングプロセスを行ってもよい。ポリシリコン材料をエッチングした後に得られる構造は図２２に示されている。
【０１３４】
図２２に見られるように、Ｉ−Ｉ間のアレイ部分において、ゲート用溝部７３の上部からポリシリコン材料が除去される。その後、ゲート用溝部７３の露出した部分に二酸化ケイ素が任意で充填されてもよい。このために、開始時の気体としてテトラエチル・オルトシリケート（tetraethyl ortho silicate; ＴＥＯＳ）を用いた化学気相成長法（Chemical Vapour Deposition;ＣＶＤ）プロセスによって、二酸化ケイ素が約３０ｎｍ堆積される。
【０１３５】
そして、二酸化ケイ素層が約４０ｎｍの深さまでエッチングにより除去される。この結果、ゲート用溝部の底部において二酸化ケイ素充填材３７が形成される。周辺回路部分のＩＩＩ−ＩＩＩ間では、二酸化ケイ素層２９がエッチングされる。この任意のプロセス後に得られる構造は図２３に示されている。
【０１３６】
公知の方法による酸化プロセスを行って、厚みが約７ｎｍの二酸化ケイ素層３８を側壁酸化物として任意で形成してもよい。得られる構造は図２４に示されている。
【０１３７】
次に、第２のソース／ドレイン領域１２２とのビット線コンタクトを形成するための方法について説明する。このプロセスは公知であるため、ほんの一例として説明する。当業者には明らかなように、ビット線コンタクトは、具体的には自己整合コンタクト形成（self aligned contact formation）といった任意の別の適切なプロセスによっても形成可能である。
【０１３８】
ビット線コンタクトを形成するためには、まず、例えばＴＥＯＳ法などの公知の方法によって、厚みが約（０．３×Ｆ）の二酸化ケイ素層５７が堆積される。図２３を参照しながら説明した二酸化ケイ素充填材３７を充填するためのプロセスは、ゲート用溝部の上部を二酸化ケイ素によって充填するために行ってもよい。得られる構造は図２５に示されている。
【０１３９】
その後、従来の方法によってビット線のコンタクトプラグ９５が形成される。具体的には、非ドープのポリシリコン層９３が堆積され、上記ポリシリコン層９３に対して、ＣＭＰ（Chemical Mechanical Polishing; 化学機械的研磨）プロセスにより平坦化が施され、次に、上記平坦化されたポリシリコン層９３上に対し、窒化ケイ素層９４が、ＣＶＤにより形成される。
【０１４０】
その後、ビット線コンタクトマスクを用いて、コンタクトプラグ９５がフォトリソグラフィーによって規定され、続いて、露出したポリシリコン層９３および窒化ケイ素層９４がエッチングにより除去される。続いてフォトレジスト材料が表面から除去される。得られる構造は図２６に示されている。図示されているように、ビット線のコンタクトプラグ９５は、第２のソース／ドレイン領域１２２の上の位置に形成されている。
【０１４１】
ディグレージングプロセスが行われて、表面の二酸化ケイ素層の一部が除去される。その後、窒化ケイ素層９４をエッチングするためのウェットエッチングプロセスが行われる。そして異方性エッチングプロセスが行われて、二酸化ケイ素層５７の水平方向に沿った部分が除去される。得られる構造は図２７に示されている。
【０１４２】
図示されているように、アレイ部分では、第２のソース／ドレイン領域１２２の上に、ポリシリコンからなるコンタクトプラグ９５が形成される。第１のソース／ドレイン領域１２１は覆われていない。周辺回路部分のＩＩＩ−ＩＩＩ間では、二酸化ケイ素層５７が水平方向に沿った表面部分から除去される。
【０１４３】
表面全体に二酸化ケイ素層９６が堆積される。その後、メモリデバイスの周辺回路部分に低濃度ドープ部分を注入するための注入プロセスが行われる。さらに、イオン注入プロセスによって、ｐドープ部分およびｎドープ部分が備えられる。得られる構造は図２８に示されている。図示されているように、表面全体が薄い二酸化ケイ素層９６によって覆われる。
【０１４４】
ＬＰＣＶＤ（low pressure CVD; 減圧ＣＶＤ）によって、厚みが１２ｎｍの窒化ケイ素層９７が堆積される。その後、ＢＰＳＧ層が堆積される。ＢＰＳＧ層９７１がアニーリングされ、そしてＣＭＰプロセスが行われて、二酸化ケイ素層９６が除去される。得られる構造は図２９に示されている。アレイ部分の断面図を示している図２９の左側に見られるように、ビット線のコンタクトプラグ９５のポリシリコン層９３が露出される。
【０１４５】
従来のエッチングプロセスによって、ポリシリコン層９３が除去される。その後、ビット線のコンタクトプラグ９５に直接隣り合ったスペーサの二酸化ケイ素層９６がエッチングにより除去される。この結果、ビット線コンタクト開口部９０が表面に形成される。
【０１４６】
そして、イオン注入プロセスが行われて、図３０に示すように、第２のソース／ドレイン領域の一部を形成するドープされたポケット部（doped pocket）１３３が設けられる。得られる構造は図３０に示されている。図示されているように、ビット線コンタクト開口部９０が第２のソース／ドレイン領域１２２と接触可能に面している。
【０１４７】
周辺回路部分において、図３１に示すように、周辺回路のゲート電極８ｃおよび上記ゲート電極８ｃのタングステン層８２と接触するように、開口部２７が形成されている。この周辺回路のゲート電極コンタクト用の開口部２７は、従来の方法（すなわち、対応する開口部をフォトリソグラフィーによって構成する方法）によって形成される。得られる構造は図３１に示されている。
【０１４８】
さらに、図３２および図３３に示すように、周辺回路部分に周辺回路用の各コンタクト部２６のための各開口部２８が、フォトリソグラフィーによるパターン形成、およびエッチングによって形成される。具体的には、各開口部２７、２８は、一般的なエッチングプロセスによって同時に形成することができる。さらに、接触抵抗を低減するための注入プロセスが行われる。得られる構造は図３２に示されている。図示されているように、周辺回路のゲート電極用の開口部２７および周辺回路のコンタクト用の開口部２８が周辺回路部分に形成される。
【０１４９】
コンタクトを完成させるために、パターン形成された各開口部２７、２８、９０に電気的伝導性材料が充填される。具体的には、例えばスパッタリングによって、チタン（Ｔｉ）層９８および窒化チタン（ＴｉＮ）層９８１が形成される。その後、例えばＭＯＣＶＤ（metal organic chemical vapor deposition; 有機金属化学気相成長法）またはスパッタリング法によって、タングステン充填材９９が堆積される。その後、ＣＭＰプロセスにより表面の平坦化が行われる。
【０１５０】
次に、一般的な方法によってビット線９が形成される。得られる構造は図３３に示されている。図示されているように、トランジスタの第１のソース／ドレイン領域１２１に接続されたストレージキャパシタ３を有するメモリセルが形成される。トランジスタは、第２のソース／ドレイン領域１２２と、ゲート絶縁層のための二酸化ケイ素層８８によってチャネルから絶縁されたゲート電極４８とをさらに有している。ゲート電極４８は、ポリシリコン層５５およびタングステン層８２を有した、対応するワード線８ａに接続されている。
【０１５１】
ゲート電極４８は、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２から、それぞれ、スペーサとしての二酸化ケイ素層３６およびゲート絶縁層のための二酸化ケイ素層８８によって絶縁されている。これらによって、ゲート電極に生じる電界が弱まる。
【０１５２】
第２のソース／ドレイン領域１２２は、ビット線コンタクト部９０１を介してビット線９に接続される。図３３から理解されるように、各ワード線８ａ、８ｂに対するビット線のコンタクトプラグ９５のミスアラインメントによって、好ましくない短絡が生じることはない。ビット線９の長手方向は、各ワード線８ａ、８ｂの長手方向に対して直交する方向に伸びている。
【０１５３】
さらに、図３３の右側には周辺回路部分が示されている。周辺回路部分には、周辺回路のゲート電極用のコンタクト部２５を介して周辺回路部分のゲート電極８ｃが接続されていて、また周辺回路のコンタクト部２６が設けられている。
【０１５４】
アレイ部分では、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２が、ゲート電極４８よりも深く伸びている。この結果、第１および第２の各ソース／ドレイン領域を、互いに接続し、連結するチャネルが、基板表面に対して水平な構成要素を有する。
【０１５５】
図示されている断面に直交する断面では、能動領域の３つの面がゲート電極４８によって囲まれている。具体的には、能動領域がリッジ形をしたフィン領域が薄く形成され、これによってアレイトランジスタの動作中にチャネルが完全に空乏化される。
【０１５６】
本発明に係る第２の実施形態は、アレイ部分の一部および周辺回路部分の一部が同じプロセスによって加工されるメモリデバイスの製造方法に関する。ゲート電極を形成するための第１のハードマスク層スタックは、第１のポリシリコン層、二酸化ケイ素層、および任意で第２のハードマスク層を有している。第２のハードマスク層スタックは炭素層を含んでいる。
【０１５７】
本発明の第２の実施形態によれば、アレイ部分を覆う第１のポリシリコン層は、アレイ部分でのトランジスタ製造中に、周辺回路部分をマスクするためのマスクとしても機能する。アレイトランジスタは、基板内において、ゲート電極の溝領域よりもゲート電極のプレート状部が深い位置まで伸びた凹み形状チャネルのトランジスタとして形成される。このとき、上記溝領域と上記プレート状部との間の深さの差は大きくはない。アレイトランジスタが完成された後、周辺回路部分から第１のポリシリコン層が除去されて、メモリデバイスの周辺回路部分が完成される。
【０１５８】
次の各図としての図３４では、アレイ部分と周辺回路部分との断面図が示されている。これらの断面図では、アレイ部分の素子分離用トレンチ２が、周辺回路部分の素子分離用トレンチ２３よりも深く伸びている。
【０１５９】
しかし、アレイ部分の素子分離用トレンチ２は、周辺回路部分の素子分離用トレンチ２３と比べて、任意の適切な深さまで伸びていてよいことについて明確に理解されたい。具体的には、アレイ部分の素子分離用トレンチ２は、通常は周辺回路部分の素子分離用トレンチ２３と同じ深さまで伸びていてもよい。
【０１６０】
本発明の第２の実施形態を実施するにあたり、例えば図３に示されている構造を出発点として、まず基板表面に酸化物の犠牲層２４が堆積により形成される。その後、ドープされる部分を規定するためのリソグラフィープロセスが行われる。次に、一般的なようにウェル埋め込み（well implant）が行われる。
【０１６１】
その後、イオン注入プロセスが行われてドープ部分１２４が備えられる。ドープ部分１２４は、完成したトランジスタの第１および第２の各ソース／ドレイン領域をそれぞれ形成する。この注入プロセス中において、フォトレジスト層によって周辺回路部分がマスクされる。このプロセス後、周辺回路部分からフォトレジスト材料が除去される。図３４は、得られる構造の断面図を示している。
【０１６２】
具体的には、図３４のＩＶ−ＩＶ間の断面図は、図３Ａにも見られるように、能動領域１２の方向と平行な図を示している。さらに、図３４の右側部分は、図３Ａにも見られるように、能動領域の長手方向に対し直交する方向のＶ−Ｖ間の断面図を示している。さらに、ＶＩ−ＶＩ間の断面図は、図１に見られる周辺回路部分の断面図を示している。図３４から分かるように、基板のドープ部分１２４がアレイ部分の基板表面１０に備えられる一方、周辺回路部分にはドープ領域が設けられていない。
【０１６３】
さらに、図３４に見られるように、アレイ部分の素子分離用トレンチ２は所定の深さまで伸びている。素子分離用トレンチ２の底部は、ＩＶ−ＩＶ間の断面図の破線２１によって示されている。
【０１６４】
次に、厚みが約２０ｎｍ〜６０ｎｍのポリシリコン下地層２００が、公知の方法によって、表面上に堆積により形成される。得られる構造は図３５に示されている。図３５に示されているように、基板表面全体がポリシリコン下地層２００によって覆われる。
【０１６５】
図３６に示すように、二酸化ケイ素層２０１が公知の方法によって堆積される。具体的には、厚みが約１００ｎｍの二酸化ケイ素層２０１が、平坦な基板表面となるように設けられている。得られる構造は図３６に示されている。その後、図３７に示されているように、厚みが約６０ｎｍ〜１２０ｎｍのポリシリコン層２０２が公知の方法によって備えられて、基板表面全体が覆われる。
【０１６６】
続いて、最初に、公知の方法によって、図３８に示すように、厚みが約１５０ｎｍ〜３００ｎｍのハードマスクとしての炭素層２０３が基板表面全体に堆積され、次に厚みが約５０ｎｍ〜１００ｎｍのＳｉＯＮ層２０４が堆積される。得られる構造は図３８に示されている。
【０１６７】
図３９に示すように、ＳｉＯＮ層２０４およびハードマスクとしての炭素層２０３に開口部が形成される。得られる構造の平面図を示す図３９の上部に見られるように、形成される開口部は、能動領域の方向に水平な方向の直径と、能動領域の方向に直交する方向の直径との２つの異なる直径を持つ楕円形である。まず、テーパーエッチングプロセスによってＳｉＯＮ層２０４がエッチングされ、次にテーパーエッチングではないエッチングプロセスによってハードマスクとしての炭素層２０３がエッチングされることが好ましい。
【０１６８】
得られる構造は図３９に示されている。ＩＶ−ＩＶ間の断面図に見られるように、ハードマスクとしての炭素層２０３内およびＳｉＯＮ層２０４内に開口部７が形成される。開口部７の直径は、Ｖ−Ｖ間の断面図よりもＩＶ−ＩＶ間の断面図において小さい。Ｖ−Ｖ間の開口部７の直径は、能動領域１２の幅よりも大きい。さらに、このエッチングプロセスによって周辺回路部分が影響を受けることはない。
【０１６９】
次に、図４０に示すように、ハードマスクとしてのポリシリコン層２０２がエッチングされ、次に、二酸化ケイ素をエッチングするためのエッチングプロセスが行われる。得られる構造は図４０に示されている。ＩＶ−ＩＶ間の断面図に見られるように、開口部７がエッチングにより形成され、ポリシリコン下地層２００において上記エッチングが停止される。さらに、Ｖ−Ｖ間の断面図では、開口部７がエッチングされてポリシリコン下地層２００において停止されるが、周辺回路部分が影響を受けることはない。
【０１７０】
ＳｉＯＮ層２０４、ハードマスクとしての炭素層２０３、およびポリシリコン層２０２が除去されるが、アレイ部の構造は二酸化ケイ素層２０１によって覆われたままである。その後、ポリシリコン、続いて薄い二酸化ケイ素をエッチングするための、貫通のエッチングプロセスが行われる。このエッチングプロセスによって、二酸化ケイ素の犠牲層２４に開口が形成される。その後、シリコンをエッチングするためのエッチングプロセスが行われる。この結果、シリコン基板材料内にシリコンのゲート用溝部７３が形成される。得られる構造は図４１に示されている。
【０１７１】
図示されているように、ドープ部分１２４の底面の下にシリコンのゲート用溝部７３の底面が配置されるような深さまで伸びている。ＶＩ−ＶＩ間の断面図に示されているように、窒化ケイ素層（ＳｉＯＮ層）２０４、炭素ハードマスクの炭素層２０３、およびハードマスクとしてのポリシリコン層２０２もまた周辺回路部分から除去される。図４１の上部に示されている平面図に見られるように、得られる表面は二酸化ケイ素２０１によって覆われている一方、シリコンのゲート用溝部７３によって開かれる部分の能動領域１２は、上記二酸化ケイ素層２０１によって覆われず、露出している。
【０１７２】
その後、等方性シリコンエッチングプロセスが行われて、シリコン材料が１０ｎｍ〜２０ｎｍ側方から除去される。この結果、シリコンのゲート用溝部７３は、図４２のＩＶ−ＩＶ間の断面図では拡大されていて、Ｖ−Ｖ間の断面図では深くなっている。このエッチングプロセス前のシリコン溝部分は破線で示されている。シリコンのゲート用溝部７３の最上部では、二酸化ケイ素層３０１は、溝の側壁から側方に突出している。得られる平面図は、図４２の上部に示されている。ボトル構造２０５が形成される。
【０１７３】
さらに、二酸化ケイ素の別の犠牲層が任意で形成されてもよい。その後、ＨＦ（hydrofluoric acid; フッ化水素酸）を用いた等方性エッチングが行われる。この結果、ボトル構造が除去され、そして素子分離用トレンチ２内にポケット部７４が形成される。
【０１７４】
具体的には、ポケット部７４は、素子分離用トレンチ２内において、シリコンのゲート用溝部７３よりも深く伸びている。しかしポケット部７４の構造とシリコンのゲート用溝部７３との深さの差はわずかである。具体的には、このエッチングプロセスは、用いられる技術の最小構造寸法Ｆに応じて、約１０ｎｍ〜２０ｎｍエッチングするように行われる。
【０１７５】
得られる構造は図４３に示されている。ＩＶ−ＩＶ間の断面図に示されているように、ボトル構造２０５が除去される。さらにＶ−Ｖ間の断面図に見られるように、ポケット部７４が形成される。ポケット部７４は、能動領域１２の表面に対してわずかに下方に突出している。得られる構造の平面図は、図４３の上部に示されている。
【０１７６】
酸化プロセスが行われて、ゲート絶縁層のための二酸化ケイ素層８８が備えられる。ゲート絶縁層のための二酸化ケイ素層８８の厚みは、用いられる技術に応じて２ｎｍ〜６ｎｍである。
【０１７７】
得られる構造は図４４に示されている。図４４の上部は平面図を示し、また図４４の下部はそれぞれの断面図を示している。ＩＶ−ＩＶ間およびＶ−Ｖ間の断面図に示されているように、ゲート用溝部７３の表面がゲート絶縁層のための二酸化ケイ素層８８によって覆われる。
【０１７８】
その後、ポリシリコン層２０６が堆積される。続いて、表面を平坦化するための任意のＣＭＰプロセス、およびポリシリコン層をエッチングするための等方性エッチングプロセスが行われる。この結果、図４５に見られるように、シリコンのゲート用溝部７３の下部にポリシリコン層２０６が充填される。
【０１７９】
その後、シリコンのゲート用溝部７３の上部に、スペーサのための二酸化ケイ素層３６が形成される。具体的には、公知の方法によって二酸化ケイ素層が堆積される。次に、堆積された二酸化ケイ素層の水平に沿った部分を除去するための異方性エッチングプロセスが行われる。
【０１８０】
この結果、スペーサとしての二酸化ケイ素層３６が形成される。図４６は得られる構造を示している。具体的には、図４６の上部は得られる構造の平面図を示し、また図４６の下部は対応する断面図を示している。具体的には、シリコンのゲート用溝部７３の側壁上部上にスペーサとしての二酸化ケイ素層３６が形成される。
【０１８１】
任意で、半導体基板内に形成された凹み形状のゲート用溝部７３に別のポリシリコン層２０７が充填され、そしてこの追加的に充填されたポリシリコン層２０７を部分的にエッチングするためのエッチングプロセスが行われる。この任意のプロセス後に得られる構造は図４７に示されている。能動領域の方向に水平なＩＶ−ＩＶ間の断面図に示されているように、追加的なポリシリコン層２０７の表面の高さは、ポリシリコン下地層２００の上縁にほぼ対応している。
【０１８２】
異方性エッチングプロセスが行われて、二酸化ケイ素層が除去される。この結果、二酸化ケイ素層２０１が水平方向に沿ってエッチングされる。得られる構造は図４８に示されている。周辺回路部分のＶＩ−ＶＩ間の断面図に示されているように、周辺回路の素子分離用トレンチ２３に隣接して酸化物スペーサ２０１０が形成される。アレイ部分では、スペーサとしての二酸化ケイ素層３６をシリコンのゲート用溝部７３に残したまま、二酸化ケイ素層２０１が完全に除去される。得られる平面図は、図４８の上部に示されている。
【０１８３】
アレイ部分がエッチングマスクによって覆われる。そして二酸化ケイ素層の残存部分が除去され、ポリシリコンエッチングプロセスが行われる。さらに、酸化物の犠牲層２４が除去される。その後、アレイ部分からレジストが剥離される。
【０１８４】
得られる周辺回路部分の断面図は図４９に示されている。図４９に見られるように、周辺回路部分の基板表面が露出される。アレイ部分は、先のプロセスにおいて適切なレジスト層によって覆われていたため、上記プロセスによって影響を受けることはない。
【０１８５】
二酸化ケイ素層を除去するためのエッチングプロセスが行われる。これによって、周辺回路部分から二酸化ケイ素の犠牲層２４が除去される。その後、周辺回路の二酸化ケイ素層２９が形成される。周辺回路のゲート絶縁層の厚みは、最小構造寸法に応じて、例えば１ｎｍ〜６ｎｍである。
【０１８６】
周辺回路の二酸化ケイ素の犠牲層２４を除去し、二酸化ケイ素層２９を形成するプロセスによって、先のプロセスによる損傷を受けにくい二酸化ケイ素層２９が得られる。得られる構造は図５０に示されている。周辺回路部分を示すＶＩ−ＶＩ間の断面図に見られるように、表面全体が、ゲート絶縁層のための二酸化ケイ素層によって覆われる。さらに、ＩＶ−ＩＶ間の断面図およびＶ−Ｖ間の断面図に見られるように、アレイ部分にも、上記二酸化ケイ素層が堆積されて表面全体が覆われる。公知の方法によって、厚みが３５ｎｍのポリシリコン層２０８がさらに堆積される。得られる構造は図５１に示されている。
【０１８７】
アレイ部分は覆わずに、周辺回路部分がエッチングマスクによって覆われる。その後、ポリシリコン層２０８をエッチングし、そしてアレイ部分から、上記二酸化ケイ素層をエッチングするためのエッチングプロセスが行われる。周辺回路部分を覆うマスクが除去される。得られる構造は図５２に示されている。ＶＩ−ＶＩ間の断面図に見られるように、このプロセスによって周辺回路部分が影響を受けることはない。アレイ部分では、ポリシリコン層２０８および上記二酸化ケイ素層が除去される。
【０１８８】
図５２に示されている構造を出発点として、周辺回路部分およびアレイ部分が公知の方法によってプロセスされる。より具体的には、周辺回路部分およびアレイ部分のいずれも、後のプロセスにおいて、対応するレジストに対して選択的にマスクされないため、アレイ部分または周辺回路部分のいずれか１つのみが加工される。
【０１８９】
別のポリシリコン層８１１が任意で堆積されてもよい。得られる構造は図５３に示されている。図５３に示されている様々な断面図に見られるように、基板表面全体がポリシリコン層２０８０によって覆われる。
【０１９０】
ワード線および周辺回路のゲート電極を形成するための層が堆積される。具体的には、ゲート電極はＷＳｉによって形成されてよい。この場合、ポリシリコン層８１１、ＷＳｉ（ケイ化タングステン）層８２、および窒化ケイ素層８１ａが表面全体に堆積される。得られる構造は図５４に示されている。
【０１９１】
上記構造にもかかわらず、当業者には明らかであるように、ワード線および周辺回路のゲート電極を形成するための層スタックは、従来技術で一般的に用いられる方法によって形成されてもよい。
【０１９２】
その後、アレイ部分において、ライン／スペーサパターンを有するマスクを用いてゲート層スタックがパターン形成される。得られる構造は図５９に示されている。
【０１９３】
図５４に示されている構造は、別のプロセスフローによる別の方法によって形成することもできる。本発明の第２の実施形態にしたがって、第１のポリシリコン下地層２００を有するハードマスク層スタックが備えられる。エッチングプロセスに対する選択性を所望通りに得るためには、基板表面１０と第１のポリシリコン下地層２００との間に犠牲層２４が備えられなければならない。
【０１９４】
したがって、酸化物の犠牲層２４およびポリシリコン下地層２００が、周辺回路のゲート絶縁層と、周辺回路のゲート電極を形成するための層スタックの一部とを形成している場合は、メモリデバイスを形成するためのプロセスをさらに簡略化することができる。
【０１９５】
しかし、このような変更を加えるにあたっては、アレイ部分にトランジスタを形成するためのプロセスによって、二酸化ケイ素層２９および第１のポリシリコン下地層２００が影響を受けないように、特別な注意を払わなければならない。
【０１９６】
図３に示されている構造を出発点として、別のプロセスフローにしたがって、上述したように、アレイ部分にウェルを構成するための注入プロセスが行われる。さらに、ドープ部分１２４を形成するためのイオン注入プロセスが行われる。このドープ部分１２４は、後に第１および第２の各ソース／ドレイン領域を構成する。その後、表面全体からレジスト材料が除去される。そして、周辺回路のゲート絶縁層として機能する、二酸化ケイ素層２９が堆積によって形成される。得られる構造は図５５に示されている。図５５に見られるように、表面全体が上記二酸化ケイ素層によって覆われる。
【０１９７】
その後、図３５〜図４８に照らして説明した各プロセスが行われる。得られる構造は図５６に示されている。図５６に見られるように、表面全体がポリシリコン下地層２００によって覆われる。ゲート用溝部７３に各ポリシリコン層２０６、２０７が充填され、そしてゲート電極の上部が、スペーサとしての二酸化ケイ素層３６によってドープ部分１２４から絶縁される。
【０１９８】
アレイ部分では、周辺回路のゲート絶縁層のための二酸化ケイ素層２９の上にポリシリコン下地層２００が形成される。任意で、周辺回路部分を覆わずに、適切なマスクでアレイ部分を覆ってもよい。その後、周辺回路部分から二酸化ケイ素の残存物を除去するためのエッチングプロセスが行われる。アレイ部分からマスクを除去した後、表面全体にポリシリコン層２０８が堆積される。得られる構造は図５７に示されている。
【０１９９】
その後、ワード線および周辺回路のゲート電極を形成するための層が公知の方法によって堆積される。例えば、ポリシリコン層８１１、ＷＳｉ層８２、続いて窒化ケイ素層８１ａが堆積されるようにしてよい。得られる構造は図５８に示されている。しかし、当業者には明らかなように、ワード線および周辺回路のゲート電極を形成するための層スタックは、従来技術において一般的に用いられる方法によって形成されてよい。
【０２００】
その後、例えばライン／スペーサパターンを有するマスクなどの適切なマスクを用いて、周辺回路部分にワード線および周辺回路のゲート電極を形成するために堆積された層がパターン形成される。得られる構造は図５９に示されている。具体的には、得られる構造の平面図を示す図５９の上部に見られるように、アクティブワード線８ａおよびパッシングワード線８ｂが基板表面に形成される。周辺回路部分の断面図を示すＶＩ−ＶＩ間の断面図に見られるように、支持部である周辺回路のための基板の能動部分から二酸化ケイ素層２９によって絶縁される周辺回路のゲート電極８ｃが形成される。
【０２０１】
ＩＶ−ＩＶ間の断面図からさらに分かるように、ゲート電極８５は、それに対応するアクティブワード線８ａに接続されている。形成されたトランジスタは、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２を有している。第１のソース／ドレイン領域と第２のソース／ドレイン領域との間にチャネル１４が形成される。第１のソース／ドレイン領域と第２のソース／ドレイン領域との間の電流路１５は、基板表面１０に対して垂直な（直交する）構成要素および水平な構成要素をそれぞれ有している。
【０２０２】
第１のソース／ドレイン領域１２１は、ポリシリコン充填材３１１を介して、ストレージキャパシタ３の内部キャパシタ電極３１に接続される。ゲート電極８５は、ゲート絶縁層のための二酸化ケイ素層８８によってチャネル１４から絶縁される。さらに、ゲート電極の上部に、スペーサとしての二酸化ケイ素層３６が備えられる。
【０２０３】
これらによって、第１および第２のソース／ドレイン領域からゲート電極が遮断され、トランジスタのリーク電流が低減する。図示されている構造は、例えば図２４〜図３３に照らして説明した各プロセスフローによってビット線コンタクトを形成することによって完成される。より具体的には、次のプロセスにおいて、図６０に示されているように、二酸化ケイ素層３８が任意で堆積されてもよい。
【０２０４】
各ビット線コンタクトの完成後、各ワード線に対し、それぞれ直交するように伸びる各ビット線が形成される。
【０２０５】
本発明の第３の実施形態によれば、アレイ部分のトランジスタは、ゲート電極が能動領域の３つの面を囲んでいると同時に、本発明の第２の実施形態に従った深さよりも深い位置まで伸びるプレート状部を有している、ＦｉｎＦＥＴとして形成される。第２の実施形態は、二酸化ケイ素を１０ｎｍ〜２０ｎｍエッチングするための等方性エッチングプロセスを含んでいるため、図４３に照らして説明したアレイトランジスタを形成するための第２のポリシリコン層２０２は不要である。
【０２０６】
しかし、第３の実施形態によると、二酸化ケイ素をエッチングするためのエッチングプロセスによって約１００ｎｍエッチングされるため、本発明の第３の実施形態を実施するためには、第２のハードマスク層スタックのポリシリコン層２０２が必要である。
【０２０７】
第３の実施形態にしたがってアレイトランジスタを製造するためには、まず図３４〜図４０を参照しながら説明したプロセスが行われる。しかし、後に第１および第２のソース／ドレイン領域を形成するドープ部分１２４を備えるための注入プロセスは行われない。
【０２０８】
図４０を参照しながら説明したように、ハードマスク層スタック内に開口部７を形成した後、シリコンと二酸化ケイ素との両方をエッチングするためのエッチングプロセスが行われる。これによって、ポリシリコン下地層２００内と、基板表面上に形成された二酸化ケイ素層内と、素子分離用トレンチ２に充填された二酸化ケイ素材料内とに開口部７が形成される。得られる構造は図６１に示されている。
【０２０９】
図６１に示されているＩＶ−ＩＶ間の断面図に見られるように、シリコン基板内、およびシリコン基板上の層内に開口部であるゲート用溝部７３が形成される。直前に行われたエッチングプロセスがシリコンおよび二酸化ケイ素に対して選択的でないため、開口部であるゲート用溝部７３は、例えば図４１に示されているゲート用溝部７３よりも広い断面積を有している。
【０２１０】
さらに、ＩＶ−ＩＶ間の断面図に対し直交するＶ−Ｖ間の断面図に見られるように、開口部であるゲート用溝部７３は、基板材料内および素子分離用トレンチ２内に伸びている。さらに、開口部であるゲート用溝部７３は、基板表面１０の下方１５ｎｍ〜６０ｎｍまで伸びていてもよい。
【０２１１】
これらのエッチングプロセスによって、ＶＩ−ＶＩ間に示されている支持部である周辺回路部分が影響を受けることはない。具体的には、ポリシリコン下地層２００、二酸化ケイ素層２０１、およびポリシリコン層２０２が、周辺回路部分の基板表面１０にも形成されている。図６１の上部に示されている平面図に見られるように、開口部であるゲート用溝部７３は、能動領域の両面において素子分離用トレンチ２が覆われていない楕円形をしている。
【０２１２】
表面全体に薄い二酸化ケイ素の下地層が任意で堆積されてもよい。その後、公知の方法によって窒化ケイ素のスペーサが形成される。具体的には、厚みが約０．２×Ｆ〜０．３×Ｆの窒化ケイ素層がコンフォーマルに堆積される。その後、異方性エッチングプロセスが行われて、窒化ケイ素層の水平に沿った部分が除去される。これによって、開口部であるゲート用溝部７３の側壁が、スペーサ４７によって覆われる。得られる構造は図６２に示されている。
【０２１３】
次に、シリコンに対して二酸化ケイ素材料が選択的にエッチングされる、異方性エッチングプロセスが行われる。開口部であるゲート用溝部７３の側壁が、スペーサ４７によって保護されているため、このエッチングプロセスによって素子分離用トレンチ２内にポケット部７４が形成される。例えば、このエッチングプロセスによって、二酸化ケイ素材料が約１００ｎｍエッチングされる。
【０２１４】
これによって、ポケット部７４の底面が、スペーサ４７の底面の下、約１００ｎｍ、かつ半導体基板１の表面１０の下、約１５０ｎｍに配置される。得られる構造は図６３に示されている。能動領域の方向に水平なＩＶ−ＩＶ間の断面図に見られるように、溝の深さがわずかに大きくなっている。一方、能動領域の長手方向に直交する断面図では、ポケット部７４が形成されている。
【０２１５】
等方性のシリコンエッチングプロセスが行われて、能動領域１２が狭められる。この結果、狭められたフィン領域１１が形成され、またポケット部７４が下方へ伸びる。得られる構造は図６４に示されている。
【０２１６】
次のプロセスでは、公知の方法によって、ゲート絶縁層として機能する二酸化ケイ素層８８が堆積される。得られる構造は図６５に示されている。
【０２１７】
その後、公知の方法によってポリシリコン層が表面上に形成され、続いてこのポリシリコン層が所定深さまで除去される。この結果、ゲート用溝部７３内に充填されたポリシリコン層２０６の表面が、ポリシリコン下地層２００の表面と同じ高さに配置される。得られる構造は図６６に示されている。
【０２１８】
平面図に見られるように、ポリシリコン層２０６はゲート用溝部７３の中央に配置される。ＩＶ−ＩＶ間の断面図およびＶ−Ｖ間の断面図に示されているように、ゲート用溝部７３内に配置されたポリシリコン層２０６を除いて、表面全体が二酸化ケイ素層８８によって覆われる。
【０２１９】
Ｖ−Ｖ間の断面図に示されているように、ゲート用溝部７３は能動領域１２の３つの面を囲んでいる。
【０２２０】
二酸化ケイ素をエッチングするためのエッチングプロセスが行われる。これによって、ポリシリコン層２０６によって覆われていない部分からゲート絶縁層のための二酸化ケイ素層８８が除去される。得られる構造は図６７に示されている。
【０２２１】
周辺回路部分のＶＩ−ＶＩ間の断面図に示されているように、ポリシリコン層２０２が露出される。アレイ部分のＩＶ−ＩＶ間の断面図では、スペーサ４７が露出される。さらに、ゲート用溝部の外側では、ポリシリコン層２０２が露出される。得られる構造の平面図は、図６７の上部に示されている。
【０２２２】
開口部であるゲート用溝部７３を完全に充填するように、窒化ケイ素層が堆積される。さらに異方性エッチングプロセスが行われて、窒化ケイ素層の水平部分が除去される。この結果、ゲート用溝部７３の上部に窒化ケイ素充填材４９が充填される。充填されたゲート用溝部７３を有する、得られる構造は図６８に示されている。
【０２２３】
その後、適切なマスクによって周辺回路部分がマスクされる。このとき、アレイ部分は露出されたままである。そして、ポリシリコンをエッチングするエッチングプロセス、および二酸化ケイ素をエッチングするためのエッチングプロセスが行われる。
【０２２４】
この結果、アレイ部分においてポリシリコン下地層２００が露出される。さらに、窒化ケイ素充填材４９がゲート用溝部７３から突出する。窒化ケイ素充填材４９は、具体的には、シリコン基板の表面１０に対し上方（外方）に向かって約１００ｎｍ〜２００ｎｍ突出する。
【０２２５】
その後、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２を構成するためのイオン注入プロセスが行われる。得られる構造は図７０に示されている。ＩＶ−ＩＶ間の断面図に示されているように、シリコン基板１の上部に第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２が形成される。具体的には、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２の底面は、ゲート電極８５の底面下に配置させることができる。しかし、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２の底面は、ゲート電極８５の底面と同じ高さ、あるいはゲート電極８５の底面より高い位置に配置させることもできる。
【０２２６】
窒化ケイ素をエッチングするためのエッチングプロセスが行われる。この結果、窒化ケイ素充填材４９とスペーサ４７との突出した部分が除去される。得られる構造は図７１に示されている。ＩＶ−ＩＶ間の断面図に見られるように、ゲート絶縁層のための二酸化ケイ素層８８と、第１および第２のソース／ドレイン領域１２１、１２２との間に開口部が形成される。Ｖ−Ｖ間の断面図に見られるように、ポリシリコン層２０６と、素子分離用トレンチ２の絶縁材料との間に開口部が形成される。
【０２２７】
例えば、一般的なＴＥＯＳまたはＨＤＰ（high density plasma; 高密プラズマ）によって、厚みが少なくとも１０ｎｍの二酸化ケイ素層が堆積される。その後、異方性エッチングプロセスが行われて、基板表面１０内に形成された開口部内にスペーサとしての二酸化ケイ素層３６が形成される。このエッチングプロセスは、５ｎｍ〜１０ｎｍのオーバエッチングが得られるように行われる。この結果、図７２に見られるように、スペーサとしての二酸化ケイ素層３６が形成される。
【０２２８】
アレイ部分がレジスト材料によってマスクされる。このとき、周辺回路部分は、上記レジスト材料によってマスクされない。その後、二酸化ケイ素をエッチングするためのエッチングプロセスが行われ、続いてポリシリコンをエッチングするためのプロセスが行われる。その後、アレイ部分からレジスト材料が除去される。
【０２２９】
この結果、周辺回路部分のＶＩ−ＶＩ間において、図７３に示されている構造が得られる。具体的には、この構造では、シリコン基板の表面１０は、二酸化ケイ素の犠牲層２４によってのみ覆われている。その後、二酸化ケイ素をエッチングするプロセスによって二酸化ケイ素層２４が除去され、続いて、周辺回路のゲート絶縁層のための二酸化ケイ素層２９を形成するためのプロセスが行われる。
【０２３０】
この結果、図７４に示されている構造が得られる。具体的には、図７４に見られるように、周辺回路のゲート絶縁層としての二酸化ケイ素層２９は周辺回路部分のＶＩ−ＶＩ間に形成され、残りの表面は二酸化ケイ素層２９によって覆われる。
【０２３１】
その後、厚みが３０ｎｍ〜１００ｎｍのポリシリコン層が表面全体に堆積される。次に、周辺回路部分に適切なレジスト層が塗布されて周辺回路部分がマスクされる。このとき、アレイ部分はマスクされない。続いてポリシリコンをエッチングするためのエッチングプロセスが行われ、そして二酸化ケイ素をエッチングするためのエッチングプロセスが行われる。
【０２３２】
周辺回路部分からマスクを除去した結果、図７５に示されている構造が得られる。具体的には、厚いポリシリコン層２０８が周辺回路部分に形成される。一方、アレイ部分では、薄いポリシリコン下地層２００が露出される。スペーサとしての二酸化ケイ素層３６は、ゲート電極の一部において露出されている。
【０２３３】
層スタックの最後のポリシリコン層の厚みが約４０ｎｍ〜１００ｎｍになるように選択された厚みを有するポリシリコン層が公知の方法によって堆積され、続いて通常のゲート電極層スタックが堆積される。しかし、当業者には明らかなように、ワード線および周辺回路のゲート電極を形成するための層スタックは、従来技術において一般的に用いられる別の方法によって形成することもできる。
【０２３４】
得られる構造は図７６に示されている。図７６では、表面全体が窒化ケイ素層８１ａによって覆われている。その後、ライン／スペーサパターンを有するマスクを用いて、堆積された層スタックがパターン形成される。得られる構造は図７７に示されている。
【０２３５】
具体的には、図７７の上部の平面図に示されているように、アクティブワード線８ａおよびパッシングワード線８ｂが表面上に形成される。周辺回路部分のＶＩ−ＶＩ間には、周辺回路のゲート電極が形成される。アレイ部分のＩＶ−ＩＶ間では、スペーサとしての二酸化ケイ素層３６によってポリシリコン層２０６が第１および第２のソース／ドレイン領域から絶縁されているゲート電極が形成される。このゲート電極は、半導体基板１の表面付近に配置される。
【０２３６】
第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２の底面は、ゲート電極８５の底面より下に配置される。Ｖ−Ｖ間の断面図に示されているように、能動領域１２は、その３つの面がゲート電極によって囲まれた狭いフィン領域１１を有している。
【０２３７】
本発明の以下に示す実施形態によれば、アレイトランジスタをパターン形成するための第１のハードマスク層スタックは、窒化ケイ素層および二酸化ケイ素層を有している。基板表面１０と窒化ケイ素層との間に、酸化物の犠牲層２４が任意で備えられてもよい。
【０２３８】
形成されるトランジスタがＦｉｎＦＥＴである場合は、ポリシリコン層は、第１のハードマスク層スタックの二酸化ケイ素層の表面上に形成されなければならない。形成されるトランジスタが、ＥＵＤほどの深さまで伸びないポケット部を有している場合は、ポリシリコン層は任意であってよい。
【０２３９】
さらに、第２のハードマスク層スタックは、ハードマスクとしての炭素層を有している。アレイ部分にトランジスタを形成するためのプロセス中において、窒化ケイ素下地層によって周辺回路部分がマスクされる。アレイトランジスタの完成後、周辺回路部分が完成される。
【０２４０】
第４の実施形態によると、能動領域１２の表面に対してわずかに突出したポケット部を有するアレイトランジスタが形成される。言い換えると、いわゆるＥＵＤとしてトランジスタが形成される。図３４に示されている構造を出発点として、本発明の第４の実施形態を実施するにあたり、まず表面全体を覆うように窒化ケイ素の下地層２０９が堆積される。得られる構造は図７８に示されている。
【０２４１】
メモリデバイスの周辺回路部分を示すＶＩ−ＶＩ間の断面図に見られるように、周辺回路部分が、窒化ケイ素の下地層２０９によって覆われる。さらに、アレイ部分では、能動領域、素子分離用トレンチ、およびトレンチ最上部の酸化物層３４が窒化ケイ素の下地層によって覆われる。その後、表面全体を平坦化できる厚みを有する二酸化ケイ素層２０１が堆積される。得られる構造は図７９に示されている。断面図から分かるように、二酸化ケイ素層２０１の表面は平坦である。
【０２４２】
以下では、本発明の第２の実施形態にしたがって用いたポリシリコン下地層２００の代わりに窒化ケイ素の下地層２０９が備えられることを除いては、図３７〜図４７を参照しながら説明した各プロセスと同一のプロセスが行われる。さらに、ポリシリコン層２０７の充填後、ＣＭＰプロセスなどの平坦化プロセスが行われて、平坦な表面が得られる。より詳しく説明すると、図４７に関連した説明にしたがって凹み形成プロセス（recessing process）が行われる。
【０２４３】
この結果、図８０に示されている構造が得られる。図８０の上部に示されている平面図に見られるように、ポリシリコン層２０７の楕円の島状部分（island）が二酸化ケイ素層２０１の表面に配置される。ＶＩ−ＶＩ間の断面図に示されているように、これらのプロセスによって周辺回路部分に変化がもたらされることはない。さらに、アレイ部分では、二酸化ケイ素層２０１の表面に達するように伸びるポリシリコン層２０７の表面が平坦化される。
【０２４４】
適切なレジスト材料によってアレイ部分がマスクされる。このとき、周辺回路部分は露出したままである。その後、二酸化ケイ素層２０１をエッチングするためのエッチングプロセスが行われ、続いて窒化ケイ素の下地層２０９をエッチングするためのエッチングプロセスが行われる。アレイ部分がマスクによってマスクされるため、これらの層は周辺回路部分から除去される。
【０２４５】
その後、周辺回路部分から酸化物の犠牲層２４が剥離され、そしてアレイ部分からマスクが除去される。次に、周辺回路のゲート絶縁層のための二酸化ケイ素層２９、具体的には、周辺回路のゲート絶縁層のための酸化物層を堆積するためのプロセスが行われる。図８１に示されている構造に見られるように、二酸化ケイ素層２９は、周辺回路部分のＶＩ−ＶＩ間、アレイ部分のＩＶ−ＩＶ間およびＶ−Ｖ間を覆う。
【０２４６】
その後、表面全体にポリシリコン層２０８０が堆積される。この結果、図８２に示されている構造が得られる。図示されているように、周辺回路部分およびアレイ部分が厚いポリシリコン層２０８０によって覆われる。
【０２４７】
次に、適切なマスクによって周辺回路部分が覆われる。このとき、アレイ部分は露出されたままである。続いてポリシリコンをエッチングするためのエッチングプロセスが行われる。この結果、図８３に示されている構造が得られる。より具体的には、周辺回路部分では基板がポリシリコン層２０８０によって覆われ、アレイ部分では表面が周辺回路のゲート絶縁層のための二酸化ケイ素層２９によって覆われている。
【０２４８】
ゲート電極およびワード線を完成させるためには、アレイ部分から周辺回路のゲート絶縁層のための二酸化ケイ素層２９が除去され、そして任意でポリシリコン層８１１が堆積され、続いてタングステン層８２および窒化ケイ素層８１ａが堆積される。しかし、当業者には明らかなように、ワード線および周辺ゲート電極を形成するための層スタックは、従来技術において一般的に用いられる別の方法によって形成することもできる。
【０２４９】
得られる構造は図８４に示されている。図示されているように、周辺回路部分のＶＩ−ＶＩ間において、厚いポリシリコン層２０８０上にタングステン層８２が形成される。アレイ部分では対照的に、タングステン層８２は薄いポリシリコン層８１１上に形成される。この結果、アレイ部分と周辺回路部分との間に、上記両部分の表面図形が相違して、上記両部分の高さが互いに異なる段差を示すトポグラフィーが形成される。
【０２５０】
アレイ部分のワード線および周辺回路部分のゲート電極を完成させるために、ライン／スペーサパターンを有するマスクを用いてリソグラフィープロセスが行われる。次に異方性エッチングプロセスが行われて、窒化ケイ素層８１ａ、タングステン層８２、および各ポリシリコン層２０８０、８１１がエッチングされる。これによって、アクティブワード線８ａおよびパッシングワード線８ｂを有するワード線がアレイ部分に形成され、そして、ゲート電極８ｃが周辺回路部分のＶＩ−ＶＩ間に形成される。得られる構造の平面図は、図８５の上部に示されている。
【０２５１】
その後、公知の方法によって、スペーサのための窒化ケイ素層が堆積され、そして、異方性エッチングによって窒化ケイ素の下地層２０９がエッチングされる。得られる構造は図８６Ａに示されている。図８６Ａに示されているように、アレイ部分の水平部分が、窒化ケイ素の各層８１ａ、２０９によって覆われる。
【０２５２】
さらに、周辺回路部分では、ゲート電極が、スペーサのための窒化ケイ素層８１ｂによって囲まれる。図示されている構造では、ハードマスクとしての窒化ケイ素の下地層２０９と、ハードマスクとしての二酸化ケイ素層２０１との残存部分によって、ワード線同士がそれらの側方部分において互いに隔てられる。
【０２５３】
これによって、パッシングワード線と、隣接するビット線コンタクトとの容量結合が一般的に低減される。さらに、窒化ケイ素の下地層２０９およびトレンチ最上部の酸化物層３４が、パッシングワード線とトレンチキャパシタのポリシリコン充填材３１１との間に配置されるため、パッシングワード線８ｂとトレンチキャパシタの内部キャパシタ電極との間の容量結合が低減される。
【０２５４】
第２のソース／ドレイン部分１２２の最上部にビット線コンタクトを備えるためには、ビット線コンタクトが自己整合的に形成される従来のプロセスが特に好ましい。ビット線コンタクトを有する、得られる構造は図８６Ｂに示されている。図３３に示されているビット線コンタクトと同様に、図８６Ｂに示されているビット線コンタクトは、チタン層と、窒化チタン層と、タングステン充填材９９とを有する下地層スタックを有している。
【０２５５】
互いに隣り合う各ビット線コンタクト部９０１は、ＢＰＳＧ層９７１またはスピンオンガラス（spin-on glass; SOG）によって互いに電気的に絶縁される。上記構造を完成させるために、各ワード線に対し、それぞれ直交する方向に伸びる各ビット線がそれぞれ形成される。
【０２５６】
本発明の第５の実施形態によれば、ＦｉｎＦＥＴとして形成されるアレイトランジスタの形成プロセス中に、窒化ケイ素の下地層が基板表面全体に堆積される。具体的には、アレイトランジスタのゲート用溝部を規定し、充填した後に、周辺回路のゲート絶縁層が形成される。
【０２５７】
本発明の第５の実施形態を実施するために、例えば図３に示されている構造を出発点として、アレイ内において一般的なウェル注入プロセスが行われる。得られる構造は図８７に示されている。その後、表面全体に窒化ケイ素の下地層が堆積される。この結果、図８８に示されている構造が得られる。図８８に見られるように、表面全体が窒化ケイ素の下地層２０９によって覆われる。
【０２５８】
次に、図６１〜図６９を参照しながら説明したプロセスと同一のプロセスが行われる。得られる構造は図８９に示されている。ＶＩ−ＶＩ間の断面図に見られるように、周辺回路部分全体が、窒化ケイ素の下地層２０９、二酸化ケイ素層２０１、およびポリシリコン層２０２によって覆われる。
【０２５９】
さらに、アレイ部分が窒化ケイ素の下地層２０９および窒化ケイ素充填材４９によって覆われる。図８９に示されている構造を出発点としてイオン注入プロセスが行われて、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２がそれぞれ備えられる。得られる構造は図９０に示されている。図示されているように、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２は、シリコン基板１の表面１０に互いに隣り合って形成される。
【０２６０】
次に、二酸化ケイ素層２１０が堆積され、続いて平坦化プロセスによって平坦な表面が形成される。このとき、窒化ケイ素充填材４９は露出している。得られる構造は図９１に示されている。図９１に見られるように、窒化ケイ素充填材４９の側面については露出していない。
【０２６１】
その後、窒化ケイ素充填材４９をエッチングするためのエッチングプロセスが行われる。この結果、ゲート電極８５の下部に隣り合ったスペーサ４７は保持される。得られる構造は図９２に示されている。ＩＶ−ＩＶ間の断面図に見られるように、このプロセスによって周辺回路部分が影響を受けることはない。アレイ部分では、ゲート用溝部におけるシリコン材料の上部が除去される。一方、スペーサ４７の底部側は保持される。
【０２６２】
その後、一般的なプロセスによって、内部スペーサのための窒化ケイ素層８７が形成される。具体的には、窒化ケイ素層が堆積され、続いて異方性エッチングプロセスが行われて、堆積された窒化ケイ素層の水平部分が除去される。得られる構造は図９３に示されている。図示されているように、ポリシリコン層２０６の表面が露出され、そして、スペーサとしての窒化ケイ素層８７は、ゲート電極の側面を周辺の材料から遮断する。
【０２６３】
その後、ポリシリコン層２０７が堆積され、続いてエッチングされて、平坦な表面が形成される。具体的には、ゲート用溝部７３の上部にポリシリコン層２０７が充填される。上記平坦化エッチングプロセスによって、図９４に示されているように、ＩＶ−ＩＶ間の周辺回路部分からポリシリコン層２０２が除去される。
【０２６４】
その後、適切なマスクによってアレイ部分がマスクされる。このとき、周辺回路部分は覆われない。次に、二酸化ケイ素をエッチングするためのエッチングプロセスが行われ、続いて窒化ケイ素をエッチングするためのエッチングプロセスが行われる。さらに、周辺回路部分から犠牲の酸化物層が除去される。
【０２６５】
アレイ部分からマスクが除去された後、酸化プロセスが行われて周辺回路のゲート絶縁層のための二酸化ケイ素層２９が形成される。得られる構造を示す図９５に見られるように、酸化物層以外のシリコン層のみの表面全体がゲート絶縁層のための二酸化ケイ素層２９によって覆われる。
【０２６６】
その後、アレイ部分の二酸化ケイ素層２１０の厚みとほぼ対応した厚みを有するポリシリコン層２０８０が表面全体に堆積される。次に、周辺回路部分が適切なマスクによって覆われる。このとき、アレイ部分は覆われない。
【０２６７】
そして、アレイ部分からポリシリコン層２０８０をエッチングするためのエッチングプロセスが行われる。この結果、周辺回路部分にポリシリコン層２０８０が保持される。得られる周辺回路部分のＶＩ−ＶＩ間の断面図は図９６に示されている。
【０２６８】
周辺回路部分からマスクが除去された後、アレイ部分からゲート絶縁層のための二酸化ケイ素層２９をエッチングするためのエッチングプロセスが行われる。次に、アレイ部分に対し、ポリシリコン層８１１が任意で堆積されてもよい。その後、タングステン層８２、続いて窒化ケイ素層８１ａが形成される。得られる構造は図９７に示されている。
【０２６９】
しかしながら、当業者には明らかなように、ワード線および周辺回路のゲート電極を形成するための層スタックは、従来技術において一般的に用いられる他の任意の方法によって形成することもできる。
【０２７０】
次に、図８５および図８６Ａを参照しながら説明した方法と同一の方法によって、形成された層スタックがパターン形成され、アクティブワード線８ａ、パッシングワード線８ｂ、および周辺回路のゲート電極８ｃが形成される。得られる構造は図９８に示されている。図９８のＩＶ−ＩＶ間の断面図に見られるように、互いに隣り合う各アクティブワード線８ａの各スペース（空隙）内に二酸化ケイ素層２１０が充填されている。
【０２７１】
次のプロセスでは、具体的には窒化ケイ素層を堆積して、この層を異方性エッチングするといった公知の方法によって、窒化ケイ素のスペーサが形成される。この結果、図９９に示されているようなスペーサ８１ｂが形成される。
【０２７２】
その後、互いに隣り合う各ワード線間の各スペース内において、露出している二酸化ケイ素層２１０がエッチングにより除去される。このエッチングプロセスは、窒化ケイ素下地層２０９において停止される。図９９に見られるように、アクティブワード線８ａの下部が、残存した二酸化ケイ素層２１０によるスペーサによって包囲され、封入される。
【０２７３】
図１００は、ビット線コンタクト部９０１の完成後の構造を示している。ビット線コンタクト部９０１は、前述したように、チタン層９８、窒化チタン層９８１、およびタングステン充填材９９を含む下地層スタックを形成することによって、自己整合的に形成される。
【０２７４】
図示されている構造では、各ワード線の側部は、ハードマスクとして用いた窒化ケイ素の下地層２０９とハードマスクとして用いた二酸化ケイ素層２１０との残存部分によって、隣り合うビット線コンタクト部９０１から分離されている。したがって、各ワード線と、それらと隣り合う各ビット線コンタクトとの容量結合が大幅に低減される。
【０２７５】
さらに、窒化ケイ素の下地層２０９、および二酸化ケイ素層２１０の残存部分が、パッシングワード線とトレンチキャパシタのポリシリコン充填材３１１との間に配置されるため、パッシングワード線８ｂと、トレンチキャパシタのストレージ電極との間の容量結合が低減される。その後、自己整合的にビット線コンタクト部を形成するためのプロセスが行われる。
【０２７６】
図１０１〜図１１９は、本発明の第６の実施形態を示している。本発明の第６の実施形態によると、周辺回路のゲート絶縁層として機能する二酸化ケイ素層２９と、周辺回路のゲート電極として機能する、底部のハードマスク層としてのポリシリコン層２０８と、最上部の窒化ケイ素層４１とを含むハードマスク層スタックを用いることによって、ＥＵＤが形成される。
【０２７７】
上記ハードマスク層スタックは、窒化ケイ素層４１の表面上に直接塗布されるフォトレジスト層を用いてパターン形成することができる。あるいは、窒化ケイ素層４１の表面上にハードマスクとしての炭素層（図示せず）、続いてＳｉＯＮ層（図示せず）が塗布され、そしてこのＳｉＯＮ層がフォトレジスト層を用いてパターン形成されるようにしてもよい。
【０２７８】
本発明の第６の実施形態を実施するためには、ストレージキャパシタを構成した後、一般的なウェル注入を行って、能動領域の側面を限定するための素子分離用トレンチを構成した後、イオン注入プロセスが行われて、ドープ部分１２４が設けられる。
【０２７９】
その後、公知の方法によって二酸化ケイ素層２９が形成される。そしてポリシリコン層２０８、続いて窒化ケイ素層４１が堆積される。図１０１は得られる構造を示している。素子分離用トレンチの底面（この断面図には図示せず）は、破線２１によって示されている。ドープ部分１２４は、埋め込みストラップウィンドウ３３に隣接して形成される。
【０２８０】
フォトレジスト材料（図示せず）が塗布およびパターン形成されて、ゲート電極を構成するための開口部４６が形成される。具体的には、開口部４６は、フォトレジスト層内にフォトリソグラフィーによって構成される。その後、上記開口部は窒化ケイ素層４１へのエッチングにより形成される。
【０２８１】
次に、フォトレジスト材料が除去され、その後、窒化ケイ素に対してポリシリコンを選択的にエッチングするための選択的エッチングプロセスが行われる。この結果、開口部４６が二酸化ケイ素層２９の表面まで伸びる。得られる構造は図１０２に示されている。
【０２８２】
アレイ部分のＩＶ−ＩＶ間の断面図に示されているように、窒化ケイ素層４１内およびポリシリコン層２０８内に開口部４６が形成される。さらにＶＩ−ＶＩ間の周辺回路部分では、二酸化ケイ素層２９、ポリシリコン層２０８、および窒化ケイ素層４１を含む、パターン形成されていない層スタックによって表面全体が覆われる。
【０２８３】
スペーサのための二酸化ケイ素層８４が形成される。このためには、従来技術と同様に、まず二酸化ケイ素の下地層が堆積され、続いて、異方性エッチングプロセスによって二酸化ケイ素の下地層の水平方向に沿った部分が除去される。得られる構造は図１０３に示されている。図示されているように、スペーサとしての二酸化ケイ素層８４が、開口部４６の側壁上に形成される。
【０２８４】
シリコンをエッチングするための異方性エッチングプロセスが行われる。このエッチングプロセス中は、ポリシリコン層２０８は二酸化ケイ素のスペーサ８４によって保護される。得られる構造は図１０４に示されている。図示されているように、基板１内にゲート用溝部７３が形成される。その上、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２が互いに分離されることになる。
【０２８５】
図示されているように、スペーサとしての二酸化ケイ素層８４が存在しているため、先にパターン形成された開口部４６よりも直径の小さいゲート用溝部を形成することができる。したがって、このようなスペーサを用いることによって、図３９に示されているような最上部のハードマスク層をエッチングするためのテーパーエッチングプロセスは不要となる。
【０２８６】
シリコンをエッチングするための等方性エッチングプロセスが行われる。これによって、ゲート用溝部７３の底部が拡大される。このエッチングプロセス中は、ポリシリコン層２０８の材料が、スペーサとしての二酸化ケイ素層８４によって保護されている。
【０２８７】
得られる構造は図１０５に示されている。図示されているように、ゲート用溝部は、得られるゲート用溝部７３の直径が、図１０２の開口部４６の幅とほぼ対応するように拡大される。
【０２８８】
その後、希フッ酸（diluted fluoric acid;ＤＨＦ）を用いたエッチングプロセスが行われて、図１０６に見られるように、二酸化ケイ素層８４がエッチングにより除去される。さらに、能動領域に隣接した素子分離用トレンチ部分（この断面図には図示せず）がエッチングされ、これによってゲート用溝部７３に隣接して各ポケット部が形成される。図１０６に示されている断面図に垂直な断面図であって、素子分離用トレンチ２内のエッチングされた部分を示す図は、例えば図４３に示されている。
【０２８９】
次のプロセスでは、例えばＩＳＳＧ二酸化ケイ素層を形成することによって、ゲート絶縁層のための二酸化ケイ素層８８が備えられる。その後、ポリシリコン層２０６が堆積されて、続いてＣＭＰプロセスが行われる。これによって、ハードマスクとして用いた窒化ケイ素層４１上に存在していた二酸化ケイ素層もまた除去される。
【０２９０】
その後、エッチングプロセスが行われて、ゲート用溝部７３内のポリシリコン充填材の上部がエッチングされる。得られる構造は図１０７に示されている。図１０７に見られるように、ゲート用溝部の表面が二酸化ケイ素層８８によって覆われてゲート絶縁層が形成される。その上、ゲート用溝部の底部にポリシリコン層２０６が充填されている。
【０２９１】
例えば熱リン酸を用いたエッチングによって、上記窒化ケイ素層４１が除去される。ＤＨＦを用いたエッチングプロセスを任意で行って、残存している二酸化ケイ素を除去してもよい。得られる構造は図１０８に示されている。図１０８の左側部分に見られるように、アレイ部分のＩＶ−ＩＶ間においてポリシリコン層２０８の表面が露出される。同様に、周辺回路部分のＶＩ−ＶＩ間においてポリシリコン層２０８が露出される。
【０２９２】
次のプロセスでは、二酸化ケイ素または窒化ケイ素によって構成可能なスペーサ３６０が形成される。したがって、まず二酸化ケイ素層または窒化ケイ素層がコンフォーマルに堆積され、続いて、異方性エッチングプロセスが行われる。これによって、層の水平に沿った部分がエッチングにより除去される。得られる構造は図１０９に示されている。図示されているように、アレイ部分では、ゲート用溝部７３の上部の側壁上にスペーサ３６０が形成され、また周辺回路部分のＶＩ−ＶＩ間は不変である。図１０９では、ゲート電極のプレート状部８５１の輪郭が破線によって示されている。
【０２９３】
スパッタクリーニングプロセスが行われて、表面の残存物が洗浄される。その後、例えばＰＥＣＶＤ（Plasma Enhanced Chemical Vapour Deposition; プラズマＣＶＤ）法によって、ゲート電極を形成するためのポリシリコン層２０８０が堆積される。次に、ＷＳｉ層８２０を堆積するためのプロセス、および窒化ケイ素層（Ｓｉ３Ｎ４層）８１ａを堆積するためのプロセスが行われる。得られる構造は図１１０に示されている。
【０２９４】
図１０に見られるように、二酸化ケイ素層２９の上部に各ポリシリコン層２０８、２０８０が形成され、続いてＷＳｉ層８２０および窒化ケイ素層８１ａが形成される。これらの層はまた、周辺回路部分のＶＩ−ＶＩ間にも堆積される。しかし当業者には明らかであるように、ゲート電極、特に周辺ゲート電極を形成するために、他の任意の層スタックを用いることができる。
【０２９５】
その後、ライン／スペースパターンを有するマスクを用いたパターニングにより、層スタックから、各ワード線、特には各アクティブワード線８ａおよび各パッシングワード線８ｂが周辺回路の各ゲート電極８ｃと同時に形成される。得られる構造は図１１１に示されている。
【０２９６】
図示されているように、アレイ部分のＩＶ−ＩＶ間において、シリコン基板の上部に二酸化ケイ素層２９が形成され、そしてアクティブワード線８ａおよびパッシングワード線８ｂがパターン形成される。さらに、周辺回路部分のＶＩ−ＶＩ間において層スタックが同一のプロセスによってパターン形成され、これによって、周辺回路のゲート電極８ｃが形成される。その後、ビット線コンタクトおよびビット線を形成するためのプロセスが行われる。具体的には、図２２〜図３３を参照しながら説明したプロセスが行われる。
【０２９７】
第６の実施形態の一変形例によれば、ゲート用溝部７３の形成中にポリシリコン層２０８の側方を保護するために、窒化ケイ素層のスペーサ４７が用いられる。したがって、図１０２に示されている構造を出発点として、開口部４６の側壁にスペーサ４７が形成される。
【０２９８】
具体的には、公知であるように、窒化ケイ素層がコンフォーマルに堆積され、続いて異方性エッチングプロセスが行われて、堆積された窒化ケイ素層の水平に沿った部分が除去される。この結果、図１１２に示されているように、スペーサ４７が形成される。
【０２９９】
シリコン基板内に、ゲート用溝部７３がエッチングにより形成される。このシリコンをエッチングするための異方性エッチングプロセス中は、スペーサ４７が保護層として機能するため、ポリシリコン層２０８はエッチングされない。得られる構造は図１１３に示されている。図示されているように、各ソース／ドレイン領域１２１、１２２の底面より下にも伸びるようにゲート用溝部７３が形成される。詳細には、上記エッチングプロセスによって、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２が互いに分離される。
【０３００】
図示されているように、スペーサ４７が存在しているため、先にパターン形成された開口部４６よりも直径の小さいゲート用溝部を形成することができる。したがって、このようなスペーサを用いることによって、図３９に示されているような最上部のハードマスク層をエッチングするためのテーパーエッチングプロセスは不要となる。
【０３０１】
シリコンをエッチングするための等方性エッチングプロセスが行われて、ゲート用溝部７３が拡大される。この結果、ゲート用溝部７３の直径は、窒化ケイ素層４１内およびポリシリコン層２０８内に形成された開口部４６の直径とほぼ対応している。
【０３０２】
窒化ケイ素層４１および窒化ケイ素のスペーサ４７は、熱リン酸を用いたエッチングによって除去され、そして二酸化ケイ素をエッチングするためのＤＨＦ槽を用いたエッチングプロセスが行われる。
【０３０３】
このエッチングプロセスによって、能動領域に隣接した素子分離用トレンチ２部分もまたエッチングされる。これは、特に、図１１５の断面図に対し直交する方向の断面図を示す図４３に示されている。得られる構造は、能動領域に平行な方向のＩＶ−ＩＶ間の断面図を示す図１１５に示されている。図示されているように、周辺回路部分およびアレイ部分から、窒化ケイ素層４１および窒化ケイ素のスペーサ４７が除去される。
【０３０４】
ゲート絶縁層のための二酸化ケイ素層８８が形成される。具体的には、ゲート用溝部７３の表面上とポリシリコン層２０８の表面上とに二酸化ケイ素層を形成するためのＩＳＳＧプロセスが行われる。その後、ポリシリコン層が堆積され、続いて平坦化プロセス、そしてポリシリコン層を凹ませるためのエッチングプロセスが行われて、ゲート用溝部７３の底部にポリシリコン層２０６が形成される。得られる構造は図１１６に示されている。
【０３０５】
図示されているように、周辺回路部分では、ポリシリコン層２０８の表面上に二酸化ケイ素層が形成される。アレイ部分では、ゲート用溝部に二酸化ケイ素層８８が充填され、そしてゲート用溝部の底部にはポリシリコン層２０６が充填されている。
【０３０６】
ゲート用溝部７３の側壁上にスペーサ３６０が形成される。スペーサ３６０を形成するためには、まず、二酸化ケイ素層または窒化ケイ素層がコンフォーマルに堆積され、続いて異方性エッチングプロセスが行われて、堆積された層の水平部分が除去される。これによって、スペーサ３６０が形成される。このとき、いわゆる二重仕事関数プロセスを任意で行って、公知であるように、周辺回路部分に特殊なゲート電極を備えてもよい。
【０３０７】
得られる構造は図１１７に示されている。図示されているように、二酸化ケイ素または窒化ケイ素から構成可能なスペーサ３６０がゲート用溝部７３の上部に備えられる。次に、スパッタクリーニングプロセスが行われて、不要な残存物が除去される。
【０３０８】
その後、ワード線を形成するためのさらなるポリシリコン層２０８０が堆積され、続いてＷＳｉ層８２０および窒化ケイ素層８１ａが堆積される。得られる構造は図１１８に示されている。
【０３０９】
図示されているように、アレイ部分のＩＶ−ＩＶ間および周辺回路部分のＶＩ−ＶＩ間では、二酸化ケイ素層２９、各ポリシリコン層２０８、２０８０、ＷＳｉ層８２０、およびＳｉ３Ｎ４の窒化ケイ素層８１ａからなる層スタックが備えられる。
【０３１０】
上記層スタックがパターン形成されて、対応するワード線が形成される。具体的には、公知であるように、ライン／スペーサパターンを有するマスクを用いて、アクティブワード線８ａおよびパッシングワード線８ｂがパターン形成される。得られる構造は図１１９に示されている。
【０３１１】
図示されているように、ＩＶ−ＩＶ間のアレイ部分では、ゲート電極８５上にワード線８ａが形成され、一方ストレージキャパシタ上にパッシングワード線８ｂが形成される。その後、例えば図２２〜図３２を参照しながら説明したプロセスによって対応するビット線コンタクトおよびビット線を形成することによって、メモリセルアレイが完成される。
【０３１２】
本発明の第６の実施形態によると、周辺回路のゲート絶縁層として用いられる二酸化ケイ素層２９は、ハードマスク層プロセスの一部を形成している。したがって、追加的なゲート絶縁層を形成するためのプロセスを省略することができる。
【０３１３】
さらに、周辺回路部分およびアレイ部分を別々にプロセスするために、アレイ部分および周辺回路部分をマスクするための各マスクプロセスがそれぞれ用いられる。これによって、プロセスが大幅に簡略化される。
【０３１４】
その上、先の実施形態に対して、プロセスフローの複雑性が低減される。また、複数のアニーリングプロセスを省略できるため、プロセスの熱処理量が低減される。詳細には、ハードマスク層スタックが、ＴＥＯＳ法によって形成された二酸化ケイ素層を含んでいないため、二酸化ケイ素層をアニーリングするためのアニーリングプロセスを用いることができる。
【０３１５】
さらに、ゲート用溝部７３をエッチングにより形成するための、窒化ケイ素（Ｓｉ３Ｎ４）または二酸化ケイ素のスペーサを用いることによって、ゲート電極のＣＤ（限界寸法）制御を改善することができる。
【０３１６】
当業者には明らかなように、上記第６の実施形態は、窒化ケイ素層の最上部に堆積されたハードマスクとしての炭素層と、ハードマスクとしてのＳｉＯＮ層とを含む追加的なハードマスクを用いて実施することができる。さらに、ＳｉＯＮ層の上部にフォトレジスト層が堆積される。しかし、図１０１〜図１１９を参照しながら説明したように、窒化ケイ素層４１の上部にフォトレジスト層を直接堆積させてもよい。
【０３１７】
本明細書では、具体的な実施形態について図示および説明してきた。しかし当業者であれば、本発明の範囲を逸脱することなく、これらの具体的な実施形態を別の、および／または同様の実施形態に置き換えることができることを理解するであろう。この応用は、本明細書において説明した具体的な実施形態の適応または変更を含んでいる。したがって、本発明は、特許請求の範囲、および特許請求の範囲に相当する部分によってのみ限定される。
【図面の簡単な説明】
【０３１８】
【図１】本発明によるメモリデバイスの一実施形態の概略平面図である。
【図２Ａ】本発明による方法によって製造されたトランジスタの一実施形態の断面図である。
【図２Ｂ】本発明による方法によって製造されたトランジスタの一実施形態の他の断面図である。
【図２Ｃ】本発明による方法によって製造されたトランジスタの他の一実施形態の断面図である。
【図２Ｄ】本発明による方法によって製造されたトランジスタの他の一実施形態の他の断面図である。
【図２Ｅ】本発明による方法によって製造されたトランジスタのさらに他の一実施形態の断面図である。
【図２Ｆ】本発明による方法によって製造されたトランジスタのさらに他の一実施形態の他の断面図である。
【図３Ａ】本発明のトランジスタの製造方法に係る第１の実施形態の一工程での平面図である。
【図３Ｂ】上記第１の実施形態の他の一工程での断面図である。
【図４】上記第１の実施形態のさらに他の一工程での断面図である。
【図５】上記第１の実施形態のさらに他の一工程での断面図である。
【図６】上記第１の実施形態のさらに他の一工程での平面図および断面図である。
【図７】上記第１の実施形態のさらに他の一工程での平面図および断面図である。
【図８Ａ】上記第１の実施形態のさらに他の一工程での平面図および断面図である。
【図８Ｂ】上記図８Ａの他の断面図である。
【図９】上記第１の実施形態のさらに他の一工程での平面図および断面図である。
【図１０】上記図９の他の断面図である。
【図１１Ａ】上記第１の実施形態のさらに他の一工程での断面図である。
【図１１Ｂ】上記図１１Ａの他の断面図である。
【図１２】上記第１の実施形態のさらに他の一工程での各断面図である。
【図１３】上記第１の実施形態のさらに他の一工程での各断面図である。
【図１４】上記第１の実施形態のさらに他の一工程での各断面図である。
【図１５】上記第１の実施形態のさらに他の一工程での各断面図である。
【図１６】上記第１の実施形態のさらに他の一工程での各断面図である。
【図１７】上記第１の実施形態のさらに他の一工程での各断面図である。
【図１８】上記第１の実施形態のさらに他の一工程での各断面図である。
【図１９Ａ】上記第１の実施形態のさらに他の一工程での各断面図である。
【図１９Ｂ】上記図１９Ａの他の断面図である。
【図２０】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２１】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２２】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２３】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２４】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２５】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２６】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２７】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２８】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２９】上記第１の実施形態のさらに他の一工程での各断面図である。
【図３０】上記第１の実施形態のさらに他の一工程での各断面図である。
【図３１】上記第１の実施形態のさらに他の一工程での各断面図である。
【図３２】上記第１の実施形態のさらに他の一工程での各断面図である。
【図３３】上記第１の実施形態のさらに他の一工程での各断面図である。
【図３４】本発明のトランジスタの製造方法に係る第２の実施形態の一工程の各断面図である。
【図３５】上記第２の実施形態の他の工程の各断面図である。
【図３６】上記第２の実施形態のさらに他の工程の各断面図である。
【図３７】上記第２の実施形態のさらに他の工程の各断面図である。
【図３８】上記第２の実施形態のさらに他の工程の各断面図である。
【図３９】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４０】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４１】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４２】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４３】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４４】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４５】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４６】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４７】上記第２の実施形態のさらに他の工程の各断面図である。
【図４８】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４９】上記第２の実施形態のさらに他の工程の断面図である。
【図５０】上記第２の実施形態のさらに他の工程の各断面図である。
【図５１】上記第２の実施形態のさらに他の工程の各断面図である。
【図５２】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図５３】上記第２の実施形態のさらに他の工程の各断面図である。
【図５４】上記第２の実施形態のさらに他の工程の各断面図である。
【図５５】上記第２の実施形態の一変形例の一工程の各断面図である。
【図５６】上記第２の実施形態の一変形例の他の工程の平面図および各断面図である。
【図５７】上記第２の実施形態の一変形例のさらに他の工程の各断面図である。
【図５８】上記第２の実施形態の一変形例のさらに他の工程の各断面図である。
【図５９】上記第２の実施形態による方法によって製造されたトランジスタの完成品を示す平面図および各断面図である。
【図６０】上記第２の実施形態による方法によって製造されたトランジスタの一変形例を示す各断面図である。
【図６１】本発明のトランジスタの製造方法に係る第３の実施形態の一工程の平面図および各断面図である。
【図６２】上記第３の実施形態の他の工程を示す平面図および各断面図である。
【図６３】上記第３の実施形態のさらに他の工程を示す平面図および各断面図である。
【図６４】上記第３の実施形態のさらに他の工程を示す各断面図である。
【図６５】上記第３の実施形態のさらに他の工程を示す各断面図である。
【図６６】上記第３の実施形態のさらに他の工程を示す平面図および各断面図である。
【図６７】上記第３の実施形態のさらに他の工程を示す平面図および各断面図である。
【図６８】上記第３の実施形態のさらに他の工程を示す各断面図である。
【図６９】上記第３の実施形態のさらに他の工程を示す各断面図である。
【図７０】上記第３の実施形態のさらに他の工程を示す各断面図である。
【図７１】上記第３の実施形態のさらに他の工程を示す平面図および各断面図である。
【図７２】上記第３の実施形態のさらに他の工程を示す平面図および各断面図である。
【図７３】上記第３の実施形態のさらに他の工程を示す断面図である。
【図７４】上記第３の実施形態のさらに他の工程を示す各断面図である。
【図７５】上記第３の実施形態のさらに他の工程を示す各断面図である。
【図７６】上記第３の実施形態のさらに他の工程を示す各断面図である。
【図７７】上記第３の実施形態のさらに他の工程を示す平面図および各断面図である。
【図７８】本発明のトランジスタの製造方法に係る第４の実施形態の一工程の各断面図である。
【図７９】上記第４の実施形態の他の工程の各断面図である。
【図８０】上記第４の実施形態のさらに他の工程の平面図および各断面図である。
【図８１】上記第４の実施形態のさらに他の工程の各断面図である。
【図８２】上記第４の実施形態のさらに他の工程の各断面図である。
【図８３】上記第４の実施形態のさらに他の工程の各断面図である。
【図８４】上記第４の実施形態のさらに他の工程の各断面図である。
【図８５】上記第４の実施形態のさらに他の工程の平面図および各断面図である。
【図８６Ａ】上記第４の実施形態のさらに他の工程の各断面図である。
【図８６Ｂ】上記第４の実施形態のさらに他の工程の各断面図である。
【図８７】本発明のトランジスタの製造方法に係る第５の実施形態の一工程の各断面図である。
【図８８】上記第５の実施形態の他の工程の各断面図である。
【図８９】上記第５の実施形態のさらに他の工程の各断面図である。
【図９０】上記第５の実施形態のさらに他の工程の各断面図である。
【図９１】上記第５の実施形態のさらに他の工程の各断面図である。
【図９２】上記第５の実施形態のさらに他の工程の平面図および各断面図である。
【図９３】上記第５の実施形態のさらに他の工程の平面図および各断面図である。
【図９４】上記第５の実施形態のさらに他の工程の平面図および各断面図である。
【図９５】上記第５の実施形態のさらに他の工程の各断面図である。
【図９６】上記第５の実施形態のさらに他の工程の断面図である。
【図９７】上記第５の実施形態のさらに他の工程の各断面図である。
【図９８】上記第５の実施形態のさらに他の工程の平面図および各断面図である。
【図９９】上記第５の実施形態のさらに他の工程の各断面図である。
【図１００】上記第５の実施形態のさらに他の工程の各断面図である。
【図１０１】本発明のトランジスタの製造方法に係る第６の実施形態の一工程の断面図である。
【図１０２】上記第６の実施形態の他の工程の各断面図である。
【図１０３】上記第６の実施形態のさらに他の工程の断面図である。
【図１０４】上記第６の実施形態のさらに他の工程の断面図である。
【図１０５】上記第６の実施形態のさらに他の工程の断面図である。
【図１０６】上記第６の実施形態のさらに他の工程の断面図である。
【図１０７】上記第６の実施形態のさらに他の工程の断面図である。
【図１０８】上記第６の実施形態のさらに他の工程の各断面図である。
【図１０９】上記第６の実施形態のさらに他の工程の各断面図である。
【図１１０】上記第６の実施形態のさらに他の工程の各断面図である。
【図１１１】上記第６の実施形態のさらに他の工程の各断面図である。
【図１１２】上記第６の実施形態のさらに他の工程の各断面図である。
【図１１３】上記第６の実施形態のさらに他の工程の断面図である。
【図１１４】上記第６の実施形態のさらに他の工程の断面図である。
【図１１５】上記第６の実施形態のさらに他の工程の各断面図である。
【図１１６】上記第６の実施形態のさらに他の工程の各断面図である。
【図１１７】上記第６の実施形態のさらに他の工程の各断面図である。
【図１１８】上記第６の実施形態のさらに他の工程の各断面図である。
【図１１９】上記第６の実施形態のさらに他の工程の断面図である。
【発明の詳細な説明】
【０００１】
〔発明の分野〕
本発明は、特にダイナミックランダムアクセスメモリセルに用いることのできるトランジスタの製造方法に関する。本発明はさらに、メモリデバイスの製造（形成）方法に関する。
【０００２】
〔背景技術〕
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセルは、一般的には、記憶される情報である電荷を蓄積するためのストレージキャパシタ、およびこのストレージキャパシタに接続されたアクセストランジスタを備えている。アクセストランジスタは、第１および第２のソース／ドレイン領域、この第１および第２の各ソース／ドレイン領域を互いに接続するチャネル、並びに、第１および第２のソース／ドレイン領域間を流れる電流を制御するゲート電極を有している。
【０００３】
トランジスタは、通常は、少なくとも部分的には半導体基板内に形成されている。ゲート電極は、ワード線の一部を形成し、またゲート絶縁層によって上記チャネルに対して電気的に絶縁されている。対応するワード線を介してアクセストランジスタをアドレス指定することによって、ストレージキャパシタ内に記憶されていた情報が読み出される。
【０００４】
現在用いられているＤＲＡＭメモリセルでは、ストレージキャパシタは、基板内において、基板の表面方向に対して直交する方向に伸びるように深くなるトレンチ内に２つの各キャパシタ電極が配置されたトレンチキャパシタとして実装することができる。
【０００５】
ＤＲＡＭメモリセルの別の実施例によると、基板表面の上に形成されたスタックドキャパシタ内に電荷が蓄積されている。
【０００６】
メモリデバイスは、周辺回路部分をさらに有している。メモリデバイスの周辺回路部分は、一般的にはメモリセルをアドレス指定し、また個々のメモリセルから受け取った信号を検知し、処理するための回路を有している。周辺回路部分は、通常は個々のメモリセルと同じ半導体基板内に形成されている。したがって、メモリセルアレイの構成要素および周辺回路部分が同時に形成できる製造プロセスであることが非常に望ましい。
【０００７】
メモリセルのトランジスタでは、トランジスタのチャネル長に下限の境界があり、この境界を下回るチャネル長では、アドレス指定されていない状態にあるアクセストランジスタの絶縁特性が十分ではない。有効なチャネル長ｌｅｆｆの上記下限の境界によって、半導体基板の基板表面に対し平行に沿って形成されたアクセストランジスタを有するプレーナトランジスタセルの拡張性が制限される。
【０００８】
垂直トランジスタセルは、メモリセル形成に必要な表面領域を小さく維持する一方、チャネル長を増加させる可能性を提供する。このような垂直トランジスタセルでは、アクセストランジスタのソース／ドレイン領域およびチャネル領域は、基板表面に対して直交する方向にて並んでいる。
【０００９】
有効なチャネル長Ｌｅｆｆを増加させるという概念は、例えば、特許文献１に記載された例で知られているように、凹み形状チャネルトランジスタ（recessed channel transistor）において言及されている。このようなトランジスタでは、第１および第２の各ソース／ドレイン領域は、基板表面に平行な水平面上に位置している。ゲート電極は、半導体基板内に形成された溝内に配置されている。この溝は、トランジスタの２つの各ソース／ドレイン領域間に配置されている。
【００１０】
したがって、有効なチャネル長は、２つの各ソース／ドレイン領域間の距離と、凹み形状の溝の深さの２倍との和に等しい。有効なチャネル幅Ｗｅｆｆは、最小構造寸法Ｆと対応している。
【００１１】
上記概念の、公知の別のトランジスタとして、ＦｉｎＦＥＴに関するものがある。ＦｉｎＦＥＴの能動領域は、一般的にはフィンまたはリッジ（山の背)のような形状をしており、半導体基板内の２つの各ソース／ドレイン領域の間に形成されている。ゲート電極は、上記フィンを、その２つまたは３つの各面にて囲んでいる。非特許文献１は、さらに別のトランジスタを開示している。
【００１２】
特殊なコンタクトプラグを形成する方法については、特許文献２に記載されている。この全内容は、本明細書において援用される。
【特許文献１】米国特許第５、９４５、７０７号（登録日：１９９９年０８月３１日）
【特許文献２】米国出願公開公報第２００５／００３３０８号（公開日：２００５年０１月０６日）
【非特許文献１】Deok-Hyung Leeらによる「Fin-channel-array transistor (FCAT)featuring sub-70nm low power and high performance DRAM」、IEDM Tech. Dig., pp 407〜410, 2003
【００１３】
〔発明の概要〕
本発明に係る１以上の各実施形態は、トランジスタの製造方法を提供する。一実施形態では、上記製造方法は、基板内のゲート用溝部を規定することによってゲート電極を形成することを含む。上記ゲート用溝部に隣り合う位置での素子分離用トレンチ毎の内部にてプレート状部が規定される。上記ゲート用溝部を挟む２つの各プレート状部の間が連結される。ゲート絶縁体は、能動領域と上記ゲート用溝部との間の界面部、および、上記能動領域と上記の各プレート状部との間の界面部において設けられる。ゲート電極の材料は、上記ゲート用溝部と上記各プレート状部とを充填するように堆積形成される。
【００１４】
〔図面の簡単な説明〕
本発明をさらに理解するために図面が添付されている。これらの図面は、本明細書の一部に組み込まれ、またその一部を構成している。上記図面は、本発明の実施形態を例証しており、本明細書中の説明と共に本発明の原理を説明している。本発明の別の実施形態、および本発明において意図されている多くの利点については、以下の詳細な説明を参照して理解を深めることによって容易に理解できるであろう。図面中の素子は、必ずしも互いの相対的な大きさの関係の違いを示すものではない。各図において部材番号が同一のものは、前述し、対応している同様の部材を示している。
【００１５】
図１は、本発明によるメモリデバイスの一実施形態の平面図である。図２Ａ〜図２Ｆは、本発明による方法によって製造されたトランジスタの一実施形態の各工程での平面図または断面図である。
【００１６】
図３〜図３３は、本発明のトランジスタの製造方法に係る第１の実施形態の各工程をそれぞれ示す平面図または断面図である。図３４〜図５４は、本発明のトランジスタの製造方法に係る第２の実施形態の各工程（各プロセス）をそれぞれ示す平面図または断面図である。図５５〜図５８は、上記第２の実施形態における一変形例の各工程をそれぞれ示す平面図または断面図である。
【００１７】
図５９は、本発明の第２の実施形態による方法によって製造されたトランジスタの完成品を示す断面図である。図６０は、本発明の第２の実施形態による方法によって製造されたトランジスタの完成品の一変形例を示す断面図である。
【００１８】
図６１〜図７７は、本発明のトランジスタの製造方法に係る第３の実施形態の各工程をそれぞれ示す平面図または断面図である。図７８〜図８６は、本発明のトランジスタの製造方法に係る第４の実施形態の各工程をそれぞれ示す平面図または断面図である。
【００１９】
図８７〜図１００は、本発明のトランジスタの製造方法に係る第５の実施形態の各工程をそれぞれ示す平面図または断面図である。図１０１〜図１１９は、本発明のトランジスタの製造方法に係る第６の実施形態の各工程をそれぞれ示す平面図または断面図である。
【００２０】
〔詳細な説明〕
以下の詳細な説明では、添付図面を参照している。添付図面は、詳細な説明の一部を構成しており、また本発明を実施できる具体的な実施形態を例証している。これに関して、「上部」「底部」「前」「後」「先端の」「後端の」などの方向を表す用語は、説明されている図面の方向に照らしながら用いられている。本発明の実施形態の部材は、異なる多くの方向に配置可能である。したがって方向を表す上記用語は、例証する目的のために用いられるものであって、限定するものではない。
【００２１】
本発明の範囲から逸脱することなく、別の実施形態を用いることができ、また論理的変化を加えることができることについて理解されたい。したがって以下の詳細な説明は、限定的な意味をなすものと見なされることはなく、本発明の範囲は特許請求の範囲によって規定される。
【００２２】
図１は、本発明の一実施形態によるトランジスタ、あるいは本発明による方法を用いて製造できるトランジスタを備えた典型的なメモリデバイスの平面図を示している。図１の中心部では、メモリセル１００を含むメモリセルアレイが図示されている。各メモリセル１００は、ストレージキャパシタ３およびアクセストランジスタ１６を有している。
【００２３】
ストレージキャパシタ３は、ストレージ電極およびその対電極を有している。このストレージ電極は、それに対応する１つのアクセストランジスタ１６の内の第１のソース／ドレイン領域１２１に接続されている。
【００２４】
アクセストランジスタ１６の第２のソース／ドレイン領域１２２は、対応するビット線に接続されている。第１のソース／ドレイン領域１２１と第２のソース／ドレイン領域１２２との間に形成されたチャネルの導電性は、対応するワード線８によってアドレス指定されるゲート電極によって制御される。上記ストレージキャパシタは、一実施形態では、トレンチキャパシタまたはスタックドキャパシタとして実施可能である。
【００２５】
メモリセルアレイの具体的な配置は任意である。具体的には、メモリセル１００は、例えばチェス盤状またはその他の適切な形態で配置することができる。図１に示されているように、メモリセルアレイは、１つのメモリセル１００は、８Ｆ２（４Ｆ×２Ｆ）の領域を有し、かつ折り返しビット線構造で実施できるように配置される。
【００２６】
図１のメモリデバイスは、周辺回路部分１０１をさらに有している。周辺回路部分１０１は、通常はコア回路（core circuitry）１０２を有している。コア回路１０２は、ワード線８をアドレス指定するためのワード線ドライバ１０３、およびビット線９によって伝送された信号を検知するためのセンスアンプ１０４を有している。コア回路１０２は、通常は、個々のメモリセル１００を制御およびアドレス指定するためのトランジスタなどの、他のデバイスを有している。
【００２７】
周辺回路部分１０１は、通常、コア回路１０２の外側に配置されたサポート回路部１０５をさらに有している。周辺回路部分のトランジスタは任意であってよい。具体的には、これらのトランジスタは、従来のプレーナトランジスタとして実施してよい。しかし、これらのトランジスタは、図２に示されている製造方法によって形成されたものであってもよい。
【００２８】
図２Ａは、第１のソース／ドレイン領域１２１と第２のソース／ドレイン領域１２２とを直線状に連結する仮想線が伸びる方向である、第１の方向に沿ったアレイ状のトランジスタ１６の断面図を示している。
【００２９】
トランジスタ１６は、第１のソース／ドレイン領域１２１、第２のソース／ドレイン領域１２２、および第１のソース／ドレイン領域１２１と第２のソース／ドレイン領域１２２とを接続しているチャネル１４を有している。チャネル１４の導電性は、ゲート電極８５によって制御される。能動領域１２は、フィンまたはリッジのような形状をしており、このフィンの３つの面はゲート電極によって囲まれている。
【００３０】
第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２は、半導体基板１の表面領域内に位置している。ゲート電極８５は、溝領域８５２および２つの各プレート状部８５１を有している。
【００３１】
ゲート電極８５の溝領域８５２は、基板表面１０から内側へのエッチングにより形成されたゲート用溝部７３内に配置されている。したがって、能動領域の最上面１１ａは、半導体基板の表面１０の位置よりも、半導体基板の内部の深い位置に配置されている。プレート状部８５１は、示されている断面図の前方および後方において、それぞれ、プレート状に伸びるように形成されているため、破線で示されている。
【００３２】
溝領域８５２の下部は、ゲート絶縁層のための二酸化ケイ素層８８によって、シリコン材料から電気的に絶縁されている。第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２は、窒化ケイ素スペーサ８６によって、溝領域８５２から電気的に絶縁されている。
【００３３】
さらに、窒化ケイ素スペーサ８６と、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２との間には、犠牲用の二酸化シリコン層１８１がそれぞれ配置されている。
【００３４】
第１のソース／ドレイン領域１２１とストレージキャパシタとを電気的に接続するために、第１のコンタクト領域９３が備えられていて、また、第２のソース／ドレイン領域とビット線（図示せず）とを電気的に接続するために、第２のコンタクト領域９４が備えられている。
【００３５】
ゲート電極８５は、通常、ポリシリコンからなる。第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２は、標準的あるいは高濃度にドープされたシリコン領域として導入されるため、優れた電気的導電性を示す。第１のソース／ドレイン領域１２１、または双方の各ソース／ドレイン領域１２１、１２２は、チャネル領域と高濃度ドープ領域との間に配された低濃度ドープ領域（図示せず）を任意で有していてよい。
【００３６】
チャネル１４は、低濃度にてｐドープされているため、ゲート電極８５に適切な電圧が印加されない限りは、第１のソース／ドレイン領域を第２のソース／ドレイン領域から絶縁させるものとなっている。
【００３７】
第１のコンタクト領域９３と第２のコンタクト領域９４との間の電流路は、第１の垂直方向（すなわち下方向）に伸びる第１構成要素部１５ａと、水平方向（つまり、半導体基板１の表面方向に沿った方向、また、上記垂直方向に対し直交する方向）に伸びる第２構成要素部１５ｂと、上方（すなわち、第１の垂直方向に対向する方向である第２の垂直方向）に伸びる第３構成要素部１５ｃとを有している。言い換えると、上記電流路の長さは、チャネル１４の領域の長さと、各ソース／ドレイン領域１２１、１２２の境界から各コンタクト領域９３、９４までの各距離とを有している。
【００３８】
このように、第１のコンタクト領域９３から第２のコンタクト領域９４へ流れる電流は、まず軽度にゲート制御された垂直路、続いて強度にゲート制御された垂直路、強度にゲート制御された水平路、強度にゲート制御された垂直路、続いて軽度にゲート制御された垂直路を有する。
【００３９】
言い換えると、上記電流路は、基板表面に形成された凹みの内壁に沿って伸びるように形成された部分を有しているため、高濃度ドープされた第１のソース／ドレイン領域１２１と第２のソース／ドレイン領域１２２との最短距離は、能動領域が基板表面に沿って配され、かつ電流路が水平路のみを有している従来のＦｉｎＦＥＴに比べて長くなる。
【００４０】
この結果、ソース／ドレイン領域とチャネルとの接合部における電界が小さくなり、結果としてリーク電流が低減する。さらに、高濃度ドープ領域である各ソース／ドレイン領域１２１、１２２は、スペーサ８６によってゲート電極８５の溝領域８５２から分離される。このため、ゲート電極の電界が高濃度ドープ領域へ及ぼす影響が低減される。
【００４１】
図２Ｂは、図２Ａの断面方向に対し直交する断面方向における、本発明に係る上記トランジスタの断面図を示している。具体的には、能動領域のフィン領域１１周辺の区域、すなわち幅の狭い能動領域部分が図示されている。上記フィン領域の３つの面は、ゲート電極によって囲まれている。フィン領域１１内では、能動領域はリッジ形状またはフィン形状をしている。能動領域は、最上面１１ａ、および水平方向での２つの各側面１１ｂを有している。前記電流路に沿った方向における、最上面１１ａの長さは、各側面１１ｂのそれぞれの長さより短い。
【００４２】
図２Ｂでは、ゲート電極８５のプレート状部８５１が、リッジ形状の側面１１ｂに沿って位置しており、またゲート電極の溝領域８５２がリッジ形状の最上面１１ａに沿って配置されている。ゲート電極８５は、ゲート絶縁層のための二酸化ケイ素層８８によってフィン領域１１から絶縁されている。図２Ｂに見られるように、電流路１５は、図１Ｂに示されている平面に対して直交する方向に伸びるように形成されている。
【００４３】
フィン領域の幅が狭いため、トランジスタの基板部（transistor body）を完全に空乏化することができる。このため、上記トランジスタのサブスレッショルド係数の特性を改善（上記係数のスローブを急峻化）することができる。この結果、オン電流／オフ電流の比が改善される。
【００４４】
本発明の一実施形態によれば、チャネル領域の幅が第１および第２のソース／ドレイン領域よりも狭くなるように、フィン領域を部分的に薄くすることができる。これにより、ソース／ドレイン領域のコンタクト領域が縮小されることなく、トランジスタのオフ電流が公知のトランジスタに対してさらに改善される。この結果、接触抵抗が上昇することは回避される。
【００４５】
図２Ａおよび図２Ｂに示されている構造では、チャネル長Ｌｅｆｆは、第１のソース／ドレイン領域と第２のソース／ドレイン領域との間の距離に対応している。さらにチャネル幅は、導電性がゲート電極によって制御される領域の幅に対応している。具体的には、フィンの高さは２０ｎｍ〜１００ｎｍであってよく、またフィンの幅は３５ｎｍ未満であってよい。
【００４６】
したがって、本発明のトランジスタは、チャネル幅が拡大されることによって抵抗が低減されるため、公知のトランジスタと比べて改善されたオン電流を提供する。さらに、本発明のトランジスタは、サブスレッショルド係数のスロープが大きく、また基板効果（body effect）が大幅に改善されている。このため、オン電流がさらに増加する。
【００４７】
さらに、上記トランジスタは、従来のトランジスタと比べてチャネル長がより大きく、また、サブスレッショルド特性のスロープがより大きいため、改善されたオフ電流を提供するものとなっている。つまり、図２Ａおよび図２Ｂに示されているトランジスタは、向上されたオン電流と減少されたオフ電流とを兼ね備えている。
【００４８】
図２Ｃは、図２Ａに示されているトランジスタ構造の変形例を示している。図２Ｃでは、第１のソース／ドレイン領域は、高濃度ドープされた部分１２１”と低濃度ドープされた領域１２１’とを有している。低濃度ドープされた領域１２１’は、第２のソース／ドレイン領域１２２と同じ深さまで伸びている。
【００４９】
高濃度ドープされた部分１２１”とチャネル１４との間に低濃度ドープされた領域１２１’を備えることによって、接合境界での電界が弱められる。したがって、接合リーク電流を低減することができる。
【００５０】
一般的に、リーク電流は、ゲート電極がアドレス指定されていない（ゲート電極に制御電圧が印加されていない）ときの、ストレージキャパシタから第２のソース／ドレイン領域またはシリコン基板（silicon body）へ流れる電流に対応している。
【００５１】
特に、第１のソース／ドレイン領域とチャネルとの接合部における電界はリーク電流に強く影響を及ぼすため、第１のソース／ドレイン領域とチャネルとの接合部における電界を弱めると有利である。
【００５２】
リーク電流を低減することによって、情報の保持時間（すなわち、メモリセル内に情報がはっきりと記憶されている時間）を長くすることができる。
【００５３】
したがって、第１のソース／ドレイン領域および第２のソース／ドレイン領域の構成が非対称的であると有利である。具体的には、第１のソース／ドレイン領域１２１が低濃度ドープ部分および高濃度ドープ部分を有していて、かつ低濃度ドープ部分１２１’が第２のソース／ドレイン領域１２２と同じ深さまで伸びている、図２Ｃに示されている構成が特に有利である。
【００５４】
しかし、第２のソース／ドレイン領域１２２が、高濃度ドープ領域とチャネル領域との間に配された低濃度ドープ領域と、高濃度ドープ領域とを有している場合であっても、これは本発明の範囲内である。具体的には、低濃度および高濃度ドープ部分を有する第１および第２のソース／ドレイン領域を対称的に構成することができる。
【００５５】
図２Ｃに示されている実施形態によれば、低濃度ドープされた第１のソース／ドレイン領域１２１’の下面は、ゲート電極の溝領域８５２の下端部より下側、すなわちフィン領域の最上面より下側に位置している。この結果、第１のソース／ドレイン領域の有効な幅を飛躍的に拡大することができる。この幅によって主にオン電流が決定されるため、トランジスタのオン電流特性がさらに改善される。
【００５６】
後にストレージキャパシタに接続される、高濃度ドープされた第１のソース／ドレイン部分１２１”は、厚いスペーサ８６によってゲート電極から遮断されている。したがって、ストレージロード（storage load）に接続された接合部の電界が弱まる。この結果、保持時間がさらに長くなる。
【００５７】
上述のトランジスタに対して、数通りかの変化を加えることができる。例えば、ゲート電極のゲート用溝部の底部から２０ｎｍ〜１００ｎｍの深さまでプレート状部８５１をさらに伸ばすことができる。
【００５８】
図２Ａに示されている構造は、例えばシリコン基板材料、および素子分離用トレンチから絶縁材料をエッチングするエッチングプロセスを行うことによって得られる。次に、ゲート電極のプレート状部８５１を形成するために、素子分離用トレンチ内にポケット部がエッチングにより形成される。これは具体的には、シリコンに対して二酸化ケイ素（ＳｉＯ２）を選択的にエッチングするエッチングプロセスによって行われる。
【００５９】
このような方法によってトランジスタを形成するためには、第１のハードマスク層スタックが、二酸化ケイ素層、ポリシリコン（多結晶シリコン）層、二酸化ケイ素層、そして最上部にポリシリコン層を有していることが好ましい。あるいは、上記第１のハードマスク層スタックは、窒化ケイ素層、二酸化ケイ素層、および最上部にポリシリコン層を有していてよい。いずれの場合においても、上記第１のハードマスク層スタックが、二酸化ケイ素をエッチングするためのエッチングプロセスによって侵されることのないポリシリコン層を最上部に有していることが重要である。
【００６０】
上記第１のハードマスク層スタックの表面上に、炭素層を有する第２のハードマスク層スタックが任意で備えられていてもよい。
【００６１】
図２Ｄおよび図２Ｅでは、半導体基板１内に形成されたゲート用溝部内にゲート電極８５が形成されている。また、プレート状部８５１は、溝領域８５２よりもわずかに深く基板の内方に向かって伸びている。具体的には、図２Ｅに示されているように、プレート状部８５１は、ゲート電極の溝領域の底部から、さらに約５ｎｍ〜２０ｎｍの深さまで伸びている。
【００６２】
さらに、ゲート電極に隣接する領域は、素子分離用トレンチ２を形成することによって構成される能動領域に対して狭小化されてはいない。したがって、一般的なゲート電圧を印加する際にチャネルが完全に空乏化されることはない。
【００６３】
しかし、図２Ｅから具体的に分かるように、得られるトランジスタのチャネル幅は、従来の凹み形状チャネルトランジスタに比べて拡大している。
【００６４】
図２Ｄに示されているトランジスタでは、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２は、同図に示されている深さより深い位置まで伸ばすことができる。具体的には、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２は、ゲート用溝部７３の底部の下側まで伸ばすことができる。以下では、図２Ｄおよび図２Ｅに示されているトランジスタは、拡張Ｕ字状ゲート用溝部デバイス（ＥＵＤ：extended u-groove device）とも称される。
【００６５】
本明細書において以下に詳細に説明するように、図２Ｄおよび図２Ｅに示されているデバイスを製造する際にゲート電極を備えるプロセスは、半導体基板の表面から、半導体基板の表面に、その表面方向に対し垂直な方向（直交する方向）に向かって第１の深さまで伸びるように、半導体基板内の能動領域にゲート用溝部を構成する工程を含んでいる。
【００６６】
具体的には、ゲート用溝部を構成するプロセスは、素子分離用トレンチの絶縁材料に対して基板材料を選択的にエッチングする選択的エッチングプロセスを含んでいる。その後、ゲート用溝部における、各素子分離用トレンチに隣り合う位置にポケット部がそれぞれ構成される。この結果、第１の深さより深い第２の深さまで伸びる２つの各ポケット部がゲート用溝部に連結され、それにより、これら２つの各ポケット部間にゲート用溝部が配置される。
【００６７】
次のプロセスでは、能動領域とゲート用溝部との界面部、および能動領域と各ポケット部との界面部にゲート絶縁体が設けられ、そして、ゲート用溝部および２つの各ポケット部を充填するようにゲート電極材料が堆積により配置される。
【００６８】
上記のようなゲート用溝部を規定して形成するために、様々な種類の各ハードマスクを用いることができる。具体的には、半導体基板１の表面上、あるいは半導体基板の表面上に堆積された二酸化ケイ素の犠牲層上に、第１のハードマスク層スタックが備えられていてもよい。この第１のハードマスク層スタックは、半導体基板の材料とは異なる材料の層を少なくとも１つ有している。第１のハードマスク層スタックの表面上に、炭素層を有する第２のハードマスク層スタックが任意で備えられていてもよい。
【００６９】
図２Ｄおよび図２Ｅに示されているトランジスタを形成するために基板内のゲート用溝部をエッチングにより形成するプロセスは、素子分離用トレンチの絶縁材料に対して半導体材料を選択的にエッチングするプロセスである。図２Ｄおよび図２Ｅに示されているトランジスタを形成するためには、第１のハードマスク層スタックが、最上層としてポリシリコン層を有している必要はない。具体的には、第１のハードマスク層スタックは、ポリシリコン層／二酸化ケイ素層／ポリシリコン層（任意）、窒化ケイ素層／二酸化ケイ素層／ポリシリコン層（任意）、およびポリシリコン層／窒化ケイ素層、のいずれかの組み合わせであってよい。
【００７０】
しかし、炭素層を有する第２のハードマスク層スタックを用いることが好ましい。具体的には、炭素ハードマスクは炭素層からなり、物理的気相成長法または化学気相成長法による堆積により形成されるものであってもよい。具体的には、上記炭素層は無定形炭素（アモルファスカーボン）から形成されていてよい。無定形炭素は、任意で水素を含有していてよい。
【００７１】
詳細には、微細化をたどる半導体デバイスの製造に際して、構成される構造物の深さと幅とのアスペクト比を特定の値に限定させるために、薄いレジスト材料を用いる必要がある。
【００７２】
しかし、厚みが１００ｎｍ〜２００ｎｍのレジスト層を用いた場合は、エッチングプロセスにおいて所望する選択性を得ることができない。このため、厚みが２００ｎｍ〜３００ｎｍの炭素層、および厚みが約５０ｎｍ〜７０ｎｍの窒素酸化シリコン層を有する炭素ハードマスクを用いることが好ましい。
【００７３】
具体的には、パターン形成されたハードマスクとしてＳｉＯＮ層が用いられる。炭素層をパターン形成するための後のプロセスにおいて、パターン形成されたＳｉＯＮ層がハードマスクとして用いられる。炭素からなるハードマスクは、例えば酸素プラズマによって容易にエッチングにより除去できるため非常に有利である。
【００７４】
本発明の方法によって製造されるトランジスタは、例えば図２Ａに示されているように、側壁状のスペーサ８６を有していると有利である。具体的には、側壁状のスペーサ８６は、ゲート電極８５と、第１および第２のソース／ドレイン領域１２１、１２２との間の界面に配置され、第１および第２の各ソース／ドレイン領域１２１、１２２からゲート電極８５を効果的に絶縁する。
【００７５】
側壁状のスペーサ８６は、ゲート絶縁層のための二酸化ケイ素層８８より厚みが大きいため、ゲート電極８５に印加された電位を隣り合う第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２から効果的に遮断する。具体的には、側壁状のスペーサ８６の少なくとも上部が二酸化ケイ素によって形成されることが好ましい。
【００７６】
図２Ｆは、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２が、図２Ｄに示されているよりも深い位置まで伸びているＥＵＤを示している。さらに、ゲート電極８５と、第１および第２の各ソース／ドレイン領域１２１、１２２との間の境界にスペーサが配置されていて、第１および第２の各ソース／ドレイン領域１２１、１２２からゲート電極８５を電気的に絶縁している。
【００７７】
本発明の好ましい実施形態によると、ＦｉｎＦＥＴまたはＥＵＤを形成する際にゲート用溝部が形成され、そして犠牲材料からなるスペーサが形成される。このスペーサは、後のプロセスにおいて二酸化ケイ素のスペーサなどの恒久スペーサと置換される。この場合、後のプロセスにおいて二酸化ケイ素のスペーサなどの恒久スペーサと置換される上記犠牲スペーサの特性を利用できため有利である。
【００７８】
この場合、上記犠牲スペーサは、恒久スペーサが形成される位置、具体的にはゲート電極を、第１および第２のソース／ドレイン領域から離間しているギャップの位置に形成される。
【００７９】
さらに、本発明の方法によると、第１のハードマスク層スタック内に開口部を形成した後に、第１の開口部の側壁に犠牲スペーサを形成することが好ましい。その後、基板材料が等方性エッチングされ、次の工程において犠牲スペーサが除去される。これによって、基板内に形成された溝の直径が、第１のハードマスク層スタック内の第１の開口部の直径に対して縮小される。これによって限界寸法（critical dimension;ＣＤ）がさらに低減される。
【００８０】
さらに、トランジスタをそれぞれ備えたメモリセルアレイと周辺回路部分とを有するメモリデバイスの製造において、周辺回路部分とメモリセルアレイ部分との各トランジスタの製造には様々な方法がある。
【００８１】
例えば、周辺回路のゲート絶縁層および周辺回路のポリシリコン層を形成し、次にアレイトランジスタを完成させ、続いて、層スタックを堆積させて、周辺回路のゲート電極およびメモリセルアレイのワード線を形成してもよい。
【００８２】
この場合、周辺回路のゲート絶縁層および周辺回路のポリシリコン層は、アレイトランジスタを形成するための第１のハードマスク層スタックの一部として用いられる。この実施形態は、ハードマスク層スタックおよび周辺回路のゲート電極の層を一般的な堆積プロセスによって同時に形成することができるため有利である。
【００８３】
あるいは、犠牲酸化層を成長させた後にアレイトランジスタを形成し、続いて、周辺回路のゲート絶縁層を形成するプロセス、および周辺回路のゲート電極ならびにアレイのワード線を形成するための層スタックを形成するプロセスを行ってもよい。この実施形態は、アレイトランジスタを形成するためのプロセスによって周辺回路のゲート絶縁層の形成が影響を受けることがないため有利である。
【００８４】
さらに、本発明は、第２のソース／ドレイン領域を、それに対応するビット線に電気的に接続するためのビット線を有するメモリセルアレイの製造方法を提供する。具体的には、二酸化ケイ素層、ポリシリコン層、および二酸化ケイ素層を有するハードマスク層スタックが第１のハードマスク層スタックとして用いられる場合は、ビット線コンタクト部を形成するための特別な方法を用いることができる。
【００８５】
しかし、第１のハードマスク層スタックが窒化ケイ素および二酸化ケイ素層を有している場合は、互いに隣り合う各ワード線間の容量結合を回避し、これによってクロストーク効果を低減することができるという利点を発揮できる。
【００８６】
以下の説明では、ゲート誘電体層またはゲート絶縁層について、例えば、詳細にはゲート酸化物などについて言及するが、当業者には明らかであるように、ゲート誘電体層として他の任意の適切な誘電体材料を用いることもできる。
【００８７】
図３〜図３３は、本発明の第１の実施形態を示している。以下に説明するように、二酸化ケイ素からなるスペーサを有する、本発明に係るトランジスタを備えたメモリセルが提供される。
【００８８】
図３Ａは、ストレージキャパシタを形成した後、および能動領域１２を規定した後のメモリセルアレイの一部の平面図を示している。具体的には、能動領域がストライプ状の各セグメント（segments of stripes）として形成される。１列内にある能動領域１２の、互いに隣り合う２つの各セグメントは、トレンチ最上部の酸化物層３４によって互いに絶縁される。トレンチ最上部の酸化物層３４は、上記セグメントに対応するトレンチキャパシタの上側に形成される。
【００８９】
別々の列内にある能動領域１２の隣り合う各ストライプ同士は、離間していて、隣り合う列と列との間には絶縁用トレンチが配置される。これらの絶縁用トレンチには絶縁材料が充填される。各能動領域１２のセグメントはチェス盤状に配置され、隣り合う各列のセグメント同士が互い違いになるように配置される。より具体的には、隣り合う列のセグメントはセルピッチの半分、特に２Ｆ分、オフセット（互いにずれて配置）される。
【００９０】
図３Ｂは、図３Ａに示すアレイのＩ−Ｉ間の断面図を示している。図３Ｂに見られるように、半導体基板１（具体的にはシリコン基板）内にて、その内方に向かって伸びるように、溝状のストレージキャパシタ３が配置される。ストレージキャパシタ３は、内部キャパシタ電極３１およびキャパシタ誘電体３１２を有している。キャパシタ誘電体３１２は、内部キャパシタ電極３１と、それの対である対電極３１３との間に配置される。ストレージキャパシタ３の上部には、当技術分野では一般的であるように、素子分離用カラー３２が配置される。
【００９１】
内部キャパシタ電極３１と、素子分離用カラー３２の上に形成された埋め込みストラップウィンドウ３３とが電気的に接触するように、ポリシリコン充填材３１１が備えられている。ポリシリコン充填材３１１の上には、トレンチ最上部の酸化物層３４が備えられている。トレンチ最上部の酸化物層３４は、例えば、厚み全体が約３０ｎｍであってよく、また埋め込みストラップウィンドウ３３が基板表面１０の近傍に配置されるように、基板表面１０から、例えば約１５ｎｍ突出していることが好ましい。部材番号２１にて示した破線は、図示されている断面と平行な断面に沿って形成された素子分離用トレンチ２の底部を示している。
【００９２】
ストレージキャパシタ３の形成については公知であるため、便宜上その説明を省略している。トレンチキャパシタは、具体的には、内部キャパシタ電極３１と、形成されるトランジスタの第１のソース／ドレイン部分との間の電気的接触が得られるように埋め込みストラップを有している。ポリシリコン充填材３１１のドーパントは基板部分へ拡散して、拡散部分３３１から埋め込みストラップを形成する。
【００９３】
さらに、能動領域１２の側方を限定するための素子分離用トレンチ２がエッチングされ、そして公知であるように絶縁材料によって充填される。素子分離用トレンチ２には、具体的には第１の二酸化ケイ素層、窒化ケイ素の下地層、および二酸化ケイ素充填材料が充填される。
【００９４】
次のプロセスでは、図４に示すように、第１および第２の各ハードマスク層スタック４が堆積により形成される。具体的には、厚みが約１０ｎｍの窒化ケイ素層４１、厚みが約１２０ｎｍの二酸化ケイ素層４２、および厚みが約５０ｎｍのポリシリコン層４３が堆積される。その後、厚みが約１８０ｎｍのハードマスクとしての炭素層４４、および厚みが約６０ｎｍの酸化窒化ケイ素（ＳｉＯＮ）層４５が堆積される。
【００９５】
酸化窒化ケイ素層４５は、具体的には炭素層４４をパターン形成するためのハード層として機能する。さらに、酸化窒化ケイ素層４５は反射防止用のコーティング層である。基板表面１０と窒化ケイ素層４１との間に、二酸化ケイ素の犠牲層（図示せず）が備えられていてもよい。上記プロセスにより得られる構造は、図４に示されている。
【００９６】
次のプロセスでは、図５に示すように、酸化窒化ケイ素層４５内に開口部が形成される。酸化窒化ケイ素層４５内の開口部は、例えばテーパーエッチングプロセスによって、最上部の径よりも底部の径が小さくなるように形成される。
【００９７】
上記開口部は、楕円形となるように形成されることが好ましく、その場合、長径と短径との比率が約２：１〜約２：１．２となるように形成される。具体的には、酸化窒化ケイ素層４５の底部における開口部の径は、５０ｎｍ〜３００ｎｍであってよい。上記プロセスにより得られる構造は図５に示されている。
【００９８】
次のプロセスでは、図６に示すように、ハードマスクである炭素層４４がエッチングされる。その後、選択的エッチングプロセスによって、ポリシリコン層４３および二酸化ケイ素層４２が窒化ケイ素層４１までエッチングされる。上記プロセスにより得られる構造は図６に示されている。図６の上部には、上記構造の平面図が示されている。
【００９９】
図示されているように、酸化窒化ケイ素層４５内に開口部４６が形成される。図６の下部は、図６の上部に示した構造のＩ−Ｉ間の断面図を示している。下部に見られるように、開口部４６は窒化ケイ素層４１に至る深さまで、各層の厚さ方向に沿って伸びるように形成されている。
【０１００】
窒化ケイ素層４１が、シリコンおよび二酸化ケイ素に対して選択的にエッチングされる。その後、二酸化ケイ素およびシリコンを同時にエッチングするためのエッチングプロセスが行われる。
【０１０１】
具体的には、このエッチングプロセスによってシリコンが約１５ｎｍ〜６０ｎｍの深さまでエッチングされる。この結果、開口部４６がシリコン基板１の内部にまで伸びるように形成される。さらに、図７に示されているＩ−Ｉ線に対して直交する方向の区域にある素子分離用トレンチ２の上部もまたエッチングされ、除去される。
【０１０２】
その後、残存している酸化窒化ケイ素層４５およびハードマスクである炭素層４４が除去される。具体的には、上記炭素層４４は、酸素プラズマによってエッチングされてよい。上記各エッチングにより得られる構造は図７に示されている。
【０１０３】
図７の上部は、得られた構造の平面図を示している。図示されているように、開口部４６はポリシリコン層４３内に形成される。開口部４６内では、能動領域１２のシリコン基板１の材料は覆われない、つまり露出している。各素子分離用トレンチ２は、能動領域１２に対し隣接して配置されている。開口部４６内においては、素子分離用トレンチ２は、覆われていない、すなわち露出している。
【０１０４】
上記構造の断面図は図７の下部に示されている。図示されているように、開口部４６はシリコン基板１の内部までに伸びている。開口部４６は、例えば基板表面１０の下方約１５ｎｍ〜６０ｎｍまで伸びて、ゲート用溝部７３を形成するようになっていてよい。
【０１０５】
図８Ａに示すように、窒化ケイ素層であるスペーサ４７が形成される。具体的には、厚みが約０．３Ｆの窒化ケイ素層がコンフォーマル（等方的）に堆積され、そして異方性エッチングプロセスが行われてスペーサ４７が形成される。その後、素子分離用トレンチ２における二酸化ケイ素材料をエッチングするためのエッチングプロセスが行われる。具体的には、二酸化ケイ素が約１００ｎｍエッチングされる。得られる構造は図８Ａおよび図８Ｂに示されている。
【０１０６】
図８Ａの上部は、得られる構造の平面図を示している。図示されているように、筒状の窒化ケイ素のスペーサ４７によって囲まれた開口部４６がポリシリコン層４３内に形成される。能動領域１２の両側には素子分離用トレンチ２が備えられる。得られる構造の断面図は、図８Ａの下部に示されている。この断面図は、図８Ａの上部に示したように、Ｉ−Ｉ間の断面図である。図示されているように、開口部４６のいずれの各側壁上にもスペーサ４７が配置されている。
【０１０７】
図８Ｂは、図８ＡのＩＩ−ＩＩ間の断面図を示している。図示されているように、素子分離用トレンチ２内にて、その厚さ方向に伸びる、各ポケット部７４が酸化物エッチングプロセスによって形成される。さらに、開口部４６の上部には、スペーサ４７が配置されている。
【０１０８】
必要に応じて、等方性シリコンエッチングプロセスを行って、能動領域１２を薄く形成してもよい。具体的には、能動領域は、さらに１０ｎｍ〜２０ｎｍ薄く形成される。この結果、得られる能動領域の幅は約３５ｎｍ未満になる。次のプロセスでは、図９に示すように、例えばＩＳＳＧ（in-situ steam generated）酸化プロセスによって、ゲート絶縁層のための二酸化ケイ素層８８が堆積により形成される。得られる構造は図９に示されている。
【０１０９】
具体的には、図９の上部は得られる構造の平面図を示している。図示されているように、これまでの各図に対して能動領域１２が薄く形成されている。表面領域全体が二酸化ケイ素層８８によって覆われる。また、図９の上部はスペーサ４７の位置を示している。図９の下部は、Ｉ−Ｉ間の断面図を示している。図示されているように、基板表面全体にゲート絶縁層のための二酸化ケイ素層８８がコンフォーマルに堆積により形成される。
【０１１０】
図１０は、図９Ａの上部のＩＩ−ＩＩ間の断面図を示している。図示されているように、能動領域１２は薄い部分１２５を有している。表面全体にゲート絶縁層のための二酸化ケイ素層８８がコンフォーマルに形成される。シリコンエッチングプロセスによって、拡張されたポケット部７４’が形成される。
【０１１１】
窒化ケイ素の犠牲層が厚み約８０ｎｍにて表面全体に対し堆積により形成される。その後、窒化ケイ素の上記犠牲層に対して、エッチングによって約１００ｎｍの深さまで除去される。この結果、図１１Ａおよび図１１Ｂに示すように、窒化ケイ素充填材４９が、以前のプロセスによって形成された残りの開口部４６を充填するように設けられる。
【０１１２】
そして、公知の方法によってゲート絶縁層のための二酸化ケイ素層８８およびポリシリコン層４３が除去される。この結果、上記開口部４６内において、窒化ケイ素層であるスペーサ４７および窒化ケイ素充填材４９が、窒化ケイ素層４１の最上部から約７０ｎｍ以上の高さまで伸びるように設けられる。
【０１１３】
得られる構造は図１１Ａに示されている。図１１Ａは、例えば図９に見られるＩ−Ｉ間の断面図を示している。図１１Ｂは、ＩＩ−ＩＩ間の断面図を示している。図示されているように、図１１Ａに示されている断面に直交する断面では、開口部４６に、上記スペーサ４７および窒化ケイ素充填材４９が充填される。
【０１１４】
二酸化ケイ素層４２を除去するためのエッチングプロセスが行われる。このエッチングプロセスによって、スペーサ４７と窒化ケイ素充填材４９との間に配置されたゲート絶縁層のための二酸化ケイ素層８８の最上部が除去される。得られる構造は図１２に示されている。図１２の左側はＩ−Ｉ間の断面図を示している。図１２の右側は、メモリデバイスの周辺回路部分の、例えば図１のＩＩＩ−ＩＩＩ間の断面図を示している。図１２に見られるように、ゲート電極が形成される部分を除いて、完成した基板表面が窒化ケイ素層４１によって覆われる。
【０１１５】
厚みが４ｎｍの二酸化ケイ素層５４が、窒化ケイ素層４１を保護するための層として形成される。二酸化ケイ素層５４は、例えばＩＳＳＧ酸化プロセスによって形成することができる。得られる構造は図１３に示されている。図示されているように、表面全体が二酸化ケイ素層５４によって覆われる。
【０１１６】
アレイ部分を露出させた状態にて、メモリデバイスの周辺回路部分上にレジスト層３５が設けられる。さらに、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２を設けるための注入プロセスが行われる。得られる構造は図１４に示されている。図１４に見られるように、ＩＩＩ−ＩＩＩ間の周辺回路部分がレジスト層３５によって覆われて、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２が形成される。
【０１１７】
次のプロセスでは、ディグレージング（deglazing）プロセスが行われて、アレイ部分から二酸化ケイ素層５４が除去される。その後、周辺回路部分からレジスト層３５が除去される。この結果、周辺回路部分が二酸化ケイ素層５４によって保護されたままとなる一方、アレイ部分では表面が窒化ケイ素層４１によって覆われる。得られる構造は図１５に示されている。
【０１１８】
熱リン酸（hot phos.）を用いたエッチングプロセスが行われて、二酸化ケイ素に対して窒化ケイ素が選択的にエッチングされる。この結果、図１６に示すように、窒化ケイ素層４１がアレイ部分から除去される。さらに、スペーサ４７と、形成された開口部の中央にある窒化ケイ素充填材４９とが完全にエッチングされる。このエッチングプロセスは二酸化ケイ素に対して選択的であるため、周辺回路部分がエッチングされることはない。得られる構造は図１６に示されている。
【０１１９】
続いて、二酸化ケイ素をエッチングするためのエッチングプロセスが行われる。これによって二酸化ケイ素層５４および二酸化ケイ素層８８が除去される。得られる構造は図１７に示されている。
【０１２０】
ＨＣｌ蒸気を用いた酸化プロセスが、約８００℃の温度で行われる。これによって、覆われていなかったシリコン材料が酸化されて二酸化ケイ素が形成される。この結果、二酸化ケイ素層が形成される。この二酸化ケイ素層は、具体的にはゲート絶縁層のための二酸化ケイ素層８８と、厚みが約１５〜２０ｎｍ（これによって９〜１２ｎｍのシリコンを消費する）のスペーサとしての二酸化ケイ素層３６とを有している。
【０１２１】
熱リン酸を用いた窒化物エッチングプロセスが行われる。これによって窒化ケイ素層４１が周辺回路部分から除去される。得られる構造は図１８に示されている。
【０１２２】
周辺回路のトランジスタのドープ領域を備えるための注入プロセスを任意で行ってもよい。そして、二酸化ケイ素の犠牲層がある場合は、これが除去される。
【０１２３】
その後、ＨＣｌ蒸気を用いた酸化プロセスが行われて、周辺回路のゲート絶縁層のための二酸化ケイ素層２９が設けられる。その後、厚みが約８０ｎｍのポリシリコン層が堆積されて、次にポリシリコンを約６０ｎｍの深さまで除去するエッチングプロセスが行われる。この結果、表面全体がポリシリコン層４８によって覆われて、基板表面に形成された開口部にポリシリコン材料が充填される。得られる構造は図１９に示されている。
【０１２４】
具体的には、図１９Ａに示されているように、Ｉ−Ｉ間の断面図では、ゲート用溝部にポリシリコン材料が充填される。以下の図では、スペーサとしての二酸化ケイ素層３６および二酸化ケイ素２９の一部はキャパシタトレンチの上に示されている。
【０１２５】
しかし、これらの二酸化ケイ素層は、形成されたプロセス条件によっては、キャパシタトレンチを覆う連続層としては形成されないことは当業者には明らかである。より具体的に説明すると、スペーサとしての二酸化ケイ素層３６および二酸化ケイ素２９は、熱酸化によって形成された場合は、キャパシタトレンチを充填するトレンチ最上部の酸化物層３４の上には形成されない。
【０１２６】
ＩＩ−ＩＩ間の断面図を示す図１９Ｂからさらに分かるように、図１９Ａの断面に対し直交する方向の垂直な断面においても、また、ゲート用溝部にポリシリコン材料が充填される。
【０１２７】
ゲートスタックを形成するための層が堆積される。具体的には、従来技術と同様に、ポリシリコン層５５、タングステン層８２、および窒化シリコン層５６が堆積される。得られる構造は図２０に示されている。
【０１２８】
その後、ゲート電極を形成するための層スタックがパターン形成されて、ワード線が形成される。具体的には、これらの層は、ライン／スペースパターン（line/spaces pattern）を有するマスクを用いて形成されたレジストパターンを用いてエッチングされる。そして、層スタックがエッチングにより形成される。
【０１２９】
ポリシリコン層５５のエッチングプロセスの終点は、終点検出（end point detection）によって検出されて、ポリシリコン層４８に達したときにおいて停止することが好ましい。得られる構造は図２１に示されている。
【０１３０】
図示されているように、アレイ部分にアクティブワード線８ａおよびパッシングワード線８ｂが形成される。また、ＩＩＩ−ＩＩＩ間の周辺回路部分に周辺回路のゲート電極８ｃが形成される。
【０１３１】
図２１では、ゲート電極に対するワード線８ａおよび８ｂのわずかなミスアラインメントが図示されている。以下の説明から明らかとなるように、このようなミスアラインメントによって好ましくない短絡（short）が起こることはない。
【０１３２】
以下では、ゲート電極下部およびビット線コンタクトでの短絡を回避してビット線コンタクトの形成を可能にするプロセスについて説明する。
【０１３３】
まず、ポリシリコン層５５をエッチングするためのプロセスが行われる。ポリシリコン層５５をエッチングするためのプロセスは、ポリシリコン層４８もエッチングするオーバエッチングプロセスであってもよい。あるいは、ポリシリコン層４８もエッチングするための追加的なエッチングプロセスを行ってもよい。ポリシリコン材料をエッチングした後に得られる構造は図２２に示されている。
【０１３４】
図２２に見られるように、Ｉ−Ｉ間のアレイ部分において、ゲート用溝部７３の上部からポリシリコン材料が除去される。その後、ゲート用溝部７３の露出した部分に二酸化ケイ素が任意で充填されてもよい。このために、開始時の気体としてテトラエチル・オルトシリケート（tetraethyl ortho silicate; ＴＥＯＳ）を用いた化学気相成長法（Chemical Vapour Deposition;ＣＶＤ）プロセスによって、二酸化ケイ素が約３０ｎｍ堆積される。
【０１３５】
そして、二酸化ケイ素層が約４０ｎｍの深さまでエッチングにより除去される。この結果、ゲート用溝部の底部において二酸化ケイ素充填材３７が形成される。周辺回路部分のＩＩＩ−ＩＩＩ間では、二酸化ケイ素層２９がエッチングされる。この任意のプロセス後に得られる構造は図２３に示されている。
【０１３６】
公知の方法による酸化プロセスを行って、厚みが約７ｎｍの二酸化ケイ素層３８を側壁酸化物として任意で形成してもよい。得られる構造は図２４に示されている。
【０１３７】
次に、第２のソース／ドレイン領域１２２とのビット線コンタクトを形成するための方法について説明する。このプロセスは公知であるため、ほんの一例として説明する。当業者には明らかなように、ビット線コンタクトは、具体的には自己整合コンタクト形成（self aligned contact formation）といった任意の別の適切なプロセスによっても形成可能である。
【０１３８】
ビット線コンタクトを形成するためには、まず、例えばＴＥＯＳ法などの公知の方法によって、厚みが約（０．３×Ｆ）の二酸化ケイ素層５７が堆積される。図２３を参照しながら説明した二酸化ケイ素充填材３７を充填するためのプロセスは、ゲート用溝部の上部を二酸化ケイ素によって充填するために行ってもよい。得られる構造は図２５に示されている。
【０１３９】
その後、従来の方法によってビット線のコンタクトプラグ９５が形成される。具体的には、非ドープのポリシリコン層９３が堆積され、上記ポリシリコン層９３に対して、ＣＭＰ（Chemical Mechanical Polishing; 化学機械的研磨）プロセスにより平坦化が施され、次に、上記平坦化されたポリシリコン層９３上に対し、窒化ケイ素層９４が、ＣＶＤにより形成される。
【０１４０】
その後、ビット線コンタクトマスクを用いて、コンタクトプラグ９５がフォトリソグラフィーによって規定され、続いて、露出したポリシリコン層９３および窒化ケイ素層９４がエッチングにより除去される。続いてフォトレジスト材料が表面から除去される。得られる構造は図２６に示されている。図示されているように、ビット線のコンタクトプラグ９５は、第２のソース／ドレイン領域１２２の上の位置に形成されている。
【０１４１】
ディグレージングプロセスが行われて、表面の二酸化ケイ素層の一部が除去される。その後、窒化ケイ素層９４をエッチングするためのウェットエッチングプロセスが行われる。そして異方性エッチングプロセスが行われて、二酸化ケイ素層５７の水平方向に沿った部分が除去される。得られる構造は図２７に示されている。
【０１４２】
図示されているように、アレイ部分では、第２のソース／ドレイン領域１２２の上に、ポリシリコンからなるコンタクトプラグ９５が形成される。第１のソース／ドレイン領域１２１は覆われていない。周辺回路部分のＩＩＩ−ＩＩＩ間では、二酸化ケイ素層５７が水平方向に沿った表面部分から除去される。
【０１４３】
表面全体に二酸化ケイ素層９６が堆積される。その後、メモリデバイスの周辺回路部分に低濃度ドープ部分を注入するための注入プロセスが行われる。さらに、イオン注入プロセスによって、ｐドープ部分およびｎドープ部分が備えられる。得られる構造は図２８に示されている。図示されているように、表面全体が薄い二酸化ケイ素層９６によって覆われる。
【０１４４】
ＬＰＣＶＤ（low pressure CVD; 減圧ＣＶＤ）によって、厚みが１２ｎｍの窒化ケイ素層９７が堆積される。その後、ＢＰＳＧ層が堆積される。ＢＰＳＧ層９７１がアニーリングされ、そしてＣＭＰプロセスが行われて、二酸化ケイ素層９６が除去される。得られる構造は図２９に示されている。アレイ部分の断面図を示している図２９の左側に見られるように、ビット線のコンタクトプラグ９５のポリシリコン層９３が露出される。
【０１４５】
従来のエッチングプロセスによって、ポリシリコン層９３が除去される。その後、ビット線のコンタクトプラグ９５に直接隣り合ったスペーサの二酸化ケイ素層９６がエッチングにより除去される。この結果、ビット線コンタクト開口部９０が表面に形成される。
【０１４６】
そして、イオン注入プロセスが行われて、図３０に示すように、第２のソース／ドレイン領域の一部を形成するドープされたポケット部（doped pocket）１３３が設けられる。得られる構造は図３０に示されている。図示されているように、ビット線コンタクト開口部９０が第２のソース／ドレイン領域１２２と接触可能に面している。
【０１４７】
周辺回路部分において、図３１に示すように、周辺回路のゲート電極８ｃおよび上記ゲート電極８ｃのタングステン層８２と接触するように、開口部２７が形成されている。この周辺回路のゲート電極コンタクト用の開口部２７は、従来の方法（すなわち、対応する開口部をフォトリソグラフィーによって構成する方法）によって形成される。得られる構造は図３１に示されている。
【０１４８】
さらに、図３２および図３３に示すように、周辺回路部分に周辺回路用の各コンタクト部２６のための各開口部２８が、フォトリソグラフィーによるパターン形成、およびエッチングによって形成される。具体的には、各開口部２７、２８は、一般的なエッチングプロセスによって同時に形成することができる。さらに、接触抵抗を低減するための注入プロセスが行われる。得られる構造は図３２に示されている。図示されているように、周辺回路のゲート電極用の開口部２７および周辺回路のコンタクト用の開口部２８が周辺回路部分に形成される。
【０１４９】
コンタクトを完成させるために、パターン形成された各開口部２７、２８、９０に電気的伝導性材料が充填される。具体的には、例えばスパッタリングによって、チタン（Ｔｉ）層９８および窒化チタン（ＴｉＮ）層９８１が形成される。その後、例えばＭＯＣＶＤ（metal organic chemical vapor deposition; 有機金属化学気相成長法）またはスパッタリング法によって、タングステン充填材９９が堆積される。その後、ＣＭＰプロセスにより表面の平坦化が行われる。
【０１５０】
次に、一般的な方法によってビット線９が形成される。得られる構造は図３３に示されている。図示されているように、トランジスタの第１のソース／ドレイン領域１２１に接続されたストレージキャパシタ３を有するメモリセルが形成される。トランジスタは、第２のソース／ドレイン領域１２２と、ゲート絶縁層のための二酸化ケイ素層８８によってチャネルから絶縁されたゲート電極４８とをさらに有している。ゲート電極４８は、ポリシリコン層５５およびタングステン層８２を有した、対応するワード線８ａに接続されている。
【０１５１】
ゲート電極４８は、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２から、それぞれ、スペーサとしての二酸化ケイ素層３６およびゲート絶縁層のための二酸化ケイ素層８８によって絶縁されている。これらによって、ゲート電極に生じる電界が弱まる。
【０１５２】
第２のソース／ドレイン領域１２２は、ビット線コンタクト部９０１を介してビット線９に接続される。図３３から理解されるように、各ワード線８ａ、８ｂに対するビット線のコンタクトプラグ９５のミスアラインメントによって、好ましくない短絡が生じることはない。ビット線９の長手方向は、各ワード線８ａ、８ｂの長手方向に対して直交する方向に伸びている。
【０１５３】
さらに、図３３の右側には周辺回路部分が示されている。周辺回路部分には、周辺回路のゲート電極用のコンタクト部２５を介して周辺回路部分のゲート電極８ｃが接続されていて、また周辺回路のコンタクト部２６が設けられている。
【０１５４】
アレイ部分では、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２が、ゲート電極４８よりも深く伸びている。この結果、第１および第２の各ソース／ドレイン領域を、互いに接続し、連結するチャネルが、基板表面に対して水平な構成要素を有する。
【０１５５】
図示されている断面に直交する断面では、能動領域の３つの面がゲート電極４８によって囲まれている。具体的には、能動領域がリッジ形をしたフィン領域が薄く形成され、これによってアレイトランジスタの動作中にチャネルが完全に空乏化される。
【０１５６】
本発明に係る第２の実施形態は、アレイ部分の一部および周辺回路部分の一部が同じプロセスによって加工されるメモリデバイスの製造方法に関する。ゲート電極を形成するための第１のハードマスク層スタックは、第１のポリシリコン層、二酸化ケイ素層、および任意で第２のハードマスク層を有している。第２のハードマスク層スタックは炭素層を含んでいる。
【０１５７】
本発明の第２の実施形態によれば、アレイ部分を覆う第１のポリシリコン層は、アレイ部分でのトランジスタ製造中に、周辺回路部分をマスクするためのマスクとしても機能する。アレイトランジスタは、基板内において、ゲート電極の溝領域よりもゲート電極のプレート状部が深い位置まで伸びた凹み形状チャネルのトランジスタとして形成される。このとき、上記溝領域と上記プレート状部との間の深さの差は大きくはない。アレイトランジスタが完成された後、周辺回路部分から第１のポリシリコン層が除去されて、メモリデバイスの周辺回路部分が完成される。
【０１５８】
次の各図としての図３４では、アレイ部分と周辺回路部分との断面図が示されている。これらの断面図では、アレイ部分の素子分離用トレンチ２が、周辺回路部分の素子分離用トレンチ２３よりも深く伸びている。
【０１５９】
しかし、アレイ部分の素子分離用トレンチ２は、周辺回路部分の素子分離用トレンチ２３と比べて、任意の適切な深さまで伸びていてよいことについて明確に理解されたい。具体的には、アレイ部分の素子分離用トレンチ２は、通常は周辺回路部分の素子分離用トレンチ２３と同じ深さまで伸びていてもよい。
【０１６０】
本発明の第２の実施形態を実施するにあたり、例えば図３に示されている構造を出発点として、まず基板表面に酸化物の犠牲層２４が堆積により形成される。その後、ドープされる部分を規定するためのリソグラフィープロセスが行われる。次に、一般的なようにウェル埋め込み（well implant）が行われる。
【０１６１】
その後、イオン注入プロセスが行われてドープ部分１２４が備えられる。ドープ部分１２４は、完成したトランジスタの第１および第２の各ソース／ドレイン領域をそれぞれ形成する。この注入プロセス中において、フォトレジスト層によって周辺回路部分がマスクされる。このプロセス後、周辺回路部分からフォトレジスト材料が除去される。図３４は、得られる構造の断面図を示している。
【０１６２】
具体的には、図３４のＩＶ−ＩＶ間の断面図は、図３Ａにも見られるように、能動領域１２の方向と平行な図を示している。さらに、図３４の右側部分は、図３Ａにも見られるように、能動領域の長手方向に対し直交する方向のＶ−Ｖ間の断面図を示している。さらに、ＶＩ−ＶＩ間の断面図は、図１に見られる周辺回路部分の断面図を示している。図３４から分かるように、基板のドープ部分１２４がアレイ部分の基板表面１０に備えられる一方、周辺回路部分にはドープ領域が設けられていない。
【０１６３】
さらに、図３４に見られるように、アレイ部分の素子分離用トレンチ２は所定の深さまで伸びている。素子分離用トレンチ２の底部は、ＩＶ−ＩＶ間の断面図の破線２１によって示されている。
【０１６４】
次に、厚みが約２０ｎｍ〜６０ｎｍのポリシリコン下地層２００が、公知の方法によって、表面上に堆積により形成される。得られる構造は図３５に示されている。図３５に示されているように、基板表面全体がポリシリコン下地層２００によって覆われる。
【０１６５】
図３６に示すように、二酸化ケイ素層２０１が公知の方法によって堆積される。具体的には、厚みが約１００ｎｍの二酸化ケイ素層２０１が、平坦な基板表面となるように設けられている。得られる構造は図３６に示されている。その後、図３７に示されているように、厚みが約６０ｎｍ〜１２０ｎｍのポリシリコン層２０２が公知の方法によって備えられて、基板表面全体が覆われる。
【０１６６】
続いて、最初に、公知の方法によって、図３８に示すように、厚みが約１５０ｎｍ〜３００ｎｍのハードマスクとしての炭素層２０３が基板表面全体に堆積され、次に厚みが約５０ｎｍ〜１００ｎｍのＳｉＯＮ層２０４が堆積される。得られる構造は図３８に示されている。
【０１６７】
図３９に示すように、ＳｉＯＮ層２０４およびハードマスクとしての炭素層２０３に開口部が形成される。得られる構造の平面図を示す図３９の上部に見られるように、形成される開口部は、能動領域の方向に水平な方向の直径と、能動領域の方向に直交する方向の直径との２つの異なる直径を持つ楕円形である。まず、テーパーエッチングプロセスによってＳｉＯＮ層２０４がエッチングされ、次にテーパーエッチングではないエッチングプロセスによってハードマスクとしての炭素層２０３がエッチングされることが好ましい。
【０１６８】
得られる構造は図３９に示されている。ＩＶ−ＩＶ間の断面図に見られるように、ハードマスクとしての炭素層２０３内およびＳｉＯＮ層２０４内に開口部７が形成される。開口部７の直径は、Ｖ−Ｖ間の断面図よりもＩＶ−ＩＶ間の断面図において小さい。Ｖ−Ｖ間の開口部７の直径は、能動領域１２の幅よりも大きい。さらに、このエッチングプロセスによって周辺回路部分が影響を受けることはない。
【０１６９】
次に、図４０に示すように、ハードマスクとしてのポリシリコン層２０２がエッチングされ、次に、二酸化ケイ素をエッチングするためのエッチングプロセスが行われる。得られる構造は図４０に示されている。ＩＶ−ＩＶ間の断面図に見られるように、開口部７がエッチングにより形成され、ポリシリコン下地層２００において上記エッチングが停止される。さらに、Ｖ−Ｖ間の断面図では、開口部７がエッチングされてポリシリコン下地層２００において停止されるが、周辺回路部分が影響を受けることはない。
【０１７０】
ＳｉＯＮ層２０４、ハードマスクとしての炭素層２０３、およびポリシリコン層２０２が除去されるが、アレイ部の構造は二酸化ケイ素層２０１によって覆われたままである。その後、ポリシリコン、続いて薄い二酸化ケイ素をエッチングするための、貫通のエッチングプロセスが行われる。このエッチングプロセスによって、二酸化ケイ素の犠牲層２４に開口が形成される。その後、シリコンをエッチングするためのエッチングプロセスが行われる。この結果、シリコン基板材料内にシリコンのゲート用溝部７３が形成される。得られる構造は図４１に示されている。
【０１７１】
図示されているように、ドープ部分１２４の底面の下にシリコンのゲート用溝部７３の底面が配置されるような深さまで伸びている。ＶＩ−ＶＩ間の断面図に示されているように、窒化ケイ素層（ＳｉＯＮ層）２０４、炭素ハードマスクの炭素層２０３、およびハードマスクとしてのポリシリコン層２０２もまた周辺回路部分から除去される。図４１の上部に示されている平面図に見られるように、得られる表面は二酸化ケイ素２０１によって覆われている一方、シリコンのゲート用溝部７３によって開かれる部分の能動領域１２は、上記二酸化ケイ素層２０１によって覆われず、露出している。
【０１７２】
その後、等方性シリコンエッチングプロセスが行われて、シリコン材料が１０ｎｍ〜２０ｎｍ側方から除去される。この結果、シリコンのゲート用溝部７３は、図４２のＩＶ−ＩＶ間の断面図では拡大されていて、Ｖ−Ｖ間の断面図では深くなっている。このエッチングプロセス前のシリコン溝部分は破線で示されている。シリコンのゲート用溝部７３の最上部では、二酸化ケイ素層３０１は、溝の側壁から側方に突出している。得られる平面図は、図４２の上部に示されている。ボトル構造２０５が形成される。
【０１７３】
さらに、二酸化ケイ素の別の犠牲層が任意で形成されてもよい。その後、ＨＦ（hydrofluoric acid; フッ化水素酸）を用いた等方性エッチングが行われる。この結果、ボトル構造が除去され、そして素子分離用トレンチ２内にポケット部７４が形成される。
【０１７４】
具体的には、ポケット部７４は、素子分離用トレンチ２内において、シリコンのゲート用溝部７３よりも深く伸びている。しかしポケット部７４の構造とシリコンのゲート用溝部７３との深さの差はわずかである。具体的には、このエッチングプロセスは、用いられる技術の最小構造寸法Ｆに応じて、約１０ｎｍ〜２０ｎｍエッチングするように行われる。
【０１７５】
得られる構造は図４３に示されている。ＩＶ−ＩＶ間の断面図に示されているように、ボトル構造２０５が除去される。さらにＶ−Ｖ間の断面図に見られるように、ポケット部７４が形成される。ポケット部７４は、能動領域１２の表面に対してわずかに下方に突出している。得られる構造の平面図は、図４３の上部に示されている。
【０１７６】
酸化プロセスが行われて、ゲート絶縁層のための二酸化ケイ素層８８が備えられる。ゲート絶縁層のための二酸化ケイ素層８８の厚みは、用いられる技術に応じて２ｎｍ〜６ｎｍである。
【０１７７】
得られる構造は図４４に示されている。図４４の上部は平面図を示し、また図４４の下部はそれぞれの断面図を示している。ＩＶ−ＩＶ間およびＶ−Ｖ間の断面図に示されているように、ゲート用溝部７３の表面がゲート絶縁層のための二酸化ケイ素層８８によって覆われる。
【０１７８】
その後、ポリシリコン層２０６が堆積される。続いて、表面を平坦化するための任意のＣＭＰプロセス、およびポリシリコン層をエッチングするための等方性エッチングプロセスが行われる。この結果、図４５に見られるように、シリコンのゲート用溝部７３の下部にポリシリコン層２０６が充填される。
【０１７９】
その後、シリコンのゲート用溝部７３の上部に、スペーサのための二酸化ケイ素層３６が形成される。具体的には、公知の方法によって二酸化ケイ素層が堆積される。次に、堆積された二酸化ケイ素層の水平に沿った部分を除去するための異方性エッチングプロセスが行われる。
【０１８０】
この結果、スペーサとしての二酸化ケイ素層３６が形成される。図４６は得られる構造を示している。具体的には、図４６の上部は得られる構造の平面図を示し、また図４６の下部は対応する断面図を示している。具体的には、シリコンのゲート用溝部７３の側壁上部上にスペーサとしての二酸化ケイ素層３６が形成される。
【０１８１】
任意で、半導体基板内に形成された凹み形状のゲート用溝部７３に別のポリシリコン層２０７が充填され、そしてこの追加的に充填されたポリシリコン層２０７を部分的にエッチングするためのエッチングプロセスが行われる。この任意のプロセス後に得られる構造は図４７に示されている。能動領域の方向に水平なＩＶ−ＩＶ間の断面図に示されているように、追加的なポリシリコン層２０７の表面の高さは、ポリシリコン下地層２００の上縁にほぼ対応している。
【０１８２】
異方性エッチングプロセスが行われて、二酸化ケイ素層が除去される。この結果、二酸化ケイ素層２０１が水平方向に沿ってエッチングされる。得られる構造は図４８に示されている。周辺回路部分のＶＩ−ＶＩ間の断面図に示されているように、周辺回路の素子分離用トレンチ２３に隣接して酸化物スペーサ２０１０が形成される。アレイ部分では、スペーサとしての二酸化ケイ素層３６をシリコンのゲート用溝部７３に残したまま、二酸化ケイ素層２０１が完全に除去される。得られる平面図は、図４８の上部に示されている。
【０１８３】
アレイ部分がエッチングマスクによって覆われる。そして二酸化ケイ素層の残存部分が除去され、ポリシリコンエッチングプロセスが行われる。さらに、酸化物の犠牲層２４が除去される。その後、アレイ部分からレジストが剥離される。
【０１８４】
得られる周辺回路部分の断面図は図４９に示されている。図４９に見られるように、周辺回路部分の基板表面が露出される。アレイ部分は、先のプロセスにおいて適切なレジスト層によって覆われていたため、上記プロセスによって影響を受けることはない。
【０１８５】
二酸化ケイ素層を除去するためのエッチングプロセスが行われる。これによって、周辺回路部分から二酸化ケイ素の犠牲層２４が除去される。その後、周辺回路の二酸化ケイ素層２９が形成される。周辺回路のゲート絶縁層の厚みは、最小構造寸法に応じて、例えば１ｎｍ〜６ｎｍである。
【０１８６】
周辺回路の二酸化ケイ素の犠牲層２４を除去し、二酸化ケイ素層２９を形成するプロセスによって、先のプロセスによる損傷を受けにくい二酸化ケイ素層２９が得られる。得られる構造は図５０に示されている。周辺回路部分を示すＶＩ−ＶＩ間の断面図に見られるように、表面全体が、ゲート絶縁層のための二酸化ケイ素層によって覆われる。さらに、ＩＶ−ＩＶ間の断面図およびＶ−Ｖ間の断面図に見られるように、アレイ部分にも、上記二酸化ケイ素層が堆積されて表面全体が覆われる。公知の方法によって、厚みが３５ｎｍのポリシリコン層２０８がさらに堆積される。得られる構造は図５１に示されている。
【０１８７】
アレイ部分は覆わずに、周辺回路部分がエッチングマスクによって覆われる。その後、ポリシリコン層２０８をエッチングし、そしてアレイ部分から、上記二酸化ケイ素層をエッチングするためのエッチングプロセスが行われる。周辺回路部分を覆うマスクが除去される。得られる構造は図５２に示されている。ＶＩ−ＶＩ間の断面図に見られるように、このプロセスによって周辺回路部分が影響を受けることはない。アレイ部分では、ポリシリコン層２０８および上記二酸化ケイ素層が除去される。
【０１８８】
図５２に示されている構造を出発点として、周辺回路部分およびアレイ部分が公知の方法によってプロセスされる。より具体的には、周辺回路部分およびアレイ部分のいずれも、後のプロセスにおいて、対応するレジストに対して選択的にマスクされないため、アレイ部分または周辺回路部分のいずれか１つのみが加工される。
【０１８９】
別のポリシリコン層８１１が任意で堆積されてもよい。得られる構造は図５３に示されている。図５３に示されている様々な断面図に見られるように、基板表面全体がポリシリコン層２０８０によって覆われる。
【０１９０】
ワード線および周辺回路のゲート電極を形成するための層が堆積される。具体的には、ゲート電極はＷＳｉによって形成されてよい。この場合、ポリシリコン層８１１、ＷＳｉ（ケイ化タングステン）層８２、および窒化ケイ素層８１ａが表面全体に堆積される。得られる構造は図５４に示されている。
【０１９１】
上記構造にもかかわらず、当業者には明らかであるように、ワード線および周辺回路のゲート電極を形成するための層スタックは、従来技術で一般的に用いられる方法によって形成されてもよい。
【０１９２】
その後、アレイ部分において、ライン／スペーサパターンを有するマスクを用いてゲート層スタックがパターン形成される。得られる構造は図５９に示されている。
【０１９３】
図５４に示されている構造は、別のプロセスフローによる別の方法によって形成することもできる。本発明の第２の実施形態にしたがって、第１のポリシリコン下地層２００を有するハードマスク層スタックが備えられる。エッチングプロセスに対する選択性を所望通りに得るためには、基板表面１０と第１のポリシリコン下地層２００との間に犠牲層２４が備えられなければならない。
【０１９４】
したがって、酸化物の犠牲層２４およびポリシリコン下地層２００が、周辺回路のゲート絶縁層と、周辺回路のゲート電極を形成するための層スタックの一部とを形成している場合は、メモリデバイスを形成するためのプロセスをさらに簡略化することができる。
【０１９５】
しかし、このような変更を加えるにあたっては、アレイ部分にトランジスタを形成するためのプロセスによって、二酸化ケイ素層２９および第１のポリシリコン下地層２００が影響を受けないように、特別な注意を払わなければならない。
【０１９６】
図３に示されている構造を出発点として、別のプロセスフローにしたがって、上述したように、アレイ部分にウェルを構成するための注入プロセスが行われる。さらに、ドープ部分１２４を形成するためのイオン注入プロセスが行われる。このドープ部分１２４は、後に第１および第２の各ソース／ドレイン領域を構成する。その後、表面全体からレジスト材料が除去される。そして、周辺回路のゲート絶縁層として機能する、二酸化ケイ素層２９が堆積によって形成される。得られる構造は図５５に示されている。図５５に見られるように、表面全体が上記二酸化ケイ素層によって覆われる。
【０１９７】
その後、図３５〜図４８に照らして説明した各プロセスが行われる。得られる構造は図５６に示されている。図５６に見られるように、表面全体がポリシリコン下地層２００によって覆われる。ゲート用溝部７３に各ポリシリコン層２０６、２０７が充填され、そしてゲート電極の上部が、スペーサとしての二酸化ケイ素層３６によってドープ部分１２４から絶縁される。
【０１９８】
アレイ部分では、周辺回路のゲート絶縁層のための二酸化ケイ素層２９の上にポリシリコン下地層２００が形成される。任意で、周辺回路部分を覆わずに、適切なマスクでアレイ部分を覆ってもよい。その後、周辺回路部分から二酸化ケイ素の残存物を除去するためのエッチングプロセスが行われる。アレイ部分からマスクを除去した後、表面全体にポリシリコン層２０８が堆積される。得られる構造は図５７に示されている。
【０１９９】
その後、ワード線および周辺回路のゲート電極を形成するための層が公知の方法によって堆積される。例えば、ポリシリコン層８１１、ＷＳｉ層８２、続いて窒化ケイ素層８１ａが堆積されるようにしてよい。得られる構造は図５８に示されている。しかし、当業者には明らかなように、ワード線および周辺回路のゲート電極を形成するための層スタックは、従来技術において一般的に用いられる方法によって形成されてよい。
【０２００】
その後、例えばライン／スペーサパターンを有するマスクなどの適切なマスクを用いて、周辺回路部分にワード線および周辺回路のゲート電極を形成するために堆積された層がパターン形成される。得られる構造は図５９に示されている。具体的には、得られる構造の平面図を示す図５９の上部に見られるように、アクティブワード線８ａおよびパッシングワード線８ｂが基板表面に形成される。周辺回路部分の断面図を示すＶＩ−ＶＩ間の断面図に見られるように、支持部である周辺回路のための基板の能動部分から二酸化ケイ素層２９によって絶縁される周辺回路のゲート電極８ｃが形成される。
【０２０１】
ＩＶ−ＩＶ間の断面図からさらに分かるように、ゲート電極８５は、それに対応するアクティブワード線８ａに接続されている。形成されたトランジスタは、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２を有している。第１のソース／ドレイン領域と第２のソース／ドレイン領域との間にチャネル１４が形成される。第１のソース／ドレイン領域と第２のソース／ドレイン領域との間の電流路１５は、基板表面１０に対して垂直な（直交する）構成要素および水平な構成要素をそれぞれ有している。
【０２０２】
第１のソース／ドレイン領域１２１は、ポリシリコン充填材３１１を介して、ストレージキャパシタ３の内部キャパシタ電極３１に接続される。ゲート電極８５は、ゲート絶縁層のための二酸化ケイ素層８８によってチャネル１４から絶縁される。さらに、ゲート電極の上部に、スペーサとしての二酸化ケイ素層３６が備えられる。
【０２０３】
これらによって、第１および第２のソース／ドレイン領域からゲート電極が遮断され、トランジスタのリーク電流が低減する。図示されている構造は、例えば図２４〜図３３に照らして説明した各プロセスフローによってビット線コンタクトを形成することによって完成される。より具体的には、次のプロセスにおいて、図６０に示されているように、二酸化ケイ素層３８が任意で堆積されてもよい。
【０２０４】
各ビット線コンタクトの完成後、各ワード線に対し、それぞれ直交するように伸びる各ビット線が形成される。
【０２０５】
本発明の第３の実施形態によれば、アレイ部分のトランジスタは、ゲート電極が能動領域の３つの面を囲んでいると同時に、本発明の第２の実施形態に従った深さよりも深い位置まで伸びるプレート状部を有している、ＦｉｎＦＥＴとして形成される。第２の実施形態は、二酸化ケイ素を１０ｎｍ〜２０ｎｍエッチングするための等方性エッチングプロセスを含んでいるため、図４３に照らして説明したアレイトランジスタを形成するための第２のポリシリコン層２０２は不要である。
【０２０６】
しかし、第３の実施形態によると、二酸化ケイ素をエッチングするためのエッチングプロセスによって約１００ｎｍエッチングされるため、本発明の第３の実施形態を実施するためには、第２のハードマスク層スタックのポリシリコン層２０２が必要である。
【０２０７】
第３の実施形態にしたがってアレイトランジスタを製造するためには、まず図３４〜図４０を参照しながら説明したプロセスが行われる。しかし、後に第１および第２のソース／ドレイン領域を形成するドープ部分１２４を備えるための注入プロセスは行われない。
【０２０８】
図４０を参照しながら説明したように、ハードマスク層スタック内に開口部７を形成した後、シリコンと二酸化ケイ素との両方をエッチングするためのエッチングプロセスが行われる。これによって、ポリシリコン下地層２００内と、基板表面上に形成された二酸化ケイ素層内と、素子分離用トレンチ２に充填された二酸化ケイ素材料内とに開口部７が形成される。得られる構造は図６１に示されている。
【０２０９】
図６１に示されているＩＶ−ＩＶ間の断面図に見られるように、シリコン基板内、およびシリコン基板上の層内に開口部であるゲート用溝部７３が形成される。直前に行われたエッチングプロセスがシリコンおよび二酸化ケイ素に対して選択的でないため、開口部であるゲート用溝部７３は、例えば図４１に示されているゲート用溝部７３よりも広い断面積を有している。
【０２１０】
さらに、ＩＶ−ＩＶ間の断面図に対し直交するＶ−Ｖ間の断面図に見られるように、開口部であるゲート用溝部７３は、基板材料内および素子分離用トレンチ２内に伸びている。さらに、開口部であるゲート用溝部７３は、基板表面１０の下方１５ｎｍ〜６０ｎｍまで伸びていてもよい。
【０２１１】
これらのエッチングプロセスによって、ＶＩ−ＶＩ間に示されている支持部である周辺回路部分が影響を受けることはない。具体的には、ポリシリコン下地層２００、二酸化ケイ素層２０１、およびポリシリコン層２０２が、周辺回路部分の基板表面１０にも形成されている。図６１の上部に示されている平面図に見られるように、開口部であるゲート用溝部７３は、能動領域の両面において素子分離用トレンチ２が覆われていない楕円形をしている。
【０２１２】
表面全体に薄い二酸化ケイ素の下地層が任意で堆積されてもよい。その後、公知の方法によって窒化ケイ素のスペーサが形成される。具体的には、厚みが約０．２×Ｆ〜０．３×Ｆの窒化ケイ素層がコンフォーマルに堆積される。その後、異方性エッチングプロセスが行われて、窒化ケイ素層の水平に沿った部分が除去される。これによって、開口部であるゲート用溝部７３の側壁が、スペーサ４７によって覆われる。得られる構造は図６２に示されている。
【０２１３】
次に、シリコンに対して二酸化ケイ素材料が選択的にエッチングされる、異方性エッチングプロセスが行われる。開口部であるゲート用溝部７３の側壁が、スペーサ４７によって保護されているため、このエッチングプロセスによって素子分離用トレンチ２内にポケット部７４が形成される。例えば、このエッチングプロセスによって、二酸化ケイ素材料が約１００ｎｍエッチングされる。
【０２１４】
これによって、ポケット部７４の底面が、スペーサ４７の底面の下、約１００ｎｍ、かつ半導体基板１の表面１０の下、約１５０ｎｍに配置される。得られる構造は図６３に示されている。能動領域の方向に水平なＩＶ−ＩＶ間の断面図に見られるように、溝の深さがわずかに大きくなっている。一方、能動領域の長手方向に直交する断面図では、ポケット部７４が形成されている。
【０２１５】
等方性のシリコンエッチングプロセスが行われて、能動領域１２が狭められる。この結果、狭められたフィン領域１１が形成され、またポケット部７４が下方へ伸びる。得られる構造は図６４に示されている。
【０２１６】
次のプロセスでは、公知の方法によって、ゲート絶縁層として機能する二酸化ケイ素層８８が堆積される。得られる構造は図６５に示されている。
【０２１７】
その後、公知の方法によってポリシリコン層が表面上に形成され、続いてこのポリシリコン層が所定深さまで除去される。この結果、ゲート用溝部７３内に充填されたポリシリコン層２０６の表面が、ポリシリコン下地層２００の表面と同じ高さに配置される。得られる構造は図６６に示されている。
【０２１８】
平面図に見られるように、ポリシリコン層２０６はゲート用溝部７３の中央に配置される。ＩＶ−ＩＶ間の断面図およびＶ−Ｖ間の断面図に示されているように、ゲート用溝部７３内に配置されたポリシリコン層２０６を除いて、表面全体が二酸化ケイ素層８８によって覆われる。
【０２１９】
Ｖ−Ｖ間の断面図に示されているように、ゲート用溝部７３は能動領域１２の３つの面を囲んでいる。
【０２２０】
二酸化ケイ素をエッチングするためのエッチングプロセスが行われる。これによって、ポリシリコン層２０６によって覆われていない部分からゲート絶縁層のための二酸化ケイ素層８８が除去される。得られる構造は図６７に示されている。
【０２２１】
周辺回路部分のＶＩ−ＶＩ間の断面図に示されているように、ポリシリコン層２０２が露出される。アレイ部分のＩＶ−ＩＶ間の断面図では、スペーサ４７が露出される。さらに、ゲート用溝部の外側では、ポリシリコン層２０２が露出される。得られる構造の平面図は、図６７の上部に示されている。
【０２２２】
開口部であるゲート用溝部７３を完全に充填するように、窒化ケイ素層が堆積される。さらに異方性エッチングプロセスが行われて、窒化ケイ素層の水平部分が除去される。この結果、ゲート用溝部７３の上部に窒化ケイ素充填材４９が充填される。充填されたゲート用溝部７３を有する、得られる構造は図６８に示されている。
【０２２３】
その後、適切なマスクによって周辺回路部分がマスクされる。このとき、アレイ部分は露出されたままである。そして、ポリシリコンをエッチングするエッチングプロセス、および二酸化ケイ素をエッチングするためのエッチングプロセスが行われる。
【０２２４】
この結果、アレイ部分においてポリシリコン下地層２００が露出される。さらに、窒化ケイ素充填材４９がゲート用溝部７３から突出する。窒化ケイ素充填材４９は、具体的には、シリコン基板の表面１０に対し上方（外方）に向かって約１００ｎｍ〜２００ｎｍ突出する。
【０２２５】
その後、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２を構成するためのイオン注入プロセスが行われる。得られる構造は図７０に示されている。ＩＶ−ＩＶ間の断面図に示されているように、シリコン基板１の上部に第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２が形成される。具体的には、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２の底面は、ゲート電極８５の底面下に配置させることができる。しかし、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２の底面は、ゲート電極８５の底面と同じ高さ、あるいはゲート電極８５の底面より高い位置に配置させることもできる。
【０２２６】
窒化ケイ素をエッチングするためのエッチングプロセスが行われる。この結果、窒化ケイ素充填材４９とスペーサ４７との突出した部分が除去される。得られる構造は図７１に示されている。ＩＶ−ＩＶ間の断面図に見られるように、ゲート絶縁層のための二酸化ケイ素層８８と、第１および第２のソース／ドレイン領域１２１、１２２との間に開口部が形成される。Ｖ−Ｖ間の断面図に見られるように、ポリシリコン層２０６と、素子分離用トレンチ２の絶縁材料との間に開口部が形成される。
【０２２７】
例えば、一般的なＴＥＯＳまたはＨＤＰ（high density plasma; 高密プラズマ）によって、厚みが少なくとも１０ｎｍの二酸化ケイ素層が堆積される。その後、異方性エッチングプロセスが行われて、基板表面１０内に形成された開口部内にスペーサとしての二酸化ケイ素層３６が形成される。このエッチングプロセスは、５ｎｍ〜１０ｎｍのオーバエッチングが得られるように行われる。この結果、図７２に見られるように、スペーサとしての二酸化ケイ素層３６が形成される。
【０２２８】
アレイ部分がレジスト材料によってマスクされる。このとき、周辺回路部分は、上記レジスト材料によってマスクされない。その後、二酸化ケイ素をエッチングするためのエッチングプロセスが行われ、続いてポリシリコンをエッチングするためのプロセスが行われる。その後、アレイ部分からレジスト材料が除去される。
【０２２９】
この結果、周辺回路部分のＶＩ−ＶＩ間において、図７３に示されている構造が得られる。具体的には、この構造では、シリコン基板の表面１０は、二酸化ケイ素の犠牲層２４によってのみ覆われている。その後、二酸化ケイ素をエッチングするプロセスによって二酸化ケイ素層２４が除去され、続いて、周辺回路のゲート絶縁層のための二酸化ケイ素層２９を形成するためのプロセスが行われる。
【０２３０】
この結果、図７４に示されている構造が得られる。具体的には、図７４に見られるように、周辺回路のゲート絶縁層としての二酸化ケイ素層２９は周辺回路部分のＶＩ−ＶＩ間に形成され、残りの表面は二酸化ケイ素層２９によって覆われる。
【０２３１】
その後、厚みが３０ｎｍ〜１００ｎｍのポリシリコン層が表面全体に堆積される。次に、周辺回路部分に適切なレジスト層が塗布されて周辺回路部分がマスクされる。このとき、アレイ部分はマスクされない。続いてポリシリコンをエッチングするためのエッチングプロセスが行われ、そして二酸化ケイ素をエッチングするためのエッチングプロセスが行われる。
【０２３２】
周辺回路部分からマスクを除去した結果、図７５に示されている構造が得られる。具体的には、厚いポリシリコン層２０８が周辺回路部分に形成される。一方、アレイ部分では、薄いポリシリコン下地層２００が露出される。スペーサとしての二酸化ケイ素層３６は、ゲート電極の一部において露出されている。
【０２３３】
層スタックの最後のポリシリコン層の厚みが約４０ｎｍ〜１００ｎｍになるように選択された厚みを有するポリシリコン層が公知の方法によって堆積され、続いて通常のゲート電極層スタックが堆積される。しかし、当業者には明らかなように、ワード線および周辺回路のゲート電極を形成するための層スタックは、従来技術において一般的に用いられる別の方法によって形成することもできる。
【０２３４】
得られる構造は図７６に示されている。図７６では、表面全体が窒化ケイ素層８１ａによって覆われている。その後、ライン／スペーサパターンを有するマスクを用いて、堆積された層スタックがパターン形成される。得られる構造は図７７に示されている。
【０２３５】
具体的には、図７７の上部の平面図に示されているように、アクティブワード線８ａおよびパッシングワード線８ｂが表面上に形成される。周辺回路部分のＶＩ−ＶＩ間には、周辺回路のゲート電極が形成される。アレイ部分のＩＶ−ＩＶ間では、スペーサとしての二酸化ケイ素層３６によってポリシリコン層２０６が第１および第２のソース／ドレイン領域から絶縁されているゲート電極が形成される。このゲート電極は、半導体基板１の表面付近に配置される。
【０２３６】
第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２の底面は、ゲート電極８５の底面より下に配置される。Ｖ−Ｖ間の断面図に示されているように、能動領域１２は、その３つの面がゲート電極によって囲まれた狭いフィン領域１１を有している。
【０２３７】
本発明の以下に示す実施形態によれば、アレイトランジスタをパターン形成するための第１のハードマスク層スタックは、窒化ケイ素層および二酸化ケイ素層を有している。基板表面１０と窒化ケイ素層との間に、酸化物の犠牲層２４が任意で備えられてもよい。
【０２３８】
形成されるトランジスタがＦｉｎＦＥＴである場合は、ポリシリコン層は、第１のハードマスク層スタックの二酸化ケイ素層の表面上に形成されなければならない。形成されるトランジスタが、ＥＵＤほどの深さまで伸びないポケット部を有している場合は、ポリシリコン層は任意であってよい。
【０２３９】
さらに、第２のハードマスク層スタックは、ハードマスクとしての炭素層を有している。アレイ部分にトランジスタを形成するためのプロセス中において、窒化ケイ素下地層によって周辺回路部分がマスクされる。アレイトランジスタの完成後、周辺回路部分が完成される。
【０２４０】
第４の実施形態によると、能動領域１２の表面に対してわずかに突出したポケット部を有するアレイトランジスタが形成される。言い換えると、いわゆるＥＵＤとしてトランジスタが形成される。図３４に示されている構造を出発点として、本発明の第４の実施形態を実施するにあたり、まず表面全体を覆うように窒化ケイ素の下地層２０９が堆積される。得られる構造は図７８に示されている。
【０２４１】
メモリデバイスの周辺回路部分を示すＶＩ−ＶＩ間の断面図に見られるように、周辺回路部分が、窒化ケイ素の下地層２０９によって覆われる。さらに、アレイ部分では、能動領域、素子分離用トレンチ、およびトレンチ最上部の酸化物層３４が窒化ケイ素の下地層によって覆われる。その後、表面全体を平坦化できる厚みを有する二酸化ケイ素層２０１が堆積される。得られる構造は図７９に示されている。断面図から分かるように、二酸化ケイ素層２０１の表面は平坦である。
【０２４２】
以下では、本発明の第２の実施形態にしたがって用いたポリシリコン下地層２００の代わりに窒化ケイ素の下地層２０９が備えられることを除いては、図３７〜図４７を参照しながら説明した各プロセスと同一のプロセスが行われる。さらに、ポリシリコン層２０７の充填後、ＣＭＰプロセスなどの平坦化プロセスが行われて、平坦な表面が得られる。より詳しく説明すると、図４７に関連した説明にしたがって凹み形成プロセス（recessing process）が行われる。
【０２４３】
この結果、図８０に示されている構造が得られる。図８０の上部に示されている平面図に見られるように、ポリシリコン層２０７の楕円の島状部分（island）が二酸化ケイ素層２０１の表面に配置される。ＶＩ−ＶＩ間の断面図に示されているように、これらのプロセスによって周辺回路部分に変化がもたらされることはない。さらに、アレイ部分では、二酸化ケイ素層２０１の表面に達するように伸びるポリシリコン層２０７の表面が平坦化される。
【０２４４】
適切なレジスト材料によってアレイ部分がマスクされる。このとき、周辺回路部分は露出したままである。その後、二酸化ケイ素層２０１をエッチングするためのエッチングプロセスが行われ、続いて窒化ケイ素の下地層２０９をエッチングするためのエッチングプロセスが行われる。アレイ部分がマスクによってマスクされるため、これらの層は周辺回路部分から除去される。
【０２４５】
その後、周辺回路部分から酸化物の犠牲層２４が剥離され、そしてアレイ部分からマスクが除去される。次に、周辺回路のゲート絶縁層のための二酸化ケイ素層２９、具体的には、周辺回路のゲート絶縁層のための酸化物層を堆積するためのプロセスが行われる。図８１に示されている構造に見られるように、二酸化ケイ素層２９は、周辺回路部分のＶＩ−ＶＩ間、アレイ部分のＩＶ−ＩＶ間およびＶ−Ｖ間を覆う。
【０２４６】
その後、表面全体にポリシリコン層２０８０が堆積される。この結果、図８２に示されている構造が得られる。図示されているように、周辺回路部分およびアレイ部分が厚いポリシリコン層２０８０によって覆われる。
【０２４７】
次に、適切なマスクによって周辺回路部分が覆われる。このとき、アレイ部分は露出されたままである。続いてポリシリコンをエッチングするためのエッチングプロセスが行われる。この結果、図８３に示されている構造が得られる。より具体的には、周辺回路部分では基板がポリシリコン層２０８０によって覆われ、アレイ部分では表面が周辺回路のゲート絶縁層のための二酸化ケイ素層２９によって覆われている。
【０２４８】
ゲート電極およびワード線を完成させるためには、アレイ部分から周辺回路のゲート絶縁層のための二酸化ケイ素層２９が除去され、そして任意でポリシリコン層８１１が堆積され、続いてタングステン層８２および窒化ケイ素層８１ａが堆積される。しかし、当業者には明らかなように、ワード線および周辺ゲート電極を形成するための層スタックは、従来技術において一般的に用いられる別の方法によって形成することもできる。
【０２４９】
得られる構造は図８４に示されている。図示されているように、周辺回路部分のＶＩ−ＶＩ間において、厚いポリシリコン層２０８０上にタングステン層８２が形成される。アレイ部分では対照的に、タングステン層８２は薄いポリシリコン層８１１上に形成される。この結果、アレイ部分と周辺回路部分との間に、上記両部分の表面図形が相違して、上記両部分の高さが互いに異なる段差を示すトポグラフィーが形成される。
【０２５０】
アレイ部分のワード線および周辺回路部分のゲート電極を完成させるために、ライン／スペーサパターンを有するマスクを用いてリソグラフィープロセスが行われる。次に異方性エッチングプロセスが行われて、窒化ケイ素層８１ａ、タングステン層８２、および各ポリシリコン層２０８０、８１１がエッチングされる。これによって、アクティブワード線８ａおよびパッシングワード線８ｂを有するワード線がアレイ部分に形成され、そして、ゲート電極８ｃが周辺回路部分のＶＩ−ＶＩ間に形成される。得られる構造の平面図は、図８５の上部に示されている。
【０２５１】
その後、公知の方法によって、スペーサのための窒化ケイ素層が堆積され、そして、異方性エッチングによって窒化ケイ素の下地層２０９がエッチングされる。得られる構造は図８６Ａに示されている。図８６Ａに示されているように、アレイ部分の水平部分が、窒化ケイ素の各層８１ａ、２０９によって覆われる。
【０２５２】
さらに、周辺回路部分では、ゲート電極が、スペーサのための窒化ケイ素層８１ｂによって囲まれる。図示されている構造では、ハードマスクとしての窒化ケイ素の下地層２０９と、ハードマスクとしての二酸化ケイ素層２０１との残存部分によって、ワード線同士がそれらの側方部分において互いに隔てられる。
【０２５３】
これによって、パッシングワード線と、隣接するビット線コンタクトとの容量結合が一般的に低減される。さらに、窒化ケイ素の下地層２０９およびトレンチ最上部の酸化物層３４が、パッシングワード線とトレンチキャパシタのポリシリコン充填材３１１との間に配置されるため、パッシングワード線８ｂとトレンチキャパシタの内部キャパシタ電極との間の容量結合が低減される。
【０２５４】
第２のソース／ドレイン部分１２２の最上部にビット線コンタクトを備えるためには、ビット線コンタクトが自己整合的に形成される従来のプロセスが特に好ましい。ビット線コンタクトを有する、得られる構造は図８６Ｂに示されている。図３３に示されているビット線コンタクトと同様に、図８６Ｂに示されているビット線コンタクトは、チタン層と、窒化チタン層と、タングステン充填材９９とを有する下地層スタックを有している。
【０２５５】
互いに隣り合う各ビット線コンタクト部９０１は、ＢＰＳＧ層９７１またはスピンオンガラス（spin-on glass; SOG）によって互いに電気的に絶縁される。上記構造を完成させるために、各ワード線に対し、それぞれ直交する方向に伸びる各ビット線がそれぞれ形成される。
【０２５６】
本発明の第５の実施形態によれば、ＦｉｎＦＥＴとして形成されるアレイトランジスタの形成プロセス中に、窒化ケイ素の下地層が基板表面全体に堆積される。具体的には、アレイトランジスタのゲート用溝部を規定し、充填した後に、周辺回路のゲート絶縁層が形成される。
【０２５７】
本発明の第５の実施形態を実施するために、例えば図３に示されている構造を出発点として、アレイ内において一般的なウェル注入プロセスが行われる。得られる構造は図８７に示されている。その後、表面全体に窒化ケイ素の下地層が堆積される。この結果、図８８に示されている構造が得られる。図８８に見られるように、表面全体が窒化ケイ素の下地層２０９によって覆われる。
【０２５８】
次に、図６１〜図６９を参照しながら説明したプロセスと同一のプロセスが行われる。得られる構造は図８９に示されている。ＶＩ−ＶＩ間の断面図に見られるように、周辺回路部分全体が、窒化ケイ素の下地層２０９、二酸化ケイ素層２０１、およびポリシリコン層２０２によって覆われる。
【０２５９】
さらに、アレイ部分が窒化ケイ素の下地層２０９および窒化ケイ素充填材４９によって覆われる。図８９に示されている構造を出発点としてイオン注入プロセスが行われて、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２がそれぞれ備えられる。得られる構造は図９０に示されている。図示されているように、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２は、シリコン基板１の表面１０に互いに隣り合って形成される。
【０２６０】
次に、二酸化ケイ素層２１０が堆積され、続いて平坦化プロセスによって平坦な表面が形成される。このとき、窒化ケイ素充填材４９は露出している。得られる構造は図９１に示されている。図９１に見られるように、窒化ケイ素充填材４９の側面については露出していない。
【０２６１】
その後、窒化ケイ素充填材４９をエッチングするためのエッチングプロセスが行われる。この結果、ゲート電極８５の下部に隣り合ったスペーサ４７は保持される。得られる構造は図９２に示されている。ＩＶ−ＩＶ間の断面図に見られるように、このプロセスによって周辺回路部分が影響を受けることはない。アレイ部分では、ゲート用溝部におけるシリコン材料の上部が除去される。一方、スペーサ４７の底部側は保持される。
【０２６２】
その後、一般的なプロセスによって、内部スペーサのための窒化ケイ素層８７が形成される。具体的には、窒化ケイ素層が堆積され、続いて異方性エッチングプロセスが行われて、堆積された窒化ケイ素層の水平部分が除去される。得られる構造は図９３に示されている。図示されているように、ポリシリコン層２０６の表面が露出され、そして、スペーサとしての窒化ケイ素層８７は、ゲート電極の側面を周辺の材料から遮断する。
【０２６３】
その後、ポリシリコン層２０７が堆積され、続いてエッチングされて、平坦な表面が形成される。具体的には、ゲート用溝部７３の上部にポリシリコン層２０７が充填される。上記平坦化エッチングプロセスによって、図９４に示されているように、ＩＶ−ＩＶ間の周辺回路部分からポリシリコン層２０２が除去される。
【０２６４】
その後、適切なマスクによってアレイ部分がマスクされる。このとき、周辺回路部分は覆われない。次に、二酸化ケイ素をエッチングするためのエッチングプロセスが行われ、続いて窒化ケイ素をエッチングするためのエッチングプロセスが行われる。さらに、周辺回路部分から犠牲の酸化物層が除去される。
【０２６５】
アレイ部分からマスクが除去された後、酸化プロセスが行われて周辺回路のゲート絶縁層のための二酸化ケイ素層２９が形成される。得られる構造を示す図９５に見られるように、酸化物層以外のシリコン層のみの表面全体がゲート絶縁層のための二酸化ケイ素層２９によって覆われる。
【０２６６】
その後、アレイ部分の二酸化ケイ素層２１０の厚みとほぼ対応した厚みを有するポリシリコン層２０８０が表面全体に堆積される。次に、周辺回路部分が適切なマスクによって覆われる。このとき、アレイ部分は覆われない。
【０２６７】
そして、アレイ部分からポリシリコン層２０８０をエッチングするためのエッチングプロセスが行われる。この結果、周辺回路部分にポリシリコン層２０８０が保持される。得られる周辺回路部分のＶＩ−ＶＩ間の断面図は図９６に示されている。
【０２６８】
周辺回路部分からマスクが除去された後、アレイ部分からゲート絶縁層のための二酸化ケイ素層２９をエッチングするためのエッチングプロセスが行われる。次に、アレイ部分に対し、ポリシリコン層８１１が任意で堆積されてもよい。その後、タングステン層８２、続いて窒化ケイ素層８１ａが形成される。得られる構造は図９７に示されている。
【０２６９】
しかしながら、当業者には明らかなように、ワード線および周辺回路のゲート電極を形成するための層スタックは、従来技術において一般的に用いられる他の任意の方法によって形成することもできる。
【０２７０】
次に、図８５および図８６Ａを参照しながら説明した方法と同一の方法によって、形成された層スタックがパターン形成され、アクティブワード線８ａ、パッシングワード線８ｂ、および周辺回路のゲート電極８ｃが形成される。得られる構造は図９８に示されている。図９８のＩＶ−ＩＶ間の断面図に見られるように、互いに隣り合う各アクティブワード線８ａの各スペース（空隙）内に二酸化ケイ素層２１０が充填されている。
【０２７１】
次のプロセスでは、具体的には窒化ケイ素層を堆積して、この層を異方性エッチングするといった公知の方法によって、窒化ケイ素のスペーサが形成される。この結果、図９９に示されているようなスペーサ８１ｂが形成される。
【０２７２】
その後、互いに隣り合う各ワード線間の各スペース内において、露出している二酸化ケイ素層２１０がエッチングにより除去される。このエッチングプロセスは、窒化ケイ素下地層２０９において停止される。図９９に見られるように、アクティブワード線８ａの下部が、残存した二酸化ケイ素層２１０によるスペーサによって包囲され、封入される。
【０２７３】
図１００は、ビット線コンタクト部９０１の完成後の構造を示している。ビット線コンタクト部９０１は、前述したように、チタン層９８、窒化チタン層９８１、およびタングステン充填材９９を含む下地層スタックを形成することによって、自己整合的に形成される。
【０２７４】
図示されている構造では、各ワード線の側部は、ハードマスクとして用いた窒化ケイ素の下地層２０９とハードマスクとして用いた二酸化ケイ素層２１０との残存部分によって、隣り合うビット線コンタクト部９０１から分離されている。したがって、各ワード線と、それらと隣り合う各ビット線コンタクトとの容量結合が大幅に低減される。
【０２７５】
さらに、窒化ケイ素の下地層２０９、および二酸化ケイ素層２１０の残存部分が、パッシングワード線とトレンチキャパシタのポリシリコン充填材３１１との間に配置されるため、パッシングワード線８ｂと、トレンチキャパシタのストレージ電極との間の容量結合が低減される。その後、自己整合的にビット線コンタクト部を形成するためのプロセスが行われる。
【０２７６】
図１０１〜図１１９は、本発明の第６の実施形態を示している。本発明の第６の実施形態によると、周辺回路のゲート絶縁層として機能する二酸化ケイ素層２９と、周辺回路のゲート電極として機能する、底部のハードマスク層としてのポリシリコン層２０８と、最上部の窒化ケイ素層４１とを含むハードマスク層スタックを用いることによって、ＥＵＤが形成される。
【０２７７】
上記ハードマスク層スタックは、窒化ケイ素層４１の表面上に直接塗布されるフォトレジスト層を用いてパターン形成することができる。あるいは、窒化ケイ素層４１の表面上にハードマスクとしての炭素層（図示せず）、続いてＳｉＯＮ層（図示せず）が塗布され、そしてこのＳｉＯＮ層がフォトレジスト層を用いてパターン形成されるようにしてもよい。
【０２７８】
本発明の第６の実施形態を実施するためには、ストレージキャパシタを構成した後、一般的なウェル注入を行って、能動領域の側面を限定するための素子分離用トレンチを構成した後、イオン注入プロセスが行われて、ドープ部分１２４が設けられる。
【０２７９】
その後、公知の方法によって二酸化ケイ素層２９が形成される。そしてポリシリコン層２０８、続いて窒化ケイ素層４１が堆積される。図１０１は得られる構造を示している。素子分離用トレンチの底面（この断面図には図示せず）は、破線２１によって示されている。ドープ部分１２４は、埋め込みストラップウィンドウ３３に隣接して形成される。
【０２８０】
フォトレジスト材料（図示せず）が塗布およびパターン形成されて、ゲート電極を構成するための開口部４６が形成される。具体的には、開口部４６は、フォトレジスト層内にフォトリソグラフィーによって構成される。その後、上記開口部は窒化ケイ素層４１へのエッチングにより形成される。
【０２８１】
次に、フォトレジスト材料が除去され、その後、窒化ケイ素に対してポリシリコンを選択的にエッチングするための選択的エッチングプロセスが行われる。この結果、開口部４６が二酸化ケイ素層２９の表面まで伸びる。得られる構造は図１０２に示されている。
【０２８２】
アレイ部分のＩＶ−ＩＶ間の断面図に示されているように、窒化ケイ素層４１内およびポリシリコン層２０８内に開口部４６が形成される。さらにＶＩ−ＶＩ間の周辺回路部分では、二酸化ケイ素層２９、ポリシリコン層２０８、および窒化ケイ素層４１を含む、パターン形成されていない層スタックによって表面全体が覆われる。
【０２８３】
スペーサのための二酸化ケイ素層８４が形成される。このためには、従来技術と同様に、まず二酸化ケイ素の下地層が堆積され、続いて、異方性エッチングプロセスによって二酸化ケイ素の下地層の水平方向に沿った部分が除去される。得られる構造は図１０３に示されている。図示されているように、スペーサとしての二酸化ケイ素層８４が、開口部４６の側壁上に形成される。
【０２８４】
シリコンをエッチングするための異方性エッチングプロセスが行われる。このエッチングプロセス中は、ポリシリコン層２０８は二酸化ケイ素のスペーサ８４によって保護される。得られる構造は図１０４に示されている。図示されているように、基板１内にゲート用溝部７３が形成される。その上、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２が互いに分離されることになる。
【０２８５】
図示されているように、スペーサとしての二酸化ケイ素層８４が存在しているため、先にパターン形成された開口部４６よりも直径の小さいゲート用溝部を形成することができる。したがって、このようなスペーサを用いることによって、図３９に示されているような最上部のハードマスク層をエッチングするためのテーパーエッチングプロセスは不要となる。
【０２８６】
シリコンをエッチングするための等方性エッチングプロセスが行われる。これによって、ゲート用溝部７３の底部が拡大される。このエッチングプロセス中は、ポリシリコン層２０８の材料が、スペーサとしての二酸化ケイ素層８４によって保護されている。
【０２８７】
得られる構造は図１０５に示されている。図示されているように、ゲート用溝部は、得られるゲート用溝部７３の直径が、図１０２の開口部４６の幅とほぼ対応するように拡大される。
【０２８８】
その後、希フッ酸（diluted fluoric acid;ＤＨＦ）を用いたエッチングプロセスが行われて、図１０６に見られるように、二酸化ケイ素層８４がエッチングにより除去される。さらに、能動領域に隣接した素子分離用トレンチ部分（この断面図には図示せず）がエッチングされ、これによってゲート用溝部７３に隣接して各ポケット部が形成される。図１０６に示されている断面図に垂直な断面図であって、素子分離用トレンチ２内のエッチングされた部分を示す図は、例えば図４３に示されている。
【０２８９】
次のプロセスでは、例えばＩＳＳＧ二酸化ケイ素層を形成することによって、ゲート絶縁層のための二酸化ケイ素層８８が備えられる。その後、ポリシリコン層２０６が堆積されて、続いてＣＭＰプロセスが行われる。これによって、ハードマスクとして用いた窒化ケイ素層４１上に存在していた二酸化ケイ素層もまた除去される。
【０２９０】
その後、エッチングプロセスが行われて、ゲート用溝部７３内のポリシリコン充填材の上部がエッチングされる。得られる構造は図１０７に示されている。図１０７に見られるように、ゲート用溝部の表面が二酸化ケイ素層８８によって覆われてゲート絶縁層が形成される。その上、ゲート用溝部の底部にポリシリコン層２０６が充填されている。
【０２９１】
例えば熱リン酸を用いたエッチングによって、上記窒化ケイ素層４１が除去される。ＤＨＦを用いたエッチングプロセスを任意で行って、残存している二酸化ケイ素を除去してもよい。得られる構造は図１０８に示されている。図１０８の左側部分に見られるように、アレイ部分のＩＶ−ＩＶ間においてポリシリコン層２０８の表面が露出される。同様に、周辺回路部分のＶＩ−ＶＩ間においてポリシリコン層２０８が露出される。
【０２９２】
次のプロセスでは、二酸化ケイ素または窒化ケイ素によって構成可能なスペーサ３６０が形成される。したがって、まず二酸化ケイ素層または窒化ケイ素層がコンフォーマルに堆積され、続いて、異方性エッチングプロセスが行われる。これによって、層の水平に沿った部分がエッチングにより除去される。得られる構造は図１０９に示されている。図示されているように、アレイ部分では、ゲート用溝部７３の上部の側壁上にスペーサ３６０が形成され、また周辺回路部分のＶＩ−ＶＩ間は不変である。図１０９では、ゲート電極のプレート状部８５１の輪郭が破線によって示されている。
【０２９３】
スパッタクリーニングプロセスが行われて、表面の残存物が洗浄される。その後、例えばＰＥＣＶＤ（Plasma Enhanced Chemical Vapour Deposition; プラズマＣＶＤ）法によって、ゲート電極を形成するためのポリシリコン層２０８０が堆積される。次に、ＷＳｉ層８２０を堆積するためのプロセス、および窒化ケイ素層（Ｓｉ３Ｎ４層）８１ａを堆積するためのプロセスが行われる。得られる構造は図１１０に示されている。
【０２９４】
図１０に見られるように、二酸化ケイ素層２９の上部に各ポリシリコン層２０８、２０８０が形成され、続いてＷＳｉ層８２０および窒化ケイ素層８１ａが形成される。これらの層はまた、周辺回路部分のＶＩ−ＶＩ間にも堆積される。しかし当業者には明らかであるように、ゲート電極、特に周辺ゲート電極を形成するために、他の任意の層スタックを用いることができる。
【０２９５】
その後、ライン／スペースパターンを有するマスクを用いたパターニングにより、層スタックから、各ワード線、特には各アクティブワード線８ａおよび各パッシングワード線８ｂが周辺回路の各ゲート電極８ｃと同時に形成される。得られる構造は図１１１に示されている。
【０２９６】
図示されているように、アレイ部分のＩＶ−ＩＶ間において、シリコン基板の上部に二酸化ケイ素層２９が形成され、そしてアクティブワード線８ａおよびパッシングワード線８ｂがパターン形成される。さらに、周辺回路部分のＶＩ−ＶＩ間において層スタックが同一のプロセスによってパターン形成され、これによって、周辺回路のゲート電極８ｃが形成される。その後、ビット線コンタクトおよびビット線を形成するためのプロセスが行われる。具体的には、図２２〜図３３を参照しながら説明したプロセスが行われる。
【０２９７】
第６の実施形態の一変形例によれば、ゲート用溝部７３の形成中にポリシリコン層２０８の側方を保護するために、窒化ケイ素層のスペーサ４７が用いられる。したがって、図１０２に示されている構造を出発点として、開口部４６の側壁にスペーサ４７が形成される。
【０２９８】
具体的には、公知であるように、窒化ケイ素層がコンフォーマルに堆積され、続いて異方性エッチングプロセスが行われて、堆積された窒化ケイ素層の水平に沿った部分が除去される。この結果、図１１２に示されているように、スペーサ４７が形成される。
【０２９９】
シリコン基板内に、ゲート用溝部７３がエッチングにより形成される。このシリコンをエッチングするための異方性エッチングプロセス中は、スペーサ４７が保護層として機能するため、ポリシリコン層２０８はエッチングされない。得られる構造は図１１３に示されている。図示されているように、各ソース／ドレイン領域１２１、１２２の底面より下にも伸びるようにゲート用溝部７３が形成される。詳細には、上記エッチングプロセスによって、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２が互いに分離される。
【０３００】
図示されているように、スペーサ４７が存在しているため、先にパターン形成された開口部４６よりも直径の小さいゲート用溝部を形成することができる。したがって、このようなスペーサを用いることによって、図３９に示されているような最上部のハードマスク層をエッチングするためのテーパーエッチングプロセスは不要となる。
【０３０１】
シリコンをエッチングするための等方性エッチングプロセスが行われて、ゲート用溝部７３が拡大される。この結果、ゲート用溝部７３の直径は、窒化ケイ素層４１内およびポリシリコン層２０８内に形成された開口部４６の直径とほぼ対応している。
【０３０２】
窒化ケイ素層４１および窒化ケイ素のスペーサ４７は、熱リン酸を用いたエッチングによって除去され、そして二酸化ケイ素をエッチングするためのＤＨＦ槽を用いたエッチングプロセスが行われる。
【０３０３】
このエッチングプロセスによって、能動領域に隣接した素子分離用トレンチ２部分もまたエッチングされる。これは、特に、図１１５の断面図に対し直交する方向の断面図を示す図４３に示されている。得られる構造は、能動領域に平行な方向のＩＶ−ＩＶ間の断面図を示す図１１５に示されている。図示されているように、周辺回路部分およびアレイ部分から、窒化ケイ素層４１および窒化ケイ素のスペーサ４７が除去される。
【０３０４】
ゲート絶縁層のための二酸化ケイ素層８８が形成される。具体的には、ゲート用溝部７３の表面上とポリシリコン層２０８の表面上とに二酸化ケイ素層を形成するためのＩＳＳＧプロセスが行われる。その後、ポリシリコン層が堆積され、続いて平坦化プロセス、そしてポリシリコン層を凹ませるためのエッチングプロセスが行われて、ゲート用溝部７３の底部にポリシリコン層２０６が形成される。得られる構造は図１１６に示されている。
【０３０５】
図示されているように、周辺回路部分では、ポリシリコン層２０８の表面上に二酸化ケイ素層が形成される。アレイ部分では、ゲート用溝部に二酸化ケイ素層８８が充填され、そしてゲート用溝部の底部にはポリシリコン層２０６が充填されている。
【０３０６】
ゲート用溝部７３の側壁上にスペーサ３６０が形成される。スペーサ３６０を形成するためには、まず、二酸化ケイ素層または窒化ケイ素層がコンフォーマルに堆積され、続いて異方性エッチングプロセスが行われて、堆積された層の水平部分が除去される。これによって、スペーサ３６０が形成される。このとき、いわゆる二重仕事関数プロセスを任意で行って、公知であるように、周辺回路部分に特殊なゲート電極を備えてもよい。
【０３０７】
得られる構造は図１１７に示されている。図示されているように、二酸化ケイ素または窒化ケイ素から構成可能なスペーサ３６０がゲート用溝部７３の上部に備えられる。次に、スパッタクリーニングプロセスが行われて、不要な残存物が除去される。
【０３０８】
その後、ワード線を形成するためのさらなるポリシリコン層２０８０が堆積され、続いてＷＳｉ層８２０および窒化ケイ素層８１ａが堆積される。得られる構造は図１１８に示されている。
【０３０９】
図示されているように、アレイ部分のＩＶ−ＩＶ間および周辺回路部分のＶＩ−ＶＩ間では、二酸化ケイ素層２９、各ポリシリコン層２０８、２０８０、ＷＳｉ層８２０、およびＳｉ３Ｎ４の窒化ケイ素層８１ａからなる層スタックが備えられる。
【０３１０】
上記層スタックがパターン形成されて、対応するワード線が形成される。具体的には、公知であるように、ライン／スペーサパターンを有するマスクを用いて、アクティブワード線８ａおよびパッシングワード線８ｂがパターン形成される。得られる構造は図１１９に示されている。
【０３１１】
図示されているように、ＩＶ−ＩＶ間のアレイ部分では、ゲート電極８５上にワード線８ａが形成され、一方ストレージキャパシタ上にパッシングワード線８ｂが形成される。その後、例えば図２２〜図３２を参照しながら説明したプロセスによって対応するビット線コンタクトおよびビット線を形成することによって、メモリセルアレイが完成される。
【０３１２】
本発明の第６の実施形態によると、周辺回路のゲート絶縁層として用いられる二酸化ケイ素層２９は、ハードマスク層プロセスの一部を形成している。したがって、追加的なゲート絶縁層を形成するためのプロセスを省略することができる。
【０３１３】
さらに、周辺回路部分およびアレイ部分を別々にプロセスするために、アレイ部分および周辺回路部分をマスクするための各マスクプロセスがそれぞれ用いられる。これによって、プロセスが大幅に簡略化される。
【０３１４】
その上、先の実施形態に対して、プロセスフローの複雑性が低減される。また、複数のアニーリングプロセスを省略できるため、プロセスの熱処理量が低減される。詳細には、ハードマスク層スタックが、ＴＥＯＳ法によって形成された二酸化ケイ素層を含んでいないため、二酸化ケイ素層をアニーリングするためのアニーリングプロセスを用いることができる。
【０３１５】
さらに、ゲート用溝部７３をエッチングにより形成するための、窒化ケイ素（Ｓｉ３Ｎ４）または二酸化ケイ素のスペーサを用いることによって、ゲート電極のＣＤ（限界寸法）制御を改善することができる。
【０３１６】
当業者には明らかなように、上記第６の実施形態は、窒化ケイ素層の最上部に堆積されたハードマスクとしての炭素層と、ハードマスクとしてのＳｉＯＮ層とを含む追加的なハードマスクを用いて実施することができる。さらに、ＳｉＯＮ層の上部にフォトレジスト層が堆積される。しかし、図１０１〜図１１９を参照しながら説明したように、窒化ケイ素層４１の上部にフォトレジスト層を直接堆積させてもよい。
【０３１７】
本明細書では、具体的な実施形態について図示および説明してきた。しかし当業者であれば、本発明の範囲を逸脱することなく、これらの具体的な実施形態を別の、および／または同様の実施形態に置き換えることができることを理解するであろう。この応用は、本明細書において説明した具体的な実施形態の適応または変更を含んでいる。したがって、本発明は、特許請求の範囲、および特許請求の範囲に相当する部分によってのみ限定される。
【図面の簡単な説明】
【０３１８】
【図１】本発明によるメモリデバイスの一実施形態の概略平面図である。
【図２Ａ】本発明による方法によって製造されたトランジスタの一実施形態の断面図である。
【図２Ｂ】本発明による方法によって製造されたトランジスタの一実施形態の他の断面図である。
【図２Ｃ】本発明による方法によって製造されたトランジスタの他の一実施形態の断面図である。
【図２Ｄ】本発明による方法によって製造されたトランジスタの他の一実施形態の他の断面図である。
【図２Ｅ】本発明による方法によって製造されたトランジスタのさらに他の一実施形態の断面図である。
【図２Ｆ】本発明による方法によって製造されたトランジスタのさらに他の一実施形態の他の断面図である。
【図３Ａ】本発明のトランジスタの製造方法に係る第１の実施形態の一工程での平面図である。
【図３Ｂ】上記第１の実施形態の他の一工程での断面図である。
【図４】上記第１の実施形態のさらに他の一工程での断面図である。
【図５】上記第１の実施形態のさらに他の一工程での断面図である。
【図６】上記第１の実施形態のさらに他の一工程での平面図および断面図である。
【図７】上記第１の実施形態のさらに他の一工程での平面図および断面図である。
【図８Ａ】上記第１の実施形態のさらに他の一工程での平面図および断面図である。
【図８Ｂ】上記図８Ａの他の断面図である。
【図９】上記第１の実施形態のさらに他の一工程での平面図および断面図である。
【図１０】上記図９の他の断面図である。
【図１１Ａ】上記第１の実施形態のさらに他の一工程での断面図である。
【図１１Ｂ】上記図１１Ａの他の断面図である。
【図１２】上記第１の実施形態のさらに他の一工程での各断面図である。
【図１３】上記第１の実施形態のさらに他の一工程での各断面図である。
【図１４】上記第１の実施形態のさらに他の一工程での各断面図である。
【図１５】上記第１の実施形態のさらに他の一工程での各断面図である。
【図１６】上記第１の実施形態のさらに他の一工程での各断面図である。
【図１７】上記第１の実施形態のさらに他の一工程での各断面図である。
【図１８】上記第１の実施形態のさらに他の一工程での各断面図である。
【図１９Ａ】上記第１の実施形態のさらに他の一工程での各断面図である。
【図１９Ｂ】上記図１９Ａの他の断面図である。
【図２０】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２１】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２２】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２３】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２４】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２５】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２６】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２７】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２８】上記第１の実施形態のさらに他の一工程での各断面図である。
【図２９】上記第１の実施形態のさらに他の一工程での各断面図である。
【図３０】上記第１の実施形態のさらに他の一工程での各断面図である。
【図３１】上記第１の実施形態のさらに他の一工程での各断面図である。
【図３２】上記第１の実施形態のさらに他の一工程での各断面図である。
【図３３】上記第１の実施形態のさらに他の一工程での各断面図である。
【図３４】本発明のトランジスタの製造方法に係る第２の実施形態の一工程の各断面図である。
【図３５】上記第２の実施形態の他の工程の各断面図である。
【図３６】上記第２の実施形態のさらに他の工程の各断面図である。
【図３７】上記第２の実施形態のさらに他の工程の各断面図である。
【図３８】上記第２の実施形態のさらに他の工程の各断面図である。
【図３９】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４０】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４１】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４２】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４３】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４４】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４５】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４６】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４７】上記第２の実施形態のさらに他の工程の各断面図である。
【図４８】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図４９】上記第２の実施形態のさらに他の工程の断面図である。
【図５０】上記第２の実施形態のさらに他の工程の各断面図である。
【図５１】上記第２の実施形態のさらに他の工程の各断面図である。
【図５２】上記第２の実施形態のさらに他の工程の平面図および各断面図である。
【図５３】上記第２の実施形態のさらに他の工程の各断面図である。
【図５４】上記第２の実施形態のさらに他の工程の各断面図である。
【図５５】上記第２の実施形態の一変形例の一工程の各断面図である。
【図５６】上記第２の実施形態の一変形例の他の工程の平面図および各断面図である。
【図５７】上記第２の実施形態の一変形例のさらに他の工程の各断面図である。
【図５８】上記第２の実施形態の一変形例のさらに他の工程の各断面図である。
【図５９】上記第２の実施形態による方法によって製造されたトランジスタの完成品を示す平面図および各断面図である。
【図６０】上記第２の実施形態による方法によって製造されたトランジスタの一変形例を示す各断面図である。
【図６１】本発明のトランジスタの製造方法に係る第３の実施形態の一工程の平面図および各断面図である。
【図６２】上記第３の実施形態の他の工程を示す平面図および各断面図である。
【図６３】上記第３の実施形態のさらに他の工程を示す平面図および各断面図である。
【図６４】上記第３の実施形態のさらに他の工程を示す各断面図である。
【図６５】上記第３の実施形態のさらに他の工程を示す各断面図である。
【図６６】上記第３の実施形態のさらに他の工程を示す平面図および各断面図である。
【図６７】上記第３の実施形態のさらに他の工程を示す平面図および各断面図である。
【図６８】上記第３の実施形態のさらに他の工程を示す各断面図である。
【図６９】上記第３の実施形態のさらに他の工程を示す各断面図である。
【図７０】上記第３の実施形態のさらに他の工程を示す各断面図である。
【図７１】上記第３の実施形態のさらに他の工程を示す平面図および各断面図である。
【図７２】上記第３の実施形態のさらに他の工程を示す平面図および各断面図である。
【図７３】上記第３の実施形態のさらに他の工程を示す断面図である。
【図７４】上記第３の実施形態のさらに他の工程を示す各断面図である。
【図７５】上記第３の実施形態のさらに他の工程を示す各断面図である。
【図７６】上記第３の実施形態のさらに他の工程を示す各断面図である。
【図７７】上記第３の実施形態のさらに他の工程を示す平面図および各断面図である。
【図７８】本発明のトランジスタの製造方法に係る第４の実施形態の一工程の各断面図である。
【図７９】上記第４の実施形態の他の工程の各断面図である。
【図８０】上記第４の実施形態のさらに他の工程の平面図および各断面図である。
【図８１】上記第４の実施形態のさらに他の工程の各断面図である。
【図８２】上記第４の実施形態のさらに他の工程の各断面図である。
【図８３】上記第４の実施形態のさらに他の工程の各断面図である。
【図８４】上記第４の実施形態のさらに他の工程の各断面図である。
【図８５】上記第４の実施形態のさらに他の工程の平面図および各断面図である。
【図８６Ａ】上記第４の実施形態のさらに他の工程の各断面図である。
【図８６Ｂ】上記第４の実施形態のさらに他の工程の各断面図である。
【図８７】本発明のトランジスタの製造方法に係る第５の実施形態の一工程の各断面図である。
【図８８】上記第５の実施形態の他の工程の各断面図である。
【図８９】上記第５の実施形態のさらに他の工程の各断面図である。
【図９０】上記第５の実施形態のさらに他の工程の各断面図である。
【図９１】上記第５の実施形態のさらに他の工程の各断面図である。
【図９２】上記第５の実施形態のさらに他の工程の平面図および各断面図である。
【図９３】上記第５の実施形態のさらに他の工程の平面図および各断面図である。
【図９４】上記第５の実施形態のさらに他の工程の平面図および各断面図である。
【図９５】上記第５の実施形態のさらに他の工程の各断面図である。
【図９６】上記第５の実施形態のさらに他の工程の断面図である。
【図９７】上記第５の実施形態のさらに他の工程の各断面図である。
【図９８】上記第５の実施形態のさらに他の工程の平面図および各断面図である。
【図９９】上記第５の実施形態のさらに他の工程の各断面図である。
【図１００】上記第５の実施形態のさらに他の工程の各断面図である。
【図１０１】本発明のトランジスタの製造方法に係る第６の実施形態の一工程の断面図である。
【図１０２】上記第６の実施形態の他の工程の各断面図である。
【図１０３】上記第６の実施形態のさらに他の工程の断面図である。
【図１０４】上記第６の実施形態のさらに他の工程の断面図である。
【図１０５】上記第６の実施形態のさらに他の工程の断面図である。
【図１０６】上記第６の実施形態のさらに他の工程の断面図である。
【図１０７】上記第６の実施形態のさらに他の工程の断面図である。
【図１０８】上記第６の実施形態のさらに他の工程の各断面図である。
【図１０９】上記第６の実施形態のさらに他の工程の各断面図である。
【図１１０】上記第６の実施形態のさらに他の工程の各断面図である。
【図１１１】上記第６の実施形態のさらに他の工程の各断面図である。
【図１１２】上記第６の実施形態のさらに他の工程の各断面図である。
【図１１３】上記第６の実施形態のさらに他の工程の断面図である。
【図１１４】上記第６の実施形態のさらに他の工程の断面図である。
【図１１５】上記第６の実施形態のさらに他の工程の各断面図である。
【図１１６】上記第６の実施形態のさらに他の工程の各断面図である。
【図１１７】上記第６の実施形態のさらに他の工程の各断面図である。
【図１１８】上記第６の実施形態のさらに他の工程の各断面図である。
【図１１９】上記第６の実施形態のさらに他の工程の断面図である。
【特許請求の範囲】
【請求項１】
半導体基板にトランジスタを形成するためのトランジスタの製造方法であって、
上記トランジスタの形成位置内の能動領域を、上記半導体基板の表面方向に沿って限定するための、上記半導体基板内に各素子分離用トレンチを規定する工程と、
第１および第２の各ソース／ドレイン領域、および、上記第１および第２の各ソース／ドレイン領域を接続するチャネルを、対応する能動領域に形成する工程と、
上記チャネルの導電性を制御するためのゲート電極を形成する工程とを含む、トランジスタの製造方法において、
上記半導体基板内にゲート用溝部を規定する工程と、
上記ゲート用溝部に隣り合う位置での素子分離用トレンチ毎にて、プレート状部をそれぞれ規定して、上記ゲート用溝部を挟む２つの各プレート状部の間を連結するように構成する、トランジスタの製造方法。
【請求項２】
上記各プレート状部を、上記半導体基板の材料に対して、上記素子分離用トレンチの絶縁材料を選択的にエッチングするエッチングプロセスによって規定する工程を含む、請求項１に記載のトランジスタの製造方法。
【請求項３】
ゲート絶縁体を、上記能動領域と上記ゲート用溝部との間の界面部、および、上記能動領域と上記各プレート状部との間の界面部において設ける工程と、
ゲート電極の材料を、上記ゲート用溝部と上記各プレート状部とに充填するように堆積形成する工程とを含む、請求項２に記載のトランジスタの製造方法。
【請求項４】
さらに、上記能動領域の一部を、上記半導体基板の表面方向、かつ、上記第１および第２の各ソース／ドレイン領域を連結する線によって規定される方向に対し直交する方向において、薄くする工程を含む、請求項１ないし３の何れか１項に記載のトランジスタの製造方法。
【請求項５】
上記ゲート用溝部を規定する工程は、さらに、
上記半導体基板の材料から相違する材料の少なくとも一層を有する、第１のハードマスク層スタックを上記半導体基板上に設ける工程と、
上記第１のハードマスク層スタック内に、第１の開口部を規定する工程と、
上記第１の開口部に対応する位置での上記半導体基板の材料をエッチングする工程とを含む、請求項４に記載のトランジスタの製造方法。
【請求項６】
上記第１のハードマスク層スタックは、ポリシリコンおよび窒化シリコンからなるグループから選択された下層と、二酸化シリコンからなる中間層と、ポリシリコンからなる上層とを備える、請求項２に記載のトランジスタの製造方法。
【請求項７】
上記第１のハードマスク層スタックの表面上に、炭素層を有する第２のハードマスク層スタックを設ける工程と、
上記第１の開口部に対応する位置にて規定される第２の開口部を、上記第２のハードマスク層スタックに規定する工程とを含む、請求項６に記載のトランジスタの製造方法。
【請求項８】
上記第２のハードマスク層スタックの最上層は反射防止層を有する、請求項７に記載のトランジスタの製造方法。
【請求項９】
半導体基板にトランジスタを製造する製造方法であって、
表面を有する半導体基板を設ける工程と、
上記トランジスタの形成位置内の能動領域を、上記半導体基板の表面方向に沿って限定するための、上記半導体基板の上記表面内に各素子分離用トレンチを規定することにより、１つの上記能動領域が上記表面方向にて並ぶ２つの上記各素子分離用トレンチにて規定される工程と、
上記各素子分離用トレンチに絶縁材料を充填する工程と、
上記能動領域からゲート絶縁材料によって絶縁されるゲート電極を設ける工程と
第１および第２の各ソース／ドレイン領域、および、上記第１および第２の各ソース／ドレイン領域の間に形成される導電性のチャネルを設ける工程とを含む、トランジスタの製造方法において、
上記ゲート電極を設ける工程は、
上記半導体基板内で、かつ、上記能動領域に隣り合う位置での素子分離用トレンチ毎
にてゲート用溝部を規定することにより、上記ゲート用溝部を、上記半導体基板の表面
に対し直交する方向に向かって、上記能動領域内、および上記素子分離用トレンチ毎の
隣り合う部分内を、第１の深さまで伸ばし、
上記ゲート用溝部に隣り合う位置での各素子分離用トレンチ内にてプレート状部をそ
れぞれ規定して、上記ゲート用溝部を挟む２つの各プレート状部の間を連結し、上記２
つの各プレート状部を上記第１の深さより深い第２の深さまで伸ばし、
ゲート絶縁体を、上記能動領域と上記ゲート用溝部との間の界面部、および、上記活
性領域と上記各プレート状部との間の界面部において設け、
ゲート電極の材料を、上記ゲート用溝部と上記２つの各プレート状部とに充填するよ
うに堆積することを含む、トランジスタの製造方法。
【請求項１０】
上記プレート状部を規定することは、上記半導体基板の材料に対して選択的に上記各素子分離用トレンチの上記絶縁材料をエッチングすることを含む、請求項９に記載のトランジスタの製造方法。
【請求項１１】
上記半導体基板の表面方向、かつ、上記第１および第２の各ソース／ドレイン領域を連結する線によって規定される方向に対し直交する方向において、かつ、上記第１の深さおよび上記第２の深さの部分の上記能動領域を薄くする工程を含み、
上記薄くする工程は、上記各プレート状部を規定する工程の後に実行される、請求項９または１０に記載のトランジスタの製造方法。
【請求項１２】
上記ゲート用溝部を規定する工程は、
上記半導体基板の材料から相違する材料の少なくとも一層を有する、第１のハードマスク層スタックを設ける工程と、
上記第１のハードマスク層スタック内に、第１の開口部を規定する工程と、
上記第１の開口部に対応する位置での上記半導体基板の材料をエッチングする工程とを含む、請求項１１に記載のトランジスタの製造方法。
【請求項１３】
上記第１のハードマスク層スタックは、ポリシリコンおよび窒化シリコンからなるグループから選択された下層と、二酸化シリコンからなる中間層と、ポリシリコンからなる上層とを備える、請求項１２に記載のトランジスタの製造方法。
【請求項１４】
上記第１のハードマスク層スタック上に、炭素層を有する第２のハードマスク層スタックを設ける工程と、
上記第１の開口部に対応する位置にて規定される第２の開口部を、上記第２のハードマスク層スタックに規定する工程とを含む、請求項１３に記載のトランジスタの製造方法。
【請求項１５】
上記第２のハードマスク層スタックの最上層は反射防止層を有する、請求項１４に記載のトランジスタの製造方法。
【請求項１６】
さらに、上記半導体基板の表面上に二酸化ケイ素層を設ける工程を含み、
上記二酸化ケイ素層を設ける工程は、上記第１のハードマスク層スタックを設ける工程より前に実行される、請求項１３に記載のトランジスタの製造方法。
【請求項１７】
上記第２のハードマスク層スタックの最上層のエッチング工程を、テーパーエッチング工程として実行する、請求項１４に記載のトランジスタの製造方法。
【請求項１８】
上記ゲート電極と、上記第１およ第２の各ソース／ドレイン領域とを互いに絶縁するための絶縁材料からなるスペーサを設ける工程を含む、請求項１２に記載のトランジスタの製造方法。
【請求項１９】
上記ゲート用溝部を上記半導体基板に規定する工程の後に実行される、上記ゲート用溝部の側壁の少なくとも一部上に犠牲層を設ける工程と、
ゲート絶縁材料を設ける工程の後に上記犠牲層を除去することによりギャップを形成する工程と、
上記犠牲層の材料と相違する材料のスペーサを上記ギャップ内に設ける工程とを含む、請求項１２に記載のトランジスタの製造方法。
【請求項２０】
上記第１のハードマスク層スタックに対し、上記第１の開口部を規定する工程の後で、かつ、上記半導体基板をエッチングする工程の前にて、上記第１の開口部の側壁の少なくとも一部上に犠牲層を設ける工程と、
上記半導体基板を異方性エッチングする工程と、
上記異方性エッチングの工程の後に、上記犠牲層を除去する工程とを含む、請求項１２に記載のトランジスタの製造方法。
【請求項２１】
表面を有する半導体基板を設ける工程と、
情報を記憶するための複数の各ストレージキャパシタを設ける工程と、
トランジスタの形成位置内の能動領域を、上記半導体基板の表面方向に沿って限定するための、上記半導体基板の上記表面内に各素子分離用トレンチを規定することにより、１つの上記能動領域が上記表面方向にて並ぶ２つの上記各素子分離用トレンチにて規定される工程と、
上記各素子分離用トレンチに絶縁材料を充填する工程と、
上記能動領域からゲート絶縁材料によってそれぞれ絶縁される、アレイ状の複数の各ゲート電極を設ける工程と
複数の第１および第２の各ソース／ドレイン領域、および、上記第１および第２の各ソース／ドレイン領域毎の間に形成される導電性のチャネルを設け、第１のソース／ドレイン領域毎を、上記各ストレージキャパシタの対応する一つのストレージ電極に接続する工程と、
上記半導体基板の表面方向に沿った第１方向に沿って伸び、アクセストランジスタの第２のソース／ドレイン領域に接続された各ビット線を設ける工程と、
上記半導体基板の表面方向に沿い、上記第１方向と交差する第２方向に沿って伸び、上記アクセストランジスタのゲート電極毎に接続された各ワード線を設ける工程と、
周辺回路用のトランジスタを少なくとも一つ設けることによって周辺回路を設ける工程とを含み、
上記周辺回路用のトランジスタを設ける工程は、
周辺回路用の第１および第２の各ソース／ドレイン領域、および、周辺回路用の上記第１および第２の各ソース／ドレイン領域毎の間に形成される導電性の周辺回路用のチャネルを設け工程と、
周辺回路用のゲート絶縁層および上記周辺回路用のチャネルの導電性を制御する周辺回路用のゲート電極を設けるとき、上記各ストレージキャパシタおよび上記各アクセストランジスタを有する各メモリセル並びに上記周辺回路を覆うように、上記半導体基板の表面上に少なくとも一層を含有した備えた層スタックを形成し、続いて、上記層スタックを、上記各ワード線および上記周辺回路用の各ゲート電極を形成するようにパターニングする工程とを有し、
上記ゲート電極を設ける工程は、
上記半導体基板内で、かつ、上記能動領域に隣り合う位置での素子分離用トレンチ毎
にてゲート用溝部を規定することにより、上記ゲート用溝部を、上記半導体基板の表面 に対し直交する方向に向かって、上記能動領域内、および上記素子分離用トレンチ毎の
隣り合う部分内を、第１の深さまで伸ばすステップと、
上記ゲート用溝部に隣り合う位置での各素子分離用トレンチ内にてプレート状部をそ
れぞれ規定して、上記ゲート用溝部を挟む２つの各プレート状部の間を連結し、上記２
つの各プレート状部を上記第１の深さより深い第２の深さまで伸ばすとき、上記半導体
基板の材料に対し、上記素子分離用トレンチの絶縁材料を選択的にエッチングするエッ
チング工程を用いるステップと、
ゲート絶縁体を、上記能動領域と上記ゲート用溝部との間の界面部、および、上記活
性領域と上記各プレート状部との間の界面部において設けるステップと、
ゲート電極の材料を、上記ゲート用溝部と上記２つの各プレート状部とに充填するよ
うに堆積するステップとを備えた、メモリデバイスの製造方法。
【請求項２２】
上記層スタックを、上記各ワード線および上記周辺回路用の各ゲート電極を形成するようにパターニングする工程は、
上記各ワード線および上記周辺回路用の各ゲート電極を、エッチングにより同時に形成することを備える、請求項２１に記載のメモリデバイスの製造方法。
【請求項２３】
さらに、上記能動領域における、上記第１の深さおよび上記第２の深さの間の部分を、上記半導体基板の表面方向、かつ、上記第１および第２の各ソース／ドレイン領域を連結する線によって規定される方向に対し直交する方向において、薄くする工程を含み、
上記薄くする工程は、上記各プレート状部を規定するステップの後に実行される、請求項２１または２２に記載のメモリデバイスの製造方法。
【請求項２４】
上記ゲート用溝部を規定するステップは、さらに、
上記半導体基板の材料から相違する材料の少なくとも一層を有する、第１のハードマスク層スタックを上記半導体基板上に設けるステップと、
上記第１のハードマスク層スタック内に、第１の開口部を規定するステップと、
上記第１の開口部に対応する位置での上記半導体基板の材料をエッチングするステップとを含む、請求項２１ないし２３の何れか１項に記載のメモリデバイスの製造方法。
【請求項２５】
上記第１のハードマスク層スタックは、ポリシリコンおよび窒化シリコンからなるグループから選択された下層と、二酸化シリコンからなる中間層と、ポリシリコンからなる上層とを備える、請求項２４に記載のメモリデバイスの製造方法。
【請求項２６】
上記周辺回路のゲート電極を、上記第１のハードマスク層スタックの一部を形成するポリシリコン層をパターニングすることによって形成する、請求項２５に記載のメモリデバイスの製造方法。
【請求項２７】
さらに、上記第１のハードマスク層スタックの表面上に、炭素層を有する第２のハードマスク層スタックを設ける工程と、
上記第１の開口部に対応する位置にて規定される第２の開口部を、上記第２のハードマスク層スタックに規定する工程とを含む、請求項２４ないし２６の何れか１項に記載のメモリデバイスの製造方法。
【請求項２８】
さらに、上記半導体基板の表面上に、二酸化ケイ素層を設ける工程を含み、
上記二酸化ケイ素層を設ける工程は、上記第１のハードマスク層スタックを設ける工程の前に実行される、請求項２４ないし２７の何れか１項に記載のメモリデバイスの製造方法。
【請求項２９】
上記周辺回路用のゲート電極は、上記第１のハードマスク層スタックの一部を形成する、少なくとも一層を有し、
上記周辺回路用のゲート電極を、上記第１のハードマスク層スタックの一部をパターニングすることによって形成する、請求項２７に記載のメモリデバイスの製造方法。
【請求項１】
半導体基板にトランジスタを形成するためのトランジスタの製造方法であって、
上記トランジスタの形成位置内の能動領域を、上記半導体基板の表面方向に沿って限定するための、上記半導体基板内に各素子分離用トレンチを規定する工程と、
第１および第２の各ソース／ドレイン領域、および、上記第１および第２の各ソース／ドレイン領域を接続するチャネルを、対応する能動領域に形成する工程と、
上記チャネルの導電性を制御するためのゲート電極を形成する工程とを含む、トランジスタの製造方法において、
上記半導体基板内にゲート用溝部を規定する工程と、
上記ゲート用溝部に隣り合う位置での素子分離用トレンチ毎にて、プレート状部をそれぞれ規定して、上記ゲート用溝部を挟む２つの各プレート状部の間を連結するように構成する、トランジスタの製造方法。
【請求項２】
上記各プレート状部を、上記半導体基板の材料に対して、上記素子分離用トレンチの絶縁材料を選択的にエッチングするエッチングプロセスによって規定する工程を含む、請求項１に記載のトランジスタの製造方法。
【請求項３】
ゲート絶縁体を、上記能動領域と上記ゲート用溝部との間の界面部、および、上記能動領域と上記各プレート状部との間の界面部において設ける工程と、
ゲート電極の材料を、上記ゲート用溝部と上記各プレート状部とに充填するように堆積形成する工程とを含む、請求項２に記載のトランジスタの製造方法。
【請求項４】
さらに、上記能動領域の一部を、上記半導体基板の表面方向、かつ、上記第１および第２の各ソース／ドレイン領域を連結する線によって規定される方向に対し直交する方向において、薄くする工程を含む、請求項１ないし３の何れか１項に記載のトランジスタの製造方法。
【請求項５】
上記ゲート用溝部を規定する工程は、さらに、
上記半導体基板の材料から相違する材料の少なくとも一層を有する、第１のハードマスク層スタックを上記半導体基板上に設ける工程と、
上記第１のハードマスク層スタック内に、第１の開口部を規定する工程と、
上記第１の開口部に対応する位置での上記半導体基板の材料をエッチングする工程とを含む、請求項４に記載のトランジスタの製造方法。
【請求項６】
上記第１のハードマスク層スタックは、ポリシリコンおよび窒化シリコンからなるグループから選択された下層と、二酸化シリコンからなる中間層と、ポリシリコンからなる上層とを備える、請求項２に記載のトランジスタの製造方法。
【請求項７】
上記第１のハードマスク層スタックの表面上に、炭素層を有する第２のハードマスク層スタックを設ける工程と、
上記第１の開口部に対応する位置にて規定される第２の開口部を、上記第２のハードマスク層スタックに規定する工程とを含む、請求項６に記載のトランジスタの製造方法。
【請求項８】
上記第２のハードマスク層スタックの最上層は反射防止層を有する、請求項７に記載のトランジスタの製造方法。
【請求項９】
半導体基板にトランジスタを製造する製造方法であって、
表面を有する半導体基板を設ける工程と、
上記トランジスタの形成位置内の能動領域を、上記半導体基板の表面方向に沿って限定するための、上記半導体基板の上記表面内に各素子分離用トレンチを規定することにより、１つの上記能動領域が上記表面方向にて並ぶ２つの上記各素子分離用トレンチにて規定される工程と、
上記各素子分離用トレンチに絶縁材料を充填する工程と、
上記能動領域からゲート絶縁材料によって絶縁されるゲート電極を設ける工程と
第１および第２の各ソース／ドレイン領域、および、上記第１および第２の各ソース／ドレイン領域の間に形成される導電性のチャネルを設ける工程とを含む、トランジスタの製造方法において、
上記ゲート電極を設ける工程は、
上記半導体基板内で、かつ、上記能動領域に隣り合う位置での素子分離用トレンチ毎
にてゲート用溝部を規定することにより、上記ゲート用溝部を、上記半導体基板の表面
に対し直交する方向に向かって、上記能動領域内、および上記素子分離用トレンチ毎の
隣り合う部分内を、第１の深さまで伸ばし、
上記ゲート用溝部に隣り合う位置での各素子分離用トレンチ内にてプレート状部をそ
れぞれ規定して、上記ゲート用溝部を挟む２つの各プレート状部の間を連結し、上記２
つの各プレート状部を上記第１の深さより深い第２の深さまで伸ばし、
ゲート絶縁体を、上記能動領域と上記ゲート用溝部との間の界面部、および、上記活
性領域と上記各プレート状部との間の界面部において設け、
ゲート電極の材料を、上記ゲート用溝部と上記２つの各プレート状部とに充填するよ
うに堆積することを含む、トランジスタの製造方法。
【請求項１０】
上記プレート状部を規定することは、上記半導体基板の材料に対して選択的に上記各素子分離用トレンチの上記絶縁材料をエッチングすることを含む、請求項９に記載のトランジスタの製造方法。
【請求項１１】
上記半導体基板の表面方向、かつ、上記第１および第２の各ソース／ドレイン領域を連結する線によって規定される方向に対し直交する方向において、かつ、上記第１の深さおよび上記第２の深さの部分の上記能動領域を薄くする工程を含み、
上記薄くする工程は、上記各プレート状部を規定する工程の後に実行される、請求項９または１０に記載のトランジスタの製造方法。
【請求項１２】
上記ゲート用溝部を規定する工程は、
上記半導体基板の材料から相違する材料の少なくとも一層を有する、第１のハードマスク層スタックを設ける工程と、
上記第１のハードマスク層スタック内に、第１の開口部を規定する工程と、
上記第１の開口部に対応する位置での上記半導体基板の材料をエッチングする工程とを含む、請求項１１に記載のトランジスタの製造方法。
【請求項１３】
上記第１のハードマスク層スタックは、ポリシリコンおよび窒化シリコンからなるグループから選択された下層と、二酸化シリコンからなる中間層と、ポリシリコンからなる上層とを備える、請求項１２に記載のトランジスタの製造方法。
【請求項１４】
上記第１のハードマスク層スタック上に、炭素層を有する第２のハードマスク層スタックを設ける工程と、
上記第１の開口部に対応する位置にて規定される第２の開口部を、上記第２のハードマスク層スタックに規定する工程とを含む、請求項１３に記載のトランジスタの製造方法。
【請求項１５】
上記第２のハードマスク層スタックの最上層は反射防止層を有する、請求項１４に記載のトランジスタの製造方法。
【請求項１６】
さらに、上記半導体基板の表面上に二酸化ケイ素層を設ける工程を含み、
上記二酸化ケイ素層を設ける工程は、上記第１のハードマスク層スタックを設ける工程より前に実行される、請求項１３に記載のトランジスタの製造方法。
【請求項１７】
上記第２のハードマスク層スタックの最上層のエッチング工程を、テーパーエッチング工程として実行する、請求項１４に記載のトランジスタの製造方法。
【請求項１８】
上記ゲート電極と、上記第１およ第２の各ソース／ドレイン領域とを互いに絶縁するための絶縁材料からなるスペーサを設ける工程を含む、請求項１２に記載のトランジスタの製造方法。
【請求項１９】
上記ゲート用溝部を上記半導体基板に規定する工程の後に実行される、上記ゲート用溝部の側壁の少なくとも一部上に犠牲層を設ける工程と、
ゲート絶縁材料を設ける工程の後に上記犠牲層を除去することによりギャップを形成する工程と、
上記犠牲層の材料と相違する材料のスペーサを上記ギャップ内に設ける工程とを含む、請求項１２に記載のトランジスタの製造方法。
【請求項２０】
上記第１のハードマスク層スタックに対し、上記第１の開口部を規定する工程の後で、かつ、上記半導体基板をエッチングする工程の前にて、上記第１の開口部の側壁の少なくとも一部上に犠牲層を設ける工程と、
上記半導体基板を異方性エッチングする工程と、
上記異方性エッチングの工程の後に、上記犠牲層を除去する工程とを含む、請求項１２に記載のトランジスタの製造方法。
【請求項２１】
表面を有する半導体基板を設ける工程と、
情報を記憶するための複数の各ストレージキャパシタを設ける工程と、
トランジスタの形成位置内の能動領域を、上記半導体基板の表面方向に沿って限定するための、上記半導体基板の上記表面内に各素子分離用トレンチを規定することにより、１つの上記能動領域が上記表面方向にて並ぶ２つの上記各素子分離用トレンチにて規定される工程と、
上記各素子分離用トレンチに絶縁材料を充填する工程と、
上記能動領域からゲート絶縁材料によってそれぞれ絶縁される、アレイ状の複数の各ゲート電極を設ける工程と
複数の第１および第２の各ソース／ドレイン領域、および、上記第１および第２の各ソース／ドレイン領域毎の間に形成される導電性のチャネルを設け、第１のソース／ドレイン領域毎を、上記各ストレージキャパシタの対応する一つのストレージ電極に接続する工程と、
上記半導体基板の表面方向に沿った第１方向に沿って伸び、アクセストランジスタの第２のソース／ドレイン領域に接続された各ビット線を設ける工程と、
上記半導体基板の表面方向に沿い、上記第１方向と交差する第２方向に沿って伸び、上記アクセストランジスタのゲート電極毎に接続された各ワード線を設ける工程と、
周辺回路用のトランジスタを少なくとも一つ設けることによって周辺回路を設ける工程とを含み、
上記周辺回路用のトランジスタを設ける工程は、
周辺回路用の第１および第２の各ソース／ドレイン領域、および、周辺回路用の上記第１および第２の各ソース／ドレイン領域毎の間に形成される導電性の周辺回路用のチャネルを設け工程と、
周辺回路用のゲート絶縁層および上記周辺回路用のチャネルの導電性を制御する周辺回路用のゲート電極を設けるとき、上記各ストレージキャパシタおよび上記各アクセストランジスタを有する各メモリセル並びに上記周辺回路を覆うように、上記半導体基板の表面上に少なくとも一層を含有した備えた層スタックを形成し、続いて、上記層スタックを、上記各ワード線および上記周辺回路用の各ゲート電極を形成するようにパターニングする工程とを有し、
上記ゲート電極を設ける工程は、
上記半導体基板内で、かつ、上記能動領域に隣り合う位置での素子分離用トレンチ毎
にてゲート用溝部を規定することにより、上記ゲート用溝部を、上記半導体基板の表面 に対し直交する方向に向かって、上記能動領域内、および上記素子分離用トレンチ毎の
隣り合う部分内を、第１の深さまで伸ばすステップと、
上記ゲート用溝部に隣り合う位置での各素子分離用トレンチ内にてプレート状部をそ
れぞれ規定して、上記ゲート用溝部を挟む２つの各プレート状部の間を連結し、上記２
つの各プレート状部を上記第１の深さより深い第２の深さまで伸ばすとき、上記半導体
基板の材料に対し、上記素子分離用トレンチの絶縁材料を選択的にエッチングするエッ
チング工程を用いるステップと、
ゲート絶縁体を、上記能動領域と上記ゲート用溝部との間の界面部、および、上記活
性領域と上記各プレート状部との間の界面部において設けるステップと、
ゲート電極の材料を、上記ゲート用溝部と上記２つの各プレート状部とに充填するよ
うに堆積するステップとを備えた、メモリデバイスの製造方法。
【請求項２２】
上記層スタックを、上記各ワード線および上記周辺回路用の各ゲート電極を形成するようにパターニングする工程は、
上記各ワード線および上記周辺回路用の各ゲート電極を、エッチングにより同時に形成することを備える、請求項２１に記載のメモリデバイスの製造方法。
【請求項２３】
さらに、上記能動領域における、上記第１の深さおよび上記第２の深さの間の部分を、上記半導体基板の表面方向、かつ、上記第１および第２の各ソース／ドレイン領域を連結する線によって規定される方向に対し直交する方向において、薄くする工程を含み、
上記薄くする工程は、上記各プレート状部を規定するステップの後に実行される、請求項２１または２２に記載のメモリデバイスの製造方法。
【請求項２４】
上記ゲート用溝部を規定するステップは、さらに、
上記半導体基板の材料から相違する材料の少なくとも一層を有する、第１のハードマスク層スタックを上記半導体基板上に設けるステップと、
上記第１のハードマスク層スタック内に、第１の開口部を規定するステップと、
上記第１の開口部に対応する位置での上記半導体基板の材料をエッチングするステップとを含む、請求項２１ないし２３の何れか１項に記載のメモリデバイスの製造方法。
【請求項２５】
上記第１のハードマスク層スタックは、ポリシリコンおよび窒化シリコンからなるグループから選択された下層と、二酸化シリコンからなる中間層と、ポリシリコンからなる上層とを備える、請求項２４に記載のメモリデバイスの製造方法。
【請求項２６】
上記周辺回路のゲート電極を、上記第１のハードマスク層スタックの一部を形成するポリシリコン層をパターニングすることによって形成する、請求項２５に記載のメモリデバイスの製造方法。
【請求項２７】
さらに、上記第１のハードマスク層スタックの表面上に、炭素層を有する第２のハードマスク層スタックを設ける工程と、
上記第１の開口部に対応する位置にて規定される第２の開口部を、上記第２のハードマスク層スタックに規定する工程とを含む、請求項２４ないし２６の何れか１項に記載のメモリデバイスの製造方法。
【請求項２８】
さらに、上記半導体基板の表面上に、二酸化ケイ素層を設ける工程を含み、
上記二酸化ケイ素層を設ける工程は、上記第１のハードマスク層スタックを設ける工程の前に実行される、請求項２４ないし２７の何れか１項に記載のメモリデバイスの製造方法。
【請求項２９】
上記周辺回路用のゲート電極は、上記第１のハードマスク層スタックの一部を形成する、少なくとも一層を有し、
上記周辺回路用のゲート電極を、上記第１のハードマスク層スタックの一部をパターニングすることによって形成する、請求項２７に記載のメモリデバイスの製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９Ａ】
【図１９Ｂ】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図７８】
【図７９】
【図８０】
【図８１】
【図８２】
【図８３】
【図８４】
【図８５】
【図８６Ａ】
【図８６Ｂ】
【図８７】
【図８８】
【図８９】
【図９０】
【図９１】
【図９２】
【図９３】
【図９４】
【図９５】
【図９６】
【図９７】
【図９８】
【図９９】
【図１００】
【図１０１】
【図１０２】
【図１０３】
【図１０４】
【図１０５】
【図１０６】
【図１０７】
【図１０８】
【図１０９】
【図１１０】
【図１１１】
【図１１２】
【図１１３】
【図１１４】
【図１１５】
【図１１６】
【図１１７】
【図１１８】
【図１１９】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９Ａ】
【図１９Ｂ】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図７８】
【図７９】
【図８０】
【図８１】
【図８２】
【図８３】
【図８４】
【図８５】
【図８６Ａ】
【図８６Ｂ】
【図８７】
【図８８】
【図８９】
【図９０】
【図９１】
【図９２】
【図９３】
【図９４】
【図９５】
【図９６】
【図９７】
【図９８】
【図９９】
【図１００】
【図１０１】
【図１０２】
【図１０３】
【図１０４】
【図１０５】
【図１０６】
【図１０７】
【図１０８】
【図１０９】
【図１１０】
【図１１１】
【図１１２】
【図１１３】
【図１１４】
【図１１５】
【図１１６】
【図１１７】
【図１１８】
【図１１９】
【公開番号】特開２００７−８８４５８（Ｐ２００７−８８４５８Ａ）
【公開日】平成１９年４月５日（２００７．４．５）
【国際特許分類】
【外国語出願】
【出願番号】特願２００６−２４５５２２（Ｐ２００６−２４５５２２）
【出願日】平成１８年９月１１日（２００６．９．１１）
【出願人】（５０６２１１８５０）キモンダ アクチエンゲゼルシャフト (110)
【Ｆターム（参考）】
【公開日】平成１９年４月５日（２００７．４．５）
【国際特許分類】
【出願番号】特願２００６−２４５５２２（Ｐ２００６−２４５５２２）
【出願日】平成１８年９月１１日（２００６．９．１１）
【出願人】（５０６２１１８５０）キモンダ アクチエンゲゼルシャフト (110)
【Ｆターム（参考）】
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