多層ゲート構造を備える半導体素子及びそれの製造方法
【課題】半導体基板と半導体基板上に形成されたドープされた導電膜を含む半導体素子を提供する。
【解決手段】拡散バリヤ膜がドープされた導電膜上に形成される。拡散バリヤ膜は、非晶質半導体物質を含む。オーミックコンタクト膜が拡散バリヤ膜上に形成される。金属バリヤ膜がオーミックコンタクト膜上に形成される。金属膜が金属バリヤ膜上に形成される。これにより、界面抵抗を所望の範囲内に維持できながら、オーミックコンタクト膜下部の導電体にドープされた不純物が外部に拡散することを効果的に防止できて、多層構造を採用した半導体素子の反転キャパシタンス特性などを向上させることができる。
【解決手段】拡散バリヤ膜がドープされた導電膜上に形成される。拡散バリヤ膜は、非晶質半導体物質を含む。オーミックコンタクト膜が拡散バリヤ膜上に形成される。金属バリヤ膜がオーミックコンタクト膜上に形成される。金属膜が金属バリヤ膜上に形成される。これにより、界面抵抗を所望の範囲内に維持できながら、オーミックコンタクト膜下部の導電体にドープされた不純物が外部に拡散することを効果的に防止できて、多層構造を採用した半導体素子の反転キャパシタンス特性などを向上させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、低抵抗の多層構造及びオーミックコンタクトの形成方法に関するものである。
【背景技術】
【０００２】
半導体素子が高集積化されることによって配線のデザインルールが０．２５以下に縮小されることにより配線のＲＣ遅延が大きいという問題が提起されている。このような問題を解決するために面抵抗が２〜４Ω／square程度に小さいタングステンのような高融点金属が配線物質として適用され始めた。高融点金属膜は、ゲートライン又はビットラインなどに適用できる。ここで、高融点金属とは、鉄の融点（例えば、１５３９square）よりも高い融点を有する金属を指す。
【０００３】
ゲートラインに高融点金属膜のみを適用する場合には、ゲート絶縁膜の汚染問題が発生するおそれがある。従って、不純物がドープされた多結晶シリコンからなったバッファ用ゲートラインを形成し、その上に高融点金属ラインを積層する金属／多結晶シリコンゲート構造が多くの関心を集めている
【０００４】
しかしながら、多結晶シリコン膜上に高融点金属膜、例えばタングステン膜を直ちに積層させる場合コンタクト抵抗が大きくなるようになるため、多結晶シリコン膜と高融点金属膜との間にオーミックコンタクト膜を介在させるようになる。ところで、高融点金属膜／オーミックコンタクト膜／多結晶シリコン膜からなった多層構造でオーミックコンタクト膜が多結晶シリコン膜にドープされた不純物（以下、ドーパントという。）が外部に拡散する経路として作用して、所謂“多結晶空乏”問題を深化させる。特に、急速熱処理工程のような後続熱処理工程時硼素（Ｂ）のようなｐ型不純物が多結晶シリコン膜として外部に拡散してトランジスタの反転キャパシタンス（inversion capacitance）を低める。従って、高融点金属膜／オーミックコンタクト膜／多結晶シリコン膜多層構造からなったゲートラインを採用したＰＭＯＳ素子の場合には、Ｃ−Ｖ特性が顕著に劣化される傾向が発生する。
【特許文献１】特開平６−１４０３５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の技術的課題は、特性が向上した半導体素子を提供するところにある。
【０００６】
本発明の他の技術的課題は、半導体素子の製造方法を提供するところにある。
【０００７】
本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されないさらに他の技術的課題は、以下の記載から当業者に明確に理解できるものである。
【課題を解決するための手段】
【０００８】
前述した技術的課題を達成するための本発明の一実施形態による半導体素子は、半導体基板と、半導体基板上のドープされた導電膜と、ドープされた導電膜上の非晶質半導体物質を含む拡散バリヤ膜と、拡散バリヤ膜上のオーミックコンタクト膜と、オーミックコンタクト膜上の金属バリヤ膜と、金属バリヤ膜上の金属膜と、を含む。
【０００９】
前述した技術的課題を達成するための本発明の他の実施形態による半導体素子は、半導体基板と、半導体基板上のドープされた導電膜と、ドープされた導電膜上の拡散バリヤ膜であって、内部に分散されている多数の導電性パーティクルを含む拡散バリヤ膜と、拡散バリヤ膜上の金属バリヤ膜と、金属バリヤ膜上の金属膜と、を含む。
【００１０】
前述した他の技術的課題を達成するための本発明の一実施形態による半導体素子の製造方法は、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にドープされた導電膜を形成し、ドープされた導電膜上にドープされない半導体物質を含む拡散バリヤ膜を形成し、拡散バリヤ膜上にオーミックコンタクト膜を形成し、オーミックコンタクト膜上に金属バリヤ膜を形成し、金属バリヤ膜上に金属膜を形成すること、を含む。
【００１１】
前述した他の技術的課題を達成するための本発明の他の実施形態による半導体素子の製造方法は、拡散バリヤ膜を形成した後オーミックコンタクト膜を形成する前に拡散バリヤ膜を熱処理することをさらに含む。
【００１２】
その他実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【００１３】
本発明の実施形態による多層構造は、界面抵抗を所望の範囲内に維持できながら、オーミックコンタクト膜下部の導電体にドープされた不純物が外部に拡散することを効果的に防止できる。従って、本発明の実施形態による多層構造を採用した半導体素子の反転キャパシタンス特性などを向上させることができる。
【発明を実施するための最良の形態】
【００１４】
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。従って、幾つかの実施形態で、よく知られた工程段階、よく知られた素子構造及びよく知られた技術は、本発明が曖昧に解析されることを避けるために具体的に説明されない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。ここで、“第１の導電型”と“第２の導電型”という用語は、Ｐ型又はＮ型のように互いに反対される導電型を示し、ここに説明されて例示される各実施形態は、それの相補的な実施形態も含む。
【００１５】
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。
【００１６】
図１は、本発明の一実施形態による半導体素子の多層構造を示す断面図である。下部導電膜１０が半導体基板（図示せず）上に形成されている。下部導電膜１０は、ｐ型又はｎ型不純物がドープされた多結晶シリコン膜でありうる。
【００１７】
拡散バリヤ膜２０は、下部導電膜１０上に形成される。オーミックコンタクト膜２２は、拡散バリヤ膜２０上に形成される。金属バリヤ膜２４は、オーミックコンタクト膜２２上に形成される。金属バリヤ膜２４は、ＷＮ又はＴｉＮのような金属窒化膜でありうる。タングステンのように低い面抵抗を有する金属膜３０が金属バリヤ膜２４上に形成される。
【００１８】
金属バリヤ膜２４は、金属膜３０とポリシリコンのような下部導電膜１０との間に形成されてこれらの間の反応、例えばタングステンシリサイドのようなシリサイドの形成を抑制して金属とシリコンの相互拡散を抑制する。一般に、シリサイド物質は金属より高い抵抗を有するのでゲート電極の抵抗を増加させる。
【００１９】
反面、オーミックコンタクト膜２２は、下部導電膜１０と金属バリヤ膜２４の間のコンタクト又は界面抵抗を減少させる。下部導電膜１０とＷＮ又はＴｉＮなどのような金属バリヤ膜２４の間のコンタクト抵抗が非常に高いので、オーミックコンタクト膜２２がこれらの間に形成されてコンタクト抵抗を減少させる。オーミックコンタクト膜２２は、ＷＳｉｘ、ＴｉＳｉＸ、ＣｏＳｉｘなどのような高融点金属シリサイド膜でありうる。好ましくは、高融点金属シリサイド膜はＷ及びＳｉを含むことができる。
【００２０】
拡散バリヤ膜２０は、ドーパントが外部に拡散することを遮断する。具体的には、オーミックコンタクト膜２２が金属シリサイド膜で形成されれば、金属シリサイド膜が硼素（Ｂ）、燐（Ｐ）、砒素（Ａｓ）などのようなドーパントの拡散経路として作用できる。特に、下部導電膜１０のドーパントが金属シリサイド膜の結晶粒界に沿って拡散するか、或いは吸収できる。これにより、下部導電膜１０内のドーパントの濃度が減少し、ＣＭＯＳトランジスタのようなトランジスタのスレッショルド電圧を変化させて、素子の反転キャパシタンスを低めることができる。拡散バリヤ膜２０は、非晶質半導体物質で形成できる。非晶質半導体物質は、Ｓｉ、Ｇｅ及びＧａＡｓを含むことができる。
【００２１】
しかしながら、高融点金属シリサイドで形成されたオーミックコンタクト膜２２と下部導電膜１０との間に拡散バリヤ膜２０が介在されているので、ポリシリコンのような下部導電膜１０から金属シリサイドを通過するドーパントの拡散経路が実質的に縮小できる。
【００２２】
これは、実質的に粒界が存在しない非晶質シリコンのような非晶質半導体物質で拡散バリヤ膜２０が形成されるためである。すなわち、拡散バリヤ膜２０内に結晶粒界が存在しないか、或いは小量の結晶粒界が存在するので、下部導電膜１０からドーパントの外部拡散が顕著に減少できる。拡散バリヤ膜２０内へのドーパントの固体溶解度は、オーミックコンタクト膜２２内へのドーパントの固体溶解度より低いので、オーミックコンタクト膜２２によるドーパントの外部拡散を減少させることができる。拡散バリヤ膜２０は、後続の熱処理によって非晶質シリコンと多結晶シリコンの複合膜状態に示されてもよい。
【００２３】
その結果、以下図２を参照して説明するように、拡散バリヤ膜２０は、ＰＭＯＳトランジスタの反転キャパシタンスを増加させ、多結晶空乏問題（poly depletion problem）を解決できる。
【００２４】
図２は、本発明の効果を例示するためのものである。図２には、本発明の一実施形態によってＰＭＯＳトランジスタの拡散バリヤ膜２０を（初期工程ではドープされないが、後続の熱処理工程などによってドープされていてもよい）非晶質シリコン膜で形成した場合、拡散バリヤ膜２０の厚さと反転キャパシタンス値の相関関係が示されている。オーミックコンタクト膜２２と下部導電膜１０との間に介在された拡散バリヤ膜２０の存在によって全体的な反転キャパシタンスが増加することが分かる。また、反転キャパシタンス（Ｆ）が拡散バリヤ膜２０の厚さに比例して増加することが分かる。この実験結果によれば、拡散バリヤ膜２０の厚さは、３０Å以上、より好ましくは、３０Å〜１５０Åになることができる。これは、素子が正常的に動作するために要求される反転キャパシタンス値が１２０ｐＦ（１．２０Ｅ−０１０）以上でなければならないためである。従って、本発明の実施形態によれば、拡散バリヤ膜２０の存在によって下部導電膜１０内のドーパントの外部拡散を減少させることができるので、全体的な反転キャパシタンス値が効果的に増加する。
【００２５】
図３は、本発明の他の実施形態による半導体素子の多層構造を例示する断面図である。図３を参照すれば、図１の拡散バリヤ膜２０とオーミックコンタクト膜２２の代わりに複合拡散バリヤ単一膜２３が形成されるという点を除外し、ドープされた下部導電膜１０、金属バリヤ膜２４、金属膜３０が図１を参照して説明した実施形態と同一又は類似した方式に形成される。
【００２６】
ドープされた下部導電膜１０は、半導体基板（図示せず）上に形成される。拡散バリヤ膜２３は、ドープされた下部導電膜１０上に形成される。拡散バリヤ膜２３は、半導体膜２０’内に複数の導電性パーティクル２２’を含む。半導体膜２０’は、初期には図１の拡散バリヤ膜２０と同一又は類似した方式に形成される。好ましくは、複数の導電性パーティクル２２’は実質的に不均一な大きさを有することができる。複数の導電性パーティクル２２’は、図１のオーミックコンタクト膜２２として機能できる。導電性パーティクル２２’は、不連続的なオーミックコンタクト膜に示すことができる。次いで、金属バリヤ膜２４が拡散バリヤ膜２３上に形成される。金属膜３０は、金属バリヤ膜２４上に形成される。
【００２７】
図３に例示されている多層構造は、図１に例示されているように拡散バリヤ膜２０とオーミックコンタクト膜２２とを含む多層構造を形成した後、半導体膜２０’内に導電性パーティクルが形成されるときまで熱処理することによって形成できる。熱処理は、約６００℃〜８００℃範囲で遂行できる。
【００２８】
半導体膜２０’の厚さが厚くなるほど、拡散経路はさらに縮小される。これは、図３に例示されているように、半導体膜２０’内に分散された導電性パーティクル２２’の間の距離（ｄ）が長くなるためである。このような観点で半導体膜２０’の厚さが厚くなるほど導電性パーティクル２２’はさらに大きくなる。導電性パーティクル２２’の大きさは変化できる。
【００２９】
このような現象は、次の通り説明できるが、これは色々の可能性のうち一つであるだけである。タングステンシリサイドのような金属シリサイド及び非晶質シリコンは、高温で不安定であってそれらの構造が変化して結晶化されるか、或いは凝集される傾向がある。タングステンシリサイドパーティクルは、半導体膜２０’と一般にドープされたポリシリコンで形成されたドープされた下部導電膜１０の間の境界に到達できる。また、半導体膜２０’の厚さが厚くなるほど、半導体膜２０’内で移動できる間隔が広まれるので、導電性パーティクル２２’の間の平均距離又は間隔が広まれるということが観察される。従って、図３に例示されているように、半導体膜２０’の厚さが厚くなるほどパーティクル２２’の間の間隔（ｄ）も広まれる。言い換えれば、パーティクル２２’の間の間隔（ｄ）が広まれるほど拡散経路は実質的に縮小される。
【００３０】
また、適用状態によって半導体膜２０’は、非晶質シリコンと多結晶シリコンの複合体に示されてもよい。
【００３１】
その上に、フラッシュメモリ又はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのような不揮発性メモリの場合には、サーマルバジェットが殆どないので、図１に例示されている多層構造が維持できる。しかしながら、サーマルバジェットが大きいＤＲＡＭの場合には多層構造形成後、急速熱処理工程（ＲＴＰ）活性化又は７３０℃〜７６０℃の相対的高温で進行されるシリコン窒化膜蒸着などのように６００℃以上の相対的に高温熱処理などが遂行できる。
【００３２】
従って、図１のオーミックコンタクト膜２２と拡散バリヤ膜２０の反応によって複合拡散バリヤ膜２３が形成できる。すなわち、複合拡散バリヤ膜２３がドープされた下部導電膜１０と拡散バリヤ膜２４との間にサンドイッチされて形成される。熱処理前の図３の複合拡散バリヤ膜２３の厚さは、図１の拡散バリヤ膜２０とオーミックコンタクト膜２２の厚さの和と殆ど同一であることができる。好ましくは、拡散バリヤ膜２３の厚さは２５０Å以下でありうる。好ましくは、拡散バリヤ膜２３の導電性パーティクル２２’はＷとＳｉとを含む。複合拡散バリヤ膜２３は、非晶質シリコンと部分的に結晶化されたシリコン、すなわちポリシリコンを含むことができる。
【００３３】
以下、図４〜図９を参照して本発明の一実施形態による多層構造を使用した平板チャネルトランジスタの製造方法及びこれにより製造された平板チャネルトランジスタを説明する。以下、製造方法説明時本発明の当業者によく知られた工程段階によって形成できる工程については本発明が曖昧に解析されることを避けるために概略的に説明する。
【００３４】
図４を参照すれば、半導体基板１０１内に素子分離領域（図示せず）を形成してアクティブ領域を画定した後、半導体基板１０１上にゲート絶縁膜１０５を形成する。
【００３５】
基板１０１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ及びＩｎＰからなる群から選択される一つ以上の半導体材料からなった基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを使用できるが、これは例示的なことに過ぎない。
【００３６】
ゲート絶縁膜１０５は、基板１０１を熱酸化させて形成したシリコン酸化膜、ＳｉＯＮ、ＧｅｘＯｙＮｚ、ＧｅｘＳｉｙＯｚ、高誘電率物質、これらの組合物又はこれらが順次に積層された積層膜などが使用できる。高誘電率物質は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ハフニウムシリケート、ジルコニウムシリケート又はこれらの組合物などを例に挙げることができる。
【００３７】
次いで、ゲート絶縁膜１０５上にＮ型不純物がドープされた多結晶半導体膜、例えば多結晶シリコン膜１１０Ｎを形成する。Ｎ型不純物がドープされた多結晶シリコン膜は、先ず多結晶シリコン膜を形成した後、Ｎ型不純物をイオン注入によってドーピングするか、或いは多結晶シリコン膜蒸着時インサイチュウにＮ型不純物をドーピングして形成できる。Ｎ型不純物としては、燐（Ｐ）又は砒素（Ａｓ）を使用できる。
【００３８】
図５を参照すれば、アクティブ領域中ＮＭＯＳが形成される領域をマスキングするフォトレジストパターン１１２を形成する。次いで、フォトレジストパターン１１２をイオン注入マスクとして使用してＰ型不純物１１４をイオン注入によってドーピングしてＰ型不純物がドープされた多結晶シリコン膜１１０Ｐを形成する。Ｐ型不純物としては硼素（Ｂ）、硼素フッ化物（ＢＦ２）、インジウム（Ｉｎ）などが使用できる。
【００３９】
この時、Ｐ型不純物の濃度が既にドーピングされていたＮ型不純物の濃度より高いようにドーピングして全体的な導電型がＰ型を示すようにする。その結果、図８に示されているように、半導体基板１０１上にＮ型不純物がドープされた多結晶シリコン膜１１０ＮとＰ型不純物がドープされた多結晶シリコン膜１１０Ｐからなったデュアル多結晶シリコン膜が形成される。
【００４０】
デュアル多結晶シリコン膜は、ＮＭＯＳトランジスタ領域とＰＭＯＳトランジスタ領域をそれぞれ露出させる２枚のマスクを使用してＮ型不純物とＰ型不純物とをそれぞれ注入して形成してもよいが、図４及び図５に説明するように１枚のマスクのみを使用して形成することが工程を単純化し、製造コストを減少させうる。次いで、急速窒化処理及び洗浄工程を実施する。
【００４１】
図６を参照すれば、拡散バリヤ膜１２０とオーミックコンタクト膜１２２を形成する。
【００４２】
拡散バリヤ膜１２０として非晶質シリコン膜（ａ−Ｓｉ）を、オーミックコンタクト膜１２２としてタングステンシリサイド膜（ＷＳｉｘ）を形成する場合、非晶質シリコン膜（ａ−Ｓｉ）を形成するためのシリコンソースガスとしてはモノシラン（ＳｉＨ４）ガスを、タングステンシリサイド膜（ＷＳｉｘ）を形成するためのタングステンソースガスとしては、タングステンフッ化物（ＷＦ６）ガスをシリコンソースガスとしてはジクロロシラン（ＳｉＨ２Ｃｌ２）ガスを使用できる。製造工程時使用されるソースガスの流量、温度、圧力などは、化学気相蒸着装置の種類に応じて多様に変化でき、本発明の思想及び範囲内で本発明に適した拡散バリヤ膜１２０及びオーミックコンタクト膜１２２の形成に適した任意の流量、温度及び圧力が使用できる。
【００４３】
拡散バリヤ膜１２０は、３０Å以上、例えば３０Å〜１５０Å厚さの拡散バリヤ膜２０が形成できる温度で形成する。Ｇｅｎｕｓ社の化学気相蒸着装置を使用する場合には、約６３０℃以上になるようにできるが、温度は装置によって変化できる。また、場合によっては非晶質シリコン膜の形成前に、シランプリフロー工程を６００℃〜６５０℃の温度で実施してもよい。
【００４４】
オーミックコンタクト膜１２２は、Ｗ：Ｓｉの比率が１：５〜１：１５になることができるようにタングステンフッ化物ガスとジクロロシランガスの流量を調節して形成する。オーミックコンタクト膜１２２の厚さは１００Å以下、好ましくは５０Å〜１００Å、さらに好ましくは７０Å〜８０Åに形成できる。また、厚さ範囲内で拡散バリヤ膜１２０とオーミックコンタクト膜１２２の厚さは、拡散バリヤ膜１２０の厚さがオーミックコンタクト膜１２２の厚さと実質的に同一であるか、或いは広く形成することが半導体素子の特性を最適化できる。
【００４５】
図７を参照すれば、オーミックコンタクト膜１２２上に金属バリヤ膜１２４及び高融点金属膜１３０を順次通り形成する。次いで、高融点金属膜１３０上にゲート電極を限定するためのハードマスク１４０を形成する。ハードマスク１４０は、シリコン窒化膜などになることができる。
【００４６】
図８を参照すれば、ハードマスク１４０をエッチングマスクとして使用して高融点金属膜１３０、金属バリヤ膜１２４、オーミックコンタクト膜１２２、拡散バリヤ膜１２０、多結晶シリコン膜（１１０Ｎ及び１１０Ｐ）及びゲート絶縁膜１０５をエッチングしてＰＭＯＳトランジスタ用ゲート電極１３５とＮＭＯＳトランジスタ用ゲート電極１３７とをそれぞれ形成する。次いで、ＰＭＯＳ領域にはＰ型不純物を、ＮＭＯＳ領域にはＮ型不純物をそれぞれ注入して低濃度Ｐ型ソース／ドレイン領域１４５と低濃度Ｎ型ソース／ドレイン領域１４７とをそれぞれ形成する。
【００４７】
図９を参照すれば、各ゲート電極１３５、１３７の側壁にスペーサ１５０を形成した後、ＰＭＯＳ領域にはＰ型不純物を、ＮＭＯＳ領域にはＮ型不純物をそれぞれ注入して高濃度Ｐ型ソース／ドレイン領域１５５と高濃度Ｎ型ソース／ドレイン領域１５７とを形成する。その結果Ｐ型ソース／ドレイン領域１６０とＮ型ソース／ドレイン領域１６２とを備える平板チャネル型ＰＭＯＳトランジスタとＮＭＯＳトランジスタが完成される。
【００４８】
その後、半導体素子の当業者によく知られた工程段階によってＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにそれぞれ電気的信号の入出力が可能なようにする配線を形成する段階、基板上にパッシベーション層を形成する段階及び基板をパッケージする段階をさらに遂行して半導体素子を完成する。このような後続段階は、本発明が曖昧に解析されることを避けるために概略的に説明する。
【００４９】
すなわち、本発明の一実施形態による多層構造が適用された半導体素子は、第１の導電型トランジスタ、例えばＰＭＯＳトランジスタを含む。ＰＭＯＳトランジスタは、半導体基板１０１内に形成されたＰ型ソース／ドレイン領域１６０とＰ型ソース／ドレイン領域１６０の間のチャネル領域１６５上に形成されたゲート絶縁膜１０５及びゲート電極１３５を含む。ゲート電極１３５は、Ｐ型不純物がドープされた多結晶半導体膜１１０Ｐと高融点金属膜１３０とを含む多層ゲート電極であって、下部に拡散バリヤ膜１２０と上部に金属バリヤ膜１２４とを備えるオーミックコンタクト膜１２２からなった多層構造をＰ型不純物がドープされた多結晶半導体膜１１０Ｐと高融点金属膜１３０との間に備える。
【００５０】
一方、本発明の一実施形態による多層構造が適用された半導体素子は、第２の導電型トランジスタ、例えばＮＭＯＳトランジスタをＰＭＯＳトランジスタと共に含むことができる。ＮＭＯＳトランジスタは、半導体基板１０１内に形成されたＮ型ソース／ドレイン領域１６２とＮ型ソース／ドレイン領域１６２の間のチャネル領域１６７上に形成されたゲート絶縁膜１０５及びゲート電極１３７を含む。ゲート電極１３７は、Ｎ型不純物がドープされた多結晶半導体膜１１０Ｎと高融点金属膜１３０とを含む多層ゲート電極であって、下部に拡散バリヤ膜１２０と上部に金属バリヤ膜１２４とを備えるオーミックコンタクト膜１２２からなった多層構造をＮ型不純物がドープされた多結晶半導体膜１１０Ｎと高融点金属膜１３０との間に備える。
【００５１】
拡散バリヤ膜１２０、オーミックコンタクト膜１２２及び金属バリヤ膜１２４は、図１を参照して説明した多層構造である。
【００５２】
本発明の一実施形態による半導体素子は、相異なる不純物がドープされた多結晶半導体膜、すなわちデュアル多結晶半導体膜１１０Ｐ、１１０Ｎからなったゲート電極１３５、１３７を含む。つまり、ＰＭＯＳトランジスタの場合にはＰ型不純物がドープされた多結晶半導体膜１１０Ｐからなったゲート電極１３５が、ＮＭＯＳトランジスタの場合にはＮ型不純物がドープされた多結晶半導体膜１１０Ｎからなったゲート電極１３７が使用される。従来の場合、工程単純化のためＮ型不純物がドープされた多結晶半導体膜を使用してＰＭＯＳトランジスタ用ゲート電極を形成し、この場合スレッショルド電圧が約０．７Ｖ程度である。一方、本発明のようにＰ型不純物がドープされた多結晶半導体膜を使用してＰＭＯＳトランジスタ用ゲート電極１３５を形成すれば、スレッショルド電圧が約０．５５Ｖ程度に低くなる。従って、デュアル多結晶半導体膜１１０Ｐ、１１０Ｎを使用する場合トランジスタの特性を向上させることができる。
【００５３】
また、Ｐ型不純物がドープされた多結晶半導体膜１１０Ｐは、Ｐ型不純物と共にＰ型不純物の濃度より低い濃度のＮ型不純物がドープされている多結晶半導体膜であり、Ｎ型不純物がドープされた多結晶半導体膜１１０Ｎは、Ｎ型が単独にドープされていることがそれぞれ（１１０Ｐ、１１０Ｎ）にＰ型不純物とＮ型不純物のみがドープされている場合に比べて製造工程が簡単である。本発明の一実施形態による半導体素子で各膜の厚さは、図９に示された比率関係を充足するように形成されることが好ましい。
【００５４】
前述した後続段階時サーマルバジェットが大きい場合には、半導体素子が図１０に示されている半導体素子に変形されてもよい。図１０を参照すれば、後続の熱処理によって半導体膜１２０’内にオーミックコンタクト層として機能する複数の導電性パーティクル１２２’が形成されて、複合拡散バリヤ膜１２３が形成できる。好ましくは、熱処理は６００℃〜８００℃、さらに好ましくは７３０〜７６０℃の温度で遂行できる。熱処理は、急速熱処理工程活性化又はシリコン窒化膜蒸着などのような熱処理を含む多様な工程段階の間行われることができる。
【００５５】
図１１は、本発明の一実施形態による多層構造が適用されたリセスチャネルトランジスタを含む半導体素子を示す断面図である。図９とは違って、ＰＭＯＳトランジスタのＰ型ソース／ドレイン領域１６０’の間のチャネル領域とＮＭＯＳトランジスタのＮ型ソース／ドレイン領域１６２’の間のチャネル領域がそれぞれ半導体基板１０１内にリセスされて形成されたリセスチャネルトレンチ（Ｔ）の外周に沿って形成される。従って、トランジスタのゲートラインのデザインルールが小さくなっても十分なチャネル長さを確保できる。その他残り構成要素は、図９を参照して説明した半導体素子と実質的に同一である。リセスチャネルトレンチ（Ｔ）は、２００４年１０月１９日付出願された特許文献１に開示されており、本明細書に援用されて統合される技術によって製造できる。
【００５６】
図１２は、本発明の他の実施形態による多層構造が適用されたリセスチャネルトランジスタを含む半導体素子を示す断面図である。図１０とは違って、ＰＭＯＳトランジスタのＰ型ソース／ドレイン領域１６０’の間のチャネル領域とＮＭＯＳトランジスタのＮ型ソース／ドレイン領域１６２’の間のチャネル領域がそれぞれ半導体基板１０１内にリセスされて形成されたトレンチ（Ｔ）の外周に沿って形成される。従って、トランジスタのゲートラインのデザインルールが小さくなっても十分なチャネル長さを確保できる。その他残り構成要素は、図１０を参照して説明した半導体素子と実質的に同一である。
【００５７】
図１３でグラフａ、グラフｂ及びグラフｃは、それぞれ図９を参照して言及した平板チャネルＰＭＯＳトランジスタに、多結晶シリコン膜１１０Ｐは、Ｐ型不純物とＰ型不純物より低い濃度のＮ型不純物が共にドープされた多結晶シリコン膜１１０Ｐに、拡散バリヤ膜１２０は不純物がドープされない非晶質シリコン膜を３０Å、５０Å、７０Åにそれぞれ形成し、オーミックコンタクト膜１２２としてタングステンシリサイド膜を、金属バリヤ膜１２４としてタングステン窒化膜を、高融点金属膜１３０としてタングステン膜を形成した構造での界面抵抗についての分析結果を示すグラフである。図１３でグラフｄは、拡散バリヤ膜１３０とオーミックコンタクト膜１２２が省略された構造での界面抵抗についての分析結果を示す。
【００５８】
一般に、ＤＲＡＭで要求される界面抵抗の許容基準値が７００（Ｏｈｍ）程度である点を考慮すれば、タングステンシリサイド膜が省略された場合（グラフｄ）には、界面抵抗が基準値を超過する反面、本発明のようにタングステンシリサイド膜とその下部に不純物がドープされない非晶質シリコン膜を形成する場合（グラフａ、グラフｂ、グラフｃ）には、界面抵抗値が素子で要求する基準値以下を充足させることが分かる。
【００５９】
図１４は、本発明の一実施形態による多層構造を採用した平板チャネルトランジスタの他の製造方法を説明するための断面図である。
【００６０】
図１４を参照すれば、拡散バリヤ膜１２０を形成した後、オーミックコンタクト膜１２２の形成前に熱処理１２１工程をさらに遂行できる。熱処理１２１工程は、拡散バリヤ膜１２０の拡散遮断機能をより強化してドープされた下部導電膜１１０Ｐからのドーパントの外部拡散をよりさらに効果的に遮断してＰＭＯＳトランジスタの反転キャパシタンスを増加させるために実施できる。
【００６１】
熱処理１２１工程は、ファーネス熱処理（furnace heat treatment process）又は急速熱処理によって遂行できる。ファーネス熱処理は、２００℃〜８００℃の温度で１０分〜２時間程度遂行でき、急速熱処理は５００℃〜１０００℃の温度で１０秒〜５分程度遂行できる。しかしながら、温度及び熱処理時間は例示的なことであるだけであり、これに制限されることではない。
【００６２】
図１５Ａ〜図１５Ｄは、下記表１を参照して提示した工程条件を使用して形成したＰＭＯＳトランジスタの反転キャパシタンスを分析したグラフである。
【００６３】
【表１】
【００６４】
図１５Ａ〜図１５Ｄに示されているように拡散バリヤ膜であって、非晶質シリコン膜を形成しない場合（図１５Ａ）を、非晶質シリコン膜を形成し、熱処理は進行しない場合（図１５Ｃ）と対比すると、ＰＭＯＳトランジスタの反転キャパシタンス値が５０ｐＦばかり上昇した。一方、非晶質シリコン膜を形成せず熱処理を進行した場合（図１５Ｂ）を、非晶質シリコン膜を形成し、８５０℃で３０秒間熱処理を進行した場合と対比すると、ＰＭＯＳトランジスタの反転キャパシタンス値が１００ｐＦばかり上昇することが分かる。これで、非晶質シリコン膜形成後熱処理によって拡散バリヤ機能がより強化されることが分かる。
【００６５】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
【産業上の利用可能性】
【００６６】
本発明は、ＤＲＡＭなどの揮発性メモリ又はフラッシュメモリなどの不揮発性メモリのような多様な半導体素子及びその製造方法に適用されうる。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施形態による半導体素子の多層構造を示す断面図である。
【図２】拡散バリヤ膜の厚さと反転キャパシタンスの関係を示すグラフである。
【図３】本発明の他の実施形態による半導体素子の多層構造を示す断面図である。
【図４】本発明の一実施形態による多層構造を使用した平板チャネルトランジスタの製造方法及びこれにより製造された平板チャネルトランジスタを説明するための断面図である。
【図５】本発明の一実施形態による多層構造を使用した平板チャネルトランジスタの製造方法及びこれにより製造された平板チャネルトランジスタを説明するための断面図である。
【図６】本発明の一実施形態による多層構造を使用した平板チャネルトランジスタの製造方法及びこれにより製造された平板チャネルトランジスタを説明するための断面図である。
【図７】本発明の一実施形態による多層構造を使用した平板チャネルトランジスタの製造方法及びこれにより製造された平板チャネルトランジスタを説明するための断面図である。
【図８】本発明の一実施形態による多層構造を使用した平板チャネルトランジスタの製造方法及びこれにより製造された平板チャネルトランジスタを説明するための断面図である。
【図９】本発明の一実施形態による多層構造を使用した平板チャネルトランジスタの製造方法及びこれにより製造された平板チャネルトランジスタを説明するための断面図である。
【図１０】本発明の他の実施形態による多層構造を使用した平板チャネルトランジスタの断面図である。
【図１１】本発明の一実施形態による多層構造を使用したリセスチャネルトランジスタの断面図である。
【図１２】本発明の他の実施形態による多層構造を使用したリセスチャネルトランジスタの断面図である。
【図１３】本発明の幾つかの実施形態によって拡散バリヤ膜を備える実験サンプルと拡散バリヤ膜を備えない対照サンプルの界面抵抗分布を示すグラフである。
【図１４】本発明の一実施形態による多層構造を採用した平板チャネルトランジスタの他の製造方法を説明するための断面図である。
【図１５Ａ】表１を参照して提示した工程条件を使用して形成したＰＭＯＳトランジスタの反転キャパシタンスを分析したグラフである。
【図１５Ｂ】表１を参照して提示した工程条件を使用して形成したＰＭＯＳトランジスタの反転キャパシタンスを分析したグラフである。
【図１５Ｃ】表１を参照して提示した工程条件を使用して形成したＰＭＯＳトランジスタの反転キャパシタンスを分析したグラフである。
【図１５Ｄ】表１を参照して提示した工程条件を使用して形成したＰＭＯＳトランジスタの反転キャパシタンスを分析したグラフである。
【符号の説明】
【００６８】
１０：下部導電膜
２０：拡散バリヤ膜
２２：オーミックコンタクト膜
２４：金属バリヤ膜
３０：金属膜
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、低抵抗の多層構造及びオーミックコンタクトの形成方法に関するものである。
【背景技術】
【０００２】
半導体素子が高集積化されることによって配線のデザインルールが０．２５以下に縮小されることにより配線のＲＣ遅延が大きいという問題が提起されている。このような問題を解決するために面抵抗が２〜４Ω／square程度に小さいタングステンのような高融点金属が配線物質として適用され始めた。高融点金属膜は、ゲートライン又はビットラインなどに適用できる。ここで、高融点金属とは、鉄の融点（例えば、１５３９square）よりも高い融点を有する金属を指す。
【０００３】
ゲートラインに高融点金属膜のみを適用する場合には、ゲート絶縁膜の汚染問題が発生するおそれがある。従って、不純物がドープされた多結晶シリコンからなったバッファ用ゲートラインを形成し、その上に高融点金属ラインを積層する金属／多結晶シリコンゲート構造が多くの関心を集めている
【０００４】
しかしながら、多結晶シリコン膜上に高融点金属膜、例えばタングステン膜を直ちに積層させる場合コンタクト抵抗が大きくなるようになるため、多結晶シリコン膜と高融点金属膜との間にオーミックコンタクト膜を介在させるようになる。ところで、高融点金属膜／オーミックコンタクト膜／多結晶シリコン膜からなった多層構造でオーミックコンタクト膜が多結晶シリコン膜にドープされた不純物（以下、ドーパントという。）が外部に拡散する経路として作用して、所謂“多結晶空乏”問題を深化させる。特に、急速熱処理工程のような後続熱処理工程時硼素（Ｂ）のようなｐ型不純物が多結晶シリコン膜として外部に拡散してトランジスタの反転キャパシタンス（inversion capacitance）を低める。従って、高融点金属膜／オーミックコンタクト膜／多結晶シリコン膜多層構造からなったゲートラインを採用したＰＭＯＳ素子の場合には、Ｃ−Ｖ特性が顕著に劣化される傾向が発生する。
【特許文献１】特開平６−１４０３５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の技術的課題は、特性が向上した半導体素子を提供するところにある。
【０００６】
本発明の他の技術的課題は、半導体素子の製造方法を提供するところにある。
【０００７】
本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されないさらに他の技術的課題は、以下の記載から当業者に明確に理解できるものである。
【課題を解決するための手段】
【０００８】
前述した技術的課題を達成するための本発明の一実施形態による半導体素子は、半導体基板と、半導体基板上のドープされた導電膜と、ドープされた導電膜上の非晶質半導体物質を含む拡散バリヤ膜と、拡散バリヤ膜上のオーミックコンタクト膜と、オーミックコンタクト膜上の金属バリヤ膜と、金属バリヤ膜上の金属膜と、を含む。
【０００９】
前述した技術的課題を達成するための本発明の他の実施形態による半導体素子は、半導体基板と、半導体基板上のドープされた導電膜と、ドープされた導電膜上の拡散バリヤ膜であって、内部に分散されている多数の導電性パーティクルを含む拡散バリヤ膜と、拡散バリヤ膜上の金属バリヤ膜と、金属バリヤ膜上の金属膜と、を含む。
【００１０】
前述した他の技術的課題を達成するための本発明の一実施形態による半導体素子の製造方法は、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にドープされた導電膜を形成し、ドープされた導電膜上にドープされない半導体物質を含む拡散バリヤ膜を形成し、拡散バリヤ膜上にオーミックコンタクト膜を形成し、オーミックコンタクト膜上に金属バリヤ膜を形成し、金属バリヤ膜上に金属膜を形成すること、を含む。
【００１１】
前述した他の技術的課題を達成するための本発明の他の実施形態による半導体素子の製造方法は、拡散バリヤ膜を形成した後オーミックコンタクト膜を形成する前に拡散バリヤ膜を熱処理することをさらに含む。
【００１２】
その他実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【００１３】
本発明の実施形態による多層構造は、界面抵抗を所望の範囲内に維持できながら、オーミックコンタクト膜下部の導電体にドープされた不純物が外部に拡散することを効果的に防止できる。従って、本発明の実施形態による多層構造を採用した半導体素子の反転キャパシタンス特性などを向上させることができる。
【発明を実施するための最良の形態】
【００１４】
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。従って、幾つかの実施形態で、よく知られた工程段階、よく知られた素子構造及びよく知られた技術は、本発明が曖昧に解析されることを避けるために具体的に説明されない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。ここで、“第１の導電型”と“第２の導電型”という用語は、Ｐ型又はＮ型のように互いに反対される導電型を示し、ここに説明されて例示される各実施形態は、それの相補的な実施形態も含む。
【００１５】
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。
【００１６】
図１は、本発明の一実施形態による半導体素子の多層構造を示す断面図である。下部導電膜１０が半導体基板（図示せず）上に形成されている。下部導電膜１０は、ｐ型又はｎ型不純物がドープされた多結晶シリコン膜でありうる。
【００１７】
拡散バリヤ膜２０は、下部導電膜１０上に形成される。オーミックコンタクト膜２２は、拡散バリヤ膜２０上に形成される。金属バリヤ膜２４は、オーミックコンタクト膜２２上に形成される。金属バリヤ膜２４は、ＷＮ又はＴｉＮのような金属窒化膜でありうる。タングステンのように低い面抵抗を有する金属膜３０が金属バリヤ膜２４上に形成される。
【００１８】
金属バリヤ膜２４は、金属膜３０とポリシリコンのような下部導電膜１０との間に形成されてこれらの間の反応、例えばタングステンシリサイドのようなシリサイドの形成を抑制して金属とシリコンの相互拡散を抑制する。一般に、シリサイド物質は金属より高い抵抗を有するのでゲート電極の抵抗を増加させる。
【００１９】
反面、オーミックコンタクト膜２２は、下部導電膜１０と金属バリヤ膜２４の間のコンタクト又は界面抵抗を減少させる。下部導電膜１０とＷＮ又はＴｉＮなどのような金属バリヤ膜２４の間のコンタクト抵抗が非常に高いので、オーミックコンタクト膜２２がこれらの間に形成されてコンタクト抵抗を減少させる。オーミックコンタクト膜２２は、ＷＳｉｘ、ＴｉＳｉＸ、ＣｏＳｉｘなどのような高融点金属シリサイド膜でありうる。好ましくは、高融点金属シリサイド膜はＷ及びＳｉを含むことができる。
【００２０】
拡散バリヤ膜２０は、ドーパントが外部に拡散することを遮断する。具体的には、オーミックコンタクト膜２２が金属シリサイド膜で形成されれば、金属シリサイド膜が硼素（Ｂ）、燐（Ｐ）、砒素（Ａｓ）などのようなドーパントの拡散経路として作用できる。特に、下部導電膜１０のドーパントが金属シリサイド膜の結晶粒界に沿って拡散するか、或いは吸収できる。これにより、下部導電膜１０内のドーパントの濃度が減少し、ＣＭＯＳトランジスタのようなトランジスタのスレッショルド電圧を変化させて、素子の反転キャパシタンスを低めることができる。拡散バリヤ膜２０は、非晶質半導体物質で形成できる。非晶質半導体物質は、Ｓｉ、Ｇｅ及びＧａＡｓを含むことができる。
【００２１】
しかしながら、高融点金属シリサイドで形成されたオーミックコンタクト膜２２と下部導電膜１０との間に拡散バリヤ膜２０が介在されているので、ポリシリコンのような下部導電膜１０から金属シリサイドを通過するドーパントの拡散経路が実質的に縮小できる。
【００２２】
これは、実質的に粒界が存在しない非晶質シリコンのような非晶質半導体物質で拡散バリヤ膜２０が形成されるためである。すなわち、拡散バリヤ膜２０内に結晶粒界が存在しないか、或いは小量の結晶粒界が存在するので、下部導電膜１０からドーパントの外部拡散が顕著に減少できる。拡散バリヤ膜２０内へのドーパントの固体溶解度は、オーミックコンタクト膜２２内へのドーパントの固体溶解度より低いので、オーミックコンタクト膜２２によるドーパントの外部拡散を減少させることができる。拡散バリヤ膜２０は、後続の熱処理によって非晶質シリコンと多結晶シリコンの複合膜状態に示されてもよい。
【００２３】
その結果、以下図２を参照して説明するように、拡散バリヤ膜２０は、ＰＭＯＳトランジスタの反転キャパシタンスを増加させ、多結晶空乏問題（poly depletion problem）を解決できる。
【００２４】
図２は、本発明の効果を例示するためのものである。図２には、本発明の一実施形態によってＰＭＯＳトランジスタの拡散バリヤ膜２０を（初期工程ではドープされないが、後続の熱処理工程などによってドープされていてもよい）非晶質シリコン膜で形成した場合、拡散バリヤ膜２０の厚さと反転キャパシタンス値の相関関係が示されている。オーミックコンタクト膜２２と下部導電膜１０との間に介在された拡散バリヤ膜２０の存在によって全体的な反転キャパシタンスが増加することが分かる。また、反転キャパシタンス（Ｆ）が拡散バリヤ膜２０の厚さに比例して増加することが分かる。この実験結果によれば、拡散バリヤ膜２０の厚さは、３０Å以上、より好ましくは、３０Å〜１５０Åになることができる。これは、素子が正常的に動作するために要求される反転キャパシタンス値が１２０ｐＦ（１．２０Ｅ−０１０）以上でなければならないためである。従って、本発明の実施形態によれば、拡散バリヤ膜２０の存在によって下部導電膜１０内のドーパントの外部拡散を減少させることができるので、全体的な反転キャパシタンス値が効果的に増加する。
【００２５】
図３は、本発明の他の実施形態による半導体素子の多層構造を例示する断面図である。図３を参照すれば、図１の拡散バリヤ膜２０とオーミックコンタクト膜２２の代わりに複合拡散バリヤ単一膜２３が形成されるという点を除外し、ドープされた下部導電膜１０、金属バリヤ膜２４、金属膜３０が図１を参照して説明した実施形態と同一又は類似した方式に形成される。
【００２６】
ドープされた下部導電膜１０は、半導体基板（図示せず）上に形成される。拡散バリヤ膜２３は、ドープされた下部導電膜１０上に形成される。拡散バリヤ膜２３は、半導体膜２０’内に複数の導電性パーティクル２２’を含む。半導体膜２０’は、初期には図１の拡散バリヤ膜２０と同一又は類似した方式に形成される。好ましくは、複数の導電性パーティクル２２’は実質的に不均一な大きさを有することができる。複数の導電性パーティクル２２’は、図１のオーミックコンタクト膜２２として機能できる。導電性パーティクル２２’は、不連続的なオーミックコンタクト膜に示すことができる。次いで、金属バリヤ膜２４が拡散バリヤ膜２３上に形成される。金属膜３０は、金属バリヤ膜２４上に形成される。
【００２７】
図３に例示されている多層構造は、図１に例示されているように拡散バリヤ膜２０とオーミックコンタクト膜２２とを含む多層構造を形成した後、半導体膜２０’内に導電性パーティクルが形成されるときまで熱処理することによって形成できる。熱処理は、約６００℃〜８００℃範囲で遂行できる。
【００２８】
半導体膜２０’の厚さが厚くなるほど、拡散経路はさらに縮小される。これは、図３に例示されているように、半導体膜２０’内に分散された導電性パーティクル２２’の間の距離（ｄ）が長くなるためである。このような観点で半導体膜２０’の厚さが厚くなるほど導電性パーティクル２２’はさらに大きくなる。導電性パーティクル２２’の大きさは変化できる。
【００２９】
このような現象は、次の通り説明できるが、これは色々の可能性のうち一つであるだけである。タングステンシリサイドのような金属シリサイド及び非晶質シリコンは、高温で不安定であってそれらの構造が変化して結晶化されるか、或いは凝集される傾向がある。タングステンシリサイドパーティクルは、半導体膜２０’と一般にドープされたポリシリコンで形成されたドープされた下部導電膜１０の間の境界に到達できる。また、半導体膜２０’の厚さが厚くなるほど、半導体膜２０’内で移動できる間隔が広まれるので、導電性パーティクル２２’の間の平均距離又は間隔が広まれるということが観察される。従って、図３に例示されているように、半導体膜２０’の厚さが厚くなるほどパーティクル２２’の間の間隔（ｄ）も広まれる。言い換えれば、パーティクル２２’の間の間隔（ｄ）が広まれるほど拡散経路は実質的に縮小される。
【００３０】
また、適用状態によって半導体膜２０’は、非晶質シリコンと多結晶シリコンの複合体に示されてもよい。
【００３１】
その上に、フラッシュメモリ又はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのような不揮発性メモリの場合には、サーマルバジェットが殆どないので、図１に例示されている多層構造が維持できる。しかしながら、サーマルバジェットが大きいＤＲＡＭの場合には多層構造形成後、急速熱処理工程（ＲＴＰ）活性化又は７３０℃〜７６０℃の相対的高温で進行されるシリコン窒化膜蒸着などのように６００℃以上の相対的に高温熱処理などが遂行できる。
【００３２】
従って、図１のオーミックコンタクト膜２２と拡散バリヤ膜２０の反応によって複合拡散バリヤ膜２３が形成できる。すなわち、複合拡散バリヤ膜２３がドープされた下部導電膜１０と拡散バリヤ膜２４との間にサンドイッチされて形成される。熱処理前の図３の複合拡散バリヤ膜２３の厚さは、図１の拡散バリヤ膜２０とオーミックコンタクト膜２２の厚さの和と殆ど同一であることができる。好ましくは、拡散バリヤ膜２３の厚さは２５０Å以下でありうる。好ましくは、拡散バリヤ膜２３の導電性パーティクル２２’はＷとＳｉとを含む。複合拡散バリヤ膜２３は、非晶質シリコンと部分的に結晶化されたシリコン、すなわちポリシリコンを含むことができる。
【００３３】
以下、図４〜図９を参照して本発明の一実施形態による多層構造を使用した平板チャネルトランジスタの製造方法及びこれにより製造された平板チャネルトランジスタを説明する。以下、製造方法説明時本発明の当業者によく知られた工程段階によって形成できる工程については本発明が曖昧に解析されることを避けるために概略的に説明する。
【００３４】
図４を参照すれば、半導体基板１０１内に素子分離領域（図示せず）を形成してアクティブ領域を画定した後、半導体基板１０１上にゲート絶縁膜１０５を形成する。
【００３５】
基板１０１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ及びＩｎＰからなる群から選択される一つ以上の半導体材料からなった基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを使用できるが、これは例示的なことに過ぎない。
【００３６】
ゲート絶縁膜１０５は、基板１０１を熱酸化させて形成したシリコン酸化膜、ＳｉＯＮ、ＧｅｘＯｙＮｚ、ＧｅｘＳｉｙＯｚ、高誘電率物質、これらの組合物又はこれらが順次に積層された積層膜などが使用できる。高誘電率物質は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ハフニウムシリケート、ジルコニウムシリケート又はこれらの組合物などを例に挙げることができる。
【００３７】
次いで、ゲート絶縁膜１０５上にＮ型不純物がドープされた多結晶半導体膜、例えば多結晶シリコン膜１１０Ｎを形成する。Ｎ型不純物がドープされた多結晶シリコン膜は、先ず多結晶シリコン膜を形成した後、Ｎ型不純物をイオン注入によってドーピングするか、或いは多結晶シリコン膜蒸着時インサイチュウにＮ型不純物をドーピングして形成できる。Ｎ型不純物としては、燐（Ｐ）又は砒素（Ａｓ）を使用できる。
【００３８】
図５を参照すれば、アクティブ領域中ＮＭＯＳが形成される領域をマスキングするフォトレジストパターン１１２を形成する。次いで、フォトレジストパターン１１２をイオン注入マスクとして使用してＰ型不純物１１４をイオン注入によってドーピングしてＰ型不純物がドープされた多結晶シリコン膜１１０Ｐを形成する。Ｐ型不純物としては硼素（Ｂ）、硼素フッ化物（ＢＦ２）、インジウム（Ｉｎ）などが使用できる。
【００３９】
この時、Ｐ型不純物の濃度が既にドーピングされていたＮ型不純物の濃度より高いようにドーピングして全体的な導電型がＰ型を示すようにする。その結果、図８に示されているように、半導体基板１０１上にＮ型不純物がドープされた多結晶シリコン膜１１０ＮとＰ型不純物がドープされた多結晶シリコン膜１１０Ｐからなったデュアル多結晶シリコン膜が形成される。
【００４０】
デュアル多結晶シリコン膜は、ＮＭＯＳトランジスタ領域とＰＭＯＳトランジスタ領域をそれぞれ露出させる２枚のマスクを使用してＮ型不純物とＰ型不純物とをそれぞれ注入して形成してもよいが、図４及び図５に説明するように１枚のマスクのみを使用して形成することが工程を単純化し、製造コストを減少させうる。次いで、急速窒化処理及び洗浄工程を実施する。
【００４１】
図６を参照すれば、拡散バリヤ膜１２０とオーミックコンタクト膜１２２を形成する。
【００４２】
拡散バリヤ膜１２０として非晶質シリコン膜（ａ−Ｓｉ）を、オーミックコンタクト膜１２２としてタングステンシリサイド膜（ＷＳｉｘ）を形成する場合、非晶質シリコン膜（ａ−Ｓｉ）を形成するためのシリコンソースガスとしてはモノシラン（ＳｉＨ４）ガスを、タングステンシリサイド膜（ＷＳｉｘ）を形成するためのタングステンソースガスとしては、タングステンフッ化物（ＷＦ６）ガスをシリコンソースガスとしてはジクロロシラン（ＳｉＨ２Ｃｌ２）ガスを使用できる。製造工程時使用されるソースガスの流量、温度、圧力などは、化学気相蒸着装置の種類に応じて多様に変化でき、本発明の思想及び範囲内で本発明に適した拡散バリヤ膜１２０及びオーミックコンタクト膜１２２の形成に適した任意の流量、温度及び圧力が使用できる。
【００４３】
拡散バリヤ膜１２０は、３０Å以上、例えば３０Å〜１５０Å厚さの拡散バリヤ膜２０が形成できる温度で形成する。Ｇｅｎｕｓ社の化学気相蒸着装置を使用する場合には、約６３０℃以上になるようにできるが、温度は装置によって変化できる。また、場合によっては非晶質シリコン膜の形成前に、シランプリフロー工程を６００℃〜６５０℃の温度で実施してもよい。
【００４４】
オーミックコンタクト膜１２２は、Ｗ：Ｓｉの比率が１：５〜１：１５になることができるようにタングステンフッ化物ガスとジクロロシランガスの流量を調節して形成する。オーミックコンタクト膜１２２の厚さは１００Å以下、好ましくは５０Å〜１００Å、さらに好ましくは７０Å〜８０Åに形成できる。また、厚さ範囲内で拡散バリヤ膜１２０とオーミックコンタクト膜１２２の厚さは、拡散バリヤ膜１２０の厚さがオーミックコンタクト膜１２２の厚さと実質的に同一であるか、或いは広く形成することが半導体素子の特性を最適化できる。
【００４５】
図７を参照すれば、オーミックコンタクト膜１２２上に金属バリヤ膜１２４及び高融点金属膜１３０を順次通り形成する。次いで、高融点金属膜１３０上にゲート電極を限定するためのハードマスク１４０を形成する。ハードマスク１４０は、シリコン窒化膜などになることができる。
【００４６】
図８を参照すれば、ハードマスク１４０をエッチングマスクとして使用して高融点金属膜１３０、金属バリヤ膜１２４、オーミックコンタクト膜１２２、拡散バリヤ膜１２０、多結晶シリコン膜（１１０Ｎ及び１１０Ｐ）及びゲート絶縁膜１０５をエッチングしてＰＭＯＳトランジスタ用ゲート電極１３５とＮＭＯＳトランジスタ用ゲート電極１３７とをそれぞれ形成する。次いで、ＰＭＯＳ領域にはＰ型不純物を、ＮＭＯＳ領域にはＮ型不純物をそれぞれ注入して低濃度Ｐ型ソース／ドレイン領域１４５と低濃度Ｎ型ソース／ドレイン領域１４７とをそれぞれ形成する。
【００４７】
図９を参照すれば、各ゲート電極１３５、１３７の側壁にスペーサ１５０を形成した後、ＰＭＯＳ領域にはＰ型不純物を、ＮＭＯＳ領域にはＮ型不純物をそれぞれ注入して高濃度Ｐ型ソース／ドレイン領域１５５と高濃度Ｎ型ソース／ドレイン領域１５７とを形成する。その結果Ｐ型ソース／ドレイン領域１６０とＮ型ソース／ドレイン領域１６２とを備える平板チャネル型ＰＭＯＳトランジスタとＮＭＯＳトランジスタが完成される。
【００４８】
その後、半導体素子の当業者によく知られた工程段階によってＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにそれぞれ電気的信号の入出力が可能なようにする配線を形成する段階、基板上にパッシベーション層を形成する段階及び基板をパッケージする段階をさらに遂行して半導体素子を完成する。このような後続段階は、本発明が曖昧に解析されることを避けるために概略的に説明する。
【００４９】
すなわち、本発明の一実施形態による多層構造が適用された半導体素子は、第１の導電型トランジスタ、例えばＰＭＯＳトランジスタを含む。ＰＭＯＳトランジスタは、半導体基板１０１内に形成されたＰ型ソース／ドレイン領域１６０とＰ型ソース／ドレイン領域１６０の間のチャネル領域１６５上に形成されたゲート絶縁膜１０５及びゲート電極１３５を含む。ゲート電極１３５は、Ｐ型不純物がドープされた多結晶半導体膜１１０Ｐと高融点金属膜１３０とを含む多層ゲート電極であって、下部に拡散バリヤ膜１２０と上部に金属バリヤ膜１２４とを備えるオーミックコンタクト膜１２２からなった多層構造をＰ型不純物がドープされた多結晶半導体膜１１０Ｐと高融点金属膜１３０との間に備える。
【００５０】
一方、本発明の一実施形態による多層構造が適用された半導体素子は、第２の導電型トランジスタ、例えばＮＭＯＳトランジスタをＰＭＯＳトランジスタと共に含むことができる。ＮＭＯＳトランジスタは、半導体基板１０１内に形成されたＮ型ソース／ドレイン領域１６２とＮ型ソース／ドレイン領域１６２の間のチャネル領域１６７上に形成されたゲート絶縁膜１０５及びゲート電極１３７を含む。ゲート電極１３７は、Ｎ型不純物がドープされた多結晶半導体膜１１０Ｎと高融点金属膜１３０とを含む多層ゲート電極であって、下部に拡散バリヤ膜１２０と上部に金属バリヤ膜１２４とを備えるオーミックコンタクト膜１２２からなった多層構造をＮ型不純物がドープされた多結晶半導体膜１１０Ｎと高融点金属膜１３０との間に備える。
【００５１】
拡散バリヤ膜１２０、オーミックコンタクト膜１２２及び金属バリヤ膜１２４は、図１を参照して説明した多層構造である。
【００５２】
本発明の一実施形態による半導体素子は、相異なる不純物がドープされた多結晶半導体膜、すなわちデュアル多結晶半導体膜１１０Ｐ、１１０Ｎからなったゲート電極１３５、１３７を含む。つまり、ＰＭＯＳトランジスタの場合にはＰ型不純物がドープされた多結晶半導体膜１１０Ｐからなったゲート電極１３５が、ＮＭＯＳトランジスタの場合にはＮ型不純物がドープされた多結晶半導体膜１１０Ｎからなったゲート電極１３７が使用される。従来の場合、工程単純化のためＮ型不純物がドープされた多結晶半導体膜を使用してＰＭＯＳトランジスタ用ゲート電極を形成し、この場合スレッショルド電圧が約０．７Ｖ程度である。一方、本発明のようにＰ型不純物がドープされた多結晶半導体膜を使用してＰＭＯＳトランジスタ用ゲート電極１３５を形成すれば、スレッショルド電圧が約０．５５Ｖ程度に低くなる。従って、デュアル多結晶半導体膜１１０Ｐ、１１０Ｎを使用する場合トランジスタの特性を向上させることができる。
【００５３】
また、Ｐ型不純物がドープされた多結晶半導体膜１１０Ｐは、Ｐ型不純物と共にＰ型不純物の濃度より低い濃度のＮ型不純物がドープされている多結晶半導体膜であり、Ｎ型不純物がドープされた多結晶半導体膜１１０Ｎは、Ｎ型が単独にドープされていることがそれぞれ（１１０Ｐ、１１０Ｎ）にＰ型不純物とＮ型不純物のみがドープされている場合に比べて製造工程が簡単である。本発明の一実施形態による半導体素子で各膜の厚さは、図９に示された比率関係を充足するように形成されることが好ましい。
【００５４】
前述した後続段階時サーマルバジェットが大きい場合には、半導体素子が図１０に示されている半導体素子に変形されてもよい。図１０を参照すれば、後続の熱処理によって半導体膜１２０’内にオーミックコンタクト層として機能する複数の導電性パーティクル１２２’が形成されて、複合拡散バリヤ膜１２３が形成できる。好ましくは、熱処理は６００℃〜８００℃、さらに好ましくは７３０〜７６０℃の温度で遂行できる。熱処理は、急速熱処理工程活性化又はシリコン窒化膜蒸着などのような熱処理を含む多様な工程段階の間行われることができる。
【００５５】
図１１は、本発明の一実施形態による多層構造が適用されたリセスチャネルトランジスタを含む半導体素子を示す断面図である。図９とは違って、ＰＭＯＳトランジスタのＰ型ソース／ドレイン領域１６０’の間のチャネル領域とＮＭＯＳトランジスタのＮ型ソース／ドレイン領域１６２’の間のチャネル領域がそれぞれ半導体基板１０１内にリセスされて形成されたリセスチャネルトレンチ（Ｔ）の外周に沿って形成される。従って、トランジスタのゲートラインのデザインルールが小さくなっても十分なチャネル長さを確保できる。その他残り構成要素は、図９を参照して説明した半導体素子と実質的に同一である。リセスチャネルトレンチ（Ｔ）は、２００４年１０月１９日付出願された特許文献１に開示されており、本明細書に援用されて統合される技術によって製造できる。
【００５６】
図１２は、本発明の他の実施形態による多層構造が適用されたリセスチャネルトランジスタを含む半導体素子を示す断面図である。図１０とは違って、ＰＭＯＳトランジスタのＰ型ソース／ドレイン領域１６０’の間のチャネル領域とＮＭＯＳトランジスタのＮ型ソース／ドレイン領域１６２’の間のチャネル領域がそれぞれ半導体基板１０１内にリセスされて形成されたトレンチ（Ｔ）の外周に沿って形成される。従って、トランジスタのゲートラインのデザインルールが小さくなっても十分なチャネル長さを確保できる。その他残り構成要素は、図１０を参照して説明した半導体素子と実質的に同一である。
【００５７】
図１３でグラフａ、グラフｂ及びグラフｃは、それぞれ図９を参照して言及した平板チャネルＰＭＯＳトランジスタに、多結晶シリコン膜１１０Ｐは、Ｐ型不純物とＰ型不純物より低い濃度のＮ型不純物が共にドープされた多結晶シリコン膜１１０Ｐに、拡散バリヤ膜１２０は不純物がドープされない非晶質シリコン膜を３０Å、５０Å、７０Åにそれぞれ形成し、オーミックコンタクト膜１２２としてタングステンシリサイド膜を、金属バリヤ膜１２４としてタングステン窒化膜を、高融点金属膜１３０としてタングステン膜を形成した構造での界面抵抗についての分析結果を示すグラフである。図１３でグラフｄは、拡散バリヤ膜１３０とオーミックコンタクト膜１２２が省略された構造での界面抵抗についての分析結果を示す。
【００５８】
一般に、ＤＲＡＭで要求される界面抵抗の許容基準値が７００（Ｏｈｍ）程度である点を考慮すれば、タングステンシリサイド膜が省略された場合（グラフｄ）には、界面抵抗が基準値を超過する反面、本発明のようにタングステンシリサイド膜とその下部に不純物がドープされない非晶質シリコン膜を形成する場合（グラフａ、グラフｂ、グラフｃ）には、界面抵抗値が素子で要求する基準値以下を充足させることが分かる。
【００５９】
図１４は、本発明の一実施形態による多層構造を採用した平板チャネルトランジスタの他の製造方法を説明するための断面図である。
【００６０】
図１４を参照すれば、拡散バリヤ膜１２０を形成した後、オーミックコンタクト膜１２２の形成前に熱処理１２１工程をさらに遂行できる。熱処理１２１工程は、拡散バリヤ膜１２０の拡散遮断機能をより強化してドープされた下部導電膜１１０Ｐからのドーパントの外部拡散をよりさらに効果的に遮断してＰＭＯＳトランジスタの反転キャパシタンスを増加させるために実施できる。
【００６１】
熱処理１２１工程は、ファーネス熱処理（furnace heat treatment process）又は急速熱処理によって遂行できる。ファーネス熱処理は、２００℃〜８００℃の温度で１０分〜２時間程度遂行でき、急速熱処理は５００℃〜１０００℃の温度で１０秒〜５分程度遂行できる。しかしながら、温度及び熱処理時間は例示的なことであるだけであり、これに制限されることではない。
【００６２】
図１５Ａ〜図１５Ｄは、下記表１を参照して提示した工程条件を使用して形成したＰＭＯＳトランジスタの反転キャパシタンスを分析したグラフである。
【００６３】
【表１】
【００６４】
図１５Ａ〜図１５Ｄに示されているように拡散バリヤ膜であって、非晶質シリコン膜を形成しない場合（図１５Ａ）を、非晶質シリコン膜を形成し、熱処理は進行しない場合（図１５Ｃ）と対比すると、ＰＭＯＳトランジスタの反転キャパシタンス値が５０ｐＦばかり上昇した。一方、非晶質シリコン膜を形成せず熱処理を進行した場合（図１５Ｂ）を、非晶質シリコン膜を形成し、８５０℃で３０秒間熱処理を進行した場合と対比すると、ＰＭＯＳトランジスタの反転キャパシタンス値が１００ｐＦばかり上昇することが分かる。これで、非晶質シリコン膜形成後熱処理によって拡散バリヤ機能がより強化されることが分かる。
【００６５】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
【産業上の利用可能性】
【００６６】
本発明は、ＤＲＡＭなどの揮発性メモリ又はフラッシュメモリなどの不揮発性メモリのような多様な半導体素子及びその製造方法に適用されうる。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施形態による半導体素子の多層構造を示す断面図である。
【図２】拡散バリヤ膜の厚さと反転キャパシタンスの関係を示すグラフである。
【図３】本発明の他の実施形態による半導体素子の多層構造を示す断面図である。
【図４】本発明の一実施形態による多層構造を使用した平板チャネルトランジスタの製造方法及びこれにより製造された平板チャネルトランジスタを説明するための断面図である。
【図５】本発明の一実施形態による多層構造を使用した平板チャネルトランジスタの製造方法及びこれにより製造された平板チャネルトランジスタを説明するための断面図である。
【図６】本発明の一実施形態による多層構造を使用した平板チャネルトランジスタの製造方法及びこれにより製造された平板チャネルトランジスタを説明するための断面図である。
【図７】本発明の一実施形態による多層構造を使用した平板チャネルトランジスタの製造方法及びこれにより製造された平板チャネルトランジスタを説明するための断面図である。
【図８】本発明の一実施形態による多層構造を使用した平板チャネルトランジスタの製造方法及びこれにより製造された平板チャネルトランジスタを説明するための断面図である。
【図９】本発明の一実施形態による多層構造を使用した平板チャネルトランジスタの製造方法及びこれにより製造された平板チャネルトランジスタを説明するための断面図である。
【図１０】本発明の他の実施形態による多層構造を使用した平板チャネルトランジスタの断面図である。
【図１１】本発明の一実施形態による多層構造を使用したリセスチャネルトランジスタの断面図である。
【図１２】本発明の他の実施形態による多層構造を使用したリセスチャネルトランジスタの断面図である。
【図１３】本発明の幾つかの実施形態によって拡散バリヤ膜を備える実験サンプルと拡散バリヤ膜を備えない対照サンプルの界面抵抗分布を示すグラフである。
【図１４】本発明の一実施形態による多層構造を採用した平板チャネルトランジスタの他の製造方法を説明するための断面図である。
【図１５Ａ】表１を参照して提示した工程条件を使用して形成したＰＭＯＳトランジスタの反転キャパシタンスを分析したグラフである。
【図１５Ｂ】表１を参照して提示した工程条件を使用して形成したＰＭＯＳトランジスタの反転キャパシタンスを分析したグラフである。
【図１５Ｃ】表１を参照して提示した工程条件を使用して形成したＰＭＯＳトランジスタの反転キャパシタンスを分析したグラフである。
【図１５Ｄ】表１を参照して提示した工程条件を使用して形成したＰＭＯＳトランジスタの反転キャパシタンスを分析したグラフである。
【符号の説明】
【００６８】
１０：下部導電膜
２０：拡散バリヤ膜
２２：オーミックコンタクト膜
２４：金属バリヤ膜
３０：金属膜
【特許請求の範囲】
【請求項１】
半導体基板；
前記半導体基板上のドープされた導電膜；
前記ドープされた導電膜上の非晶質半導体物質を含む拡散バリヤ膜；
前記拡散バリヤ膜上のオーミックコンタクト膜；
前記オーミックコンタクト膜上の金属バリヤ膜；および
前記金属バリヤ膜上の金属膜；
を含むことを特徴とする半導体素子。
【請求項２】
前記ドープされた導電膜は、ドープされたポリシリコンを含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記非晶質半導体物質は、Ｓｉ、Ｇｅ及びＧａＡｓを含むことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記オーミックコンタクト膜は、高融点金属シリサイドを含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記高融点金属シリサイドは、Ｗ及びＳｉを含むことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記金属膜は、高融点金属を含むことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記拡散バリヤ膜の厚さは、３０Å以上であることを特徴とする請求項１に記載の半導体素子。
【請求項８】
半導体基板；
前記半導体基板上のドープされた導電膜；
前記ドープされた導電膜上の拡散バリヤ膜であって、内部に分散されている多数の導電性パーティクルを含む拡散バリヤ膜；
前記拡散バリヤ膜上の金属バリヤ膜；および
前記金属バリヤ膜上の金属膜；
を含むことを特徴とする半導体素子。
【請求項９】
前記ドープされた導電膜は、ドープされたポリシリコンを含むことを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記多数の導電性パーティクルは、不均一な大きさを有することを特徴とする請求項８に記載の半導体素子。
【請求項１１】
前記拡散バリヤ膜は、非晶質半導体物質を含むことを特徴とする請求項８に記載の半導体素子。
【請求項１２】
前記拡散バリヤ膜は、非晶質シリコンと多結晶シリコンの複合体を含むことを特徴とする請求項８に記載の半導体素子。
【請求項１３】
前記多数の導電性パーティクルは、高融点金属シリサイドを含むことを特徴とする請求項８に記載の半導体素子。
【請求項１４】
前記高融点金属シリサイドは、ＷとＳｉとを含むことを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記金属膜は、高融点金属を含むことを特徴とする請求項８に記載の半導体素子。
【請求項１６】
前記多数の導電性パーティクルは、オーミックコンタクト物質を含むことを特徴とする請求項８に記載の半導体素子。
【請求項１７】
半導体基板；
前記半導体基板内に形成された第１の導電型のソース／ドレイン領域；
前記ソース／ドレイン領域の間のチャネル領域上に形成されたゲート絶縁膜；および
前記ゲート絶縁膜上のドープされた導電膜、前記ドープされた導電膜上の非晶質シリコン物質を含む拡散バリヤ膜、前記拡散バリヤ膜上のオーミックコンタクト膜、前記オーミックコンタクト膜上の金属バリヤ膜及び前記金属バリヤ膜上の金属膜を含む多層ゲート電極；
を含むことを特徴とする半導体素子。
【請求項１８】
前記第１の導電型は、Ｐ型であることを特徴とする請求項１７に記載の半導体素子。
【請求項１９】
前記ゲート電極下部の前記半導体基板内にリセスチャネルトレンチが形成され、前記ゲート絶縁膜は、前記リセスチャネルトレンチの内表面に沿って形成されたことを特徴とする請求項１７に記載の半導体素子。
【請求項２０】
前記半導体基板内に形成された第２の導電型のソース／ドレイン領域；
前記第２の導電型のソース／ドレイン領域の間のチャネル領域上に形成された第２のゲート絶縁膜；および
前記第２のゲート絶縁膜上に形成されたドープされた導電膜、前記ドープされた導電膜上の非晶質半導体物質を含む拡散バリヤ膜、前記拡散バリヤ膜上のオーミックコンタクト膜、前記オーミックコンタクト膜上の金属バリヤ膜及び前記金属バリヤ膜上の金属膜を含む第２の多層ゲート電極；
をさらに含むことを特徴とする請求項１７に記載の半導体素子。
【請求項２１】
前記第２の導電型は、ｎ型であること
を特徴とする請求項２０に記載の半導体素子。
【請求項２２】
前記第２の多層ゲート電極下部の前記半導体基板内にリセスチャネルトレンチが形成され、前記第２のゲート絶縁膜は、前記リセスチャネルトレンチの内表面に沿って形成されたことを特徴とする請求項２０に記載の半導体素子。
【請求項２３】
半導体基板；
前記半導体基板内に形成された第１の導電型のソース／ドレイン領域；
前記ソース／ドレイン領域の間のチャネル領域上に形成されたゲート絶縁膜；および
前記ゲート絶縁膜上のドープされた導電膜、前記ドープされた導電膜上の拡散バリヤ膜であって、内部に分散されている多数の導電性パーティクルを含む拡散バリヤ膜、前記拡散バリヤ膜上の金属バリヤ膜及び前記金属バリヤ膜上の金属膜を含む多層ゲート電極；
を含むことを特徴とする半導体素子。
【請求項２４】
前記第１の導電型は、Ｐ型であることを特徴とする請求項２３に記載の半導体素子。
【請求項２５】
前記多層ゲート電極下部の前記半導体基板内にリセスチャネルトレンチが形成され、前記ゲート絶縁膜は前記リセスチャネルトレンチの内表面に沿って形成されたことを特徴とする請求項２３に記載の半導体素子。
【請求項２６】
前記多数の導電性パーティクルは、実質的に不均一な大きさを有することを特徴とする請求項２３に記載の半導体素子。
【請求項２７】
前記多数の導電性パーティクルは、オーミックコンタクト物質を含むことを特徴とする請求項２３に記載の半導体素子。
【請求項２８】
前記オーミックコンタクト物質はＷとＳｉとを含むことを特徴とする請求項２７に記載の半導体素子。
【請求項２９】
前記半導体基板内に形成された第２の導電型のソース／ドレイン領域；
前記第２の導電型のソース／ドレイン領域の間のチャネル領域上に形成された第２のゲート絶縁膜；および
前記第２のゲート絶縁膜上に形成されたドープされた導電膜、前記ドープされた導電膜上の拡散バリヤ膜であって、内部に分散されている多数の導電性パーティクルを含む拡散バリヤ膜、前記拡散バリヤ膜上の金属バリヤ膜及び前記金属バリヤ膜上の金属膜を含む第２の多層ゲート電極；
を含むことを特徴とする請求項２３に記載の半導体素子。
【請求項３０】
前記第２の導電型は、ｎ型であることを特徴とする請求項２９に記載の半導体素子。
【請求項３１】
前記第２の多層ゲート電極下部の前記半導体基板内にリセスチャネルトレンチが形成され、前記第２のゲート絶縁膜は前記リセスチャネルトレンチの内表面に沿って形成されたこと
を特徴とする請求項２９に記載の半導体素子。
【請求項３２】
前記多数の導電性パーティクルは、オーミックコンタクト物質を含むことを特徴とする請求項２９に記載の半導体素子。
【請求項３３】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にドープされた導電膜を形成し、
前記ドープされた導電膜上にドープされない半導体物質を含む拡散バリヤ膜を形成し、
前記拡散バリヤ膜上にオーミックコンタクト膜を形成し、
前記オーミックコンタクト膜上に金属バリヤ膜を形成し、
前記金属バリヤ膜上に金属膜を形成することを含むことを特徴とする半導体素子の製造方法。
【請求項３４】
前記拡散バリヤ膜は、非晶質半導体物質を含むことを特徴とする請求項３３に記載の半導体素子の製造方法。
【請求項３５】
前記拡散バリヤ膜を形成した後、前記オーミックコンタクト膜を形成する前に前記拡散バリヤ膜を熱処理することをさらに含むことを特徴とする請求項３３に記載の半導体素子の製造方法。
【請求項３６】
前記熱処理することは、ファーネス熱処理又は急速熱処理を含むことを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３７】
前記ファーネス熱処理は、２００℃〜８００℃で遂行することを特徴とする請求項３６に記載の半導体素子の製造方法。
【請求項３８】
前記急速熱処理は、５００℃〜1０００℃で遂行することを特徴とする請求項３６に記載の半導体素子の製造方法。
【請求項３９】
前記金属膜、前記金属バリヤ膜、前記オーミックコンタクト膜、前記拡散バリヤ膜、前記ドープされた導電膜及びゲート電極をパターニングしてゲート構造を形成することをさらに含むことを特徴とする請求項３３に記載の半導体素子の製造方法。
【請求項４０】
前記金属膜を形成した半導体構造物を熱処理して前記拡散バリヤ膜内に多数の導電性パーティクルが形成されて複合拡散バリヤ膜が形成されるようにすることをさらに含むことを特徴とする請求項３３に記載の半導体素子の製造方法。
【請求項４１】
前記熱処理は、７００℃〜８００℃で遂行することを特徴とする請求項４０に記載の半導体素子の製造方法。
【請求項１】
半導体基板；
前記半導体基板上のドープされた導電膜；
前記ドープされた導電膜上の非晶質半導体物質を含む拡散バリヤ膜；
前記拡散バリヤ膜上のオーミックコンタクト膜；
前記オーミックコンタクト膜上の金属バリヤ膜；および
前記金属バリヤ膜上の金属膜；
を含むことを特徴とする半導体素子。
【請求項２】
前記ドープされた導電膜は、ドープされたポリシリコンを含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記非晶質半導体物質は、Ｓｉ、Ｇｅ及びＧａＡｓを含むことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記オーミックコンタクト膜は、高融点金属シリサイドを含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記高融点金属シリサイドは、Ｗ及びＳｉを含むことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記金属膜は、高融点金属を含むことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記拡散バリヤ膜の厚さは、３０Å以上であることを特徴とする請求項１に記載の半導体素子。
【請求項８】
半導体基板；
前記半導体基板上のドープされた導電膜；
前記ドープされた導電膜上の拡散バリヤ膜であって、内部に分散されている多数の導電性パーティクルを含む拡散バリヤ膜；
前記拡散バリヤ膜上の金属バリヤ膜；および
前記金属バリヤ膜上の金属膜；
を含むことを特徴とする半導体素子。
【請求項９】
前記ドープされた導電膜は、ドープされたポリシリコンを含むことを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記多数の導電性パーティクルは、不均一な大きさを有することを特徴とする請求項８に記載の半導体素子。
【請求項１１】
前記拡散バリヤ膜は、非晶質半導体物質を含むことを特徴とする請求項８に記載の半導体素子。
【請求項１２】
前記拡散バリヤ膜は、非晶質シリコンと多結晶シリコンの複合体を含むことを特徴とする請求項８に記載の半導体素子。
【請求項１３】
前記多数の導電性パーティクルは、高融点金属シリサイドを含むことを特徴とする請求項８に記載の半導体素子。
【請求項１４】
前記高融点金属シリサイドは、ＷとＳｉとを含むことを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記金属膜は、高融点金属を含むことを特徴とする請求項８に記載の半導体素子。
【請求項１６】
前記多数の導電性パーティクルは、オーミックコンタクト物質を含むことを特徴とする請求項８に記載の半導体素子。
【請求項１７】
半導体基板；
前記半導体基板内に形成された第１の導電型のソース／ドレイン領域；
前記ソース／ドレイン領域の間のチャネル領域上に形成されたゲート絶縁膜；および
前記ゲート絶縁膜上のドープされた導電膜、前記ドープされた導電膜上の非晶質シリコン物質を含む拡散バリヤ膜、前記拡散バリヤ膜上のオーミックコンタクト膜、前記オーミックコンタクト膜上の金属バリヤ膜及び前記金属バリヤ膜上の金属膜を含む多層ゲート電極；
を含むことを特徴とする半導体素子。
【請求項１８】
前記第１の導電型は、Ｐ型であることを特徴とする請求項１７に記載の半導体素子。
【請求項１９】
前記ゲート電極下部の前記半導体基板内にリセスチャネルトレンチが形成され、前記ゲート絶縁膜は、前記リセスチャネルトレンチの内表面に沿って形成されたことを特徴とする請求項１７に記載の半導体素子。
【請求項２０】
前記半導体基板内に形成された第２の導電型のソース／ドレイン領域；
前記第２の導電型のソース／ドレイン領域の間のチャネル領域上に形成された第２のゲート絶縁膜；および
前記第２のゲート絶縁膜上に形成されたドープされた導電膜、前記ドープされた導電膜上の非晶質半導体物質を含む拡散バリヤ膜、前記拡散バリヤ膜上のオーミックコンタクト膜、前記オーミックコンタクト膜上の金属バリヤ膜及び前記金属バリヤ膜上の金属膜を含む第２の多層ゲート電極；
をさらに含むことを特徴とする請求項１７に記載の半導体素子。
【請求項２１】
前記第２の導電型は、ｎ型であること
を特徴とする請求項２０に記載の半導体素子。
【請求項２２】
前記第２の多層ゲート電極下部の前記半導体基板内にリセスチャネルトレンチが形成され、前記第２のゲート絶縁膜は、前記リセスチャネルトレンチの内表面に沿って形成されたことを特徴とする請求項２０に記載の半導体素子。
【請求項２３】
半導体基板；
前記半導体基板内に形成された第１の導電型のソース／ドレイン領域；
前記ソース／ドレイン領域の間のチャネル領域上に形成されたゲート絶縁膜；および
前記ゲート絶縁膜上のドープされた導電膜、前記ドープされた導電膜上の拡散バリヤ膜であって、内部に分散されている多数の導電性パーティクルを含む拡散バリヤ膜、前記拡散バリヤ膜上の金属バリヤ膜及び前記金属バリヤ膜上の金属膜を含む多層ゲート電極；
を含むことを特徴とする半導体素子。
【請求項２４】
前記第１の導電型は、Ｐ型であることを特徴とする請求項２３に記載の半導体素子。
【請求項２５】
前記多層ゲート電極下部の前記半導体基板内にリセスチャネルトレンチが形成され、前記ゲート絶縁膜は前記リセスチャネルトレンチの内表面に沿って形成されたことを特徴とする請求項２３に記載の半導体素子。
【請求項２６】
前記多数の導電性パーティクルは、実質的に不均一な大きさを有することを特徴とする請求項２３に記載の半導体素子。
【請求項２７】
前記多数の導電性パーティクルは、オーミックコンタクト物質を含むことを特徴とする請求項２３に記載の半導体素子。
【請求項２８】
前記オーミックコンタクト物質はＷとＳｉとを含むことを特徴とする請求項２７に記載の半導体素子。
【請求項２９】
前記半導体基板内に形成された第２の導電型のソース／ドレイン領域；
前記第２の導電型のソース／ドレイン領域の間のチャネル領域上に形成された第２のゲート絶縁膜；および
前記第２のゲート絶縁膜上に形成されたドープされた導電膜、前記ドープされた導電膜上の拡散バリヤ膜であって、内部に分散されている多数の導電性パーティクルを含む拡散バリヤ膜、前記拡散バリヤ膜上の金属バリヤ膜及び前記金属バリヤ膜上の金属膜を含む第２の多層ゲート電極；
を含むことを特徴とする請求項２３に記載の半導体素子。
【請求項３０】
前記第２の導電型は、ｎ型であることを特徴とする請求項２９に記載の半導体素子。
【請求項３１】
前記第２の多層ゲート電極下部の前記半導体基板内にリセスチャネルトレンチが形成され、前記第２のゲート絶縁膜は前記リセスチャネルトレンチの内表面に沿って形成されたこと
を特徴とする請求項２９に記載の半導体素子。
【請求項３２】
前記多数の導電性パーティクルは、オーミックコンタクト物質を含むことを特徴とする請求項２９に記載の半導体素子。
【請求項３３】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にドープされた導電膜を形成し、
前記ドープされた導電膜上にドープされない半導体物質を含む拡散バリヤ膜を形成し、
前記拡散バリヤ膜上にオーミックコンタクト膜を形成し、
前記オーミックコンタクト膜上に金属バリヤ膜を形成し、
前記金属バリヤ膜上に金属膜を形成することを含むことを特徴とする半導体素子の製造方法。
【請求項３４】
前記拡散バリヤ膜は、非晶質半導体物質を含むことを特徴とする請求項３３に記載の半導体素子の製造方法。
【請求項３５】
前記拡散バリヤ膜を形成した後、前記オーミックコンタクト膜を形成する前に前記拡散バリヤ膜を熱処理することをさらに含むことを特徴とする請求項３３に記載の半導体素子の製造方法。
【請求項３６】
前記熱処理することは、ファーネス熱処理又は急速熱処理を含むことを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３７】
前記ファーネス熱処理は、２００℃〜８００℃で遂行することを特徴とする請求項３６に記載の半導体素子の製造方法。
【請求項３８】
前記急速熱処理は、５００℃〜1０００℃で遂行することを特徴とする請求項３６に記載の半導体素子の製造方法。
【請求項３９】
前記金属膜、前記金属バリヤ膜、前記オーミックコンタクト膜、前記拡散バリヤ膜、前記ドープされた導電膜及びゲート電極をパターニングしてゲート構造を形成することをさらに含むことを特徴とする請求項３３に記載の半導体素子の製造方法。
【請求項４０】
前記金属膜を形成した半導体構造物を熱処理して前記拡散バリヤ膜内に多数の導電性パーティクルが形成されて複合拡散バリヤ膜が形成されるようにすることをさらに含むことを特徴とする請求項３３に記載の半導体素子の製造方法。
【請求項４１】
前記熱処理は、７００℃〜８００℃で遂行することを特徴とする請求項４０に記載の半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１３】
【公開番号】特開２００６−２８７２３３（Ｐ２００６−２８７２３３Ａ）
【公開日】平成１８年１０月１９日（２００６．１０．１９）
【国際特許分類】
【出願番号】特願２００６−１０２０１３（Ｐ２００６−１０２０１３）
【出願日】平成１８年４月３日（２００６．４．３）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成１８年１０月１９日（２００６．１０．１９）
【国際特許分類】
【出願日】平成１８年４月３日（２００６．４．３）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
[ Back to top ]