【課題】リソグラフィ工程を追加することなく、様々な線幅およびレイアウトで配置された電極を、均一な組成でフルシリサイド化させることが可能な製造方法を提供する。
【解決手段】シリコン基板１上にポリシリコンからなるゲート電極５をパターン形成する。シリコン基板１上を絶縁膜１１で覆った状態で、絶縁膜１１から露出させたゲート電極５を覆ように第１金属材料を主成分とする第１金属膜３１を成膜する。熱処理によってゲート電極５の表面層のみを第1金属膜と反応させる第１回目のシリサイド化を行い上層シリサイド膜３３を形成する。次いで第１金属膜を除去する。上層シリサイド膜３３を覆う状態で、第１金属材料よりも拡散速度の速い第２金属材料を主成分とする第２金属膜３５を成膜する。上層シリサイド膜３３で表面が覆われたゲート電極５の全層を熱処理によって第２金属膜と反応させる第２回目のシリサイド化を行い、ゲート電極５をフルシリサイド化させる。 （もっと読む）

【課題】製造プロセス上の制約を緩和しつつ、高融点金属シリサイド層の自然酸化による界面抵抗の増大を抑制できる半導体装置を提供する。
【解決手段】半導体装置１０でゲート電極１４は、シリコン基板１１側から、多結晶シリコン層１５、タングステン・シリサイド層１６、タングステン・ナイトライド層１７、及び、タングステン層１８を順次に備える。多結晶シリコン層１５にはリンがドープされ、タングステン・シリサイド層１６には窒素がドープされている。 （もっと読む）

【課題】金属窒化膜からなるゲート電極を有するＭＯＳＦＥＴにおいて、ゲート電極の窒素組成を容易に制御することを可能とする半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、半導体基板１１の上に絶縁膜１５を形成する工程（ａ）と、絶縁膜１５の上に窒素を含まない材料かなる膜である第１の導電膜１６を形成する工程（ｂ）と、第１の導電膜１６の上に窒素を含む材料からなる膜である第２の導電膜１８を形成する工程（ｃ）と、第２の導電膜１８及び第１の導電膜１６をパターニングしてゲート電極を形成すると共に、絶縁膜１５をパターニングしてゲート絶縁膜を形成する工程（ｄ）とを備えている。 （もっと読む）

【課題】新たな工程を追加することなく、サブスレッショルド特性におけるハンプ特性を抑制する薄膜トランジスタを提供する。
【解決手段】第１の導電型の薄膜トランジスタを有する薄膜トランジスタ基板であって、ソース／ドレイン領域３１間に配置された第１の導電型のチャネル領域３２を有する半導体層３と、ゲート絶縁膜５を介して半導体層３の対面側に形成されるゲート電極６を有し、チャネル領域３２のチャネル幅方向の両端部４に対応するゲート電極６に開口部６１を有し、開口部６１に対応するチャネル領域４では、ゲート電極６に対応するチャネル領域よりも第１の導電型の不純物濃度が高い高濃度不純物領域が形成されている薄膜トランジスタ基板。 （もっと読む）

【課題】高温で安定であり、抵抗等の特性が改善され、信頼性が高い多層ゲート電極及びこれを備える半導体素子、ならびに多層ゲート電極の製造方法及び半導体素子の製造方法を提供する。
【解決手段】多層ゲート電極は、ゲート絶縁膜上に形成され導電型不純物がドープされた多結晶半導体膜と、前記多結晶半導体膜上に形成されタングステン（Ｗ１−ｘ）及び非タングステン金属（Ｍｘ、ｘ＝０．０１〜０．５５）を含むオーミックコンタクト膜と、前記オーミックコンタクト膜の上に形成された金属バリヤ膜と、前記金属バリヤ膜の上に形成された高融点金属膜と、を備える。 （もっと読む）

【課題】 コンタクトパッドを形成する半導体装置の製造方法において、隣接する半導体素子間のショートを防止する。
【解決手段】 シリコン基板１１上に、それぞれが金属層１５を含むゲート電極１７とゲート電極１７を覆うゲート側壁絶縁膜２０とを有する複数のゲート電極構造体を形成する工程と、ゲート電極構造体を覆って全面にポリシリコン膜を堆積する工程と、ポリシリコン膜をパターニングし、隣接する２つのゲート電極構造体の間でシリコン基板１１に接続するコンタクトパッド２２を形成する工程（図３（ｇ））と、ゲート側壁絶縁膜のくぼみ２１に残留するポリシリコン２４を酸化させて酸化シリコン２５に形成する工程（図３（ｈ））とをこの順に有する。 （もっと読む）

【課題】埋め込みゲートトランジスタの短チャネル効果の低減とゲートとの重なり増加とが両立できる半導体装置、およびその製造方法を提供すること。
【解決手段】本発明の半導体装置２０２は、基板１０２上に、第１領域１０４、第２領域１０６、及び分離領域１０８に形成された凹部１１８と、上記凹部１１８を均一な厚さで裏打ちする誘電体層１２０とを備えた半導体装置。この製造方法は、基板１０２における第１領域１０４と第２領域１０６との間に分離領域１０８を形成する工程と、基板表面に凹部１１８を形成する工程と、酸化物１２０で凹部１１８を均一に覆う工程とを含む。さらに、凹部１１８底面下に配されたチャンネル領域１２４をドープする工程と、凹部１１８にゲート電極材料１２６を堆積する工程とソース／ドレイン領域を形成する工程とを含む。 （もっと読む）

【課題】動作電圧の変動が少なく、正常に動作する半導体装置を提供すること。
【解決手段】表面チャネル型ｎＭＯＳＦＥＴ構造を備えたトランジスタ構造および表面チ
ャネル型ｐＭＯＳＦＥＴ構造を有備えたトランジスタ構造を有するデュアルゲート型周辺
トランジスタと、リセスチャネル構造を備えたｎＭＯＳＦＥＴ構造を有するセルトランジ
スタと、を含む半導体装置であって、前記セルトランジスタ中のゲート電極を構成するＮ
型ポリシリコン層に含まれるＮ型不純物の濃度が、略一定である半導体装置。 （もっと読む）

【課題】ポリメタルゲート構造とデュアルゲート構造とを採用するＣＭＯＳ ＬＳＩにおいて、ゲート電極の一部を構成する高融点金属膜の酸化と、ゲート電極の他の一部を構成するｐ型多結晶シリコン膜中のホウ素の拡散とを共に抑制することのできるライト酸化処理技術を提供する。
【解決手段】水素ガスおよび酸素ガスと水素ガスとから触媒により合成された水蒸気を含む混合ガスを半導体ウエハ１Ａの主面に供給し、エッチングによって削られたゲート電極の端部下のゲート絶縁膜のプロファイルを改善する熱処理を、ゲート電極の一部を構成する高融点金属膜が実質的に酸化されず、かつゲート電極の他の一部を構成するｐ型多結晶シリコン膜中のホウ素がゲート酸化膜を通って基板に拡散しない低熱負荷条件下で行う。 （もっと読む）

【課題】半導体基板と半導体基板上に形成されたドープされた導電膜を含む半導体素子を提供する。
【解決手段】拡散バリヤ膜がドープされた導電膜上に形成される。拡散バリヤ膜は、非晶質半導体物質を含む。オーミックコンタクト膜が拡散バリヤ膜上に形成される。金属バリヤ膜がオーミックコンタクト膜上に形成される。金属膜が金属バリヤ膜上に形成される。これにより、界面抵抗を所望の範囲内に維持できながら、オーミックコンタクト膜下部の導電体にドープされた不純物が外部に拡散することを効果的に防止できて、多層構造を採用した半導体素子の反転キャパシタンス特性などを向上させることができる。 （もっと読む）

【課題】 隣接するゲート電極を狭ピッチで配置できる上、埋め込みによりシリコン基板面上での微細化を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】 シリコン半導体基板１上に形成された隣り合うトランジスタのゲート電極と、トランジスタ間に金属層を埋め込んでなり、各ゲート電極９，１０の端部がゲート絶縁膜８を介して金属層の端面に重なるように配置された埋め込み金属層７と、各ゲート電極の他端部側に形成されたＬＤＤ領域１６，１７とを備える。 （もっと読む）

互いに重ねて堆積させたいくつかの金属層（８,９,１３；８,１２,１３）として形成したゲート電極（１５,１６）を有するＭＯＳトランジスタを備える半導体デバイスの製造方法。この方法では、シリコン本体（１）に、ゲート誘電体層（７）を備えるシリコン活性領域（４,５）およびこれらの領域を互いに絶縁するフィールド分離領域（６）を形成する。次いで、第１の金属層（８）を堆積させ、活性領域（４）の一部の位置でその層中に局所的に窒素を導入する。次いで、第１の金属層上に第２の金属層（１３）を堆積させ、その後それらの金属層中にゲート電極をエッチングする。第１の金属層中に窒素を導入する前に、第１の金属層上に窒素透過性の第３の金属補助層（９）を堆積させる。したがって、その下にあるゲート電極に損傷を与える危険なく、第１の金属層を窒化することができる。金属の仕事関数を実質的に変えることが可能であるとともに、ＮＭＯＳおよびＰＭＯＳを備える半導体デバイスが実現される。
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【課題】ソース・ドレイン領域におけるシリコン基板をエッチングする際にゲート電極の上部が併せてエッチングされることを防止し得る半導体装置の製造方法を得る。
【解決手段】ＳＴＩ分離膜２の材質、サイドウォールスペーサ９の材質、及びキャップ膜８の材質は除去されず、シリコン基板１の材質及びゲート電極７の材質は除去される条件下で、エッチングを行う。これにより、ゲート構造５０及びサイドウォールスペーサ９によって覆われずに露出している部分のシリコン基板１のみが選択的に除去され、その部分におけるシリコン基板１の上面内にリセス１１が形成される。ゲート電極７の上面はキャップ膜８によって覆われているため、かかるエッチングによってはゲート電極７は除去されない。 （もっと読む）

回路装置の作製方法を提供する。導電性にドープされたシリコンと誘電材との間に厚さ２０Å以下（または７０以下のＡＬＤサイクルで生じた厚さ）の金属含有材を形成する。導電性にドープされたシリコンとしてｎ型を用いることができ、誘電材は高ｋ誘電材を用いることができる。金属含有材は誘電層上へ直接形成でき、導電性にドープされたシリコンは金属含有材上へ直接形成できる。回路装置はコンデンサ構造体あるいはトランジスタ構造体とすることができる。回路装置がトランジスタ構造体である場合はＣＭＯＳ装置中へ組み入れることができる。本発明による種々装置はメモリ構造体中へ組み入れられる他、電子システムへも組み入れることができる。
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【課題】 従来の半導体装置の製造方法では、ゲート酸化膜の膜厚が異なる素子を形成する際に、犠牲酸化膜を用いていたため、製造コストが掛かるという問題があった。
【解決手段】 本発明の半導体装置の製造方法では、高耐圧ＭＯＳトランジスタが形成される領域のエピタキシャル層５上面にシリコン酸化膜１１を堆積する。その後、エピタキシャル層５上面に、低耐圧ＭＯＳトランジスタのゲート酸化膜の膜厚に合わせたシリコン酸化膜１２を堆積する。その後、高耐圧ＭＯＳトランジスタ上面のシリコン酸化膜１２の膜厚をエッチングにより調整し、Ｐ型の拡散層２４、２５をイオン注入法により形成する。この製造方法により、ゲート酸化膜の膜厚の異なる素子を低コストで製造することができる。 （もっと読む）

【課題】 本発明の目的は、ゲート長が高精度に制御され、かつ、ショートチャネル効果を抑制する半導体装置及びその製造方法を提供することである。
【解決手段】 第１のゲート電極膜１７ａと、第１のゲート電極膜１７ａのゲート長よりも長いゲート長を具備する第２のゲート電極膜２０とを有する２段型ゲート電極２０ａを形成することにより、ゲート長が高精度に制御される。また、エクステンション領域２１は第２のゲート電極膜２０をマスクにして不純物導入がされるため、ショートチャネル効果を抑制することができる。 （もっと読む）

プラズマによりパターン形成された窒化層を形成するために窒化層をエッチングすることからなる半導体構造体を製造する方法。窒化層は半導体の基板上にあり、フォトレジスト層は窒化層上にあり、プラズマは、少なくとも圧力１０ミリトルでＣＦ₄及びＣＨＦ₃のガス混合物から形成される。 （もっと読む）