【課題】ＰＭＯＳにおけるキャリアの移動度を高くしつつ、なおかつＮＭＯＳの移動度を所望の程度に維持するようにした半導体装置及びその製造方法を提供する。
【解決手段】面方位が（１１０）であるシリコン基板に形成された埋め込み型ＮＭＯＳと埋め込み型ＰＭＯＳとを備え、埋め込み型ＮＭＯＳのソース−ドレイン間の電流方向は＜１００＞方向であり、埋め込み型ＰＭＯＳのソース−ドレイン間の電流方向は＜１１０＞方向である。このような構成であれば、埋め込み型ＮＭＯＳの移動度と埋め込み型ＰＭＯＳの移動度はそれぞれ最大値となる。 （もっと読む）

【課題】製造プロセス上の制約を緩和しつつ、高融点金属シリサイド層の自然酸化による界面抵抗の増大を抑制できる半導体装置を提供する。
【解決手段】半導体装置１０でゲート電極１４は、シリコン基板１１側から、多結晶シリコン層１５、タングステン・シリサイド層１６、タングステン・ナイトライド層１７、及び、タングステン層１８を順次に備える。多結晶シリコン層１５にはリンがドープされ、タングステン・シリサイド層１６には窒素がドープされている。 （もっと読む）

【課題】分離領域を構成するＰ型の拡散層の横方向への拡散を抑制し、デバイスサイズを縮小した半導体装置の提供。
【解決手段】Ｐ型の単結晶シリコン基板６上にＮ型のエピタキシャル層８が形成されている。基板６及びエピタキシャル層８は、分離領域３により複数の素子形成領域に区画されている。分離領域３は、Ｐ型の埋込拡散層とＰ型の拡散層とが連結して形成されている。そして、Ｐ型の埋込拡散層は、Ｎ型の埋込拡散層７、３０とＰＮ接合領域を形成している。一方、Ｐ型の拡散層は、Ｎ型の拡散層１９、４０とＰＮ接合領域を形成している。 （もっと読む）

【課題】高温で安定であり、抵抗等の特性が改善され、信頼性が高い多層ゲート電極及びこれを備える半導体素子、ならびに多層ゲート電極の製造方法及び半導体素子の製造方法を提供する。
【解決手段】多層ゲート電極は、ゲート絶縁膜上に形成され導電型不純物がドープされた多結晶半導体膜と、前記多結晶半導体膜上に形成されタングステン（Ｗ１−ｘ）及び非タングステン金属（Ｍｘ、ｘ＝０．０１〜０．５５）を含むオーミックコンタクト膜と、前記オーミックコンタクト膜の上に形成された金属バリヤ膜と、前記金属バリヤ膜の上に形成された高融点金属膜と、を備える。 （もっと読む）

【課題】埋め込みゲートトランジスタの短チャネル効果の低減とゲートとの重なり増加とが両立できる半導体装置、およびその製造方法を提供すること。
【解決手段】本発明の半導体装置２０２は、基板１０２上に、第１領域１０４、第２領域１０６、及び分離領域１０８に形成された凹部１１８と、上記凹部１１８を均一な厚さで裏打ちする誘電体層１２０とを備えた半導体装置。この製造方法は、基板１０２における第１領域１０４と第２領域１０６との間に分離領域１０８を形成する工程と、基板表面に凹部１１８を形成する工程と、酸化物１２０で凹部１１８を均一に覆う工程とを含む。さらに、凹部１１８底面下に配されたチャンネル領域１２４をドープする工程と、凹部１１８にゲート電極材料１２６を堆積する工程とソース／ドレイン領域を形成する工程とを含む。 （もっと読む）

【課題】ゲート電極の全領域がシリサイド化されたＭＯＳトランジスタの性能を向上することが可能な技術を提供する。
【解決手段】半導体基板１上にｎＭＯＳトランジスタ５のゲート絶縁膜８及びゲート電極９をこの順で積層して形成する。半導体基板１の上面内にｎＭＯＳトランジスタ５のソース・ドレイン領域６を形成する。ゲート電極９の全領域をシリサイド化した後に、ソース・ドレイン領域６をシリサイド化する。このように、ゲート電極５のシリサイド化の後にソース・ドレイン領域６をシリサイド化することによって、ゲート電極５のシリサイド化での熱処理によって、ソース・ドレイン領域６でシリサイドが凝集することがない。よって、ソース・ドレイン領域６の電気抵抗を低減し、接合リークを低減できる。その結果、ｎＭＯＳトランジスタ５の性能が向上する。 （もっと読む）

【課題】動作電圧の変動が少なく、正常に動作する半導体装置を提供すること。
【解決手段】表面チャネル型ｎＭＯＳＦＥＴ構造を備えたトランジスタ構造および表面チ
ャネル型ｐＭＯＳＦＥＴ構造を有備えたトランジスタ構造を有するデュアルゲート型周辺
トランジスタと、リセスチャネル構造を備えたｎＭＯＳＦＥＴ構造を有するセルトランジ
スタと、を含む半導体装置であって、前記セルトランジスタ中のゲート電極を構成するＮ
型ポリシリコン層に含まれるＮ型不純物の濃度が、略一定である半導体装置。 （もっと読む）

【課題】ポリメタルゲート構造とデュアルゲート構造とを採用するＣＭＯＳ ＬＳＩにおいて、ゲート電極の一部を構成する高融点金属膜の酸化と、ゲート電極の他の一部を構成するｐ型多結晶シリコン膜中のホウ素の拡散とを共に抑制することのできるライト酸化処理技術を提供する。
【解決手段】水素ガスおよび酸素ガスと水素ガスとから触媒により合成された水蒸気を含む混合ガスを半導体ウエハ１Ａの主面に供給し、エッチングによって削られたゲート電極の端部下のゲート絶縁膜のプロファイルを改善する熱処理を、ゲート電極の一部を構成する高融点金属膜が実質的に酸化されず、かつゲート電極の他の一部を構成するｐ型多結晶シリコン膜中のホウ素がゲート酸化膜を通って基板に拡散しない低熱負荷条件下で行う。 （もっと読む）

【課題】半導体集積回路装置の製造工程に用いる超純水を製造する工程において、超純水中にイオン化したアミンが流出することを防ぐ。
【解決手段】筐体ＫＯＴ内にポリスルホン膜またはポリイミド膜などから形成された複数の毛管状の中空糸膜ＴＹＭを配置し、それら複数の中空糸膜ＴＹＭの両端部を熱溶着によって接着し、さらにその熱溶着によって中空糸膜ＴＹＭを筐体へも接着してなるＵＦモジュールをＵＦ装置中に配置し、このようなＵＦ装置を超純水製造システム中に配置する。 （もっと読む）

【課題】半導体基板と半導体基板上に形成されたドープされた導電膜を含む半導体素子を提供する。
【解決手段】拡散バリヤ膜がドープされた導電膜上に形成される。拡散バリヤ膜は、非晶質半導体物質を含む。オーミックコンタクト膜が拡散バリヤ膜上に形成される。金属バリヤ膜がオーミックコンタクト膜上に形成される。金属膜が金属バリヤ膜上に形成される。これにより、界面抵抗を所望の範囲内に維持できながら、オーミックコンタクト膜下部の導電体にドープされた不純物が外部に拡散することを効果的に防止できて、多層構造を採用した半導体素子の反転キャパシタンス特性などを向上させることができる。 （もっと読む）

互いに重ねて堆積させたいくつかの金属層（８,９,１３；８,１２,１３）として形成したゲート電極（１５,１６）を有するＭＯＳトランジスタを備える半導体デバイスの製造方法。この方法では、シリコン本体（１）に、ゲート誘電体層（７）を備えるシリコン活性領域（４,５）およびこれらの領域を互いに絶縁するフィールド分離領域（６）を形成する。次いで、第１の金属層（８）を堆積させ、活性領域（４）の一部の位置でその層中に局所的に窒素を導入する。次いで、第１の金属層上に第２の金属層（１３）を堆積させ、その後それらの金属層中にゲート電極をエッチングする。第１の金属層中に窒素を導入する前に、第１の金属層上に窒素透過性の第３の金属補助層（９）を堆積させる。したがって、その下にあるゲート電極に損傷を与える危険なく、第１の金属層を窒化することができる。金属の仕事関数を実質的に変えることが可能であるとともに、ＮＭＯＳおよびＰＭＯＳを備える半導体デバイスが実現される。
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【課題】隣接するゲート電極間の間隔が狭い場合においても、特性の劣化を抑制しつつ、サイドウォール絶縁膜を確実に形成しうる半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板３２上にゲート絶縁膜４８を介して形成されたゲート電極５０と、ゲート電極５０の両側のシリコン基板３２内に形成されたソース／ドレイン拡散層６６ｎ、５５ｐと、ゲート電極５０の側壁の下側部分及びゲート絶縁膜４８の側端部に形成された裾状絶縁膜５８と、裾状絶縁膜５８に覆われていないゲート電極５０の側壁の露出部分及び裾状絶縁膜５８の側面に形成されたサイドウォール絶縁膜６０とを有する。 （もっと読む）

【課題】 本発明の目的は、ゲート長が高精度に制御され、かつ、ショートチャネル効果を抑制する半導体装置及びその製造方法を提供することである。
【解決手段】 第１のゲート電極膜１７ａと、第１のゲート電極膜１７ａのゲート長よりも長いゲート長を具備する第２のゲート電極膜２０とを有する２段型ゲート電極２０ａを形成することにより、ゲート長が高精度に制御される。また、エクステンション領域２１は第２のゲート電極膜２０をマスクにして不純物導入がされるため、ショートチャネル効果を抑制することができる。 （もっと読む）

【課題】 低コストで歩留り良く製造でき、ゲート絶縁膜の信頼性が高く、しきい値電圧のばらつきが小さい半導体装置及びその製造方法を提供する。
【解決手段】 金属シリサイド膜４は、ゲート絶縁膜３上にアモルファスＳｉ膜、金属膜及びＳｉ膜５を順次形成し、熱処理によって金属膜をシリサイド化することにより得られる。金属膜の上にＳｉ膜５を形成し、ゲート電極のゲート絶縁膜３側からのシリサイド化反応により金属シリサイド膜４を形成するため、不純物イオンがゲート電極とゲート絶縁膜３との界面に濃縮することが無い。これにより、不純物イオンのゲート絶縁膜３中又はチャネル領域への拡散を抑制し、ＭＩＳＦＥＴのしきい値のばらつきを低減できる。また、ゲート絶縁膜３とゲート電極との界面における不純物の偏析を抑制し、ゲート電極の剥離を防止することができるため、ゲート絶縁膜３の信頼性が高い。 （もっと読む）