【課題】チャネル領域に応力を印加して、チャネル領域に歪みを与えるための新たな手法を提供する。
【解決手段】基板と、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に設けられた側壁絶縁膜と、前記基板のソースドレイン領域に埋め込まれており、前記基板のチャネル領域に応力を印加する応力印加層であって、前記基板と前記応力印加層との界面の上端の高さが、前記基板と前記ゲート絶縁膜との界面の下端の高さよりも高いような応力印加層と、を備えることを特徴とする半導体装置。 （もっと読む）

【課題】溝の形状を維持しながらバリを除去するとともに、溝内壁におけるシリコン表面のダメージを除去することが可能な半導体装置の製造方法、及び該製造方法によって製造された半導体装置を提供する。
【解決手段】基板１に埋設領域Ｍを形成して素子分離を行なう工程と、基板１に溝７ａ，７ｂ，７ｃのパターンを形成する工程と、溝７ａ，７ｂ，７ｃ内壁に保護膜８を形成する工程と、異方性の強い条件でエッチバックすることにより、溝７ａ，７ｂ，７ｃのゲート垂直方向側壁７ｄの一部に保護膜８を残しながら、溝７ａ，７ｂ，７ｃのゲート平行方向内壁７ｅの保護膜８を除去する工程と、保護膜８の除去によってシリコンが露出した領域に水素ベーク処理を行って、溝７ａ，７ｂ，７ｃのパターン形成の際に副生されたバリ１ａ，１ａを除去する工程と、を少なくとも有することを特徴とする。 （もっと読む）

【課題】駆動能力に優れたＰＭＯＳトランジスタを実現する。
【解決手段】半導体装置は、半導体基板１０１における素子分離領域１０２によって分離された活性領域１０４上に形成されたＰＭＯＳトランジスタであって、このＰＭＯＳトランジスタは、活性領域１０４上に形成されたゲート絶縁膜１０５ｂと、ゲート絶縁膜上に形成されたゲート電極１０６ｂと、サイドウォール１０８ｂと、ソース・ドレイン拡散層領域１０７ｂとを備える。ソース・ドレイン拡散層領域１０７ｂは、半導体基板１０１の主面に対して傾斜面１０１Ｂを有している。 （もっと読む）

【課題】電界効果トランジスタのオン電流を小さくすることなく、微細化を実現することのできる技術を提供する。
【解決手段】半導体基板の主面に素子分離領域２によって周囲を規定された活性領域３が配置され、この活性領域３は、周辺部３ａに凹状の段差３ｃを有する断面形状となっており、活性領域３の周辺部３ａの半導体基板の上面は、活性領域３の中央部３ｂの平坦な半導体基板の上面よりも低く形成されている。活性領域３の周辺部３ａに凹状の段差３ｃを設けることにより、この活性領域３に形成されるＭＩＳ・ＦＥＴの実質的なゲート幅を増加させて、ＭＩＳ・ＦＥＴのドレイン電流を増加させる。 （もっと読む）

【課題】半導体基板に形成された拡散層および拡散層間分離絶縁膜の一部がリセスされた溝ゲート構造を有する半導体装置において、拡散層間分離絶縁膜の埋設性とチャネル抵抗の低減を両立する。
【解決手段】溝ゲート構造となる溝内において、拡散層間分離絶縁膜を拡散層に対して選択的にウェットエッチングして拡散層が突出部した構造を形成し、さらに突出した拡散層を選択エピタキシャル成長させることで拡散層の突出部に庇状の構造を形成する。 （もっと読む）

【課題】ゲート誘起ドレインリーク電流が少ない電界効果トランジスタ、および、ゲート電極とソース／ドレイン領域との間に薄い絶縁体構造物を含む集積回路を提供する。
【解決手段】トランジスタ５４２のゲート電極は、ゲート電極とチャネル領域５１２との間の第１のフラットバンド電圧を決定する主部５３２と第１の側部５３５とを含む。この第１の側部は、上記主部に接触すると共に、上記ゲート電極と第１のソース／ドレイン領域５１４，５１６との間の第２のフラットバンド電圧を決定する。上記第１のフラットバンド電圧および上記第２のフラットバンド電圧は、少なくとも０．１ｅＶだけ異なる。 （もっと読む）

【課題】活性領域及び素子分離領域に形成される複数のゲートトレンチの溝幅がほぼ設計通りであり、素子の微細化が可能な半導体装置及びその製造方法を提供する。
提供する。
【解決手段】ハードマスク１０５ｈを形成する前に第１のポリシリコン膜１０４を形成し、且つハードマスク１０５ｈを除去する前に第１及び第２のゲートトレンチ１０６及び１０７内にゲート電極となる第２のポリシリコン膜１０９を埋め込む。その後、ハードマスク１０５ｈを除去するための熱リン酸によるウェットエッチングを行う。このとき、第１のゲートトレンチ１０６内は第２のポリシリコン膜１０９で保護され、半導体基板１００上は第１のポリシリコン膜１０４で保護された状態となっている。 （もっと読む）

【課題】 高駆動能力横型MOSトランジスタにおいて、単位面積当りのゲート幅を増大させつつ、素子特性の安定した高駆動能力横型MOSトランジスタの構造を提供する。
【解決手段】 MOSトランジスタにおいて、ゲート長方向に対し水平に配置するトレンチもしくはフィンの構造をゲート幅方向に階段状に形成することで半導体基板表面とトレンチ底部もしくはフィン頭頂部の段差が緩和されるため、単位面積当りの駆動能力を上げるために深いトレンチもしくは高いフィンを有している場合においても、イオン注入法を用いてチャネル領域、ソース拡散層およびドレイン拡散層の不純物濃度を均一に形成することができる構造と成る。これにより、チャネルが形成される面による特性の変動が現れない安定した特性が得られ、単位面積当りのオン抵抗が低減された高駆動能力横型MOSトランジスタを提供することが可能となる。 （もっと読む）

【課題】トレンチゲートトランジスタにおいて、溝に埋め込まれたゲート電極とゲート絶縁膜との界面にボイドが形成されることを防止する。
【解決手段】半導体基板１に埋め込まれた素子分離絶縁膜３により絶縁分離された活性領域４と、ゲート絶縁膜５を介して活性領域４上を跨ぐように形成されたゲート電極６と、ゲート電極６を挟んだ両側の活性領域４に形成されたソース領域７ａ及びドレイン領域７ｂとを有し、活性領域４に溝８が設けられて、この溝８の内側にゲート絶縁膜５を介してゲート電極６の一部が埋め込まれてなるトレンチゲートトランジスタ５１を備える半導体装置であって、溝８が少なくとも上端開口部よりも下部側において幅広となる形状を有し、溝８に埋め込まれたゲート電極６内に外殻層１３ａで覆われた中空部（ボイド）１４が設けられている。 （もっと読む）

【課題】溝型トランジスタとＰＮゲートで構成されるプレーナ型トランジスタとが共存する半導体装置において、溝型トランジスタの溝ゲートの空乏化現象によるオン電流の低下を抑制し、溝型トランジスタと異なる導電型のＰ又はＮゲートで構成されるプレーナ型トランジスタの閾値電圧のバラツキ増加を防止する。
【解決手段】溝型トランジスタのゲート電極であるポリシリコン膜中に高濃度不純物拡散材料９が埋設された構造を有する。 （もっと読む）

【課題】高耐圧および高ＥＳＤ耐性を有し、かつ、他のＭＯＳトランジスタとの混載が容易なＭＯＳトランジスタを備える、半導体装置を提供する。
【解決手段】半導体基板２の表層部には、ソース領域１３とディープＮ型ウェル８、Ｎ型ウェル１０およびコンタクト領域１１からなるドレイン領域とが間隔を空けて形成されている。半導体基板２上には、ゲート絶縁膜１４が形成されている。そして、ドレイン領域とゲート絶縁膜１４との間には、ドレイン−ゲート分離部９が介在されている。このドレイン−ゲート分離部９によって、ドレイン領域とゲート絶縁膜１４とは、それらの間に間隔を空けた非接触な状態に分離されている。 （もっと読む）

【課題】均一な厚さのゲート絶縁膜を形成することを可能とした溝ゲート型ＳｉＣ半導体装置の製造方法を提供する。
【解決手段】六方晶ＳｉＣの（０００１）Ｓｉ面に形成した溝ゲート型ＳｉＣ半導体装置の製造方法において、
ゲート絶縁膜を形成する処理が、下記の工程：
ＳｉＣ基板のＳｉ面に形成した溝の底面および側面と溝以外のＳｉＣ基板面全体に、堆積法によりＳｉＯ_２層を形成する工程、および
１０００〜１３００℃での熱酸化により上記ＳｉＯ_２層を成長させて上記ゲート絶縁膜を完成させる工程
を含むことを特徴とする溝ゲート型ＳｉＣ半導体装置の製造方法。 （もっと読む）

【課題】本発明の課題は、オン抵抗や寄生容量を極力、増大させることなく、オフ状態の耐圧を向上させることができる半導体装置を提供することである。
【解決手段】本発明の半導体装置１０は、Ｐ型半導体基板１０１と、その所定領域に形成されたＮ^＋型ドレイン埋め込み層１０３と、そのＮ^＋型ドレイン埋め込み層１０３を含むＰ型半導体基板１０１上に形成されたＮ⁻型エピタキシャル層１０２と、それを貫通して、Ｎ^＋型ドレイン埋め込み層１０３に接続するＮ^＋型ドレイン取り出し領域１０４と、Ｎ⁻型エピタキシャル層１０２表面に形成されたＰ型ベース領域１０５と、Ｐ型ベース領域１０５表面に形成されたＮ^＋型ソース領域１０６とを備え、Ｎ⁻型エピタキシャル層１０２表面に、Ｎ⁻型エピタキシャル層１０２と同導電型でＮ⁻型エピタキシャル層１０２よりも低い不純物濃度のＮ⁻⁻型低濃度領域１１をＰ型ベース領域１０５の外周に沿って設けた。 （もっと読む）

【課題】特性異常の発生を低減することのできるリセスチャネル構造を有するトランジスタを含む半導体装置およびその製造方法を提供すること。
【解決手段】半導体シリコン基板の活性領域に設けられた第一のリセスおよび素子分離領域に設けられた第二のリセスと、リセスチャネル構造を有するトランジスタと、を少なくとも有する半導体装置であって、
前記トランジスタは、前記第一のリセス内部に設けられたゲート電極を有し、
前記ゲート電極は、前記第一のリセス内部に設けられた部分に加えて、前記第二のリセス内部に設けられた部分を有し、
前記第一のリセス内部に設けられた前記ゲート電極の部分と、前記第二のリセス内部に設けられた前記ゲート電極の部分とは、前記活性領域と前記素子分離領域との境界面と同一の面で互いに電気的に接続されていることを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】ＤＲＡＭ等に代表される半導体装置の高集積化、微細構造化が進展した場合であっても、量産に適した構造を有するリセスチャネル構造を有するトランジスタを含む半導体装置を提供すること。
【解決手段】半導体シリコン基板の一部の表面上に成長された選択エピタキシャルシリコン層と、ゲート電極に対応したソース領域およびドレイン領域とを少なくとも有し、
前記ソース領域は、前記半導体シリコン基板の表面領域に形成され、
前記ドレイン領域は、前記選択エピタキシャルシリコン層および前記選択エピタキシャルシリコン層下部の前記半導体シリコン基板の表面領域に形成されているリセスチャネル構造を有する非対称型トランジスタ、を含むことを特徴とする半導体装置。 （もっと読む）

【課題】３次元チャネル構造トランジスタのゲート長とゲート幅を拡大した集積回路及びその製造方法を提供する。
【解決手段】ソース領域１６１、ドレイン領域１６２、上記ソース領域と上記ドレイン領域との間に配置されるチャネル領域１６３、ゲート電極１６５と、上記チャネル領域と上記ゲート電極との間に配置されるゲート誘電体１６４と、上記ゲート電極と上記ソース領域の少なくとも一部との間に配置される第１絶縁体構造物１４６と、上記ゲート電極と上記ドレイン領域の少なくとも一部との間に配置される第２絶縁体構造物１４７とを含み、上記ゲート電極の下端部は、上記ソース領域および上記ドレイン領域の少なくとも１つの領域の下端部よりも下に形成され、上記第１絶縁体構造物および上記第２絶縁体構造物の少なくとも１つは、上記ゲート誘電体よりも大きな層厚を有し、上記第１絶縁体構造物および上記第２絶縁体構造物は、互いに非対称である。 （もっと読む）

【課題】ピンチオフを抑制する構造を有することによって、駆動電流を向上させることのできる電界効果トランジスタを含む半導体装置を提供する。
【解決手段】ソース領域１１１およびドレイン領域１２１と、このソース領域１１１とドレイン領域１２１との間に存在し、相対する主面を有するチャネル領域１０１と、主面にゲート絶縁膜１０３、１０４を介して設けられた一対のゲート電極１０７、１０８を具備し、相対する主面の間隔が、ドレイン領域１２１側においてソース領域１１１側よりも大きい電界効果トランジスタを含むことを特徴とする半導体装置。 （もっと読む）

【課題】半導体装置を形成するためのウエハ表面の窒化にあたり、基板主面と平行な面方向及び交差する面方向の何れについても同様な窒化速度を得る。
【解決手段】窒化処理チャンバー２２内に複数のウエハ２３を収容する。プラズマ生成チャンバー２１内に反応ガスとしてＮ_２ガス及びＮＨ_３ガスを供給し、プラズマ２４を発生させる。また、窒化処理チャンバー２２の下流で真空ポンプによる排気を行い、プラズマ生成チャンバー２１内で生成された窒素ラジカルを窒化処理チャンバー２２内に流す。これにより、ウエハ表面に窒素ラジカルを供給して窒化処理を行う。 （もっと読む）

【課題】トレンチゲート構造の半導体装置及びその製造方法の提供を課題とする。
【解決手段】本発明の半導体装置は、半導体基板に形成された溝と、前記溝の内部側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の近傍の半導体基板に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備えるとともに、前記ゲート絶縁膜において、前記ソース及びまたはドレインに接する領域のゲート絶縁膜の厚さが、前記溝の内部側に形成されているゲート絶縁膜の厚さよりも厚くされたことを特徴とする。 （もっと読む）

【課題】 複数の結晶方位の半導体基板領域を有するＣＭＯＳデバイス及びＣＭＯＳ構造体、及び、そのようなＣＭＯＳデバイス及びＣＭＯＳ構造体を製造するための方法を提供する。
【解決手段】 ＣＭＯＳ構造体は、半導体基板内の第１の活性領域を用いて配置された第１のデバイスを含み、第１の活性領域は、平坦であり、第１の結晶方位を有する。ＣＭＯＳ構造体はまた、半導体基板内の第２の活性領域を用いて配置された第２のデバイスを含み、第２の活性領域は、立体的形状であり、第１の結晶方位の存在しない第２の結晶方位をもつ。第１の結晶方位及び第２の結晶方位は、典型的には電荷キャリア移動度に関して、第１のデバイス及び第２のデバイスの性能を最適化することを可能にする。立体的形状の第２の活性領域はまた、単一厚さを有する。ＣＭＯＳ構造体は、立体的形状の第２の活性領域を形成するための結晶学的特異性エッチャントを用いて製造することができる。 （もっと読む）