半導体装置及びその製造方法
【課題】トレンチゲートトランジスタにおいて、溝に埋め込まれたゲート電極とゲート絶縁膜との界面にボイドが形成されることを防止する。
【解決手段】半導体基板１に埋め込まれた素子分離絶縁膜３により絶縁分離された活性領域４と、ゲート絶縁膜５を介して活性領域４上を跨ぐように形成されたゲート電極６と、ゲート電極６を挟んだ両側の活性領域４に形成されたソース領域７ａ及びドレイン領域７ｂとを有し、活性領域４に溝８が設けられて、この溝８の内側にゲート絶縁膜５を介してゲート電極６の一部が埋め込まれてなるトレンチゲートトランジスタ５１を備える半導体装置であって、溝８が少なくとも上端開口部よりも下部側において幅広となる形状を有し、溝８に埋め込まれたゲート電極６内に外殻層１３ａで覆われた中空部（ボイド）１４が設けられている。
【解決手段】半導体基板１に埋め込まれた素子分離絶縁膜３により絶縁分離された活性領域４と、ゲート絶縁膜５を介して活性領域４上を跨ぐように形成されたゲート電極６と、ゲート電極６を挟んだ両側の活性領域４に形成されたソース領域７ａ及びドレイン領域７ｂとを有し、活性領域４に溝８が設けられて、この溝８の内側にゲート絶縁膜５を介してゲート電極６の一部が埋め込まれてなるトレンチゲートトランジスタ５１を備える半導体装置であって、溝８が少なくとも上端開口部よりも下部側において幅広となる形状を有し、溝８に埋め込まれたゲート電極６内に外殻層１３ａで覆われた中空部（ボイド）１４が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲートトランジスタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置では、微細加工技術の進展に伴ってメモリセルの微細化が進んでいる。このため、メモリセルを構成するトランジスタの寸法も縮小される傾向にあり、この寸法縮小によりトランジスタのショートチャネル効果がより顕著になってきている。具体的に、ＤＲＡＭでは、メモリセルの微細化が進むと、トランジスタのチャネル長も縮小されるため、トランジスタのパフォーマンスが低下してしまい、メモリセルのデータ保持特性（リテンション）や書き込み特性の悪化などの問題が発生してしまう。
【０００３】
そこで、このような問題を解決するために、半導体基板に溝（トレンチ）を形成し、この溝にゲート絶縁膜を介してゲート電極の一部を埋め込むことによって、チャネルを３次元構造としたトレンチゲートトランジスタが提案されている（例えば、特許文献１〜４を参照）。
【０００４】
ここで、例えば図２９に示すようなトレンチゲートトランジスタ１００を備えた半導体装置の一例について説明する。
このトレンチゲートトランジスタ１００は、図２９に示すように、表層１０１ａがシリコンからなる半導体基板１０１と、半導体基板１０１の表層１０１ａに形成された溝１０２にシリコン酸化膜を埋め込むことによって形成された素子分離領域１０３及びこの素子分離領域１０３によって絶縁分離された活性領域１０４と、ゲート絶縁膜１０５を介して活性領域１０４を跨ぐように形成されたゲート電極１０６と、ゲート電極１０６を挟んだ両側の活性領域１０４に不純物イオンを注入することによって形成されたソース領域１０７ａ及びドレイン領域１０７ｂとを備え、活性領域１０４に溝１０８が設けられて、この溝１０８の内側にゲート絶縁膜１０５を介してゲート電極１０６の一部が埋め込まれてなるトレンチ型のゲート構造を有している。また、ソース領域１０７ａ及びドレイン領域１０７ｂの直上には、これらの面上を覆う層間絶縁膜１０９を貫通するコンタクトホール１１０ａ，１１０ｂが設けられている。そして、ソース領域１０７ａ及びドレイン領域１０７ｂは、これらコンタクトホール１１０ａ，１１０ｂに埋め込まれたコンタクトプラグ１１１ａ，１１１ｂと電気的に接続されている。さらに、コンタクトプラグ１１１ａ，１１１ｂ上には、コンタクトパッド１１２ａ，１１２ｂが設けられている。
【０００５】
このような構造を有するトレンチゲートトランジスタ１００では、実効的なチャネル長を溝１０８の深さによって制御することができるため、従来のトランジスタと比べて、微細化した場合に生じる閾値電圧Ｖｔｈの低下を抑制することが可能となっている。
【特許文献１】特開平９−１７２０６４号公報
【特許文献２】特開２００３−７６７６号公報
【特許文献３】特開２００５−２４３９３２号公報
【特許文献４】特開２００６−６６６１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上述したトレンチゲートトランジスタ１００を備える半導体装置では、更なる微細化が進むにつれて、所望の閾値電圧Ｖｔｈを得ることが困難になってきている。そこで、トレンチゲートトランジスタ１００では、更なる微細化に対応するため、例えば図３０に示すように、溝１０８の縦断面形状を、上端開口部１０８ａよりも下部１０８ｂ側において幅広となる形状とすることが提案されている。この場合、ゲート電極１０６の水平面積を増加させずに、トレンチゲートトランジスタ１００のチャネル長を更に長くすることが可能である。
【０００７】
しかしながら、このような形状を有する溝１０８に対して、例えばＣＶＤ法によりゲート電極１０６となる不純物を添加したアモルファスシリコン（又はポリシリコン）膜の埋め込みを行うと、溝１０８の上部１０８ｃ側が下部１０８ｂ側よりも幅狭となっているため、膜の十分な埋め込みができずに、図３１（ａ）に示すようなボイド（中空部）Ｂが発生する。そして、溝１０８に埋め込まれたゲート電極１０６内に、このようなボイドＢが発生すると、後の熱処理工程で溝１０８に埋め込まれたシリコン膜が流動化した際にボイドＢが移動して、例えば図３１（ｂ）に示すように、ボイドＢがゲート絶縁膜１０５に接触する位置に固定される場合が発生する。この場合、ゲート電極１０６は、このボイドＢが発生した界面ではゲート絶縁膜１０５と接していないため、所望のトランジスタ特性を得ることができなくなる。特に、半導体装置のゲート電極材料として広く使用されている不純物を添加したアモルファスシリコン膜を溝１０８に埋め込んだ場合には、後の熱処理工程でシリコン膜の結晶化が起きる際にボイドＢの位置が移動し易く、大きな問題となることがあった。
【０００８】
このように、従来の製造方法では、製造工程における最終的なボイドＢの位置や形状を制御できないため、トランジスタの特性にバラツキが生じるという問題があった。
【０００９】
そこで、本発明は、このような従来の事情に鑑みて提案されたものであり、溝に埋め込まれたゲート電極とゲート絶縁膜との界面にボイドが形成されることを防ぐことによって、トランジスタの特性にバラツキが生じるのを抑制した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決することを目的とした本発明の要旨は以下のとおりである。
（１） 半導体基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを有し、前記活性領域に溝が設けられて、この溝の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部が埋め込まれてなるトレンチゲートトランジスタを備える半導体装置であって、
前記溝が少なくとも上端開口部よりも下部側において幅広となる形状を有し、前記溝に埋め込まれたゲート電極内に外殻層で覆われた中空部が設けられていることを特徴とする半導体装置。
（２） 半導体基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを有し、前記活性領域に溝が設けられて、この溝の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部が埋め込まれてなるトレンチゲートトランジスタを備える半導体装置であって、
前記溝が少なくとも上端開口部よりも下部側において幅広となる形状を有し、前記溝に埋め込まれたゲート電極内に絶縁体からなる中実部が設けられていることを特徴とする半導体装置。
（３） 前記溝の縦断面形状は、その上部側が上端開口部と略一致した幅で矩形となり、その下部側が上部側よりも膨らんだ略円形となる形状を有することを特徴とする前記（１）又は（２）に記載の半導体装置。
（４） 前記溝に埋め込まれたゲート電極内に、前記外殻層又は前記中実部から上方に向かって延在する中実延部が設けられていることを特徴とする前記（１）〜（３）の何れか一項に記載の半導体装置。
（５） 前記ゲート電極が、シリコン膜と高融点金属シリサイド膜と高融点金属膜とを有する積層膜からなることを特徴とする前記（１）〜（４）の何れか一項に記載の半導体装置。
（６） 前記外殻層が導電膜からなることを特徴とする前記（１），（３）〜（５）の何れか一項に記載の半導体装置。
（７） 前記導電膜が高融点金属シリサイド膜からなることを特徴とする前記（６）に記載の半導体装置。
（８） 前記外殻層が絶縁膜からなることを特徴とする前記（１），（３）〜（５）の何れか一項に記載の半導体装置。
（９） 前記絶縁膜がシリコン酸化膜又はシリコン窒化膜からなることを特徴とする前記（８）に記載の半導体装置。
（１０） 前記中実部がガラス膜からなることを特徴とする前記（２）〜（５）の何れか一項に記載の半導体装置。
（１１） 前記ソース領域又はドレイン領域の何れか一方に接続されたキャパシター素子を有し、前記トレンチゲートトランジスタをオン状態にすることで前記キャパシター素子に蓄積した電荷の有無を判定し、情報の記憶動作を行うことを特徴とする前記（１）〜（１０）の何れか一項に記載の半導体装置。
（１２） 半導体基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを有し、前記活性領域に溝が設けられて、この溝の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部が埋め込まれてなるトレンチゲートトランジスタを備える半導体装置の製造方法であって、
前記活性領域に少なくとも上端開口部よりも下部側において幅広となる形状を有する溝を形成する工程と、
前記溝の内面を覆うゲート絶縁膜を形成する工程と、
前記半導体基板上に前記ゲート電極用の第１の膜を成膜し、前記溝の上端開口部から前記溝の内側に至る空間を残して前記溝に前記第１の膜を埋め込む工程と、
前記半導体基板上に第２の膜を成膜し、前記溝の上端開口部が閉塞するまで前記溝の空間内に前記第２の膜を埋め込むことによって、当該第２の膜からなる外殻層で覆われた中空部、又は、当該第２の膜が前記空間に充填されてなる中実部を形成する工程とを含むことを特徴とする半導体装置の製造方法。
（１３） 前記溝を形成する工程において、前記活性領域に第１の溝部を形成する工程と、前記第１の溝部の側面を覆うサイドウォール膜を形成する工程と、前記第１の溝部の底面に第２の溝を形成する工程と、前記第２の溝部に水素アニール処理を施す工程と、前記サイドウォール膜を除去する工程とを経ることによって、前記溝の縦断面形状を、その上部側が上端開口部と略一致した幅で矩形となり、その下部側が上部側よりも膨らんだ略円形となる形状とすることを特徴とする前記（１２）に記載の半導体装置の製造方法。
（１４） 前記外殻層が導電膜からなることを特徴とする前記（１２）又は（１３）に記載の半導体装置の製造方法。
（１５） 前記導電膜が高融点金属シリサイド膜からなることを特徴とする前記（１４）に記載の半導体装置の製造方法。
（１６） 前記第２の膜上に前記ゲート電極用の第３の膜を形成する工程を含むことを特徴とする前記（１４）又は（１５）に記載の半導体装置の製造方法。
（１７） 前記第２の膜が絶縁膜からなることを特徴とする前記（１２）又は（１３）に記載の半導体装置の製造方法。
（１８） 前記絶縁膜がシリコン酸化膜、シリコン窒化膜、又はガラス膜からなることを特徴とする前記（１７）に記載の半導体装置の製造方法。
（１９） 前記中実部を形成する工程において、前記半導体基板上に液状の絶縁体を成膜し、前記溝の空間内に絶縁体を埋め込んだ後に、当該絶縁体を固化させることを特徴とする前記（１７）に記載の半導体装置の製造方法。
（２０） 前記第１の膜が露出するまで前記半導体基板上に成膜された第２の膜を除去する工程と、
前記第１の膜上に前記ゲート電極用の第３の膜を形成する工程と含むことを特徴とする前記（１７）〜（１９）の何れか一項に記載の半導体装置の製造方法。
（２１） 前記第３の膜が高融点金属シリサイド膜と高融点金属膜との少なくとも一方を含む膜からなることを特徴とする前記（１６）又は（２０）に記載の半導体装置の製造方法。
（２２） 前記第１の膜が不純物を添加したアモルファスシリコン膜又はポリシリコン膜であることを特徴とする前記（１２）〜（２１）の何れか一項に記載の半導体装置の製造方法。
（２３） 前記アモルファスシリコン膜に熱処理を施すことによって最終的にポリシリコン膜とすることを特徴とする前記（２２）に記載の半導体装置の製造方法。
【発明の効果】
【００１１】
以上のように、本発明では、溝に埋め込まれたゲート電極内に外殻層で覆われた中空部又は絶縁体からなる中実部を設けることによって、溝に埋め込まれたゲート電極とゲート絶縁膜との界面に接触するボイド（中空部）が形成されることを防ぐことができる。したがって、このようなトレンチゲートトランジスタを備える半導体装置では、トランジスタの特性にバラツキが生じるのを抑制することが可能である。また、この半導体装置の微細化が進んだ場合でも、実効的なチャネル長を増加させることによって、所望の閾値電圧Ｖｔｈを得ることが可能である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１３】
（第１の実施形態）
先ず、本発明の第１の実施形態として図１及び図２に示すトレンチゲートトランジスタ５１を備えた半導体装置の構造について説明する。なお、図２は、図１中に示す線分Ａ−Ａ’による断面に対応している。
【００１４】
このトレンチゲートトランジスタ５１は、図１及び図２に示すように、表層１ａがシリコンからなる半導体基板１と、半導体基板１の表層１ａに形成された溝２にシリコン酸化膜を埋め込むことによって形成された素子分離領域３及びこの素子分離領域３によって絶縁分離された活性領域４と、ゲート絶縁膜５を介して活性領域４を跨ぐように形成されたゲート電極６と、ゲート電極６を挟んだ両側の活性領域４に不純物イオンを注入することによって形成されたソース領域７ａ及びドレイン領域７ｂとを備え、活性領域４に溝８が設けられて、この溝８の内側にゲート絶縁膜５を介してゲート電極６の一部が埋め込まれてなるトレンチ型のゲート構造を有している。
【００１５】
溝８は、第１の溝部８ａと、この第１の溝部８ａの下方に連続する第２の溝部８ｂとを有して構成されている。すなわち、この溝８の縦断面形状は、その上部側（第１の溝部８ａ）が上端開口部８ｃと略一致した幅で矩形となり、その下部側（第２の溝部８ｂ）が上部側よりも膨らんだ略円形となる形状を有している。
【００１６】
トレンチゲートトランジスタ５１において、このような形状の溝８を形成した場合には、ゲート電極６の水平面積を増加させずに、このトレンチゲートトランジスタ５１のチャネル長を更に長くすることが可能である。また、実効的なチャネル長を溝８の深さによって制御することができるため、従来のトランジスタと比べて、より高い閾値電圧Ｖｔｈを得ることが可能である。
【００１７】
ソース領域７ａ及びドレイン領域７ｂの直上には、これらの面上を覆う層間絶縁膜９を貫通するコンタクトホール１０ａ，１０ｂが設けられている。そして、ソース領域７ａ及びドレイン領域７ｂは、これらコンタクトホール１０ａ，１０ｂに埋め込まれたコンタクトプラグ１１ａ，１１ｂと電気的に接続されている。さらに、コンタクトプラグ１１ａ，１１ｂ上には、コンタクトパッド１２ａ，１２ｂが設けられている。なお、図１においては、簡略化のため、コンタクトパッド１２ａ，１２ｂの記載については省略するものとする。
【００１８】
ところで、本発明を適用したトレンチゲートトランジスタ５１は、溝８に埋め込まれたゲート電極６内に、導電膜からなる外殻層１３ａで覆われた中空部（ボイド）１４が設けられた構造を有している。
【００１９】
具体的に、ゲート電極６は、不純物をドープしたポリシリコン膜１５とタングステンシリサイド膜１６とタングステン膜１７とを順次積層した積層膜からなる。このうち、タングステンシリサイド膜１６は、中空部１４を覆う外殻層１３ａと、この外殻層１３ａから上方に向かって延在する中実延部１３ｂとを形成している。
【００２０】
以上のような構造を有するトレンチゲートトランジスタ５１では、溝８に埋め込まれたゲート電極６内に、導電膜からなる外殻層１３ａで覆われた中空部１４を設けることによって、溝８に埋め込まれたゲート電極６とゲート絶縁膜５との界面にボイドが形成されることを防ぐことができる。すなわち、本発明では、ゲート電極６を形成した後の工程における熱処理の際にも、外殻層１３ａは流動化せず固定されたままなので、ボイドの位置が移動することを防止することができ、最終的にゲート電極６とゲート絶縁膜５との界面に接触するボイドの発生を抑制することが可能である。
【００２１】
したがって、このようなトレンチゲートトランジスタ５１を備える半導体装置では、トランジスタの特性にバラツキが生じるのを抑制することが可能である。また、この半導体装置の微細化が進んだ場合でも、実効的なチャネル長を増加させることによって、所望の閾値電圧Ｖｔｈを得ることが可能である。
【００２２】
次に、上記トレンチゲートトランジスタ５１を備える半導体装置の製造方法について説明する。
このトレンチゲートトランジスタ５１を備える半導体装置を製造する際は、先ず、図１及び図３に示すように、半導体基板１の表層１ａに溝２を形成し、この溝２にシリコン酸化膜を埋め込むことによって、この半導体基板１の表層１ａにＳＴＩ(Shallow Trench Isolation)と呼ばれる素子分離領域３によって絶縁分離された活性領域４を形成する。そして、活性領域４を形成した後は、この活性領域４に対してウェル及びチャネル形成のための不純物のイオン注入を行い、活性化のための熱処理を行う。
【００２３】
本発明に用いられる半導体基板１は、少なくとも表層１ａがシリコンからなる基板であればよく、そのような基板としては、通常のシリコン基板の他にも、埋め込み酸化(ＢＯＸ:Buried Oxide)膜上にシリコン薄膜を形成したＳＯＩ(Silicon on Insulator)基板を用いることも可能である。そして、このようなＳＯＩ基板を用いた場合には、寄生容量を低減できることから、更なる高性能デバイスの製造が可能となる。
【００２４】
次に、図４に示すように、半導体基板１の素子分離領域３及び活性領域４が形成された面上を覆うシリコン酸化膜２１と、このシリコン酸化膜２１が形成された面上を覆うシリコン窒化膜２２とを順次積層して形成する。
【００２５】
次に、図５に示すように、シリコン窒化膜２２上にリソグラフィ技術を用いて活性領域４と交差する開口部を有するレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして、シリコン窒化膜２２及びシリコン酸化膜２１をドライエッチング（異方性エッチング）によりパターニングした後、レジストパターンを除去する。その後、パターニングされたシリコン窒化膜２２をマスクとして、ドライエッチング（異方性エッチング）によりシリコン表層１ａを除去し、活性領域４をパターニングする。これにより、シリコン窒化膜２２及びシリコン酸化膜２１を貫通して活性領域４に至る第１の溝部２３が形成される。
【００２６】
次に、図６に示すように、第１の溝部２３の側面を覆うサイドウォール膜２４を形成する。このサイドウォール膜２４を形成する際は、先ず、第１の溝部２３の内部及びシリコン窒化膜２２の表面を覆うように、ＣＶＤ法を用いてシリコン酸化膜２５を形成し、その後に、シリコン窒化膜２６を形成する。このシリコン酸化膜２５とシリコン窒化膜の２層からなる積層膜は、第１の溝部２３の内部を完全には充填しない膜厚とする。次に、ドライエッチング（異方性エッチング）により第１の溝部２３の底面及びシリコン窒化膜２２上に形成された積層膜を除去し、第１の溝部２３の側面部分にのみ積層膜を残す。これにより、第１の溝部２３の側面にシリコン酸化膜２５とシリコン窒化膜２６とが順次積層されてなるサイドウォール膜２４が形成される。
【００２７】
次に、図７に示すように、ドライエッチング（異方性エッチング）により第１の溝部２３の底面をエッチングすることによって、第１の溝部２３の底面に第２の溝部２７を形成する。また、このとき等方性エッチングを若干加えることにより、第２の溝部２７の幅を広げておくことが好ましく、これにより、次工程での加工が容易なものとなる。
【００２８】
次に、図８に示すように、第２の溝部２７に高温（８５０℃程度）の水素アニール処理を施す。このとき、活性領域４の流動化したシリコン原子が表面エネルギーを最小にする方向ヘマイグレートし、その結果、第２の溝部２７の縦断面形状は自然と略円形となる。
【００２９】
次に、図９に示すように、熱燐酸溶液を用いてシリコン窒化膜２２，２６を除去した後に、フッ化水素酸水溶液を用いてシリコン酸化膜２１，２５を除去する。これにより、活性領域４には、第１の溝部８ａと第２の溝部８ｂとからなる溝８が形成される。なお、第２の溝部８ｂが形成されるのは、図１中に示した活性領域４の内部のみであって、素子分離領域３が形成されている部分には、第２の溝部８ｂは形成されない。
【００３０】
次に、図１０に示すように、溝８の内面を覆うゲート絶縁膜５を形成する。このゲート絶縁膜５は、溝８の露出した表面を熱酸化させることにより形成されたシリコン酸化膜からなる。なお、ゲート絶縁膜５は、このようなシリコン酸化膜に限らず、例えばＣＶＤ法により形成される高温酸化シリコン膜（ＨＴＯ）や、シリコン酸化膜とシリコン窒化膜との積層膜などであってもよい。
【００３１】
次に、図１１に示すように、半導体基板１上に、リンなどの不純物をドープしたアモルファスシリコン膜（第１の膜）１５をＣＶＤ法により成膜する。このとき、アモルファスシリコン膜１５は、溝８の上端開口部８ｃから溝８の内側に至る空間Ｓを残して、溝８に埋め込むように形成される。なお、このアモルファスシリコン膜１５は、後の工程で熱処理を施すことによって最終的にポリシリコン膜１５となる。（このため、アモルファスシリコン膜１５は、上記ポリシリコン膜１５と同じ符号を付すものとした。）また、第１の膜として、上述したアモルファスシリコン膜１５の代わりにポリシリコン膜１５を成膜してもよい。（以下、ポリシリコン膜１５として説明する。）
【００３２】
次に、図１２に示すように、半導体基板１上に、タングステンシリサイド膜（第２の膜）１６をＣＶＤ法により成膜する。このとき、タングステンシリサイド膜１６は、溝８の上端開口部８ｃが閉塞するまで溝８の空間Ｓ内に埋め込むように形成される。これにより、溝８の内側には、このタングステンシリサイド膜１６からなる外殻層１３ａで覆われた中空部１４と、外殻層１３ａから上方に向かって延在する中実延部１３ｂとが形成される。
【００３３】
次に、図１３に示すように、タングステンシリサイド膜１６上にタングステン膜（第３の膜）１７をスパッタ法又はＣＶＤ法により形成する。なお、このときタングステンシリサイド膜１６とタングステン膜１７との間に、窒化タングステン膜（ＷＮ）等のバリア膜を設ける構造としてもよい。
【００３４】
次に、図１４に示すように、タングステン膜１７上にリソグラフィ技術を用いて所定の形状のレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして、タングステン膜１７、タングステンシリサイド膜１６及びポリシリコン膜１５をドライエッチング（異方性エッチング）によりパターニングした後、レジストパターンを除去する。これにより、ポリシリコン膜１５とタングステンシリサイド膜１６とタングステン膜１７とを順次積層した積層膜からなるゲート電極６が形成される。
【００３５】
その後は、リン等の不純物イオン注入を行うことによって、ゲート電極６で覆われていない活性領域４内にＮ型の不純物層を形成する。この不純物層は、上述した図１及び図２に示すように、トレンチゲートトランジスタ５１のソース領域７ａ及びドレイン領域７ｂとして機能する。次に、半導体基板１上を覆う層間絶縁膜９を形成した後、ゲート電極６を挟んだ両側の活性領域４上に、この層間絶縁膜９を貫通するコンタクトホール１０ａ，１０ｂを形成する。そして、半導体基板２上に、リンなどの不純物を多量に含んだアモルファスシリコン膜を成膜しながら、このアモルファスシリコン膜をコンタクトホール１０ａ，１０ｂ内に埋め込み形成する。そして、このアモルファスシリコン膜が形成された面に、ＣＭＰ法による研磨を施すことによって、層間絶縁膜９上に成膜されたアモルファスシリコン膜を除去する。これにより、コンタクトホール１０ａ，１０ｂに埋め込まれたコンタクトプラグ１１ａ，１１ｂが形成される。そして、これらコンタクトプラグ１１ａ，１１ｂの上に、タングステンシリサイド膜とタングステン膜とを順次積層した積層膜からなるコンタクトパッド１２ａ，１２ｂを形成する。これらコンタクトパッド１２ａ、１２ｂは、更に上層に設ける配線層との接続に使用される。
【００３６】
以上のような工程を経ることによって、図１及び図２に示すようなトレンチゲートトランジスタ５１を備えた半導体装置を製造することができる。
そして、このような方法により作製されたトレンチゲートトランジスタ５１では、ゲート電極６を形成した後の熱処理工程でポリシリコン膜１５のシリコン原子が流動化した場合でも、タングステンシリサイド膜１６からなる外殻層１３ａの位置は固定されており、その外殻層１３ａで覆われた中空部（ボイド）１４が移動することを防止できるので、中空部１４をゲート絶縁膜５とは接触しない位置に確実に保持することができる。
したがって、この製造方法によれば、溝８に埋め込まれたゲート電極６とゲート絶縁膜５との界面にボイドが形成されることを防ぐことが可能であり、作製されるトレンチゲートトランジスタ５１の特性にバラツキが生じるのを抑制することが可能である。
【００３７】
（第２の実施形態）
次に、本発明の第２の実施形態として図１５に示すトレンチゲートトランジスタ５２を備えた半導体装置の構造について説明する。なお、以下の説明では、上記トレンチゲートトランジスタ５１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
【００３８】
このトレンチゲートトランジスタ５２を備える半導体装置は、溝８に埋め込まれたゲート電極６内に、絶縁膜１８からなる外殻層１３ａで覆われた中空部（ボイド）１４が設けられた構造を有する以外は、上記トレンチゲートトランジスタ５１と同様の構造を有している。
【００３９】
具体的に、絶縁膜１８は、シリコン酸化膜又はシリコン窒化膜からなり、中空部１４を覆う外殻層１３ａと、この外殻層１３ａから上方に向かって延在する中実延部１３ｂとを形成している。
【００４０】
以上のような構造を有するトレンチゲートトランジスタ５２では、溝８に埋め込まれたゲート電極６内に、絶縁膜からなる外殻層１３ａで覆われた中空部１４を設けることによって、溝８に埋め込まれたゲート電極６とゲート絶縁膜５との界面にボイドが形成されることを防ぐことができる。すなわち、本発明では、ゲート電極６を形成した後の工程における熱処理の際にも、外殻層１３ａは流動化せず固定されたままなので、ボイドの位置が移動することを防止することができ、最終的にゲート電極６とゲート絶縁膜５との界面に接触するボイドの発生を抑制することが可能である。
【００４１】
したがって、このようなトレンチゲートトランジスタ５２を備える半導体装置では、トランジスタの特性にバラツキが生じるのを抑制することが可能である。また、この半導体装置の微細化が進んだ場合でも、実効的なチャネル長を増加させることによって、所望の閾値電圧Ｖｔｈを得ることが可能である。
【００４２】
次に、上記トレンチゲートトランジスタ５２を備える半導体装置の製造方法について説明する。
このトレンチゲートトランジスタ５２を備える半導体装置を製造する際は、上述した図３に示す工程から図１１に示す工程までは、上記第１の実施形態に示すトレンチゲートトランジスタ５１を作製する場合と同様である。したがって、上述した図３に示す工程から図１１に示す工程までの説明は省略するものとする。
【００４３】
次に、図１６に示すように、半導体基板１上に、シリコン酸化膜又はシリコン窒化膜からなる絶縁膜１８をＣＶＤ法により成膜する。このとき、絶縁膜１８は、溝８の上端開口部８ｃが閉塞するまで溝８の空間Ｓ内に埋め込むように形成される。これにより、溝８の内側には、この絶縁膜１８からなる外殻層１３ａで覆われた中空部１４と、外殻層１３ａから上方に向かって延在する中実延部１３ｂとが形成される。
【００４４】
次に、図１７に示すように、この絶縁膜１８が形成された面にドライエッチングによるエッチバックを施し、ポリシリコン膜１５が露出するまで半導体基板１上に成膜された絶縁膜１８を除去する。
【００４５】
次に、図１８に示すように、ポリシリコン膜１５上に、タングステンシリサイド膜１６（第３の膜の一部）をＣＶＤ法により形成する。
【００４６】
次に、図１９に示すように、タングステンシリサイド膜１６上にタングステン膜（第３の膜の一部）１７をスパッタ法又はＣＶＤ法により形成する。ここで、第３の膜は、タングステンシリサイド膜１６とタングステン膜１７の積層膜としたが、タングステンシリサイド膜等の高融点金属シリサイド膜のみからなる単層膜とすることも可能である。
【００４７】
次に、図２０に示すように、タングステン膜１７上にリソグラフィ技術を用いて所定の形状のレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして、タングステン膜１７、タングステンシリサイド膜１６及びポリシリコン膜１５をドライエッチング（異方性エッチング）によりパターニングした後、レジストパターンを除去する。これにより、ポリシリコン膜１５とタングステンシリサイド膜１６とタングステン膜１７とを順次積層した積層膜からなるゲート電極６が形成される。
【００４８】
なお、その後の製造工程については、上記第１の実施形態の場合と同様であるため、説明を省略するものとする。
以上のような工程を経ることによって、図１５に示すようなトレンチゲートトランジスタ５２を備えた半導体装置を製造することができる。
そして、このような方法により作製されたトレンチゲートトランジスタ５２では、ゲート電極６を形成した後の熱処理工程でポリシリコン膜１５のシリコン原子が流動化した場合でも、絶縁膜１８からなる外殻層１３ａの位置は固定されており、その外殻層１３ａで覆われた中空部（ボイド）１４が移動することを防止できるので、中空部１４をゲート絶縁膜５とは接触しない位置に確実に保持することができる。
したがって、この製造方法によれば、溝８に埋め込まれたゲート電極６とゲート絶縁膜５との界面にボイドが形成されることを防ぐことが可能であり、作製されるトレンチゲートトランジスタ５２の特性にバラツキが生じるのを抑制することが可能である。
【００４９】
（第３の実施形態）
次に、本発明の第３の実施形態として図２１に示すトレンチゲートトランジスタ５３を備えた半導体装置の構造について説明する。なお、以下の説明では、上記トレンチゲートトランジスタ５１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
【００５０】
このトレンチゲートトランジスタ５３を備える半導体装置は、溝８に埋め込まれたゲート電極６内に絶縁体からなる中実部１９ａが設けられた構造を有する以外は、上記トレンチゲートトランジスタ５１と同様の構造を有している。
【００５１】
具体的に、中実部１９ａは、ＳＯＧ(spin on glass)膜（ガラス膜）２０からなる。また、ＳＯＧ膜２０は、中実部１９ａと共に、この中実部１９ａから上方に向かって延在する中実延部１９ｂを形成している。なお、中実部１９ａ及び中実延部１９ｂの形成材料については、上述したＳＯＧ膜２０に必ずしも限定されるものではなく、溝８の内部を隙間無く充填できて、後に硬化させることが可能な絶縁体であればよい。
【００５２】
以上のような構造を有するトレンチゲートトランジスタ５３では、溝８に埋め込まれたゲート電極６内に中実部１９ａを設けることによって、溝８に埋め込まれたゲート電極６とゲート絶縁膜５との界面にボイドが形成されることを防ぐことができる。
【００５３】
したがって、このようなトレンチゲートトランジスタ５３を備える半導体装置では、トランジスタの特性にバラツキが生じるのを抑制することが可能である。また、この半導体装置の微細化が進んだ場合でも、実効的なチャネル長を増加させることによって、所望の閾値電圧Ｖｔｈを得ることが可能である。
【００５４】
次に、上記トレンチゲートトランジスタ５３を備える半導体装置の製造方法について説明する。
このトレンチゲートトランジスタ５３を備える半導体装置を製造する際は、上述した図３に示す工程から図１１に示す工程までは、上記第１の実施形態に示すトレンチゲートトランジスタ５１を作製する場合と同様である。したがって、上述した図３に示す工程から図１１に示す工程までの説明は省略するものとする。
【００５５】
次に、図２２に示すように、半導体基板１上に、液状のＳＯＧ膜２０をスピンコート法により成膜する。このとき、ＳＯＧ膜２０は、溝８の上端開口部８ｃが閉塞するまで溝８の空間Ｓ内に埋め込むように形成される。そして、成膜後に３００℃程度の熱処理を施すことによって、このＳＯＧ膜２０を硬化させる。これにより、溝８の内側には、ＳＯＧ膜２０が充填されてなる中実部１９ａと、この中実部１９ａから上方に向かって延在する中実延部１９ｂとが形成される。なお、ＳＯＧ膜２０の硬化熱処理においては、先に形成したポリシリコン膜１５の流動化が起きる温度よりも低温のため、硬化熱処理中にポリシリコン膜１５の移動に起因したボイドが形成されることはない。
【００５６】
次に、図２３に示すように、このＳＯＧ膜２０が形成された面にドライエッチングによるエッチバックを施し、ポリシリコン膜１５が露出するまで半導体基板１上に成膜されたＳＯＧ膜２０を除去する。
【００５７】
次に、図２４に示すように、ポリシリコン膜１５上に、タングステンシリサイド膜１６（第３の膜の一部）をＣＶＤ法により形成する。
【００５８】
次に、図２５に示すように、タングステンシリサイド膜１６上にタングステン膜（第３の膜の一部）１７をスパッタ法又はＣＶＤ法により形成する。ここで、第３の膜は、タングステンシリサイド膜１６とタングステン膜１７の積層膜としたが、タングステンシリサイド膜等の高融点金属シリサイド膜のみからなる単層膜とすることも可能である。
【００５９】
次に、図２６に示すように、タングステン膜１７上にリソグラフィ技術を用いて所定の形状のレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして、タングステン膜１７、タングステンシリサイド膜１６及びポリシリコン膜１５をドライエッチング（異方性エッチング）によりパターニングした後、レジストパターンを除去する。これにより、ポリシリコン膜１５とタングステンシリサイド膜１６とタングステン膜１７とを順次積層した積層膜からなるゲート電極６が形成される。
【００６０】
なお、その後の製造工程については、上記第１の実施形態の場合と同様であるため、説明を省略するものとする。
以上のような工程を経ることによって、図２１に示すようなトレンチゲートトランジスタ５３を備えた半導体装置を製造することができる。
そして、このような方法により作製されたトレンチゲートトランジスタ５３では、溝８に埋め込まれたゲート電極６とゲート絶縁膜５との界面にボイドが形成されることを防ぐことが可能であり、作製されるトレンチゲートトランジスタ５３の特性にバラツキが生じるのを抑制することが可能である。
【００６１】
なお、本発明は、上記第１〜第３の実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００６２】
例えば、第１及び第２の実施形態に示すトレンチゲートトランジスタ５１，５２において、本発明の特徴部分である外殻層１３ａを形成する第２の膜は、ゲート電極６を形成した後の熱処理工程において形状が固定されたまま中空部（ボイド）１４を内側に保持する。したがって、外殻層１３ａを形成する材料は、上述した第１及び第２の実施形態で示した材料に限定されるものではなく、このような熱処理工程において形状が変化しないものであればよい。
【００６３】
また、上記第１の実施形態に示すトレンチゲートトランジスタ５１において、外殻層１３ａを構成する導電膜（第２の膜）については、上述したタングステンシリサイド膜１６以外の高融点金属シリサイド膜を使用することが可能であり、例えば、チタンシリサイド膜などを用いることができる。また、この第２の膜上に成膜される第３の膜については、上述したタングステン膜１７以外の高融点金属膜を使用することが可能であり、例えば、チタン膜などを用いることができる。さらに、高融点金属シリサイド膜と高融点金属膜との間に別のバリア膜を設けた構成や、高融点金属膜上にシリコン窒化膜等の別の膜を設けたゲート電極構造とすることも可能である。
【００６４】
同様に、上記第２及び第３の実施形態に示すトレンチゲートトランジスタ５２，５３において、ゲート電極６を構成する積層膜（第３の膜）については、上述したタングステンシリサイド膜１６とタングステン膜１７とを順次積層したものに限らず、チタンシリサイドなどの高融点金属シリサイド膜と、チタンなどの高融点金属膜とを順次積層したものを用いることができる。さらに、第３の膜を高融点金属シリサイド膜のみとすることも可能である。
【００６５】
また、上記溝８は、少なくとも上端開口部よりも下部側において幅広となる形状を有するものであればよく、このような形状を有する溝を形成する場合には、上述した水素アニール処理を用いる方法の他にも、等方性エッチングを用いることによって、上端開口部よりも下部側において幅広となる形状の溝を形成することが可能である。そして、本発明は、このようなボイドが発生しやすい形状において特に有効な手段となる。
【００６６】
また、上記第１〜第３の実施形態においては、コンタクトパッド１２ａ、１２ｂの代わりに、金属配線層をコンタクトプラグ１１ａ、１１ｂに直接接続した構造としてもよい。また、ソース領域７ａ及びドレイン領域７ｂは、ホウ素等を用いたＰ型の不純物層とすることも可能である。また、コンタクトプラグ１１ａ、１１ｂは、タングステン等の高融点金属膜を埋め込むことで形成してもよい。
【００６７】
（第４の実施形態）
次に、本発明の第４の実施形態として図２７及び図２８に示す半導体装置６０について説明する。なお、以下の説明では、上記トレンチゲートトランジスタ５１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。なお、図２８は、図２７中に示す線分Ｂ−Ｂ’による断面に対応している。また、図２７中に示す破線Ｃで囲んだ部分が１つのトレンチゲートトランジスタ５１を構成している。
【００６８】
この半導体装置６０は、図２７及び図２８に示すように、上記トレンチゲートトランジスタ５１をＤＲＡＭのメモリセルに適用したものであり、上記トレンチゲートトランジスタ５１のソース領域７ａ又はドレイン領域７ｂの何れか一方に接続されたキャパシター素子６１を備えて構成されている。
【００６９】
具体的に、この半導体装置６０の半導体基板１上には、溝２に埋め込まれた素子分離膜３によって絶縁分離された複数の活性領域４が設けられている。また、複数の活性領域４は、図２７中に示す半導体基板１内の横方向Ｘと縦方向Ｙとに所定の間隔で並んで配置されている。
【００７０】
各活性領域４には、２つの上記トレンチゲートトランジスタ５１が配置されている。上記トレンチゲートトランジスタ５１は、上述したように、溝８に埋め込まれたゲート電極６内に、導電膜からなる外殻層１３ａで覆われた中空部（ボイド）１４が設けられた構造を有している。また、ゲート電極６は、不純物をドープしたポリシリコン膜１５とタングステンシリサイド膜１６とタングステン膜１７とを順次積層した積層膜からなる。このうち、タングステンシリサイド膜１６は、中空部１４を覆う外殻層１３ａと、この外殻層１３ａから上方に向かって延在する中実延部１３ｂとを形成している。そして、このようなゲート電極６は、活性領域４と交差する方向に所定の間隔で複数並んで設けられている。また、ゲート電極６は、ＤＲＡＭのワード線として機能する。
【００７１】
各活性領域４のゲート電極６を挟んだ中央部と両端部には、それぞれリン等の不純物がイオン注入されることによってＮ型の不純物層が形成されており、これら不純物層によってソース・ドレイン領域が構成されている。なお、この半導体装置６０では、各活性領域４の中央部にドレイン領域７ａ、両端部にソース領域７ｂ，７ｂが形成されているものとする。また、これらドレイン領域７ａ及びソース領域７ｂ，７ｂの直上には、これらの面上を覆う層間絶縁膜９を貫通するコンタクトホール１０ａ，１０ｂ，１０ｂが設けられている。そして、ドレイン領域７ａ及びソース領域７ｂ，７ｂは、これらコンタクトホール１０ａ，１０ｂ，１０ｂに埋め込まれたコンタクトプラグ１１ａ，１１ｂ，１１ｂと電気的に接続されている。なお、この半導体装置６０では、ＤＲＡＭのメモリセルを高密度に配置するために、隣接する２つのトレンチトランジスタ５１，５１が１つのコンタクトプラグ１１ａを共有している。
【００７２】
コンタクトプラグ１１ａ，１１ｂ，１１ｂの直上には、これらの面上を覆う層間絶縁膜６２が設けられ、この層間絶縁膜６２に埋め込まれたコンタクトプラグ６３ａがコンタクトプラグ１１ａと電気的に接続されている。そして、このコンタクトプラグ６３ａは、その直上に形成された配線層６４と電気的に接続されている。この配線層６４は、ＤＲＡＭのビット線として機能するものであり、上記ゲート電極６と直交する方向に所定の間隔で複数並んで設けられている（図２７において図示せず。）。
【００７３】
コンタクトプラグ１１ｂ，１１ｂの直上には、層間絶縁膜６２を貫通するコンタクトホール６５，６５が設けられている。そして、コンタクトプラグ１１ｂ，１１ｂは、これらコンタクトホール６５，６５に埋め込まれたコンタクトプラグ６６，６６を介してキャパシター素子６１と電気的に接続されている。
【００７４】
キャパシター素子６１は、層間絶縁膜６７に形成されたシリンダ孔６８と、このシリンダ孔６８の底面及び側面を覆うことにより形成された有底筒状の下部電極６９と、この下部電極６９が形成された面上を覆う容量絶縁膜７０と、この容量絶縁膜７０が形成された面上を覆う上部電極７１とを有することによって、下部電極６９がコンタクトプラグ６６と接続された構造となっている。
【００７５】
さらに、上部電極７１が形成された面上には、層間絶縁膜７２と、この層間絶縁膜７２上にアルミニウム等を用いて形成された上部配線層７３と、この上部配線層７３が形成された面を覆う表面保護膜７４とが設けられている。
【００７６】
以上のような構造を有する半導体装置６０は、トレンチゲートトランジスタ５１をオン状態にすることで、キャパシター素子６１に蓄積した電荷の有無を判定し、情報の記憶動作を行うことが可能なＤＲＡＭとして機能する。
【００７７】
この半導体装置６０は、上述したトレンチゲートトランジスタ５１を備えることで、トランジスタの特性にバラツキが生じるのを抑制し、且つ、この半導体装置６０の微細化が進んだ場合でも、実効的なチャネル長を増加させることによって、所望の閾値電圧Ｖｔｈを得ることが可能である。したがって、ＤＲＡＭのメモリセルのように多数のトランジスタを同一基板上に並べて形成するような場合においても、所望の特性のＤＲＡＭを容易に得ること可能である。
【００７８】
なお、上記半導体装置６０では、上記トレンチゲートトランジスタ５１の代わりに、上記第２，３の実施形態に示すトレンチゲートトランジスタ５２，５３を用いることも可能である。
【００７９】
なお、本発明は、上述したトレンチゲートトランジスタ５１をＤＲＡＭのメモリセルに適用した場合に限らず、トレンチゲートトランジスタを備える半導体装置に対して幅広く適用することが可能であり、例えばメモリセルを有しないロジック品等の半導体デバイス一般においても、本発明を適用することが可能である。
【図面の簡単な説明】
【００８０】
【図１】図１は、第１〜第３の実施形態として示す半導体装置のトレンチゲートトランジスタの構造を示す平面図である。
【図２】図２は、第１の実施形態として示す半導体装置のトレンチゲートトランジスタの構造を示すＡ−Ａ’断面図である。
【図３】図３は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、素子分離膜及び活性領域が形成された状態を示す断面図である。
【図４】図４は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、シリコン酸化膜及びシリコン窒化膜が形成された状態を示す断面図である。
【図５】図５は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、第１の溝部が形成された状態を示す断面図である。
【図６】図６は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、サイドウォール膜が形成された状態を示す断面図である。
【図７】図７は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、第２の溝部が形成された状態を示す断面図である。
【図８】図８は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、第２の溝部に水素アニール処理が施された状態を示す断面図である。
【図９】図９は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、サイドウォール膜が除去された状態を示す断面図である。
【図１０】図１０は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、ゲート絶縁膜が形成された状態を示す断面図である。
【図１１】図１１は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、ポリシリコン膜が形成された状態を示す断面図である。
【図１２】図１２は、第１の実施形態として示す半導体装置の製造工程を示す図であり、タングステンシリサイド膜が形成された状態を示す断面図である。
【図１３】図１３は、第１の実施形態として示す半導体装置の製造工程を示す図であり、タングステン膜が形成された状態を示す断面図である。
【図１４】図１４は、第１の実施形態として示す半導体装置の製造工程を示す図であり、ゲート電極が形成された状態を示す断面図である。
【図１５】図１５は、第２の実施形態として示す半導体装置のトレンチゲートトランジスタの構造を示す断面図である。
【図１６】図１６は、第２の実施形態として示す半導体装置の製造工程を示す図であり、シリコン酸化膜が形成された状態を示す断面図である。
【図１７】図１７は、第２の実施形態として示す半導体装置の製造工程を示す図であり、シリコン酸化膜がエッチバックされた状態を示す断面図である。
【図１８】図１８は、第２の実施形態として示す半導体装置の製造工程を示す図であり、タングステンシリサイド膜が形成された状態を示す断面図である。
【図１９】図１９は、第２の実施形態として示す半導体装置の製造工程を示す図であり、タングステン膜が形成された状態を示す断面図である。
【図２０】図２０は、第２の実施形態として示す半導体装置の製造工程を示す図であり、ゲート電極が形成された状態を示す断面図である。
【図２１】図２１は、第３の実施形態として示す半導体装置のトレンチゲートトランジスタの構造を示す断面図である。
【図２２】図２２は、第３の実施形態として示す半導体装置の製造工程を示す図であり、ＳＯＧ膜が形成された状態を示す断面図である。
【図２３】図２３は、第３の実施形態として示す半導体装置の製造工程を示す図であり、ＳＯＧ膜がエッチバックされた状態を示す断面図である。
【図２４】図２４は、第３の実施形態として示す半導体装置の製造工程を示す図であり、タングステンシリサイド膜が形成された状態を示す断面図である。
【図２５】図２５は、第３の実施形態として示す半導体装置の製造工程を示す図であり、タングステン膜が形成された状態を示す断面図である。
【図２６】図２６は、第３の実施形態として示す半導体装置の製造工程を示す図であり、ゲート電極が形成された状態を示す断面図である。
【図２７】図２７は、第４の実施形態として示す半導体装置の構造を示す平面図である。
【図２８】図２８は、第４の実施形態として示す半導体装置の構造を示すＢ−Ｂ’断面図である。
【図２９】図２９は、従来のトレンチゲートトランジスタを備える半導体装置の一例を示す断面図である。
【図３０】図３０は、図２９に示すトレンチゲートトランジスタの溝の形状を変更した断面図である。
【図３１】図３１（ａ）は、図２９に示すトレンチゲートトランジスタにボイドが発生した状態を示す断面図であり、図３１（ｂ）は、そのボイドがゲート絶縁膜に接触した状態を示す断面図である。
【符号の説明】
【００８１】
１…半導体基板 １ａ…表層 ２…溝 ３…素子分離領域 ４…活性領域 ５…ゲート絶縁膜 ６…ゲート電極（第４の実施形態ではワード線） ７ａ…ソース領域 ７ｂ…ドレイン領域 ８…溝 ８ａ…上部（第１の溝部） ８ｂ…下部（第２の溝部） ８ｃ…上端開口部 ９…層間絶縁膜 １０ａ，１０ｂ…コンタクトホール １１ａ，１１ｂ…コンタクトプラグ １２ａ，１２ｂ…コンタクトパッド １３ａ…外殻層 １３ｂ…中実延部 １４…中空部（ボイド） １５…ポリシリコン膜（第１の膜）１６…タングステンシリサイド膜（導電膜，第２の膜又は第３の膜） １７…タングステン膜（第３の膜） １８…絶縁膜 １９ａ…中実部 １９ｂ…中実延部 ２０…ＳＯＧ膜（ガラス膜） ５１…トレンチゲートトランジスタ（第１の実施形態） ５２…トレンチゲートトランジスタ（第２の実施形態） ５３…トレンチゲートトランジスタ（第３の実施形態） ６０…半導体装置（第４の実施形態） ６１…キャパシター素子 ６２…層間絶縁膜 ６３ａ…コンタクトプラグ ６４…配線層（ビット線） ６５…コンタクトホール ６６…コンタクトプラグ ６７…層間絶縁膜 ６８…シリンダ孔 ６９…下部電極 ７０…容量絶縁膜 ７１…上部電極 ７２…層間絶縁膜 ７３…上部配線層 ７４…表面保護膜
【技術分野】
【０００１】
本発明は、トレンチゲートトランジスタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置では、微細加工技術の進展に伴ってメモリセルの微細化が進んでいる。このため、メモリセルを構成するトランジスタの寸法も縮小される傾向にあり、この寸法縮小によりトランジスタのショートチャネル効果がより顕著になってきている。具体的に、ＤＲＡＭでは、メモリセルの微細化が進むと、トランジスタのチャネル長も縮小されるため、トランジスタのパフォーマンスが低下してしまい、メモリセルのデータ保持特性（リテンション）や書き込み特性の悪化などの問題が発生してしまう。
【０００３】
そこで、このような問題を解決するために、半導体基板に溝（トレンチ）を形成し、この溝にゲート絶縁膜を介してゲート電極の一部を埋め込むことによって、チャネルを３次元構造としたトレンチゲートトランジスタが提案されている（例えば、特許文献１〜４を参照）。
【０００４】
ここで、例えば図２９に示すようなトレンチゲートトランジスタ１００を備えた半導体装置の一例について説明する。
このトレンチゲートトランジスタ１００は、図２９に示すように、表層１０１ａがシリコンからなる半導体基板１０１と、半導体基板１０１の表層１０１ａに形成された溝１０２にシリコン酸化膜を埋め込むことによって形成された素子分離領域１０３及びこの素子分離領域１０３によって絶縁分離された活性領域１０４と、ゲート絶縁膜１０５を介して活性領域１０４を跨ぐように形成されたゲート電極１０６と、ゲート電極１０６を挟んだ両側の活性領域１０４に不純物イオンを注入することによって形成されたソース領域１０７ａ及びドレイン領域１０７ｂとを備え、活性領域１０４に溝１０８が設けられて、この溝１０８の内側にゲート絶縁膜１０５を介してゲート電極１０６の一部が埋め込まれてなるトレンチ型のゲート構造を有している。また、ソース領域１０７ａ及びドレイン領域１０７ｂの直上には、これらの面上を覆う層間絶縁膜１０９を貫通するコンタクトホール１１０ａ，１１０ｂが設けられている。そして、ソース領域１０７ａ及びドレイン領域１０７ｂは、これらコンタクトホール１１０ａ，１１０ｂに埋め込まれたコンタクトプラグ１１１ａ，１１１ｂと電気的に接続されている。さらに、コンタクトプラグ１１１ａ，１１１ｂ上には、コンタクトパッド１１２ａ，１１２ｂが設けられている。
【０００５】
このような構造を有するトレンチゲートトランジスタ１００では、実効的なチャネル長を溝１０８の深さによって制御することができるため、従来のトランジスタと比べて、微細化した場合に生じる閾値電圧Ｖｔｈの低下を抑制することが可能となっている。
【特許文献１】特開平９−１７２０６４号公報
【特許文献２】特開２００３−７６７６号公報
【特許文献３】特開２００５−２４３９３２号公報
【特許文献４】特開２００６−６６６１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上述したトレンチゲートトランジスタ１００を備える半導体装置では、更なる微細化が進むにつれて、所望の閾値電圧Ｖｔｈを得ることが困難になってきている。そこで、トレンチゲートトランジスタ１００では、更なる微細化に対応するため、例えば図３０に示すように、溝１０８の縦断面形状を、上端開口部１０８ａよりも下部１０８ｂ側において幅広となる形状とすることが提案されている。この場合、ゲート電極１０６の水平面積を増加させずに、トレンチゲートトランジスタ１００のチャネル長を更に長くすることが可能である。
【０００７】
しかしながら、このような形状を有する溝１０８に対して、例えばＣＶＤ法によりゲート電極１０６となる不純物を添加したアモルファスシリコン（又はポリシリコン）膜の埋め込みを行うと、溝１０８の上部１０８ｃ側が下部１０８ｂ側よりも幅狭となっているため、膜の十分な埋め込みができずに、図３１（ａ）に示すようなボイド（中空部）Ｂが発生する。そして、溝１０８に埋め込まれたゲート電極１０６内に、このようなボイドＢが発生すると、後の熱処理工程で溝１０８に埋め込まれたシリコン膜が流動化した際にボイドＢが移動して、例えば図３１（ｂ）に示すように、ボイドＢがゲート絶縁膜１０５に接触する位置に固定される場合が発生する。この場合、ゲート電極１０６は、このボイドＢが発生した界面ではゲート絶縁膜１０５と接していないため、所望のトランジスタ特性を得ることができなくなる。特に、半導体装置のゲート電極材料として広く使用されている不純物を添加したアモルファスシリコン膜を溝１０８に埋め込んだ場合には、後の熱処理工程でシリコン膜の結晶化が起きる際にボイドＢの位置が移動し易く、大きな問題となることがあった。
【０００８】
このように、従来の製造方法では、製造工程における最終的なボイドＢの位置や形状を制御できないため、トランジスタの特性にバラツキが生じるという問題があった。
【０００９】
そこで、本発明は、このような従来の事情に鑑みて提案されたものであり、溝に埋め込まれたゲート電極とゲート絶縁膜との界面にボイドが形成されることを防ぐことによって、トランジスタの特性にバラツキが生じるのを抑制した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決することを目的とした本発明の要旨は以下のとおりである。
（１） 半導体基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを有し、前記活性領域に溝が設けられて、この溝の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部が埋め込まれてなるトレンチゲートトランジスタを備える半導体装置であって、
前記溝が少なくとも上端開口部よりも下部側において幅広となる形状を有し、前記溝に埋め込まれたゲート電極内に外殻層で覆われた中空部が設けられていることを特徴とする半導体装置。
（２） 半導体基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを有し、前記活性領域に溝が設けられて、この溝の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部が埋め込まれてなるトレンチゲートトランジスタを備える半導体装置であって、
前記溝が少なくとも上端開口部よりも下部側において幅広となる形状を有し、前記溝に埋め込まれたゲート電極内に絶縁体からなる中実部が設けられていることを特徴とする半導体装置。
（３） 前記溝の縦断面形状は、その上部側が上端開口部と略一致した幅で矩形となり、その下部側が上部側よりも膨らんだ略円形となる形状を有することを特徴とする前記（１）又は（２）に記載の半導体装置。
（４） 前記溝に埋め込まれたゲート電極内に、前記外殻層又は前記中実部から上方に向かって延在する中実延部が設けられていることを特徴とする前記（１）〜（３）の何れか一項に記載の半導体装置。
（５） 前記ゲート電極が、シリコン膜と高融点金属シリサイド膜と高融点金属膜とを有する積層膜からなることを特徴とする前記（１）〜（４）の何れか一項に記載の半導体装置。
（６） 前記外殻層が導電膜からなることを特徴とする前記（１），（３）〜（５）の何れか一項に記載の半導体装置。
（７） 前記導電膜が高融点金属シリサイド膜からなることを特徴とする前記（６）に記載の半導体装置。
（８） 前記外殻層が絶縁膜からなることを特徴とする前記（１），（３）〜（５）の何れか一項に記載の半導体装置。
（９） 前記絶縁膜がシリコン酸化膜又はシリコン窒化膜からなることを特徴とする前記（８）に記載の半導体装置。
（１０） 前記中実部がガラス膜からなることを特徴とする前記（２）〜（５）の何れか一項に記載の半導体装置。
（１１） 前記ソース領域又はドレイン領域の何れか一方に接続されたキャパシター素子を有し、前記トレンチゲートトランジスタをオン状態にすることで前記キャパシター素子に蓄積した電荷の有無を判定し、情報の記憶動作を行うことを特徴とする前記（１）〜（１０）の何れか一項に記載の半導体装置。
（１２） 半導体基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを有し、前記活性領域に溝が設けられて、この溝の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部が埋め込まれてなるトレンチゲートトランジスタを備える半導体装置の製造方法であって、
前記活性領域に少なくとも上端開口部よりも下部側において幅広となる形状を有する溝を形成する工程と、
前記溝の内面を覆うゲート絶縁膜を形成する工程と、
前記半導体基板上に前記ゲート電極用の第１の膜を成膜し、前記溝の上端開口部から前記溝の内側に至る空間を残して前記溝に前記第１の膜を埋め込む工程と、
前記半導体基板上に第２の膜を成膜し、前記溝の上端開口部が閉塞するまで前記溝の空間内に前記第２の膜を埋め込むことによって、当該第２の膜からなる外殻層で覆われた中空部、又は、当該第２の膜が前記空間に充填されてなる中実部を形成する工程とを含むことを特徴とする半導体装置の製造方法。
（１３） 前記溝を形成する工程において、前記活性領域に第１の溝部を形成する工程と、前記第１の溝部の側面を覆うサイドウォール膜を形成する工程と、前記第１の溝部の底面に第２の溝を形成する工程と、前記第２の溝部に水素アニール処理を施す工程と、前記サイドウォール膜を除去する工程とを経ることによって、前記溝の縦断面形状を、その上部側が上端開口部と略一致した幅で矩形となり、その下部側が上部側よりも膨らんだ略円形となる形状とすることを特徴とする前記（１２）に記載の半導体装置の製造方法。
（１４） 前記外殻層が導電膜からなることを特徴とする前記（１２）又は（１３）に記載の半導体装置の製造方法。
（１５） 前記導電膜が高融点金属シリサイド膜からなることを特徴とする前記（１４）に記載の半導体装置の製造方法。
（１６） 前記第２の膜上に前記ゲート電極用の第３の膜を形成する工程を含むことを特徴とする前記（１４）又は（１５）に記載の半導体装置の製造方法。
（１７） 前記第２の膜が絶縁膜からなることを特徴とする前記（１２）又は（１３）に記載の半導体装置の製造方法。
（１８） 前記絶縁膜がシリコン酸化膜、シリコン窒化膜、又はガラス膜からなることを特徴とする前記（１７）に記載の半導体装置の製造方法。
（１９） 前記中実部を形成する工程において、前記半導体基板上に液状の絶縁体を成膜し、前記溝の空間内に絶縁体を埋め込んだ後に、当該絶縁体を固化させることを特徴とする前記（１７）に記載の半導体装置の製造方法。
（２０） 前記第１の膜が露出するまで前記半導体基板上に成膜された第２の膜を除去する工程と、
前記第１の膜上に前記ゲート電極用の第３の膜を形成する工程と含むことを特徴とする前記（１７）〜（１９）の何れか一項に記載の半導体装置の製造方法。
（２１） 前記第３の膜が高融点金属シリサイド膜と高融点金属膜との少なくとも一方を含む膜からなることを特徴とする前記（１６）又は（２０）に記載の半導体装置の製造方法。
（２２） 前記第１の膜が不純物を添加したアモルファスシリコン膜又はポリシリコン膜であることを特徴とする前記（１２）〜（２１）の何れか一項に記載の半導体装置の製造方法。
（２３） 前記アモルファスシリコン膜に熱処理を施すことによって最終的にポリシリコン膜とすることを特徴とする前記（２２）に記載の半導体装置の製造方法。
【発明の効果】
【００１１】
以上のように、本発明では、溝に埋め込まれたゲート電極内に外殻層で覆われた中空部又は絶縁体からなる中実部を設けることによって、溝に埋め込まれたゲート電極とゲート絶縁膜との界面に接触するボイド（中空部）が形成されることを防ぐことができる。したがって、このようなトレンチゲートトランジスタを備える半導体装置では、トランジスタの特性にバラツキが生じるのを抑制することが可能である。また、この半導体装置の微細化が進んだ場合でも、実効的なチャネル長を増加させることによって、所望の閾値電圧Ｖｔｈを得ることが可能である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１３】
（第１の実施形態）
先ず、本発明の第１の実施形態として図１及び図２に示すトレンチゲートトランジスタ５１を備えた半導体装置の構造について説明する。なお、図２は、図１中に示す線分Ａ−Ａ’による断面に対応している。
【００１４】
このトレンチゲートトランジスタ５１は、図１及び図２に示すように、表層１ａがシリコンからなる半導体基板１と、半導体基板１の表層１ａに形成された溝２にシリコン酸化膜を埋め込むことによって形成された素子分離領域３及びこの素子分離領域３によって絶縁分離された活性領域４と、ゲート絶縁膜５を介して活性領域４を跨ぐように形成されたゲート電極６と、ゲート電極６を挟んだ両側の活性領域４に不純物イオンを注入することによって形成されたソース領域７ａ及びドレイン領域７ｂとを備え、活性領域４に溝８が設けられて、この溝８の内側にゲート絶縁膜５を介してゲート電極６の一部が埋め込まれてなるトレンチ型のゲート構造を有している。
【００１５】
溝８は、第１の溝部８ａと、この第１の溝部８ａの下方に連続する第２の溝部８ｂとを有して構成されている。すなわち、この溝８の縦断面形状は、その上部側（第１の溝部８ａ）が上端開口部８ｃと略一致した幅で矩形となり、その下部側（第２の溝部８ｂ）が上部側よりも膨らんだ略円形となる形状を有している。
【００１６】
トレンチゲートトランジスタ５１において、このような形状の溝８を形成した場合には、ゲート電極６の水平面積を増加させずに、このトレンチゲートトランジスタ５１のチャネル長を更に長くすることが可能である。また、実効的なチャネル長を溝８の深さによって制御することができるため、従来のトランジスタと比べて、より高い閾値電圧Ｖｔｈを得ることが可能である。
【００１７】
ソース領域７ａ及びドレイン領域７ｂの直上には、これらの面上を覆う層間絶縁膜９を貫通するコンタクトホール１０ａ，１０ｂが設けられている。そして、ソース領域７ａ及びドレイン領域７ｂは、これらコンタクトホール１０ａ，１０ｂに埋め込まれたコンタクトプラグ１１ａ，１１ｂと電気的に接続されている。さらに、コンタクトプラグ１１ａ，１１ｂ上には、コンタクトパッド１２ａ，１２ｂが設けられている。なお、図１においては、簡略化のため、コンタクトパッド１２ａ，１２ｂの記載については省略するものとする。
【００１８】
ところで、本発明を適用したトレンチゲートトランジスタ５１は、溝８に埋め込まれたゲート電極６内に、導電膜からなる外殻層１３ａで覆われた中空部（ボイド）１４が設けられた構造を有している。
【００１９】
具体的に、ゲート電極６は、不純物をドープしたポリシリコン膜１５とタングステンシリサイド膜１６とタングステン膜１７とを順次積層した積層膜からなる。このうち、タングステンシリサイド膜１６は、中空部１４を覆う外殻層１３ａと、この外殻層１３ａから上方に向かって延在する中実延部１３ｂとを形成している。
【００２０】
以上のような構造を有するトレンチゲートトランジスタ５１では、溝８に埋め込まれたゲート電極６内に、導電膜からなる外殻層１３ａで覆われた中空部１４を設けることによって、溝８に埋め込まれたゲート電極６とゲート絶縁膜５との界面にボイドが形成されることを防ぐことができる。すなわち、本発明では、ゲート電極６を形成した後の工程における熱処理の際にも、外殻層１３ａは流動化せず固定されたままなので、ボイドの位置が移動することを防止することができ、最終的にゲート電極６とゲート絶縁膜５との界面に接触するボイドの発生を抑制することが可能である。
【００２１】
したがって、このようなトレンチゲートトランジスタ５１を備える半導体装置では、トランジスタの特性にバラツキが生じるのを抑制することが可能である。また、この半導体装置の微細化が進んだ場合でも、実効的なチャネル長を増加させることによって、所望の閾値電圧Ｖｔｈを得ることが可能である。
【００２２】
次に、上記トレンチゲートトランジスタ５１を備える半導体装置の製造方法について説明する。
このトレンチゲートトランジスタ５１を備える半導体装置を製造する際は、先ず、図１及び図３に示すように、半導体基板１の表層１ａに溝２を形成し、この溝２にシリコン酸化膜を埋め込むことによって、この半導体基板１の表層１ａにＳＴＩ(Shallow Trench Isolation)と呼ばれる素子分離領域３によって絶縁分離された活性領域４を形成する。そして、活性領域４を形成した後は、この活性領域４に対してウェル及びチャネル形成のための不純物のイオン注入を行い、活性化のための熱処理を行う。
【００２３】
本発明に用いられる半導体基板１は、少なくとも表層１ａがシリコンからなる基板であればよく、そのような基板としては、通常のシリコン基板の他にも、埋め込み酸化(ＢＯＸ:Buried Oxide)膜上にシリコン薄膜を形成したＳＯＩ(Silicon on Insulator)基板を用いることも可能である。そして、このようなＳＯＩ基板を用いた場合には、寄生容量を低減できることから、更なる高性能デバイスの製造が可能となる。
【００２４】
次に、図４に示すように、半導体基板１の素子分離領域３及び活性領域４が形成された面上を覆うシリコン酸化膜２１と、このシリコン酸化膜２１が形成された面上を覆うシリコン窒化膜２２とを順次積層して形成する。
【００２５】
次に、図５に示すように、シリコン窒化膜２２上にリソグラフィ技術を用いて活性領域４と交差する開口部を有するレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして、シリコン窒化膜２２及びシリコン酸化膜２１をドライエッチング（異方性エッチング）によりパターニングした後、レジストパターンを除去する。その後、パターニングされたシリコン窒化膜２２をマスクとして、ドライエッチング（異方性エッチング）によりシリコン表層１ａを除去し、活性領域４をパターニングする。これにより、シリコン窒化膜２２及びシリコン酸化膜２１を貫通して活性領域４に至る第１の溝部２３が形成される。
【００２６】
次に、図６に示すように、第１の溝部２３の側面を覆うサイドウォール膜２４を形成する。このサイドウォール膜２４を形成する際は、先ず、第１の溝部２３の内部及びシリコン窒化膜２２の表面を覆うように、ＣＶＤ法を用いてシリコン酸化膜２５を形成し、その後に、シリコン窒化膜２６を形成する。このシリコン酸化膜２５とシリコン窒化膜の２層からなる積層膜は、第１の溝部２３の内部を完全には充填しない膜厚とする。次に、ドライエッチング（異方性エッチング）により第１の溝部２３の底面及びシリコン窒化膜２２上に形成された積層膜を除去し、第１の溝部２３の側面部分にのみ積層膜を残す。これにより、第１の溝部２３の側面にシリコン酸化膜２５とシリコン窒化膜２６とが順次積層されてなるサイドウォール膜２４が形成される。
【００２７】
次に、図７に示すように、ドライエッチング（異方性エッチング）により第１の溝部２３の底面をエッチングすることによって、第１の溝部２３の底面に第２の溝部２７を形成する。また、このとき等方性エッチングを若干加えることにより、第２の溝部２７の幅を広げておくことが好ましく、これにより、次工程での加工が容易なものとなる。
【００２８】
次に、図８に示すように、第２の溝部２７に高温（８５０℃程度）の水素アニール処理を施す。このとき、活性領域４の流動化したシリコン原子が表面エネルギーを最小にする方向ヘマイグレートし、その結果、第２の溝部２７の縦断面形状は自然と略円形となる。
【００２９】
次に、図９に示すように、熱燐酸溶液を用いてシリコン窒化膜２２，２６を除去した後に、フッ化水素酸水溶液を用いてシリコン酸化膜２１，２５を除去する。これにより、活性領域４には、第１の溝部８ａと第２の溝部８ｂとからなる溝８が形成される。なお、第２の溝部８ｂが形成されるのは、図１中に示した活性領域４の内部のみであって、素子分離領域３が形成されている部分には、第２の溝部８ｂは形成されない。
【００３０】
次に、図１０に示すように、溝８の内面を覆うゲート絶縁膜５を形成する。このゲート絶縁膜５は、溝８の露出した表面を熱酸化させることにより形成されたシリコン酸化膜からなる。なお、ゲート絶縁膜５は、このようなシリコン酸化膜に限らず、例えばＣＶＤ法により形成される高温酸化シリコン膜（ＨＴＯ）や、シリコン酸化膜とシリコン窒化膜との積層膜などであってもよい。
【００３１】
次に、図１１に示すように、半導体基板１上に、リンなどの不純物をドープしたアモルファスシリコン膜（第１の膜）１５をＣＶＤ法により成膜する。このとき、アモルファスシリコン膜１５は、溝８の上端開口部８ｃから溝８の内側に至る空間Ｓを残して、溝８に埋め込むように形成される。なお、このアモルファスシリコン膜１５は、後の工程で熱処理を施すことによって最終的にポリシリコン膜１５となる。（このため、アモルファスシリコン膜１５は、上記ポリシリコン膜１５と同じ符号を付すものとした。）また、第１の膜として、上述したアモルファスシリコン膜１５の代わりにポリシリコン膜１５を成膜してもよい。（以下、ポリシリコン膜１５として説明する。）
【００３２】
次に、図１２に示すように、半導体基板１上に、タングステンシリサイド膜（第２の膜）１６をＣＶＤ法により成膜する。このとき、タングステンシリサイド膜１６は、溝８の上端開口部８ｃが閉塞するまで溝８の空間Ｓ内に埋め込むように形成される。これにより、溝８の内側には、このタングステンシリサイド膜１６からなる外殻層１３ａで覆われた中空部１４と、外殻層１３ａから上方に向かって延在する中実延部１３ｂとが形成される。
【００３３】
次に、図１３に示すように、タングステンシリサイド膜１６上にタングステン膜（第３の膜）１７をスパッタ法又はＣＶＤ法により形成する。なお、このときタングステンシリサイド膜１６とタングステン膜１７との間に、窒化タングステン膜（ＷＮ）等のバリア膜を設ける構造としてもよい。
【００３４】
次に、図１４に示すように、タングステン膜１７上にリソグラフィ技術を用いて所定の形状のレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして、タングステン膜１７、タングステンシリサイド膜１６及びポリシリコン膜１５をドライエッチング（異方性エッチング）によりパターニングした後、レジストパターンを除去する。これにより、ポリシリコン膜１５とタングステンシリサイド膜１６とタングステン膜１７とを順次積層した積層膜からなるゲート電極６が形成される。
【００３５】
その後は、リン等の不純物イオン注入を行うことによって、ゲート電極６で覆われていない活性領域４内にＮ型の不純物層を形成する。この不純物層は、上述した図１及び図２に示すように、トレンチゲートトランジスタ５１のソース領域７ａ及びドレイン領域７ｂとして機能する。次に、半導体基板１上を覆う層間絶縁膜９を形成した後、ゲート電極６を挟んだ両側の活性領域４上に、この層間絶縁膜９を貫通するコンタクトホール１０ａ，１０ｂを形成する。そして、半導体基板２上に、リンなどの不純物を多量に含んだアモルファスシリコン膜を成膜しながら、このアモルファスシリコン膜をコンタクトホール１０ａ，１０ｂ内に埋め込み形成する。そして、このアモルファスシリコン膜が形成された面に、ＣＭＰ法による研磨を施すことによって、層間絶縁膜９上に成膜されたアモルファスシリコン膜を除去する。これにより、コンタクトホール１０ａ，１０ｂに埋め込まれたコンタクトプラグ１１ａ，１１ｂが形成される。そして、これらコンタクトプラグ１１ａ，１１ｂの上に、タングステンシリサイド膜とタングステン膜とを順次積層した積層膜からなるコンタクトパッド１２ａ，１２ｂを形成する。これらコンタクトパッド１２ａ、１２ｂは、更に上層に設ける配線層との接続に使用される。
【００３６】
以上のような工程を経ることによって、図１及び図２に示すようなトレンチゲートトランジスタ５１を備えた半導体装置を製造することができる。
そして、このような方法により作製されたトレンチゲートトランジスタ５１では、ゲート電極６を形成した後の熱処理工程でポリシリコン膜１５のシリコン原子が流動化した場合でも、タングステンシリサイド膜１６からなる外殻層１３ａの位置は固定されており、その外殻層１３ａで覆われた中空部（ボイド）１４が移動することを防止できるので、中空部１４をゲート絶縁膜５とは接触しない位置に確実に保持することができる。
したがって、この製造方法によれば、溝８に埋め込まれたゲート電極６とゲート絶縁膜５との界面にボイドが形成されることを防ぐことが可能であり、作製されるトレンチゲートトランジスタ５１の特性にバラツキが生じるのを抑制することが可能である。
【００３７】
（第２の実施形態）
次に、本発明の第２の実施形態として図１５に示すトレンチゲートトランジスタ５２を備えた半導体装置の構造について説明する。なお、以下の説明では、上記トレンチゲートトランジスタ５１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
【００３８】
このトレンチゲートトランジスタ５２を備える半導体装置は、溝８に埋め込まれたゲート電極６内に、絶縁膜１８からなる外殻層１３ａで覆われた中空部（ボイド）１４が設けられた構造を有する以外は、上記トレンチゲートトランジスタ５１と同様の構造を有している。
【００３９】
具体的に、絶縁膜１８は、シリコン酸化膜又はシリコン窒化膜からなり、中空部１４を覆う外殻層１３ａと、この外殻層１３ａから上方に向かって延在する中実延部１３ｂとを形成している。
【００４０】
以上のような構造を有するトレンチゲートトランジスタ５２では、溝８に埋め込まれたゲート電極６内に、絶縁膜からなる外殻層１３ａで覆われた中空部１４を設けることによって、溝８に埋め込まれたゲート電極６とゲート絶縁膜５との界面にボイドが形成されることを防ぐことができる。すなわち、本発明では、ゲート電極６を形成した後の工程における熱処理の際にも、外殻層１３ａは流動化せず固定されたままなので、ボイドの位置が移動することを防止することができ、最終的にゲート電極６とゲート絶縁膜５との界面に接触するボイドの発生を抑制することが可能である。
【００４１】
したがって、このようなトレンチゲートトランジスタ５２を備える半導体装置では、トランジスタの特性にバラツキが生じるのを抑制することが可能である。また、この半導体装置の微細化が進んだ場合でも、実効的なチャネル長を増加させることによって、所望の閾値電圧Ｖｔｈを得ることが可能である。
【００４２】
次に、上記トレンチゲートトランジスタ５２を備える半導体装置の製造方法について説明する。
このトレンチゲートトランジスタ５２を備える半導体装置を製造する際は、上述した図３に示す工程から図１１に示す工程までは、上記第１の実施形態に示すトレンチゲートトランジスタ５１を作製する場合と同様である。したがって、上述した図３に示す工程から図１１に示す工程までの説明は省略するものとする。
【００４３】
次に、図１６に示すように、半導体基板１上に、シリコン酸化膜又はシリコン窒化膜からなる絶縁膜１８をＣＶＤ法により成膜する。このとき、絶縁膜１８は、溝８の上端開口部８ｃが閉塞するまで溝８の空間Ｓ内に埋め込むように形成される。これにより、溝８の内側には、この絶縁膜１８からなる外殻層１３ａで覆われた中空部１４と、外殻層１３ａから上方に向かって延在する中実延部１３ｂとが形成される。
【００４４】
次に、図１７に示すように、この絶縁膜１８が形成された面にドライエッチングによるエッチバックを施し、ポリシリコン膜１５が露出するまで半導体基板１上に成膜された絶縁膜１８を除去する。
【００４５】
次に、図１８に示すように、ポリシリコン膜１５上に、タングステンシリサイド膜１６（第３の膜の一部）をＣＶＤ法により形成する。
【００４６】
次に、図１９に示すように、タングステンシリサイド膜１６上にタングステン膜（第３の膜の一部）１７をスパッタ法又はＣＶＤ法により形成する。ここで、第３の膜は、タングステンシリサイド膜１６とタングステン膜１７の積層膜としたが、タングステンシリサイド膜等の高融点金属シリサイド膜のみからなる単層膜とすることも可能である。
【００４７】
次に、図２０に示すように、タングステン膜１７上にリソグラフィ技術を用いて所定の形状のレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして、タングステン膜１７、タングステンシリサイド膜１６及びポリシリコン膜１５をドライエッチング（異方性エッチング）によりパターニングした後、レジストパターンを除去する。これにより、ポリシリコン膜１５とタングステンシリサイド膜１６とタングステン膜１７とを順次積層した積層膜からなるゲート電極６が形成される。
【００４８】
なお、その後の製造工程については、上記第１の実施形態の場合と同様であるため、説明を省略するものとする。
以上のような工程を経ることによって、図１５に示すようなトレンチゲートトランジスタ５２を備えた半導体装置を製造することができる。
そして、このような方法により作製されたトレンチゲートトランジスタ５２では、ゲート電極６を形成した後の熱処理工程でポリシリコン膜１５のシリコン原子が流動化した場合でも、絶縁膜１８からなる外殻層１３ａの位置は固定されており、その外殻層１３ａで覆われた中空部（ボイド）１４が移動することを防止できるので、中空部１４をゲート絶縁膜５とは接触しない位置に確実に保持することができる。
したがって、この製造方法によれば、溝８に埋め込まれたゲート電極６とゲート絶縁膜５との界面にボイドが形成されることを防ぐことが可能であり、作製されるトレンチゲートトランジスタ５２の特性にバラツキが生じるのを抑制することが可能である。
【００４９】
（第３の実施形態）
次に、本発明の第３の実施形態として図２１に示すトレンチゲートトランジスタ５３を備えた半導体装置の構造について説明する。なお、以下の説明では、上記トレンチゲートトランジスタ５１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
【００５０】
このトレンチゲートトランジスタ５３を備える半導体装置は、溝８に埋め込まれたゲート電極６内に絶縁体からなる中実部１９ａが設けられた構造を有する以外は、上記トレンチゲートトランジスタ５１と同様の構造を有している。
【００５１】
具体的に、中実部１９ａは、ＳＯＧ(spin on glass)膜（ガラス膜）２０からなる。また、ＳＯＧ膜２０は、中実部１９ａと共に、この中実部１９ａから上方に向かって延在する中実延部１９ｂを形成している。なお、中実部１９ａ及び中実延部１９ｂの形成材料については、上述したＳＯＧ膜２０に必ずしも限定されるものではなく、溝８の内部を隙間無く充填できて、後に硬化させることが可能な絶縁体であればよい。
【００５２】
以上のような構造を有するトレンチゲートトランジスタ５３では、溝８に埋め込まれたゲート電極６内に中実部１９ａを設けることによって、溝８に埋め込まれたゲート電極６とゲート絶縁膜５との界面にボイドが形成されることを防ぐことができる。
【００５３】
したがって、このようなトレンチゲートトランジスタ５３を備える半導体装置では、トランジスタの特性にバラツキが生じるのを抑制することが可能である。また、この半導体装置の微細化が進んだ場合でも、実効的なチャネル長を増加させることによって、所望の閾値電圧Ｖｔｈを得ることが可能である。
【００５４】
次に、上記トレンチゲートトランジスタ５３を備える半導体装置の製造方法について説明する。
このトレンチゲートトランジスタ５３を備える半導体装置を製造する際は、上述した図３に示す工程から図１１に示す工程までは、上記第１の実施形態に示すトレンチゲートトランジスタ５１を作製する場合と同様である。したがって、上述した図３に示す工程から図１１に示す工程までの説明は省略するものとする。
【００５５】
次に、図２２に示すように、半導体基板１上に、液状のＳＯＧ膜２０をスピンコート法により成膜する。このとき、ＳＯＧ膜２０は、溝８の上端開口部８ｃが閉塞するまで溝８の空間Ｓ内に埋め込むように形成される。そして、成膜後に３００℃程度の熱処理を施すことによって、このＳＯＧ膜２０を硬化させる。これにより、溝８の内側には、ＳＯＧ膜２０が充填されてなる中実部１９ａと、この中実部１９ａから上方に向かって延在する中実延部１９ｂとが形成される。なお、ＳＯＧ膜２０の硬化熱処理においては、先に形成したポリシリコン膜１５の流動化が起きる温度よりも低温のため、硬化熱処理中にポリシリコン膜１５の移動に起因したボイドが形成されることはない。
【００５６】
次に、図２３に示すように、このＳＯＧ膜２０が形成された面にドライエッチングによるエッチバックを施し、ポリシリコン膜１５が露出するまで半導体基板１上に成膜されたＳＯＧ膜２０を除去する。
【００５７】
次に、図２４に示すように、ポリシリコン膜１５上に、タングステンシリサイド膜１６（第３の膜の一部）をＣＶＤ法により形成する。
【００５８】
次に、図２５に示すように、タングステンシリサイド膜１６上にタングステン膜（第３の膜の一部）１７をスパッタ法又はＣＶＤ法により形成する。ここで、第３の膜は、タングステンシリサイド膜１６とタングステン膜１７の積層膜としたが、タングステンシリサイド膜等の高融点金属シリサイド膜のみからなる単層膜とすることも可能である。
【００５９】
次に、図２６に示すように、タングステン膜１７上にリソグラフィ技術を用いて所定の形状のレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして、タングステン膜１７、タングステンシリサイド膜１６及びポリシリコン膜１５をドライエッチング（異方性エッチング）によりパターニングした後、レジストパターンを除去する。これにより、ポリシリコン膜１５とタングステンシリサイド膜１６とタングステン膜１７とを順次積層した積層膜からなるゲート電極６が形成される。
【００６０】
なお、その後の製造工程については、上記第１の実施形態の場合と同様であるため、説明を省略するものとする。
以上のような工程を経ることによって、図２１に示すようなトレンチゲートトランジスタ５３を備えた半導体装置を製造することができる。
そして、このような方法により作製されたトレンチゲートトランジスタ５３では、溝８に埋め込まれたゲート電極６とゲート絶縁膜５との界面にボイドが形成されることを防ぐことが可能であり、作製されるトレンチゲートトランジスタ５３の特性にバラツキが生じるのを抑制することが可能である。
【００６１】
なお、本発明は、上記第１〜第３の実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００６２】
例えば、第１及び第２の実施形態に示すトレンチゲートトランジスタ５１，５２において、本発明の特徴部分である外殻層１３ａを形成する第２の膜は、ゲート電極６を形成した後の熱処理工程において形状が固定されたまま中空部（ボイド）１４を内側に保持する。したがって、外殻層１３ａを形成する材料は、上述した第１及び第２の実施形態で示した材料に限定されるものではなく、このような熱処理工程において形状が変化しないものであればよい。
【００６３】
また、上記第１の実施形態に示すトレンチゲートトランジスタ５１において、外殻層１３ａを構成する導電膜（第２の膜）については、上述したタングステンシリサイド膜１６以外の高融点金属シリサイド膜を使用することが可能であり、例えば、チタンシリサイド膜などを用いることができる。また、この第２の膜上に成膜される第３の膜については、上述したタングステン膜１７以外の高融点金属膜を使用することが可能であり、例えば、チタン膜などを用いることができる。さらに、高融点金属シリサイド膜と高融点金属膜との間に別のバリア膜を設けた構成や、高融点金属膜上にシリコン窒化膜等の別の膜を設けたゲート電極構造とすることも可能である。
【００６４】
同様に、上記第２及び第３の実施形態に示すトレンチゲートトランジスタ５２，５３において、ゲート電極６を構成する積層膜（第３の膜）については、上述したタングステンシリサイド膜１６とタングステン膜１７とを順次積層したものに限らず、チタンシリサイドなどの高融点金属シリサイド膜と、チタンなどの高融点金属膜とを順次積層したものを用いることができる。さらに、第３の膜を高融点金属シリサイド膜のみとすることも可能である。
【００６５】
また、上記溝８は、少なくとも上端開口部よりも下部側において幅広となる形状を有するものであればよく、このような形状を有する溝を形成する場合には、上述した水素アニール処理を用いる方法の他にも、等方性エッチングを用いることによって、上端開口部よりも下部側において幅広となる形状の溝を形成することが可能である。そして、本発明は、このようなボイドが発生しやすい形状において特に有効な手段となる。
【００６６】
また、上記第１〜第３の実施形態においては、コンタクトパッド１２ａ、１２ｂの代わりに、金属配線層をコンタクトプラグ１１ａ、１１ｂに直接接続した構造としてもよい。また、ソース領域７ａ及びドレイン領域７ｂは、ホウ素等を用いたＰ型の不純物層とすることも可能である。また、コンタクトプラグ１１ａ、１１ｂは、タングステン等の高融点金属膜を埋め込むことで形成してもよい。
【００６７】
（第４の実施形態）
次に、本発明の第４の実施形態として図２７及び図２８に示す半導体装置６０について説明する。なお、以下の説明では、上記トレンチゲートトランジスタ５１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。なお、図２８は、図２７中に示す線分Ｂ−Ｂ’による断面に対応している。また、図２７中に示す破線Ｃで囲んだ部分が１つのトレンチゲートトランジスタ５１を構成している。
【００６８】
この半導体装置６０は、図２７及び図２８に示すように、上記トレンチゲートトランジスタ５１をＤＲＡＭのメモリセルに適用したものであり、上記トレンチゲートトランジスタ５１のソース領域７ａ又はドレイン領域７ｂの何れか一方に接続されたキャパシター素子６１を備えて構成されている。
【００６９】
具体的に、この半導体装置６０の半導体基板１上には、溝２に埋め込まれた素子分離膜３によって絶縁分離された複数の活性領域４が設けられている。また、複数の活性領域４は、図２７中に示す半導体基板１内の横方向Ｘと縦方向Ｙとに所定の間隔で並んで配置されている。
【００７０】
各活性領域４には、２つの上記トレンチゲートトランジスタ５１が配置されている。上記トレンチゲートトランジスタ５１は、上述したように、溝８に埋め込まれたゲート電極６内に、導電膜からなる外殻層１３ａで覆われた中空部（ボイド）１４が設けられた構造を有している。また、ゲート電極６は、不純物をドープしたポリシリコン膜１５とタングステンシリサイド膜１６とタングステン膜１７とを順次積層した積層膜からなる。このうち、タングステンシリサイド膜１６は、中空部１４を覆う外殻層１３ａと、この外殻層１３ａから上方に向かって延在する中実延部１３ｂとを形成している。そして、このようなゲート電極６は、活性領域４と交差する方向に所定の間隔で複数並んで設けられている。また、ゲート電極６は、ＤＲＡＭのワード線として機能する。
【００７１】
各活性領域４のゲート電極６を挟んだ中央部と両端部には、それぞれリン等の不純物がイオン注入されることによってＮ型の不純物層が形成されており、これら不純物層によってソース・ドレイン領域が構成されている。なお、この半導体装置６０では、各活性領域４の中央部にドレイン領域７ａ、両端部にソース領域７ｂ，７ｂが形成されているものとする。また、これらドレイン領域７ａ及びソース領域７ｂ，７ｂの直上には、これらの面上を覆う層間絶縁膜９を貫通するコンタクトホール１０ａ，１０ｂ，１０ｂが設けられている。そして、ドレイン領域７ａ及びソース領域７ｂ，７ｂは、これらコンタクトホール１０ａ，１０ｂ，１０ｂに埋め込まれたコンタクトプラグ１１ａ，１１ｂ，１１ｂと電気的に接続されている。なお、この半導体装置６０では、ＤＲＡＭのメモリセルを高密度に配置するために、隣接する２つのトレンチトランジスタ５１，５１が１つのコンタクトプラグ１１ａを共有している。
【００７２】
コンタクトプラグ１１ａ，１１ｂ，１１ｂの直上には、これらの面上を覆う層間絶縁膜６２が設けられ、この層間絶縁膜６２に埋め込まれたコンタクトプラグ６３ａがコンタクトプラグ１１ａと電気的に接続されている。そして、このコンタクトプラグ６３ａは、その直上に形成された配線層６４と電気的に接続されている。この配線層６４は、ＤＲＡＭのビット線として機能するものであり、上記ゲート電極６と直交する方向に所定の間隔で複数並んで設けられている（図２７において図示せず。）。
【００７３】
コンタクトプラグ１１ｂ，１１ｂの直上には、層間絶縁膜６２を貫通するコンタクトホール６５，６５が設けられている。そして、コンタクトプラグ１１ｂ，１１ｂは、これらコンタクトホール６５，６５に埋め込まれたコンタクトプラグ６６，６６を介してキャパシター素子６１と電気的に接続されている。
【００７４】
キャパシター素子６１は、層間絶縁膜６７に形成されたシリンダ孔６８と、このシリンダ孔６８の底面及び側面を覆うことにより形成された有底筒状の下部電極６９と、この下部電極６９が形成された面上を覆う容量絶縁膜７０と、この容量絶縁膜７０が形成された面上を覆う上部電極７１とを有することによって、下部電極６９がコンタクトプラグ６６と接続された構造となっている。
【００７５】
さらに、上部電極７１が形成された面上には、層間絶縁膜７２と、この層間絶縁膜７２上にアルミニウム等を用いて形成された上部配線層７３と、この上部配線層７３が形成された面を覆う表面保護膜７４とが設けられている。
【００７６】
以上のような構造を有する半導体装置６０は、トレンチゲートトランジスタ５１をオン状態にすることで、キャパシター素子６１に蓄積した電荷の有無を判定し、情報の記憶動作を行うことが可能なＤＲＡＭとして機能する。
【００７７】
この半導体装置６０は、上述したトレンチゲートトランジスタ５１を備えることで、トランジスタの特性にバラツキが生じるのを抑制し、且つ、この半導体装置６０の微細化が進んだ場合でも、実効的なチャネル長を増加させることによって、所望の閾値電圧Ｖｔｈを得ることが可能である。したがって、ＤＲＡＭのメモリセルのように多数のトランジスタを同一基板上に並べて形成するような場合においても、所望の特性のＤＲＡＭを容易に得ること可能である。
【００７８】
なお、上記半導体装置６０では、上記トレンチゲートトランジスタ５１の代わりに、上記第２，３の実施形態に示すトレンチゲートトランジスタ５２，５３を用いることも可能である。
【００７９】
なお、本発明は、上述したトレンチゲートトランジスタ５１をＤＲＡＭのメモリセルに適用した場合に限らず、トレンチゲートトランジスタを備える半導体装置に対して幅広く適用することが可能であり、例えばメモリセルを有しないロジック品等の半導体デバイス一般においても、本発明を適用することが可能である。
【図面の簡単な説明】
【００８０】
【図１】図１は、第１〜第３の実施形態として示す半導体装置のトレンチゲートトランジスタの構造を示す平面図である。
【図２】図２は、第１の実施形態として示す半導体装置のトレンチゲートトランジスタの構造を示すＡ−Ａ’断面図である。
【図３】図３は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、素子分離膜及び活性領域が形成された状態を示す断面図である。
【図４】図４は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、シリコン酸化膜及びシリコン窒化膜が形成された状態を示す断面図である。
【図５】図５は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、第１の溝部が形成された状態を示す断面図である。
【図６】図６は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、サイドウォール膜が形成された状態を示す断面図である。
【図７】図７は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、第２の溝部が形成された状態を示す断面図である。
【図８】図８は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、第２の溝部に水素アニール処理が施された状態を示す断面図である。
【図９】図９は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、サイドウォール膜が除去された状態を示す断面図である。
【図１０】図１０は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、ゲート絶縁膜が形成された状態を示す断面図である。
【図１１】図１１は、第１〜第３の実施形態として示す半導体装置の製造工程を示す図であり、ポリシリコン膜が形成された状態を示す断面図である。
【図１２】図１２は、第１の実施形態として示す半導体装置の製造工程を示す図であり、タングステンシリサイド膜が形成された状態を示す断面図である。
【図１３】図１３は、第１の実施形態として示す半導体装置の製造工程を示す図であり、タングステン膜が形成された状態を示す断面図である。
【図１４】図１４は、第１の実施形態として示す半導体装置の製造工程を示す図であり、ゲート電極が形成された状態を示す断面図である。
【図１５】図１５は、第２の実施形態として示す半導体装置のトレンチゲートトランジスタの構造を示す断面図である。
【図１６】図１６は、第２の実施形態として示す半導体装置の製造工程を示す図であり、シリコン酸化膜が形成された状態を示す断面図である。
【図１７】図１７は、第２の実施形態として示す半導体装置の製造工程を示す図であり、シリコン酸化膜がエッチバックされた状態を示す断面図である。
【図１８】図１８は、第２の実施形態として示す半導体装置の製造工程を示す図であり、タングステンシリサイド膜が形成された状態を示す断面図である。
【図１９】図１９は、第２の実施形態として示す半導体装置の製造工程を示す図であり、タングステン膜が形成された状態を示す断面図である。
【図２０】図２０は、第２の実施形態として示す半導体装置の製造工程を示す図であり、ゲート電極が形成された状態を示す断面図である。
【図２１】図２１は、第３の実施形態として示す半導体装置のトレンチゲートトランジスタの構造を示す断面図である。
【図２２】図２２は、第３の実施形態として示す半導体装置の製造工程を示す図であり、ＳＯＧ膜が形成された状態を示す断面図である。
【図２３】図２３は、第３の実施形態として示す半導体装置の製造工程を示す図であり、ＳＯＧ膜がエッチバックされた状態を示す断面図である。
【図２４】図２４は、第３の実施形態として示す半導体装置の製造工程を示す図であり、タングステンシリサイド膜が形成された状態を示す断面図である。
【図２５】図２５は、第３の実施形態として示す半導体装置の製造工程を示す図であり、タングステン膜が形成された状態を示す断面図である。
【図２６】図２６は、第３の実施形態として示す半導体装置の製造工程を示す図であり、ゲート電極が形成された状態を示す断面図である。
【図２７】図２７は、第４の実施形態として示す半導体装置の構造を示す平面図である。
【図２８】図２８は、第４の実施形態として示す半導体装置の構造を示すＢ−Ｂ’断面図である。
【図２９】図２９は、従来のトレンチゲートトランジスタを備える半導体装置の一例を示す断面図である。
【図３０】図３０は、図２９に示すトレンチゲートトランジスタの溝の形状を変更した断面図である。
【図３１】図３１（ａ）は、図２９に示すトレンチゲートトランジスタにボイドが発生した状態を示す断面図であり、図３１（ｂ）は、そのボイドがゲート絶縁膜に接触した状態を示す断面図である。
【符号の説明】
【００８１】
１…半導体基板 １ａ…表層 ２…溝 ３…素子分離領域 ４…活性領域 ５…ゲート絶縁膜 ６…ゲート電極（第４の実施形態ではワード線） ７ａ…ソース領域 ７ｂ…ドレイン領域 ８…溝 ８ａ…上部（第１の溝部） ８ｂ…下部（第２の溝部） ８ｃ…上端開口部 ９…層間絶縁膜 １０ａ，１０ｂ…コンタクトホール １１ａ，１１ｂ…コンタクトプラグ １２ａ，１２ｂ…コンタクトパッド １３ａ…外殻層 １３ｂ…中実延部 １４…中空部（ボイド） １５…ポリシリコン膜（第１の膜）１６…タングステンシリサイド膜（導電膜，第２の膜又は第３の膜） １７…タングステン膜（第３の膜） １８…絶縁膜 １９ａ…中実部 １９ｂ…中実延部 ２０…ＳＯＧ膜（ガラス膜） ５１…トレンチゲートトランジスタ（第１の実施形態） ５２…トレンチゲートトランジスタ（第２の実施形態） ５３…トレンチゲートトランジスタ（第３の実施形態） ６０…半導体装置（第４の実施形態） ６１…キャパシター素子 ６２…層間絶縁膜 ６３ａ…コンタクトプラグ ６４…配線層（ビット線） ６５…コンタクトホール ６６…コンタクトプラグ ６７…層間絶縁膜 ６８…シリンダ孔 ６９…下部電極 ７０…容量絶縁膜 ７１…上部電極 ７２…層間絶縁膜 ７３…上部配線層 ７４…表面保護膜
【特許請求の範囲】
【請求項１】
半導体基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを有し、前記活性領域に溝が設けられて、この溝の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部が埋め込まれてなるトレンチゲートトランジスタを備える半導体装置であって、
前記溝が少なくとも上端開口部よりも下部側において幅広となる形状を有し、前記溝に埋め込まれたゲート電極内に外殻層で覆われた中空部が設けられていることを特徴とする半導体装置。
【請求項２】
半導体基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを有し、前記活性領域に溝が設けられて、この溝の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部が埋め込まれてなるトレンチゲートトランジスタを備える半導体装置であって、
前記溝が少なくとも上端開口部よりも下部側において幅広となる形状を有し、前記溝に埋め込まれたゲート電極内に絶縁体からなる中実部が設けられていることを特徴とする半導体装置。
【請求項３】
前記溝の縦断面形状は、その上部側が上端開口部と略一致した幅で矩形となり、その下部側が上部側よりも膨らんだ略円形となる形状を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記溝に埋め込まれたゲート電極内に、前記外殻層又は前記中実部から上方に向かって延在する中実延部が設けられていることを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
【請求項５】
前記ゲート電極が、シリコン膜と高融点金属シリサイド膜と高融点金属膜とを有する積層膜からなることを特徴とする請求項１〜４の何れか一項に記載の半導体装置。
【請求項６】
前記外殻層が導電膜からなることを特徴とする請求項１，３〜５の何れか一項に記載の半導体装置。
【請求項７】
前記導電膜が高融点金属シリサイド膜からなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記外殻層が絶縁膜からなることを特徴とする請求項１，３〜５の何れか一項に記載の半導体装置。
【請求項９】
前記絶縁膜がシリコン酸化膜又はシリコン窒化膜からなることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記中実部がガラス膜からなることを特徴とする請求項２〜５の何れか一項に記載の半導体装置。
【請求項１１】
前記ソース領域又はドレイン領域の何れか一方に接続されたキャパシター素子を有し、前記トレンチゲートトランジスタをオン状態にすることで前記キャパシター素子に蓄積した電荷の有無を判定し、情報の記憶動作を行うことを特徴とする請求項１〜１０の何れか一項に記載の半導体装置。
【請求項１２】
半導体基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを有し、前記活性領域に溝が設けられて、この溝の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部が埋め込まれてなるトレンチゲートトランジスタを備える半導体装置の製造方法であって、
前記活性領域に少なくとも上端開口部よりも下部側において幅広となる形状を有する溝を形成する工程と、
前記溝の内面を覆うゲート絶縁膜を形成する工程と、
前記半導体基板上に前記ゲート電極用の第１の膜を成膜し、前記溝の上端開口部から前記溝の内側に至る空間を残して前記溝に前記第１の膜を埋め込む工程と、
前記半導体基板上に第２の膜を成膜し、前記溝の上端開口部が閉塞するまで前記溝の空間内に前記第２の膜を埋め込むことによって、当該第２の膜からなる外殻層で覆われた中空部、又は、当該第２の膜が前記空間に充填されてなる中実部を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記溝を形成する工程において、前記活性領域に第１の溝部を形成する工程と、前記第１の溝部の側面を覆うサイドウォール膜を形成する工程と、前記第１の溝部の底面に第２の溝を形成する工程と、前記第２の溝部に水素アニール処理を施す工程と、前記サイドウォール膜を除去する工程とを経ることによって、前記溝の縦断面形状を、その上部側が上端開口部と略一致した幅で矩形となり、その下部側が上部側よりも膨らんだ略円形となる形状とすることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記外殻層が導電膜からなることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記導電膜が高融点金属シリサイド膜からなることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第２の膜上に前記ゲート電極用の第３の膜を形成する工程を含むことを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記第２の膜が絶縁膜からなることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１８】
前記絶縁膜がシリコン酸化膜、シリコン窒化膜、又はガラス膜からなることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記中実部を形成する工程において、前記半導体基板上に液状の絶縁体を成膜し、前記溝の空間内に絶縁体を埋め込んだ後に、当該絶縁体を固化させることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記第１の膜が露出するまで前記半導体基板上に成膜された第２の膜を除去する工程と、
前記第１の膜上に前記ゲート電極用の第３の膜を形成する工程と含むことを特徴とする請求項１７〜１９の何れか一項に記載の半導体装置の製造方法。
【請求項２１】
前記第３の膜が高融点金属シリサイド膜と高融点金属膜との少なくとも一方を含む膜からなることを特徴とする請求項１６又は２０に記載の半導体装置の製造方法。
【請求項２２】
前記第１の膜が不純物を添加したアモルファスシリコン膜又はポリシリコン膜であることを特徴とする請求項１２〜２１の何れか一項に記載の半導体装置の製造方法。
【請求項２３】
前記アモルファスシリコン膜に熱処理を施すことによって最終的にポリシリコン膜とすることを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項１】
半導体基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを有し、前記活性領域に溝が設けられて、この溝の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部が埋め込まれてなるトレンチゲートトランジスタを備える半導体装置であって、
前記溝が少なくとも上端開口部よりも下部側において幅広となる形状を有し、前記溝に埋め込まれたゲート電極内に外殻層で覆われた中空部が設けられていることを特徴とする半導体装置。
【請求項２】
半導体基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを有し、前記活性領域に溝が設けられて、この溝の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部が埋め込まれてなるトレンチゲートトランジスタを備える半導体装置であって、
前記溝が少なくとも上端開口部よりも下部側において幅広となる形状を有し、前記溝に埋め込まれたゲート電極内に絶縁体からなる中実部が設けられていることを特徴とする半導体装置。
【請求項３】
前記溝の縦断面形状は、その上部側が上端開口部と略一致した幅で矩形となり、その下部側が上部側よりも膨らんだ略円形となる形状を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記溝に埋め込まれたゲート電極内に、前記外殻層又は前記中実部から上方に向かって延在する中実延部が設けられていることを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
【請求項５】
前記ゲート電極が、シリコン膜と高融点金属シリサイド膜と高融点金属膜とを有する積層膜からなることを特徴とする請求項１〜４の何れか一項に記載の半導体装置。
【請求項６】
前記外殻層が導電膜からなることを特徴とする請求項１，３〜５の何れか一項に記載の半導体装置。
【請求項７】
前記導電膜が高融点金属シリサイド膜からなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記外殻層が絶縁膜からなることを特徴とする請求項１，３〜５の何れか一項に記載の半導体装置。
【請求項９】
前記絶縁膜がシリコン酸化膜又はシリコン窒化膜からなることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記中実部がガラス膜からなることを特徴とする請求項２〜５の何れか一項に記載の半導体装置。
【請求項１１】
前記ソース領域又はドレイン領域の何れか一方に接続されたキャパシター素子を有し、前記トレンチゲートトランジスタをオン状態にすることで前記キャパシター素子に蓄積した電荷の有無を判定し、情報の記憶動作を行うことを特徴とする請求項１〜１０の何れか一項に記載の半導体装置。
【請求項１２】
半導体基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを有し、前記活性領域に溝が設けられて、この溝の内側に前記ゲート絶縁膜を介して前記ゲート電極の一部が埋め込まれてなるトレンチゲートトランジスタを備える半導体装置の製造方法であって、
前記活性領域に少なくとも上端開口部よりも下部側において幅広となる形状を有する溝を形成する工程と、
前記溝の内面を覆うゲート絶縁膜を形成する工程と、
前記半導体基板上に前記ゲート電極用の第１の膜を成膜し、前記溝の上端開口部から前記溝の内側に至る空間を残して前記溝に前記第１の膜を埋め込む工程と、
前記半導体基板上に第２の膜を成膜し、前記溝の上端開口部が閉塞するまで前記溝の空間内に前記第２の膜を埋め込むことによって、当該第２の膜からなる外殻層で覆われた中空部、又は、当該第２の膜が前記空間に充填されてなる中実部を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記溝を形成する工程において、前記活性領域に第１の溝部を形成する工程と、前記第１の溝部の側面を覆うサイドウォール膜を形成する工程と、前記第１の溝部の底面に第２の溝を形成する工程と、前記第２の溝部に水素アニール処理を施す工程と、前記サイドウォール膜を除去する工程とを経ることによって、前記溝の縦断面形状を、その上部側が上端開口部と略一致した幅で矩形となり、その下部側が上部側よりも膨らんだ略円形となる形状とすることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記外殻層が導電膜からなることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記導電膜が高融点金属シリサイド膜からなることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第２の膜上に前記ゲート電極用の第３の膜を形成する工程を含むことを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記第２の膜が絶縁膜からなることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１８】
前記絶縁膜がシリコン酸化膜、シリコン窒化膜、又はガラス膜からなることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記中実部を形成する工程において、前記半導体基板上に液状の絶縁体を成膜し、前記溝の空間内に絶縁体を埋め込んだ後に、当該絶縁体を固化させることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記第１の膜が露出するまで前記半導体基板上に成膜された第２の膜を除去する工程と、
前記第１の膜上に前記ゲート電極用の第３の膜を形成する工程と含むことを特徴とする請求項１７〜１９の何れか一項に記載の半導体装置の製造方法。
【請求項２１】
前記第３の膜が高融点金属シリサイド膜と高融点金属膜との少なくとも一方を含む膜からなることを特徴とする請求項１６又は２０に記載の半導体装置の製造方法。
【請求項２２】
前記第１の膜が不純物を添加したアモルファスシリコン膜又はポリシリコン膜であることを特徴とする請求項１２〜２１の何れか一項に記載の半導体装置の製造方法。
【請求項２３】
前記アモルファスシリコン膜に熱処理を施すことによって最終的にポリシリコン膜とすることを特徴とする請求項２２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
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【図１２】
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【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公開番号】特開２００９−２６９３１（Ｐ２００９−２６９３１Ａ）
【公開日】平成２１年２月５日（２００９．２．５）
【国際特許分類】
【出願番号】特願２００７−１８８０８４（Ｐ２００７−１８８０８４）
【出願日】平成１９年７月１９日（２００７．７．１９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２１年２月５日（２００９．２．５）
【国際特許分類】
【出願日】平成１９年７月１９日（２００７．７．１９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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