半導体装置及びその製造方法
【課題】チャネル領域に応力を印加して、チャネル領域に歪みを与えるための新たな手法を提供する。
【解決手段】基板と、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に設けられた側壁絶縁膜と、前記基板のソースドレイン領域に埋め込まれており、前記基板のチャネル領域に応力を印加する応力印加層であって、前記基板と前記応力印加層との界面の上端の高さが、前記基板と前記ゲート絶縁膜との界面の下端の高さよりも高いような応力印加層と、を備えることを特徴とする半導体装置。
【解決手段】基板と、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に設けられた側壁絶縁膜と、前記基板のソースドレイン領域に埋め込まれており、前記基板のチャネル領域に応力を印加する応力印加層であって、前記基板と前記応力印加層との界面の上端の高さが、前記基板と前記ゲート絶縁膜との界面の下端の高さよりも高いような応力印加層と、を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ｅＳｉＧｅ（embedded SiGe）技術と呼ばれる応力印加技術が注目されている。ｅＳｉＧｅ技術では、ｐＭＯＳＦＥＴの周辺領域をリセスし、その領域に選択エピタキシャル成長によりＳｉＧｅ膜を埋め込むことで、ｐＭＯＳＦＥＴのチャネル領域に応力を印加する。これにより、ｐＭＯＳＦＥＴのチャネル領域に歪みが生じ、ｐＭＯＳＦＥＴのチャネル領域の易動度が向上する。同様の技術として、ｎＭＯＳＦＥＴの周辺領域をリセスし、その領域に選択エピタキシャル成長によりＳｉＣ膜を埋め込むことで、ｎＭＯＳＦＥＴのチャネル領域に応力を印加する技術も存在する。これにより、ｎＭＯＳＦＥＴのチャネル領域に歪みが生じ、ｎＭＯＳＦＥＴのチャネル領域の易動度が向上する。しかし、これらの応力印加技術には、以下のような問題がある。
【０００３】
ＳｉＧｅ膜の埋め込み技術として、Σ−ｓｈａｐｅと呼ばれる技術が知られている（非特許文献１）。Σ−ｓｈａｐｅでは、上記周辺領域を等方性エッチングによりリセスすることで、ＳｉＧｅ膜の埋め込み領域をチャネル領域の方向に突出させる。これにより、ｐＭＯＳの下部における基板の幅が狭くなり、チャネル領域に印加される応力が大きくなる。Σ−ｓｈａｐｅでは、ＳｉＧｅ膜の埋め込み領域の突出量を大きくすることで、当該応力を高めることができる。しかし、この方法で応力を高める場合、ｐＭＯＳの下部における基板の幅が０にならないことが突出量の上限となり、ひいては応力の上限となる。即ち、この方法で応力を高めるのには限界がある。一方、当該応力は、Ｇｅ濃度の高濃度化によっても高めることが可能である。しかし、Ｇｅ濃度の高濃度化は、結晶欠陥を誘発する可能性があり、集積回路の歩留りを低下させる要因となり得る。従って、Ｇｅ濃度の高濃度化はできるだけ回避するのが望ましい。なお、Σ−ｓｈａｐｅは、ＳｉＣ膜の埋め込みにも適用可能である。
【０００４】
なお、特許文献１には、プラズマ酸素による酸化を利用してチャネル領域の表面を加工する方法が開示されている。また、非特許文献２には、この方法を利用した応力印加方法が開示されている。
【特許文献１】特許第３６５１８０２号公報
【非特許文献１】IDEM2005, "High Performance 30nm Gate Bulk CMOS for 45nm Node with Σ-shaped SiGe-SD", H.Ohta et al.
【非特許文献２】2007 Symposium on VLSI Technology Digest of Technical Papers, p.46-47, "Novel Channel-Stress Enhancement Technology with eSiGe S/D and Recessed Channel on Damascene Gate Process", J.Wang et al.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、チャネル領域に応力を印加して、チャネル領域に歪みを与えるための新たな手法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の実施例は例えば、基板と、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に設けられた側壁絶縁膜と、前記基板のソースドレイン領域に埋め込まれており、前記基板のチャネル領域に応力を印加する応力印加層であって、前記基板と前記応力印加層との界面の上端の高さが、前記基板と前記ゲート絶縁膜との界面の下端の高さよりも高いような応力印加層と、を備えることを特徴とする半導体装置である。
【０００７】
本発明の実施例は例えば、基板上にダミーゲート絶縁膜を形成し、前記ダミーゲート絶縁膜上にダミーゲート電極を形成し、前記ダミーゲート電極の側面に第１の側壁絶縁膜を形成し、前記第１の側壁絶縁膜をマスクとして、前記基板を異方性エッチングによりリセスし、前記異方性エッチングの実行後に、前記第１の側壁絶縁膜の側面に第２の側壁絶縁膜を形成し、前記第２の側壁絶縁膜をマスクとして、前記基板を等方性エッチングにより更にリセスし、前記等方性エッチングの実行後に、前記第２の側壁絶縁膜を除去し、前記基板のチャネル領域に応力を印加するための応力印加層を、前記異方性エッチング及び前記等方性エッチングにより形成された溝に埋め込み、前記ダミーゲート電極と前記ダミーゲート絶縁膜とを除去して、前記基板の表面を露出させ、前記基板の前記表面をリセスして、前記基板の前記表面に窪みを形成し、前記基板の前記窪みの上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の製造方法である。
【０００８】
本発明の実施例は例えば、基板上にダミーゲート絶縁膜を形成し、前記ダミーゲート絶縁膜上にダミーゲート電極を形成し、前記ダミーゲート電極の側面に側壁絶縁膜を形成し、前記側壁絶縁膜をマスクとして、前記基板を等方性エッチングによりリセスし、前記基板のチャネル領域に応力を印加するための応力印加層を、前記等方性エッチングにより形成された溝に埋め込み、前記ダミーゲート電極と前記ダミーゲート絶縁膜とを除去して、前記基板の表面を露出させ、前記基板の前記表面をリセスして、前記基板の前記表面に窪みを形成し、前記基板の前記窪みの上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の製造方法である。
【発明の効果】
【０００９】
本発明によれば、チャネル領域に応力を印加して、チャネル領域に歪みを与えるための新たな手法が提供される。
【発明を実施するための最良の形態】
【００１０】
図１は、本実施例の半導体装置１０１の側方断面図である。当該半導体装置１０１は、基板１１１と、ゲート絶縁膜１１２と、ゲート電極１１３と、側壁絶縁膜１１４と、応力印加層１１５と、ＳＴＩ（Shallow Trench Isolation）層１１６とを具備する。図１には更に、ＭＯＳＦＥＴ１２１が示されている。ＭＯＳＦＥＴ１２１は、ｐＭＯＳＦＥＴでもｎＭＯＳＦＥＴでも構わない。図１には更に、ＭＯＳＦＥＴ１２１のソースドレイン部として機能するソースドレイン領域１３１と、ＭＯＳＦＥＴ１２１のチャネル部として機能するチャネル領域１３２とが示されている。
【００１１】
基板１１１はここでは、半導体基板、詳細には、シリコン基板である。基板１１１は、半導体基板でもＳＯＩ（Semiconductor On Insulator）基板でも構わない。基板１１１上には、ゲート絶縁膜１１２が形成されている。ゲート絶縁膜１１２はここでは、シリコン酸化膜である。ゲート絶縁膜１１２上には、ゲート電極１１３が形成されている。ゲート電極１１３はここでは、ポリシリコン電極である。
【００１２】
側壁絶縁膜１１４は、ゲート電極１１３の側面に設けられている。側壁絶縁膜１１４はここでは、シリコン窒化膜である。側壁絶縁膜１１４は、１層の絶縁膜を含む単層膜でも２層以上の絶縁膜を含む多層膜でも構わない。応力印加層１１５は、基板１１１のソースドレイン領域１３１に埋め込まれており、基板１１１のチャネル領域１３２に応力を印加する。応力印加層１１５はここでは、ＳｉＧｅ層である。応力印加層１１５は、ＳｉＣ層でも構わない。ＭＯＳＦＥＴ１２１がｐＭＯＳＦＥＴである場合には、応力印加層１１５としてＳｉＧｅ層を採用可能であり、ＭＯＳＦＥＴ１２１がｎＭＯＳＦＥＴである場合には、応力印加層１１５としてＳｉＣ層を採用可能である。ＳＴＩ層１１６は、基板１１１に埋め込まれている。ＳＴＩ層１１６はここでは、シリコン酸化膜である。
【００１３】
図２は、図１の半導体装置１０１の構造を説明するための側方断面図である。
【００１４】
図２では、基板１１１と応力印加層１１５との界面がＳｘで示されており、基板１１１とゲート絶縁膜１１２との界面がＳｙで示されている。図２では更に、界面Ｓｘの上端がＥｘで示されており、界面Ｓｙの下端がＥｙで示されている。下端Ｅｙの近傍の界面Ｓｙが、ＭＯＳＦＥＴ１２１のチャネル面に相当する。
【００１５】
本実施例では、応力印加層１１５の埋め込み技術として、Σ−ｓｈａｐｅが採用されている。よって、本実施例では、ソース領域１３１Ｓ側の界面Ｓｘとドレイン領域１３１Ｄ側の界面Ｓｘとが共に、チャネル領域１３２の方向に突出している。そのため、本実施例では、ＭＯＳＦＥＴ１２１の下部における基板１１１の幅Ｗが狭くなっており、チャネル領域１３２に大きな応力が印加されている。本実施例では、界面Ｓｘの突出量Ｘを大きくすることで、基板１１１の幅Ｗを狭くすることができる。
【００１６】
本実施例では更に、基板１１１の表面に窪みＱが形成されており、ゲート絶縁膜１１２が基板１１１の窪みＱの上に形成されている。そのため、本実施例では、界面Ｓｘの上端Ｅｘの高さが、界面Ｓｙの下端Ｅｙの高さよりも高くなっている。即ち、本実施例では、界面Ｓｘの上端Ｅｘの高さが、ＭＯＳＦＥＴ１２１のチャネル面よりも高くなっている。一方、図３の比較例では、基板１１１の表面にこのような窪みは形成されていない。そのため、当該比較例では、界面Ｓｘの上端Ｅｘの高さが、界面Ｓｙの下端Ｅｙの高さと同じ高さになっている。即ち、当該比較例では、界面Ｓｘの上端Ｅｘの高さが、ＭＯＳＦＥＴ１２１のチャネル面と同じ高さになっている。
【００１７】
ここで、本実施例と上記比較例とを比較する。図４は、本実施例のチャネル領域１３２に印加される応力について説明するための図である。図５は、上記比較例のチャネル領域１３２に印加される応力について説明するための図である。上記比較例では、図５に示すように、チャネル面への応力が、チャネル面より低い位置のみから印加されている。チャネル面より高い位置に、基板１１１と応力印加層１１５との界面が存在していないからである。これに対し、本実施例では、図４に示すように、チャネル面への応力が、チャネル面より高い位置からも印加されている。チャネル面より高い位置にも、基板１１１と応力印加層１１５との界面が存在しているからである。本実施例では、これを利用して、チャネル領域１３２への応力を高めることができる。
【００１８】
以上のように、本実施例では、界面Ｓｘの上端Ｅｘの高さを界面Ｓｙの下端Ｅｙの高さよりも高くすることで、チャネル領域１３２への応力を高めることができる。よって、本実施例では、基板１１１の幅Ｗを過度に狭くしたり、応力印加層１１５のＧｅ濃度を過度に高めたりせずに、チャネル領域１３２への応力を高めることができる。これにより、本実施例では、突出量Ｘの上限の問題や、Ｇｅ濃度の高濃度化による歩留りの低下の問題を回避することができる。そして、本実施例では、界面Ｓｘの上端Ｅｘの高さが界面Ｓｙの下端Ｅｙの高さよりも高いような構造を、基板１１１の窪みＱの上にゲート絶縁膜１１２を形成することで実現している。窪みＱの底面の形状は、ここでは湾曲しているが、平坦になっていてもよい。基板の表面に窪みを形成する方法の例が、特許文献１に記載されている。本実施例では、チャネル領域１３２への応力を高めることで、ＭＯＳＦＥＴ１２１の駆動力を高めることができる。
【００１９】
ここで、本実施例の界面Ｓｘの形状について説明する。図２に示すように、本実施例の界面Ｓｘは、上端Ｅｘの近傍の領域において垂直になっており、上端Ｅｘの下部の領域においてチャネル領域１３２の方向に凸になっている。図２では、上端Ｅｘの近傍の領域がＳ１で示されており、上端Ｅｘの下部の領域がＳ２で示されている。本実施例では、このような界面構造により、上端Ｅｘの近傍における基板１１１の厚みＹが確保されている。これにより、Ｄで示す界面Ｓｘと界面Ｓｙとの距離が確保され、チャネル面より高い位置からチャネル面に応力が効果的に作用するようになる。
【００２０】
図２に示すように、基板１１１の幅Ｗは、ソース領域１３１Ｓ側の界面Ｓｘの突出部の頂点とドレイン領域１３１Ｄ側の界面Ｓｘの突出部の頂点との間の地点において最も狭くなっている。チャネル面は、できるだけこの地点の近くにあることが望ましい。この地点には大きな応力が作用するからである。チャネル面をこの地点に近付けるには、窪みＱの深さを深くすればよい。しかし、窪みＱの深さを深くすると、距離Ｄが短くなって、この地点に作用する応力が小さくなってしまう。しかし、本実施例では、厚みＹを十分に確保することで、窪みＱの深さを深くしつつも距離Ｄを十分に確保することができる。なお、本実施例において、チャネル面を上記地点に近付けることは、界面Ｓｙの下端Ｌｙを上記地点に近付けることに相当する。従って、界面Ｓｙの下端Ｌｙは、上記地点の近傍に位置していることが望ましい。
【００２１】
図６Ａ乃至図６Ｊは、図１の半導体装置１０１に関する製造工程図である。以下、当該半導体装置１０１の製造方法について説明する。
【００２２】
まず、図６Ａのように、基板１１１上にＳＴＩ層１１６を形成する。基板１１１はここでは、シリコン基板である。ＳＴＩ層１１６はここでは、シリコン酸化膜である。ＳＴＩ層１１６は、基板１１１に溝を形成し、当該溝にＳＴＩ層１１６を埋め込む事で形成可能である。
【００２３】
続いて、図６Ｂのように、基板１１１上にダミーゲート絶縁膜２１２を形成し、ダミーゲート絶縁膜２１２上にダミーゲート電極２１３を形成する。ダミーゲート絶縁膜２１２はここでは、シリコン酸化膜である。ダミーゲート電極２１３はここでは、ポリシリコン電極である。ダミーゲート絶縁膜２１２及びダミーゲート電極２１３は、基板１１１上にダミーゲート絶縁膜２１２を堆積し、ダミーゲート絶縁膜２１２上にダミーゲート電極層２１３を堆積し、ダミーゲート電極層２１３をエッチングにより加工する事で形成可能である。ダミーゲート絶縁膜２１２及びダミーゲート電極２１３は、基板１１１のチャネル領域１３２上に形成される。
【００２４】
続いて、図６Ｃのように、ダミーゲート電極２１３の側面に、第１の側壁絶縁膜である側壁絶縁膜１１４を形成する。側壁絶縁膜１１４は、側壁絶縁膜１１４の材料を堆積し、当該材料をエッチバックすることで形成可能である。側壁絶縁膜１１４はここでは、シリコン窒化膜（ＳｉＮ膜）である。
【００２５】
続いて、図６Ｄのように、側壁絶縁膜１１４をマスクとして、基板１１１を異方性エッチングによりリセスする。このように、図６Ｄの工程では、異方性の強いエッチングにより基板１１１を掘り込む。これにより、ソースドレイン領域１３１となる領域に溝Ｔ１が形成され、図２のＳ１に相当する面が形成される。
【００２６】
続いて、図６Ｅのように、異方性エッチングの実行後に、側壁絶縁膜１１４の側面に、第２の側壁絶縁膜である側壁絶縁膜２１４を形成する。側壁絶縁膜２１４は、側壁絶縁膜２１４の材料を堆積し、当該材料をエッチバックすることで形成可能である。側壁絶縁膜２１４はここでは、シリコン酸化膜（ＳｉＯ２膜）である。
【００２７】
続いて、図６Ｆのように、側壁絶縁膜２１４をマスクとして、基板１１１を等方性エッチングにより更にリセスする。このように、図６Ｆの工程では、等方性の強いエッチングにより基板１１１を更に掘り込む。これにより、ソースドレイン領域１３１となる領域に溝Ｔ２が形成され、図２のＳ２に相当する面が形成される。
【００２８】
続いて、図６Ｇのように、等方性エッチングの実行後に、第２の側壁絶縁膜である側壁絶縁膜２１４を除去する。続いて、図６Ｇのように、選択エピタキシャル成長により応力印加層１１５を溝Ｔ２に埋め込む。溝Ｔ２は、異方性エッチング及び等方性エッチングにより形成された溝であり、図２のＳ１及びＳ２に相当する面を有する。応力印加層１１５はここでは、ＳｉＧｅ層又はＳｉＣ層である。続いて、応力印加層１１５に不純物を注入する。
【００２９】
続いて、図６Ｈのように、基板１１１上に層間絶縁膜３０１を形成する。層間絶縁膜３０１は例えば、シリコン窒化膜及びシリコン酸化膜による積層膜である。層間絶縁膜３０１は例えば、基板１１１上に層間絶縁膜３０１をＣＶＤにより堆積し、層間絶縁膜３０１をＣＭＰにより平坦化する事で形成可能である。続いて、図６Ｈのように、ダミーゲート電極２１３とダミーゲート絶縁膜２１２とを除去して、基板１１１の表面を露出させる。ダミーゲート電極２１３は例えば、プラズマを用いたエッチングにより選択的に除去可能である。ダミーゲート絶縁膜２１２は例えば、希弗酸等の酸を用いて選択的に除去可能である。図６Ｈの工程により、基板１１１のチャネル領域１３２の表面が露出する。
【００３０】
続いて、図６Ｉのように、基板１１１の当該表面をリセスして、基板１１１の当該表面に窪みＱを形成する。これにより、「リセスドチャネル」が形成される。窪みＱは例えば、基板１１１の表面をプラズマ酸素により酸化し、基板１１１の表面に形成された酸化膜を希弗酸等の酸により除去することで形成可能である。酸化温度はここでは、摂氏６００度以下、好ましくは、摂氏５００度以下とする。また、窪みＱの深さは例えば、６ｎｍ以下とする。窪みＱの深さはここでは、約６ｎｍとする。
【００３１】
続いて、図６Ｊのように、基板１１１の窪みＱの上にゲート絶縁膜１１２を形成し、ゲート絶縁膜１１２上にゲート電極１１３を形成する。これにより、「ダマシンゲート」が形成される。ゲート絶縁膜１１２はここでは、シリコン酸化膜である。ゲート電極１１３はここでは、ポリシリコン電極である。図６Ｊの工程により、界面Ｓｘの上端Ｅｘの高さが界面Ｓｙの下端Ｅｙの高さよりも高いような構造が実現される。
【００３２】
ここで、基板１１１のエッチングについて説明する。図６Ａ乃至図６Ｊでは、基板１１１のエッチングが２回行われる。１回目のエッチングは、図６Ｄの異方性エッチングであり、図２に示す厚みＹを確保するために行われる。２回目のエッチングは、図６Ｆの等方性エッチングであり、図２に示す突出量Ｘを調整するために行われる。図６Ｄの異方性エッチングにおいては、第１の側壁絶縁膜１１４がマスクとして使用され、図６Ｆの等方性エッチングにおいては、第２の側壁絶縁膜２１４がマスクとして使用される。図６Ｅに示すように、第２の側壁絶縁膜２１４は、第１の側壁絶縁膜１１４の側面だけでなく、基板１１１の側面Ｓ１にも形成される。これにより、図６Ｆの等方性エッチングの際に基板１１１の側面Ｓ１が保護される。
【００３３】
本実施例の変形例の半導体装置１０１を、図７に示す。図７に示すように、当該変形例の界面Ｓｘは、上端Ｅｘの近傍から上端Ｅｘの下部にわたる領域において、チャネル領域１３２の方向に凸になっている。図７では、当該領域がＳで示されている。本実施例の半導体装置１０１は、図２の界面構造の代わりに図７の界面構造を採用してもよい。
【００３４】
図７の半導体装置１０１を図６Ａ乃至図６Ｉの製造方法で製造する場合には、図６Ｄの工程において、異方性エッチングの代わりに等方性エッチングを行う。この場合、図６Ｅで第２の側壁絶縁膜２１４を形成する工程、図６Ｆの等方性エッチング工程、及び図６Ｇで第２の側壁絶縁膜２１４を除去する工程は不要である。この場合、図６Ｇの製造工程図は図８の製造工程図に差し替えられる。
【００３５】
ただし、図２の界面構造には、図７の界面構造に比べて、距離Ｄを確保しやすいという利点がある。上述のように、図２の界面構造によれば、厚みＹを十分に確保することで、窪みＱの深さを深くしつつ距離Ｄを十分に確保することができる。一方、図７の界面構造には、基板１１１のエッチングが１回で済むという利点がある。
【図面の簡単な説明】
【００３６】
【図１】本実施例の半導体装置の側方断面図である。
【図２】本実施例の半導体装置の構造を説明するための側方断面図である。
【図３】比較例の半導体装置の構造を説明するための側方断面図である。
【図４】本実施例のチャネル領域に印加される応力について説明するための図である。
【図５】比較例のチャネル領域に印加される応力について説明するための図である。
【図６Ａ】本実施例の半導体装置に関する製造工程図（１／１０）である。
【図６Ｂ】本実施例の半導体装置に関する製造工程図（２／１０）である。
【図６Ｃ】本実施例の半導体装置に関する製造工程図（３／１０）である。
【図６Ｄ】本実施例の半導体装置に関する製造工程図（４／１０）である。
【図６Ｅ】本実施例の半導体装置に関する製造工程図（５／１０）である。
【図６Ｆ】本実施例の半導体装置に関する製造工程図（６／１０）である。
【図６Ｇ】本実施例の半導体装置に関する製造工程図（７／１０）である。
【図６Ｈ】本実施例の半導体装置に関する製造工程図（８／１０）である。
【図６Ｉ】本実施例の半導体装置に関する製造工程図（９／１０）である。
【図６Ｊ】本実施例の半導体装置に関する製造工程図（１０／１０）である。
【図７】本実施例の変形例の半導体装置の側方断面図である。
【図８】本実施例の変形例の半導体装置に関する製造工程図である。
【符号の説明】
【００３７】
１０１ 半導体装置
１１１ 基板
１１２ ゲート絶縁膜
１１３ ゲート電極
１１４ 側壁絶縁膜
１１５ 応力印加層
１１６ ＳＴＩ層
１２１ ＭＯＳＦＥＴ
１３１ ソースドレイン領域
１３２ チャネル領域
２１２ ダミーゲート絶縁膜
２１３ ダミーゲート電極
２１４ 側壁絶縁膜
３０１ 層間絶縁膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ｅＳｉＧｅ（embedded SiGe）技術と呼ばれる応力印加技術が注目されている。ｅＳｉＧｅ技術では、ｐＭＯＳＦＥＴの周辺領域をリセスし、その領域に選択エピタキシャル成長によりＳｉＧｅ膜を埋め込むことで、ｐＭＯＳＦＥＴのチャネル領域に応力を印加する。これにより、ｐＭＯＳＦＥＴのチャネル領域に歪みが生じ、ｐＭＯＳＦＥＴのチャネル領域の易動度が向上する。同様の技術として、ｎＭＯＳＦＥＴの周辺領域をリセスし、その領域に選択エピタキシャル成長によりＳｉＣ膜を埋め込むことで、ｎＭＯＳＦＥＴのチャネル領域に応力を印加する技術も存在する。これにより、ｎＭＯＳＦＥＴのチャネル領域に歪みが生じ、ｎＭＯＳＦＥＴのチャネル領域の易動度が向上する。しかし、これらの応力印加技術には、以下のような問題がある。
【０００３】
ＳｉＧｅ膜の埋め込み技術として、Σ−ｓｈａｐｅと呼ばれる技術が知られている（非特許文献１）。Σ−ｓｈａｐｅでは、上記周辺領域を等方性エッチングによりリセスすることで、ＳｉＧｅ膜の埋め込み領域をチャネル領域の方向に突出させる。これにより、ｐＭＯＳの下部における基板の幅が狭くなり、チャネル領域に印加される応力が大きくなる。Σ−ｓｈａｐｅでは、ＳｉＧｅ膜の埋め込み領域の突出量を大きくすることで、当該応力を高めることができる。しかし、この方法で応力を高める場合、ｐＭＯＳの下部における基板の幅が０にならないことが突出量の上限となり、ひいては応力の上限となる。即ち、この方法で応力を高めるのには限界がある。一方、当該応力は、Ｇｅ濃度の高濃度化によっても高めることが可能である。しかし、Ｇｅ濃度の高濃度化は、結晶欠陥を誘発する可能性があり、集積回路の歩留りを低下させる要因となり得る。従って、Ｇｅ濃度の高濃度化はできるだけ回避するのが望ましい。なお、Σ−ｓｈａｐｅは、ＳｉＣ膜の埋め込みにも適用可能である。
【０００４】
なお、特許文献１には、プラズマ酸素による酸化を利用してチャネル領域の表面を加工する方法が開示されている。また、非特許文献２には、この方法を利用した応力印加方法が開示されている。
【特許文献１】特許第３６５１８０２号公報
【非特許文献１】IDEM2005, "High Performance 30nm Gate Bulk CMOS for 45nm Node with Σ-shaped SiGe-SD", H.Ohta et al.
【非特許文献２】2007 Symposium on VLSI Technology Digest of Technical Papers, p.46-47, "Novel Channel-Stress Enhancement Technology with eSiGe S/D and Recessed Channel on Damascene Gate Process", J.Wang et al.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、チャネル領域に応力を印加して、チャネル領域に歪みを与えるための新たな手法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の実施例は例えば、基板と、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に設けられた側壁絶縁膜と、前記基板のソースドレイン領域に埋め込まれており、前記基板のチャネル領域に応力を印加する応力印加層であって、前記基板と前記応力印加層との界面の上端の高さが、前記基板と前記ゲート絶縁膜との界面の下端の高さよりも高いような応力印加層と、を備えることを特徴とする半導体装置である。
【０００７】
本発明の実施例は例えば、基板上にダミーゲート絶縁膜を形成し、前記ダミーゲート絶縁膜上にダミーゲート電極を形成し、前記ダミーゲート電極の側面に第１の側壁絶縁膜を形成し、前記第１の側壁絶縁膜をマスクとして、前記基板を異方性エッチングによりリセスし、前記異方性エッチングの実行後に、前記第１の側壁絶縁膜の側面に第２の側壁絶縁膜を形成し、前記第２の側壁絶縁膜をマスクとして、前記基板を等方性エッチングにより更にリセスし、前記等方性エッチングの実行後に、前記第２の側壁絶縁膜を除去し、前記基板のチャネル領域に応力を印加するための応力印加層を、前記異方性エッチング及び前記等方性エッチングにより形成された溝に埋め込み、前記ダミーゲート電極と前記ダミーゲート絶縁膜とを除去して、前記基板の表面を露出させ、前記基板の前記表面をリセスして、前記基板の前記表面に窪みを形成し、前記基板の前記窪みの上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の製造方法である。
【０００８】
本発明の実施例は例えば、基板上にダミーゲート絶縁膜を形成し、前記ダミーゲート絶縁膜上にダミーゲート電極を形成し、前記ダミーゲート電極の側面に側壁絶縁膜を形成し、前記側壁絶縁膜をマスクとして、前記基板を等方性エッチングによりリセスし、前記基板のチャネル領域に応力を印加するための応力印加層を、前記等方性エッチングにより形成された溝に埋め込み、前記ダミーゲート電極と前記ダミーゲート絶縁膜とを除去して、前記基板の表面を露出させ、前記基板の前記表面をリセスして、前記基板の前記表面に窪みを形成し、前記基板の前記窪みの上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の製造方法である。
【発明の効果】
【０００９】
本発明によれば、チャネル領域に応力を印加して、チャネル領域に歪みを与えるための新たな手法が提供される。
【発明を実施するための最良の形態】
【００１０】
図１は、本実施例の半導体装置１０１の側方断面図である。当該半導体装置１０１は、基板１１１と、ゲート絶縁膜１１２と、ゲート電極１１３と、側壁絶縁膜１１４と、応力印加層１１５と、ＳＴＩ（Shallow Trench Isolation）層１１６とを具備する。図１には更に、ＭＯＳＦＥＴ１２１が示されている。ＭＯＳＦＥＴ１２１は、ｐＭＯＳＦＥＴでもｎＭＯＳＦＥＴでも構わない。図１には更に、ＭＯＳＦＥＴ１２１のソースドレイン部として機能するソースドレイン領域１３１と、ＭＯＳＦＥＴ１２１のチャネル部として機能するチャネル領域１３２とが示されている。
【００１１】
基板１１１はここでは、半導体基板、詳細には、シリコン基板である。基板１１１は、半導体基板でもＳＯＩ（Semiconductor On Insulator）基板でも構わない。基板１１１上には、ゲート絶縁膜１１２が形成されている。ゲート絶縁膜１１２はここでは、シリコン酸化膜である。ゲート絶縁膜１１２上には、ゲート電極１１３が形成されている。ゲート電極１１３はここでは、ポリシリコン電極である。
【００１２】
側壁絶縁膜１１４は、ゲート電極１１３の側面に設けられている。側壁絶縁膜１１４はここでは、シリコン窒化膜である。側壁絶縁膜１１４は、１層の絶縁膜を含む単層膜でも２層以上の絶縁膜を含む多層膜でも構わない。応力印加層１１５は、基板１１１のソースドレイン領域１３１に埋め込まれており、基板１１１のチャネル領域１３２に応力を印加する。応力印加層１１５はここでは、ＳｉＧｅ層である。応力印加層１１５は、ＳｉＣ層でも構わない。ＭＯＳＦＥＴ１２１がｐＭＯＳＦＥＴである場合には、応力印加層１１５としてＳｉＧｅ層を採用可能であり、ＭＯＳＦＥＴ１２１がｎＭＯＳＦＥＴである場合には、応力印加層１１５としてＳｉＣ層を採用可能である。ＳＴＩ層１１６は、基板１１１に埋め込まれている。ＳＴＩ層１１６はここでは、シリコン酸化膜である。
【００１３】
図２は、図１の半導体装置１０１の構造を説明するための側方断面図である。
【００１４】
図２では、基板１１１と応力印加層１１５との界面がＳｘで示されており、基板１１１とゲート絶縁膜１１２との界面がＳｙで示されている。図２では更に、界面Ｓｘの上端がＥｘで示されており、界面Ｓｙの下端がＥｙで示されている。下端Ｅｙの近傍の界面Ｓｙが、ＭＯＳＦＥＴ１２１のチャネル面に相当する。
【００１５】
本実施例では、応力印加層１１５の埋め込み技術として、Σ−ｓｈａｐｅが採用されている。よって、本実施例では、ソース領域１３１Ｓ側の界面Ｓｘとドレイン領域１３１Ｄ側の界面Ｓｘとが共に、チャネル領域１３２の方向に突出している。そのため、本実施例では、ＭＯＳＦＥＴ１２１の下部における基板１１１の幅Ｗが狭くなっており、チャネル領域１３２に大きな応力が印加されている。本実施例では、界面Ｓｘの突出量Ｘを大きくすることで、基板１１１の幅Ｗを狭くすることができる。
【００１６】
本実施例では更に、基板１１１の表面に窪みＱが形成されており、ゲート絶縁膜１１２が基板１１１の窪みＱの上に形成されている。そのため、本実施例では、界面Ｓｘの上端Ｅｘの高さが、界面Ｓｙの下端Ｅｙの高さよりも高くなっている。即ち、本実施例では、界面Ｓｘの上端Ｅｘの高さが、ＭＯＳＦＥＴ１２１のチャネル面よりも高くなっている。一方、図３の比較例では、基板１１１の表面にこのような窪みは形成されていない。そのため、当該比較例では、界面Ｓｘの上端Ｅｘの高さが、界面Ｓｙの下端Ｅｙの高さと同じ高さになっている。即ち、当該比較例では、界面Ｓｘの上端Ｅｘの高さが、ＭＯＳＦＥＴ１２１のチャネル面と同じ高さになっている。
【００１７】
ここで、本実施例と上記比較例とを比較する。図４は、本実施例のチャネル領域１３２に印加される応力について説明するための図である。図５は、上記比較例のチャネル領域１３２に印加される応力について説明するための図である。上記比較例では、図５に示すように、チャネル面への応力が、チャネル面より低い位置のみから印加されている。チャネル面より高い位置に、基板１１１と応力印加層１１５との界面が存在していないからである。これに対し、本実施例では、図４に示すように、チャネル面への応力が、チャネル面より高い位置からも印加されている。チャネル面より高い位置にも、基板１１１と応力印加層１１５との界面が存在しているからである。本実施例では、これを利用して、チャネル領域１３２への応力を高めることができる。
【００１８】
以上のように、本実施例では、界面Ｓｘの上端Ｅｘの高さを界面Ｓｙの下端Ｅｙの高さよりも高くすることで、チャネル領域１３２への応力を高めることができる。よって、本実施例では、基板１１１の幅Ｗを過度に狭くしたり、応力印加層１１５のＧｅ濃度を過度に高めたりせずに、チャネル領域１３２への応力を高めることができる。これにより、本実施例では、突出量Ｘの上限の問題や、Ｇｅ濃度の高濃度化による歩留りの低下の問題を回避することができる。そして、本実施例では、界面Ｓｘの上端Ｅｘの高さが界面Ｓｙの下端Ｅｙの高さよりも高いような構造を、基板１１１の窪みＱの上にゲート絶縁膜１１２を形成することで実現している。窪みＱの底面の形状は、ここでは湾曲しているが、平坦になっていてもよい。基板の表面に窪みを形成する方法の例が、特許文献１に記載されている。本実施例では、チャネル領域１３２への応力を高めることで、ＭＯＳＦＥＴ１２１の駆動力を高めることができる。
【００１９】
ここで、本実施例の界面Ｓｘの形状について説明する。図２に示すように、本実施例の界面Ｓｘは、上端Ｅｘの近傍の領域において垂直になっており、上端Ｅｘの下部の領域においてチャネル領域１３２の方向に凸になっている。図２では、上端Ｅｘの近傍の領域がＳ１で示されており、上端Ｅｘの下部の領域がＳ２で示されている。本実施例では、このような界面構造により、上端Ｅｘの近傍における基板１１１の厚みＹが確保されている。これにより、Ｄで示す界面Ｓｘと界面Ｓｙとの距離が確保され、チャネル面より高い位置からチャネル面に応力が効果的に作用するようになる。
【００２０】
図２に示すように、基板１１１の幅Ｗは、ソース領域１３１Ｓ側の界面Ｓｘの突出部の頂点とドレイン領域１３１Ｄ側の界面Ｓｘの突出部の頂点との間の地点において最も狭くなっている。チャネル面は、できるだけこの地点の近くにあることが望ましい。この地点には大きな応力が作用するからである。チャネル面をこの地点に近付けるには、窪みＱの深さを深くすればよい。しかし、窪みＱの深さを深くすると、距離Ｄが短くなって、この地点に作用する応力が小さくなってしまう。しかし、本実施例では、厚みＹを十分に確保することで、窪みＱの深さを深くしつつも距離Ｄを十分に確保することができる。なお、本実施例において、チャネル面を上記地点に近付けることは、界面Ｓｙの下端Ｌｙを上記地点に近付けることに相当する。従って、界面Ｓｙの下端Ｌｙは、上記地点の近傍に位置していることが望ましい。
【００２１】
図６Ａ乃至図６Ｊは、図１の半導体装置１０１に関する製造工程図である。以下、当該半導体装置１０１の製造方法について説明する。
【００２２】
まず、図６Ａのように、基板１１１上にＳＴＩ層１１６を形成する。基板１１１はここでは、シリコン基板である。ＳＴＩ層１１６はここでは、シリコン酸化膜である。ＳＴＩ層１１６は、基板１１１に溝を形成し、当該溝にＳＴＩ層１１６を埋め込む事で形成可能である。
【００２３】
続いて、図６Ｂのように、基板１１１上にダミーゲート絶縁膜２１２を形成し、ダミーゲート絶縁膜２１２上にダミーゲート電極２１３を形成する。ダミーゲート絶縁膜２１２はここでは、シリコン酸化膜である。ダミーゲート電極２１３はここでは、ポリシリコン電極である。ダミーゲート絶縁膜２１２及びダミーゲート電極２１３は、基板１１１上にダミーゲート絶縁膜２１２を堆積し、ダミーゲート絶縁膜２１２上にダミーゲート電極層２１３を堆積し、ダミーゲート電極層２１３をエッチングにより加工する事で形成可能である。ダミーゲート絶縁膜２１２及びダミーゲート電極２１３は、基板１１１のチャネル領域１３２上に形成される。
【００２４】
続いて、図６Ｃのように、ダミーゲート電極２１３の側面に、第１の側壁絶縁膜である側壁絶縁膜１１４を形成する。側壁絶縁膜１１４は、側壁絶縁膜１１４の材料を堆積し、当該材料をエッチバックすることで形成可能である。側壁絶縁膜１１４はここでは、シリコン窒化膜（ＳｉＮ膜）である。
【００２５】
続いて、図６Ｄのように、側壁絶縁膜１１４をマスクとして、基板１１１を異方性エッチングによりリセスする。このように、図６Ｄの工程では、異方性の強いエッチングにより基板１１１を掘り込む。これにより、ソースドレイン領域１３１となる領域に溝Ｔ１が形成され、図２のＳ１に相当する面が形成される。
【００２６】
続いて、図６Ｅのように、異方性エッチングの実行後に、側壁絶縁膜１１４の側面に、第２の側壁絶縁膜である側壁絶縁膜２１４を形成する。側壁絶縁膜２１４は、側壁絶縁膜２１４の材料を堆積し、当該材料をエッチバックすることで形成可能である。側壁絶縁膜２１４はここでは、シリコン酸化膜（ＳｉＯ２膜）である。
【００２７】
続いて、図６Ｆのように、側壁絶縁膜２１４をマスクとして、基板１１１を等方性エッチングにより更にリセスする。このように、図６Ｆの工程では、等方性の強いエッチングにより基板１１１を更に掘り込む。これにより、ソースドレイン領域１３１となる領域に溝Ｔ２が形成され、図２のＳ２に相当する面が形成される。
【００２８】
続いて、図６Ｇのように、等方性エッチングの実行後に、第２の側壁絶縁膜である側壁絶縁膜２１４を除去する。続いて、図６Ｇのように、選択エピタキシャル成長により応力印加層１１５を溝Ｔ２に埋め込む。溝Ｔ２は、異方性エッチング及び等方性エッチングにより形成された溝であり、図２のＳ１及びＳ２に相当する面を有する。応力印加層１１５はここでは、ＳｉＧｅ層又はＳｉＣ層である。続いて、応力印加層１１５に不純物を注入する。
【００２９】
続いて、図６Ｈのように、基板１１１上に層間絶縁膜３０１を形成する。層間絶縁膜３０１は例えば、シリコン窒化膜及びシリコン酸化膜による積層膜である。層間絶縁膜３０１は例えば、基板１１１上に層間絶縁膜３０１をＣＶＤにより堆積し、層間絶縁膜３０１をＣＭＰにより平坦化する事で形成可能である。続いて、図６Ｈのように、ダミーゲート電極２１３とダミーゲート絶縁膜２１２とを除去して、基板１１１の表面を露出させる。ダミーゲート電極２１３は例えば、プラズマを用いたエッチングにより選択的に除去可能である。ダミーゲート絶縁膜２１２は例えば、希弗酸等の酸を用いて選択的に除去可能である。図６Ｈの工程により、基板１１１のチャネル領域１３２の表面が露出する。
【００３０】
続いて、図６Ｉのように、基板１１１の当該表面をリセスして、基板１１１の当該表面に窪みＱを形成する。これにより、「リセスドチャネル」が形成される。窪みＱは例えば、基板１１１の表面をプラズマ酸素により酸化し、基板１１１の表面に形成された酸化膜を希弗酸等の酸により除去することで形成可能である。酸化温度はここでは、摂氏６００度以下、好ましくは、摂氏５００度以下とする。また、窪みＱの深さは例えば、６ｎｍ以下とする。窪みＱの深さはここでは、約６ｎｍとする。
【００３１】
続いて、図６Ｊのように、基板１１１の窪みＱの上にゲート絶縁膜１１２を形成し、ゲート絶縁膜１１２上にゲート電極１１３を形成する。これにより、「ダマシンゲート」が形成される。ゲート絶縁膜１１２はここでは、シリコン酸化膜である。ゲート電極１１３はここでは、ポリシリコン電極である。図６Ｊの工程により、界面Ｓｘの上端Ｅｘの高さが界面Ｓｙの下端Ｅｙの高さよりも高いような構造が実現される。
【００３２】
ここで、基板１１１のエッチングについて説明する。図６Ａ乃至図６Ｊでは、基板１１１のエッチングが２回行われる。１回目のエッチングは、図６Ｄの異方性エッチングであり、図２に示す厚みＹを確保するために行われる。２回目のエッチングは、図６Ｆの等方性エッチングであり、図２に示す突出量Ｘを調整するために行われる。図６Ｄの異方性エッチングにおいては、第１の側壁絶縁膜１１４がマスクとして使用され、図６Ｆの等方性エッチングにおいては、第２の側壁絶縁膜２１４がマスクとして使用される。図６Ｅに示すように、第２の側壁絶縁膜２１４は、第１の側壁絶縁膜１１４の側面だけでなく、基板１１１の側面Ｓ１にも形成される。これにより、図６Ｆの等方性エッチングの際に基板１１１の側面Ｓ１が保護される。
【００３３】
本実施例の変形例の半導体装置１０１を、図７に示す。図７に示すように、当該変形例の界面Ｓｘは、上端Ｅｘの近傍から上端Ｅｘの下部にわたる領域において、チャネル領域１３２の方向に凸になっている。図７では、当該領域がＳで示されている。本実施例の半導体装置１０１は、図２の界面構造の代わりに図７の界面構造を採用してもよい。
【００３４】
図７の半導体装置１０１を図６Ａ乃至図６Ｉの製造方法で製造する場合には、図６Ｄの工程において、異方性エッチングの代わりに等方性エッチングを行う。この場合、図６Ｅで第２の側壁絶縁膜２１４を形成する工程、図６Ｆの等方性エッチング工程、及び図６Ｇで第２の側壁絶縁膜２１４を除去する工程は不要である。この場合、図６Ｇの製造工程図は図８の製造工程図に差し替えられる。
【００３５】
ただし、図２の界面構造には、図７の界面構造に比べて、距離Ｄを確保しやすいという利点がある。上述のように、図２の界面構造によれば、厚みＹを十分に確保することで、窪みＱの深さを深くしつつ距離Ｄを十分に確保することができる。一方、図７の界面構造には、基板１１１のエッチングが１回で済むという利点がある。
【図面の簡単な説明】
【００３６】
【図１】本実施例の半導体装置の側方断面図である。
【図２】本実施例の半導体装置の構造を説明するための側方断面図である。
【図３】比較例の半導体装置の構造を説明するための側方断面図である。
【図４】本実施例のチャネル領域に印加される応力について説明するための図である。
【図５】比較例のチャネル領域に印加される応力について説明するための図である。
【図６Ａ】本実施例の半導体装置に関する製造工程図（１／１０）である。
【図６Ｂ】本実施例の半導体装置に関する製造工程図（２／１０）である。
【図６Ｃ】本実施例の半導体装置に関する製造工程図（３／１０）である。
【図６Ｄ】本実施例の半導体装置に関する製造工程図（４／１０）である。
【図６Ｅ】本実施例の半導体装置に関する製造工程図（５／１０）である。
【図６Ｆ】本実施例の半導体装置に関する製造工程図（６／１０）である。
【図６Ｇ】本実施例の半導体装置に関する製造工程図（７／１０）である。
【図６Ｈ】本実施例の半導体装置に関する製造工程図（８／１０）である。
【図６Ｉ】本実施例の半導体装置に関する製造工程図（９／１０）である。
【図６Ｊ】本実施例の半導体装置に関する製造工程図（１０／１０）である。
【図７】本実施例の変形例の半導体装置の側方断面図である。
【図８】本実施例の変形例の半導体装置に関する製造工程図である。
【符号の説明】
【００３７】
１０１ 半導体装置
１１１ 基板
１１２ ゲート絶縁膜
１１３ ゲート電極
１１４ 側壁絶縁膜
１１５ 応力印加層
１１６ ＳＴＩ層
１２１ ＭＯＳＦＥＴ
１３１ ソースドレイン領域
１３２ チャネル領域
２１２ ダミーゲート絶縁膜
２１３ ダミーゲート電極
２１４ 側壁絶縁膜
３０１ 層間絶縁膜
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面に設けられた側壁絶縁膜と、
前記基板のソースドレイン領域に埋め込まれており、前記基板のチャネル領域に応力を印加する応力印加層であって、前記基板と前記応力印加層との界面の上端の高さが、前記基板と前記ゲート絶縁膜との界面の下端の高さよりも高いような応力印加層と、を備えることを特徴とする半導体装置。
【請求項２】
前記基板と前記応力印加層との前記界面は、
前記上端の近傍の領域において垂直になっており、
前記上端の下部の領域において前記チャネル領域の方向に凸になっていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板と前記応力印加層との前記界面は、
前記上端の近傍から前記上端の下部にわたる領域において前記チャネル領域の方向に凸になっていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
基板上にダミーゲート絶縁膜を形成し、
前記ダミーゲート絶縁膜上にダミーゲート電極を形成し、
前記ダミーゲート電極の側面に第１の側壁絶縁膜を形成し、
前記第１の側壁絶縁膜をマスクとして、前記基板を異方性エッチングによりリセスし、
前記異方性エッチングの実行後に、前記第１の側壁絶縁膜の側面に第２の側壁絶縁膜を形成し、
前記第２の側壁絶縁膜をマスクとして、前記基板を等方性エッチングにより更にリセスし、
前記等方性エッチングの実行後に、前記第２の側壁絶縁膜を除去し、
前記基板のチャネル領域に応力を印加するための応力印加層を、前記異方性エッチング及び前記等方性エッチングにより形成された溝に埋め込み、
前記ダミーゲート電極と前記ダミーゲート絶縁膜とを除去して、前記基板の表面を露出させ、
前記基板の前記表面をリセスして、前記基板の前記表面に窪みを形成し、
前記基板の前記窪みの上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項５】
基板上にダミーゲート絶縁膜を形成し、
前記ダミーゲート絶縁膜上にダミーゲート電極を形成し、
前記ダミーゲート電極の側面に側壁絶縁膜を形成し、
前記側壁絶縁膜をマスクとして、前記基板を等方性エッチングによりリセスし、
前記基板のチャネル領域に応力を印加するための応力印加層を、前記等方性エッチングにより形成された溝に埋め込み、
前記ダミーゲート電極と前記ダミーゲート絶縁膜とを除去して、前記基板の表面を露出させ、
前記基板の前記表面をリセスして、前記基板の前記表面に窪みを形成し、
前記基板の前記窪みの上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１】
基板と、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面に設けられた側壁絶縁膜と、
前記基板のソースドレイン領域に埋め込まれており、前記基板のチャネル領域に応力を印加する応力印加層であって、前記基板と前記応力印加層との界面の上端の高さが、前記基板と前記ゲート絶縁膜との界面の下端の高さよりも高いような応力印加層と、を備えることを特徴とする半導体装置。
【請求項２】
前記基板と前記応力印加層との前記界面は、
前記上端の近傍の領域において垂直になっており、
前記上端の下部の領域において前記チャネル領域の方向に凸になっていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板と前記応力印加層との前記界面は、
前記上端の近傍から前記上端の下部にわたる領域において前記チャネル領域の方向に凸になっていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
基板上にダミーゲート絶縁膜を形成し、
前記ダミーゲート絶縁膜上にダミーゲート電極を形成し、
前記ダミーゲート電極の側面に第１の側壁絶縁膜を形成し、
前記第１の側壁絶縁膜をマスクとして、前記基板を異方性エッチングによりリセスし、
前記異方性エッチングの実行後に、前記第１の側壁絶縁膜の側面に第２の側壁絶縁膜を形成し、
前記第２の側壁絶縁膜をマスクとして、前記基板を等方性エッチングにより更にリセスし、
前記等方性エッチングの実行後に、前記第２の側壁絶縁膜を除去し、
前記基板のチャネル領域に応力を印加するための応力印加層を、前記異方性エッチング及び前記等方性エッチングにより形成された溝に埋め込み、
前記ダミーゲート電極と前記ダミーゲート絶縁膜とを除去して、前記基板の表面を露出させ、
前記基板の前記表面をリセスして、前記基板の前記表面に窪みを形成し、
前記基板の前記窪みの上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項５】
基板上にダミーゲート絶縁膜を形成し、
前記ダミーゲート絶縁膜上にダミーゲート電極を形成し、
前記ダミーゲート電極の側面に側壁絶縁膜を形成し、
前記側壁絶縁膜をマスクとして、前記基板を等方性エッチングによりリセスし、
前記基板のチャネル領域に応力を印加するための応力印加層を、前記等方性エッチングにより形成された溝に埋め込み、
前記ダミーゲート電極と前記ダミーゲート絶縁膜とを除去して、前記基板の表面を露出させ、
前記基板の前記表面をリセスして、前記基板の前記表面に窪みを形成し、
前記基板の前記窪みの上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図６Ｉ】
【図６Ｊ】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図６Ｉ】
【図６Ｊ】
【図７】
【図８】
【公開番号】特開２００９−１５２３９４（Ｐ２００９−１５２３９４Ａ）
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願番号】特願２００７−３２８９０７（Ｐ２００７−３２８９０７）
【出願日】平成１９年１２月２０日（２００７．１２．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願日】平成１９年１２月２０日（２００７．１２．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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