半導体装置及びその製造方法
【課題】 半導体素子の微細化にともない半導体基板の斜面を使用したＭＯＳトランジスタにおいては、斜面の上端に近い箇所と下端に近い箇所とでゲート電極膜の膜厚が異なることになり、ドライエッチングによるパターニングが困難になるという問題点がある。
【解決手段】 斜面上にゲート電極を有するＭＯＳトランジスタは、最初に斜面の下端に近い箇所の下層ゲート電極膜のパターニングを行う。さらにそのゲート電極間のスペースを基板の主表面まで埋設させ主表面と高さを同一とした後、上層のゲート電極膜を成膜しゲート電極膜のパターニングを行う。このためにコンタクトホール開口時のアスペクト比が小さくなり、微細パターンのパターニングが可能となる。
【解決手段】 斜面上にゲート電極を有するＭＯＳトランジスタは、最初に斜面の下端に近い箇所の下層ゲート電極膜のパターニングを行う。さらにそのゲート電極間のスペースを基板の主表面まで埋設させ主表面と高さを同一とした後、上層のゲート電極膜を成膜しゲート電極膜のパターニングを行う。このためにコンタクトホール開口時のアスペクト比が小さくなり、微細パターンのパターニングが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に半導体基板の斜面に形成されたＭＯＳトランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の進歩は目覚しく、ＤＲＡＭ（Dynamic Random Access memory）を例に挙げると、ほぼ１〜１．５年毎に２倍のペースで半導体素子の高集積化が為されている。これらの高集積化の達成のためにＭＯＳ（Metal-Oxide-Semiconductor）トランジスタの寸法も縮小化されている。この寸法の縮小化に伴ってＭＯＳトランジスタの性能が短チャネル効果によって劣化することが懸念されている。この対策としては、シリコン基板表面に設けられた斜面上にゲート電極を形成することが考えられる。このような構造では、ゲート電極の線幅に比べて実際のゲート長を長くすることができる。
【０００３】
斜面上にゲート電極を形成する半導体装置としては下記特許文献がある。特許文献１（特開平０５−２５９３９９）には、斜面をゲートとし、底部と主表面とをソース／ドレインとするトランジスタが開示されている。特許文献２（特開昭６１−０５１９７４）では斜面上にＭＯＳトランジスタを形成している。特許文献３（特開昭５８−１４５１５６）には底部のエンハンスメント型ＭＯＳと斜面のデプレッション型ＭＯＳとを接続したＭＯＳトランジスタが開示されている。
【０００４】
しかしこれらの斜面を使用したＭＯＳトランジスタにおいては下記の問題がある。図５（Ａ）に示すように、ゲート電極膜の膜厚に比較して素子の寸法が十分に大きい場合には、斜面の上端（開口部）付近と下端（底部）付近でのゲート電極膜の膜厚はほぼ等しい。しかし、図５（Ｂ）に示すように、半導体装置の寸法が小さくなると、斜面に囲まれた溝部の幅が狭くなり、ゲート電極材料は溝部を完全に埋め込んでしまう。このような状態では、斜面の上端に近い箇所と下端に近い箇所とでゲート電極膜の膜厚が異なることになり、ドライエッチングによるパターニングが困難になる。また、斜面の下端に近い箇所はゲート電極膜のアスペクト比が高くなるため、層間膜に接続孔を開口する際のドライエッチングも困難になるという問題点がある。
【０００５】
【特許文献１】特開平０５−２５９３９９号公報
【特許文献２】特開昭６１−０５１９７４号公報
【特許文献３】特開昭５８−１４５１５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記したように、最近の半導体素子の微細化にともない半導体基板の斜面を使用したＭＯＳトランジスタにおいては斜面の上端に近い箇所と下端に近い箇所とでゲート電極膜の膜厚が異なる。このためドライエッチングによるパターニングが困難になるという問題点がある。本発明の目的は，上記した問題に鑑み、斜面の下端に近い箇所においてもパターニングしやすい半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【０００８】
本発明の半導体装置の製造方法は、シリコン基板に溝を形成する工程と、ゲート絶縁膜と第１のゲート電極膜を成膜する工程と、前記溝の斜面下端近傍側の前記第１のゲート電極膜をパターニングし第１のゲート電極を形成する工程を備えたことを特徴とする。
【０００９】
本発明の半導体装置の製造方法においては、さらに形成された前記第１のゲート電極間のスペースを拡散層となる充填材で前記シリコン基板の主表面の高さまで充填することを特徴とする。
【００１０】
本発明の半導体装置の製造方法においては、前記充填材として、エピタキシャルシリコン、高融点金属、高融点金属の合金、ポリシリコンから選択された１つ、又はこれらを積層することにより形成することを特徴とする。
【００１１】
本発明の半導体装置の製造方法においては、前記充填材により充填した後に、第２のゲート電極膜を成膜し、該第２のゲート電極膜及び前記第１のゲート電極膜の残り部分を同時にパターニングすることを特徴とする。
【００１２】
本発明の半導体装置の製造方法においては、前記第１のゲート電極膜はポリシリコンにより形成され、前記第２のゲート電極膜はタングステン、窒化タングステン、ポリシリコンから成る積層構造により形成されることを特徴とする。
【００１３】
本発明の半導体装置の製造方法においては、前記第１のゲート電極膜はポリシリコンにより形成され、前記第２のゲート電極膜はタングステンシリサイドとポリシリコンから成る積層構造により形成されることを特徴とする。
【００１４】
本発明の半導体装置は、上記したいずれかの半導体装置の製造方法により製造されたことを特徴とする。
【００１５】
本発明の半導体装置は、溝の斜面部にゲート電極を構成し、斜面の上端付近の半導体基板の主表面を一方の拡散層とし、斜面の下端付近を充填材により前記半導体基板の主表面の高さまで充填し、該充填材を他方の拡散層とするＭＯＳトランジスタを備えたことを特徴とする。
【発明の効果】
【００１６】
本発明における斜面にゲート電極を有するＭＯＳトランジスタは、最初に斜面の下端に近い箇所の下層ゲート電極膜のパターニングを行う。さらに下層ゲート電極間を基板の主表面と同じ高さとなるように充填材で埋設させ、上層のゲート電極膜を成膜しゲート電極膜のパターニングを行う。ゲート電極間を基板の主表面と同じ高さとすることで、コンタクトホール開口時のアスペクト比を小さくする。
【００１７】
第１の効果としては、ゲート電極膜の膜厚が異なる斜面の上端部と下端部を分けてドライエッチングすることにより、ゲート電極のパターニングが容易になる。第２の効果は、斜面下端部を充填材で埋設させゲート電極のアスペクト比が高くなることを抑制し、接続孔のドライエッチングが容易になる。以上のことにより、ゲート線幅の小さい半導体装置において、ゲート長を大きくとることができ、短チャネル効果によるトランジスタ性能の劣化を抑制することができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施形態について図１〜４を参照して説明する。図１にＤＲＡＭセル部の断面図を示す。図２〜４には各工程におけるトランジスタの断面図を、図２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、図３（Ｅ）、（Ｆ）、（Ｇ）、（Ｈ）、図４（Ｉ）、（Ｊ）、（Ｋ）、（Ｌ）に示す。
【００１９】
図１を参照すると、本発明の実施例としてＤＲＡＭ(Dynamic Random Access Memory)のメモリセル部の断面図を示す。ここでは共通のビット線に接続された２ビット分のメモリセルを示している。シリコン基板１の活性領域に斜面１０１が設けられ、この斜面１０１上にゲート絶縁膜(非常に薄いため図示されていない)を介してＭＯＳトランジスタのゲート電極２０１が設けられている。かかるゲート電極においては、チャネル部分が斜面上に形成されることから寸法幅よりもトランジスタのチャネル長を大きくとることができる。そのためデバイスの寸法が小さくなった場合でも、短チャネル効果によるトランジスタの特性の劣化を抑制することができるという効果がある。
【００２０】
斜面の下端付近のゲート電極間は充填され、その表面は半導体基板表面と同じ高さにある。斜面に形成されたＭＯＳトランジスタの拡散層はコンタクトプラグ３０１により接続される。中央部にある共通の拡散層はビット線４０１に接続される。両側の拡散層からはそれぞれのメモリセル容量５０１に接続される。斜面に形成されたＭＯＳトランジスタを使用することで短チャネル効果によるトランジスタの特性の劣化を抑制され、メモリセルの面積を小さくすることができる。その結果大容量のＤＲＡＭが得られる。
【００２１】
次に、図２〜４を参照して実施例の製造方法を説明する。始めに、図２（Ａ）示すように、従来と同様にして結晶軸（００１）のシリコン基板１上に厚さ約１０ｎｍの熱酸化膜(非常に薄いため図示されていない)を介して厚さ約１００ｎｍの第１のシリコン窒化膜２をＣＶＤ(Chemical Vapor Deposition)によって堆積させる。第１のシリコン窒化膜２を、フォトレジストをマスクとしてドライエッチングによってパターニングする。その後、更にこの第１のシリコン窒化膜２をマスクとしてシリコン基板１をドライエッチングして、深さ約２５０ｎｍの開口を設ける。次にこの開口部にＣＶＤ法によってシリコン酸化膜３を埋め込んだ後、ＣＭＰ(Chemical Mechanical Polishing)とウェットエッチングによって余分なシリコン酸化膜を除去し、ＳＴＩ(Shallow Trench Isolation)を形成する。
【００２２】
次に、図２（Ｂ）に示すように、第１のシリコン窒化膜２を、フォトレジストをマスクとしてドライエッチングし、活性領域部分に溝となるべきパターンを形成して、フォトレジストを除去する。次に、図２（Ｃ）に示すように、第１のシリコン窒化膜２をマスクとして、アンモニア水等のアルカリ性の薬液でシリコン基板１をウェットエッチングして、溝４を活性領域部分に設ける。シリコンの結晶軸としては、逆台形状の溝４の側面は（１１１）面、底面は（００１）面となる。溝４の深さは約１００ｎｍである。次に、図２（Ｄ）に示すように、第１シリコン窒化膜と熱酸化膜を除去した後、シリコン基板１の表面を熱酸化して、厚さ約６ｎｍの熱酸化膜(非常に薄いため図示されていない)を形成し、更に厚さ約１４０ｎｍの第１のポリシリコン膜５をＣＶＤ法によって堆積させる。この第１のポリシリコン膜５はゲート電極膜の下層部を構成する第１のゲート電極膜である。
【００２３】
次に、図３（Ｅ）示すように、第１のポリシリコン膜５をＣＭＰによって平坦化した後、第１のポリシリコン膜５上に厚さ約５０ｎｍの第２のシリコン窒化膜６をＣＶＤ法によって堆積させる。次に、図３（Ｆ）に示すように、第２のシリコン窒化膜６を、フォトレジストをマスクとしてドライエッチングによってパターニングした後、フォトレジストを除去する。更に第２のシリコン窒化膜６をマスクとして第１のポリシリコン膜５をドライエッチングして、シリコン基板１に達する開口７を形成する。このドライエッチングにより溝４の斜面下端近傍側のポリシリコン膜５がエッチングされ、ゲート電極の片側のエッジがパターニングされる。
【００２４】
次に、図３（Ｇ）に示すように、第３のシリコン窒化膜を堆積させた後、ドライエッチングによってエッチバックし、開口７の側面にシリコン窒化膜から成る厚さ１０〜２０ｎｍのサイドウォール８を形成する。次に、図３（Ｈ）に示すように、開口７の底に選択的に充填材としてシリコンをエピタキシャル成長させ、エピタキシャル層９を形成する。エピタキシャル層９の上端は、シリコン基板１の表面とほぼ同じ高さとなるようにする。ここでのエピタキシャル層９はトランジスタの拡散層となることから、エピタキシャル成長の途中から不純物を導入し拡散層とすることができる。このように開口７は充填材であるエピタキシャル層９で埋設されることでその段差は解消される。更に、厚さ４０ｎｍ程度の第３のシリコン窒化膜１０を堆積させ、エピタキシャル成長したシリコンの表面をシリコン窒化膜で被覆する。
【００２５】
次に、図４（Ｉ）に示すように、ＣＭＰによって上面における余分なシリコン窒化膜を除去し、エピタキシャル層９の上端部のみにシリコン窒化膜を残した状態とする。厚さ３０〜７０ｎｍの第２のポリシリコン膜１１をＣＶＤ法によって堆積させる。次に、図４（Ｊ）に示すように、第２のポリシリコン膜１１の上にタングステン及び窒化タングステンから成る金属層１２を５０〜６０ｎｍ、スパッタ法等によって堆積させる。第２のポリシリコン膜１１、タングステン及び窒化タングステンから成る金属層１２は上層のゲート電極膜である。さらにシリコン窒化膜を含むハードマスク層１３を１００〜１５０ｎｍ、ＣＶＤ法等によって堆積させ、フォトレジストをマスクとしてハードマスク層１３をドライエッチングする。更に、フォトレジストを除去した後、ハードマスク層１３をマスクとして、タングステン、窒化タングステン、第２のポリシリコン、第１のポリシリコンの各層をドライエッチングする。このドライエッチングによりゲート電極がパターニングされる。
【００２６】
次に、図４（Ｋ）に示すように、厚さ５〜２０ｎｍの第４のシリコン窒化膜１４を堆積させた後、シリコン酸化膜から成る層間膜１５を５００〜７００ｎｍ堆積させ、ＣＭＰによって表面を平坦化する。次に、図４（Ｌ）に示すように、フォトレジストをマスクとして層間膜１５をドライエッチングして開口１６を設け、更に、フォトレジストを除去した後、開口１６の底部のシリコン窒化膜をドライエッチングして シリコン基板１に達する接続孔とする。溝斜面の下端付近は充填材で埋設され主表面と同じ高さであることから、ここでの開口６のエッチングにおけるアスペクト比は同じであり、微細パターンのパターニング、エッチングが可能となる。最後に、従来と同様にしてコンタクトプラグやキャパシタ、金属配線を形成し、図１のＤＲＡＭのメモリセルを得る。
【００２７】
上記実施例において、ゲート電極はタングステン、窒化タングステン、ポリシリコンから成る積層構造を用いているが、タングステンシリサイドとポリシリコンの積層構造や、ポリシリコンの単層構造を用いた場合でも同様に構成することができる。また、ポリシリコン層は不純物を含んでいてもよく、ポリシリコン層への不純物の導入は、ＣＶＤによる堆積の際に気相から導入する他、堆積後にイオン注入によって行うこともできる。さらにエピタキシャル層によりシリコン基板の主表面の高さまで埋設したが、エピタキシャル層の代わりに高融点金属、高融点金属の合金、ポリシリコン又はエピタキシャル層を含むこれらの複合層により形成できる。充填材は拡散層として機能し、シリコン基板の主表面の高さまで埋設できる材料であればその材質はとくに限定されるものではない。
【００２８】
本実施例では、シリコン基板の斜面上にトランジスタのゲート電極を形成する際に、厚さが異なる斜面の上端部と下端部を分けてドライエッチングする。このためドライエッチングによるゲート電極のパターニングが容易になるという利点が得られる。また、斜面下端部にシリコンのエピタキシャル層を形成することで、この部分のゲート電極のアスペクト比が高くなることを抑え、接続孔の開口が容易になるという利点が得られる。本発明を用いる事によって短チャネル効果によるトランジスタの特性の劣化が抑制され、メモリセルの面積を小さくすることができる。その結果大集積化された半導体装置が得られる。
【００２９】
以上、実施例につき詳述したが、本願はこれらの実施例に限定されるものではなく、種々変更して任意に組み合わせて適用することが可能である。また本発明の概念を超えない範囲で、種々変更して実施することが可能であり、これらが本願に含まれることはいうまでもない。
【図面の簡単な説明】
【００３０】
【図１】本発明におけるＤＲＡＭのメモリセル部の断面図である。
【図２】本発明の各工程における断面図（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）である。
【図３】本発明の各工程における断面図（Ｅ）、（Ｆ）、（Ｇ）、（Ｈ）である。
【図４】本発明の各工程における断面図（Ｉ）、（Ｊ）、（Ｋ）、（Ｌ）である。
【図５】従来例における断面図（Ａ）、（Ｂ）である。
【符号の説明】
【００３１】
１ シリコン基板
２、６、１０、１４ シリコン窒化膜
３ シリコン酸化膜
４、７、１６ 開口
５、１１ ポリシリコン膜
８ サイドウォール
９ エピタキシャル層
１２ 金属層
１３ ハードマスク膜
１５ 層間膜
１０１ 斜面
２０１ ゲート電極
３０１ コンタクトプラグ
４０１ ビット線
５０１ メモリセル容量
【技術分野】
【０００１】
本発明は半導体装置に係り、特に半導体基板の斜面に形成されたＭＯＳトランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の進歩は目覚しく、ＤＲＡＭ（Dynamic Random Access memory）を例に挙げると、ほぼ１〜１．５年毎に２倍のペースで半導体素子の高集積化が為されている。これらの高集積化の達成のためにＭＯＳ（Metal-Oxide-Semiconductor）トランジスタの寸法も縮小化されている。この寸法の縮小化に伴ってＭＯＳトランジスタの性能が短チャネル効果によって劣化することが懸念されている。この対策としては、シリコン基板表面に設けられた斜面上にゲート電極を形成することが考えられる。このような構造では、ゲート電極の線幅に比べて実際のゲート長を長くすることができる。
【０００３】
斜面上にゲート電極を形成する半導体装置としては下記特許文献がある。特許文献１（特開平０５−２５９３９９）には、斜面をゲートとし、底部と主表面とをソース／ドレインとするトランジスタが開示されている。特許文献２（特開昭６１−０５１９７４）では斜面上にＭＯＳトランジスタを形成している。特許文献３（特開昭５８−１４５１５６）には底部のエンハンスメント型ＭＯＳと斜面のデプレッション型ＭＯＳとを接続したＭＯＳトランジスタが開示されている。
【０００４】
しかしこれらの斜面を使用したＭＯＳトランジスタにおいては下記の問題がある。図５（Ａ）に示すように、ゲート電極膜の膜厚に比較して素子の寸法が十分に大きい場合には、斜面の上端（開口部）付近と下端（底部）付近でのゲート電極膜の膜厚はほぼ等しい。しかし、図５（Ｂ）に示すように、半導体装置の寸法が小さくなると、斜面に囲まれた溝部の幅が狭くなり、ゲート電極材料は溝部を完全に埋め込んでしまう。このような状態では、斜面の上端に近い箇所と下端に近い箇所とでゲート電極膜の膜厚が異なることになり、ドライエッチングによるパターニングが困難になる。また、斜面の下端に近い箇所はゲート電極膜のアスペクト比が高くなるため、層間膜に接続孔を開口する際のドライエッチングも困難になるという問題点がある。
【０００５】
【特許文献１】特開平０５−２５９３９９号公報
【特許文献２】特開昭６１−０５１９７４号公報
【特許文献３】特開昭５８−１４５１５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記したように、最近の半導体素子の微細化にともない半導体基板の斜面を使用したＭＯＳトランジスタにおいては斜面の上端に近い箇所と下端に近い箇所とでゲート電極膜の膜厚が異なる。このためドライエッチングによるパターニングが困難になるという問題点がある。本発明の目的は，上記した問題に鑑み、斜面の下端に近い箇所においてもパターニングしやすい半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【０００８】
本発明の半導体装置の製造方法は、シリコン基板に溝を形成する工程と、ゲート絶縁膜と第１のゲート電極膜を成膜する工程と、前記溝の斜面下端近傍側の前記第１のゲート電極膜をパターニングし第１のゲート電極を形成する工程を備えたことを特徴とする。
【０００９】
本発明の半導体装置の製造方法においては、さらに形成された前記第１のゲート電極間のスペースを拡散層となる充填材で前記シリコン基板の主表面の高さまで充填することを特徴とする。
【００１０】
本発明の半導体装置の製造方法においては、前記充填材として、エピタキシャルシリコン、高融点金属、高融点金属の合金、ポリシリコンから選択された１つ、又はこれらを積層することにより形成することを特徴とする。
【００１１】
本発明の半導体装置の製造方法においては、前記充填材により充填した後に、第２のゲート電極膜を成膜し、該第２のゲート電極膜及び前記第１のゲート電極膜の残り部分を同時にパターニングすることを特徴とする。
【００１２】
本発明の半導体装置の製造方法においては、前記第１のゲート電極膜はポリシリコンにより形成され、前記第２のゲート電極膜はタングステン、窒化タングステン、ポリシリコンから成る積層構造により形成されることを特徴とする。
【００１３】
本発明の半導体装置の製造方法においては、前記第１のゲート電極膜はポリシリコンにより形成され、前記第２のゲート電極膜はタングステンシリサイドとポリシリコンから成る積層構造により形成されることを特徴とする。
【００１４】
本発明の半導体装置は、上記したいずれかの半導体装置の製造方法により製造されたことを特徴とする。
【００１５】
本発明の半導体装置は、溝の斜面部にゲート電極を構成し、斜面の上端付近の半導体基板の主表面を一方の拡散層とし、斜面の下端付近を充填材により前記半導体基板の主表面の高さまで充填し、該充填材を他方の拡散層とするＭＯＳトランジスタを備えたことを特徴とする。
【発明の効果】
【００１６】
本発明における斜面にゲート電極を有するＭＯＳトランジスタは、最初に斜面の下端に近い箇所の下層ゲート電極膜のパターニングを行う。さらに下層ゲート電極間を基板の主表面と同じ高さとなるように充填材で埋設させ、上層のゲート電極膜を成膜しゲート電極膜のパターニングを行う。ゲート電極間を基板の主表面と同じ高さとすることで、コンタクトホール開口時のアスペクト比を小さくする。
【００１７】
第１の効果としては、ゲート電極膜の膜厚が異なる斜面の上端部と下端部を分けてドライエッチングすることにより、ゲート電極のパターニングが容易になる。第２の効果は、斜面下端部を充填材で埋設させゲート電極のアスペクト比が高くなることを抑制し、接続孔のドライエッチングが容易になる。以上のことにより、ゲート線幅の小さい半導体装置において、ゲート長を大きくとることができ、短チャネル効果によるトランジスタ性能の劣化を抑制することができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施形態について図１〜４を参照して説明する。図１にＤＲＡＭセル部の断面図を示す。図２〜４には各工程におけるトランジスタの断面図を、図２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、図３（Ｅ）、（Ｆ）、（Ｇ）、（Ｈ）、図４（Ｉ）、（Ｊ）、（Ｋ）、（Ｌ）に示す。
【００１９】
図１を参照すると、本発明の実施例としてＤＲＡＭ(Dynamic Random Access Memory)のメモリセル部の断面図を示す。ここでは共通のビット線に接続された２ビット分のメモリセルを示している。シリコン基板１の活性領域に斜面１０１が設けられ、この斜面１０１上にゲート絶縁膜(非常に薄いため図示されていない)を介してＭＯＳトランジスタのゲート電極２０１が設けられている。かかるゲート電極においては、チャネル部分が斜面上に形成されることから寸法幅よりもトランジスタのチャネル長を大きくとることができる。そのためデバイスの寸法が小さくなった場合でも、短チャネル効果によるトランジスタの特性の劣化を抑制することができるという効果がある。
【００２０】
斜面の下端付近のゲート電極間は充填され、その表面は半導体基板表面と同じ高さにある。斜面に形成されたＭＯＳトランジスタの拡散層はコンタクトプラグ３０１により接続される。中央部にある共通の拡散層はビット線４０１に接続される。両側の拡散層からはそれぞれのメモリセル容量５０１に接続される。斜面に形成されたＭＯＳトランジスタを使用することで短チャネル効果によるトランジスタの特性の劣化を抑制され、メモリセルの面積を小さくすることができる。その結果大容量のＤＲＡＭが得られる。
【００２１】
次に、図２〜４を参照して実施例の製造方法を説明する。始めに、図２（Ａ）示すように、従来と同様にして結晶軸（００１）のシリコン基板１上に厚さ約１０ｎｍの熱酸化膜(非常に薄いため図示されていない)を介して厚さ約１００ｎｍの第１のシリコン窒化膜２をＣＶＤ(Chemical Vapor Deposition)によって堆積させる。第１のシリコン窒化膜２を、フォトレジストをマスクとしてドライエッチングによってパターニングする。その後、更にこの第１のシリコン窒化膜２をマスクとしてシリコン基板１をドライエッチングして、深さ約２５０ｎｍの開口を設ける。次にこの開口部にＣＶＤ法によってシリコン酸化膜３を埋め込んだ後、ＣＭＰ(Chemical Mechanical Polishing)とウェットエッチングによって余分なシリコン酸化膜を除去し、ＳＴＩ(Shallow Trench Isolation)を形成する。
【００２２】
次に、図２（Ｂ）に示すように、第１のシリコン窒化膜２を、フォトレジストをマスクとしてドライエッチングし、活性領域部分に溝となるべきパターンを形成して、フォトレジストを除去する。次に、図２（Ｃ）に示すように、第１のシリコン窒化膜２をマスクとして、アンモニア水等のアルカリ性の薬液でシリコン基板１をウェットエッチングして、溝４を活性領域部分に設ける。シリコンの結晶軸としては、逆台形状の溝４の側面は（１１１）面、底面は（００１）面となる。溝４の深さは約１００ｎｍである。次に、図２（Ｄ）に示すように、第１シリコン窒化膜と熱酸化膜を除去した後、シリコン基板１の表面を熱酸化して、厚さ約６ｎｍの熱酸化膜(非常に薄いため図示されていない)を形成し、更に厚さ約１４０ｎｍの第１のポリシリコン膜５をＣＶＤ法によって堆積させる。この第１のポリシリコン膜５はゲート電極膜の下層部を構成する第１のゲート電極膜である。
【００２３】
次に、図３（Ｅ）示すように、第１のポリシリコン膜５をＣＭＰによって平坦化した後、第１のポリシリコン膜５上に厚さ約５０ｎｍの第２のシリコン窒化膜６をＣＶＤ法によって堆積させる。次に、図３（Ｆ）に示すように、第２のシリコン窒化膜６を、フォトレジストをマスクとしてドライエッチングによってパターニングした後、フォトレジストを除去する。更に第２のシリコン窒化膜６をマスクとして第１のポリシリコン膜５をドライエッチングして、シリコン基板１に達する開口７を形成する。このドライエッチングにより溝４の斜面下端近傍側のポリシリコン膜５がエッチングされ、ゲート電極の片側のエッジがパターニングされる。
【００２４】
次に、図３（Ｇ）に示すように、第３のシリコン窒化膜を堆積させた後、ドライエッチングによってエッチバックし、開口７の側面にシリコン窒化膜から成る厚さ１０〜２０ｎｍのサイドウォール８を形成する。次に、図３（Ｈ）に示すように、開口７の底に選択的に充填材としてシリコンをエピタキシャル成長させ、エピタキシャル層９を形成する。エピタキシャル層９の上端は、シリコン基板１の表面とほぼ同じ高さとなるようにする。ここでのエピタキシャル層９はトランジスタの拡散層となることから、エピタキシャル成長の途中から不純物を導入し拡散層とすることができる。このように開口７は充填材であるエピタキシャル層９で埋設されることでその段差は解消される。更に、厚さ４０ｎｍ程度の第３のシリコン窒化膜１０を堆積させ、エピタキシャル成長したシリコンの表面をシリコン窒化膜で被覆する。
【００２５】
次に、図４（Ｉ）に示すように、ＣＭＰによって上面における余分なシリコン窒化膜を除去し、エピタキシャル層９の上端部のみにシリコン窒化膜を残した状態とする。厚さ３０〜７０ｎｍの第２のポリシリコン膜１１をＣＶＤ法によって堆積させる。次に、図４（Ｊ）に示すように、第２のポリシリコン膜１１の上にタングステン及び窒化タングステンから成る金属層１２を５０〜６０ｎｍ、スパッタ法等によって堆積させる。第２のポリシリコン膜１１、タングステン及び窒化タングステンから成る金属層１２は上層のゲート電極膜である。さらにシリコン窒化膜を含むハードマスク層１３を１００〜１５０ｎｍ、ＣＶＤ法等によって堆積させ、フォトレジストをマスクとしてハードマスク層１３をドライエッチングする。更に、フォトレジストを除去した後、ハードマスク層１３をマスクとして、タングステン、窒化タングステン、第２のポリシリコン、第１のポリシリコンの各層をドライエッチングする。このドライエッチングによりゲート電極がパターニングされる。
【００２６】
次に、図４（Ｋ）に示すように、厚さ５〜２０ｎｍの第４のシリコン窒化膜１４を堆積させた後、シリコン酸化膜から成る層間膜１５を５００〜７００ｎｍ堆積させ、ＣＭＰによって表面を平坦化する。次に、図４（Ｌ）に示すように、フォトレジストをマスクとして層間膜１５をドライエッチングして開口１６を設け、更に、フォトレジストを除去した後、開口１６の底部のシリコン窒化膜をドライエッチングして シリコン基板１に達する接続孔とする。溝斜面の下端付近は充填材で埋設され主表面と同じ高さであることから、ここでの開口６のエッチングにおけるアスペクト比は同じであり、微細パターンのパターニング、エッチングが可能となる。最後に、従来と同様にしてコンタクトプラグやキャパシタ、金属配線を形成し、図１のＤＲＡＭのメモリセルを得る。
【００２７】
上記実施例において、ゲート電極はタングステン、窒化タングステン、ポリシリコンから成る積層構造を用いているが、タングステンシリサイドとポリシリコンの積層構造や、ポリシリコンの単層構造を用いた場合でも同様に構成することができる。また、ポリシリコン層は不純物を含んでいてもよく、ポリシリコン層への不純物の導入は、ＣＶＤによる堆積の際に気相から導入する他、堆積後にイオン注入によって行うこともできる。さらにエピタキシャル層によりシリコン基板の主表面の高さまで埋設したが、エピタキシャル層の代わりに高融点金属、高融点金属の合金、ポリシリコン又はエピタキシャル層を含むこれらの複合層により形成できる。充填材は拡散層として機能し、シリコン基板の主表面の高さまで埋設できる材料であればその材質はとくに限定されるものではない。
【００２８】
本実施例では、シリコン基板の斜面上にトランジスタのゲート電極を形成する際に、厚さが異なる斜面の上端部と下端部を分けてドライエッチングする。このためドライエッチングによるゲート電極のパターニングが容易になるという利点が得られる。また、斜面下端部にシリコンのエピタキシャル層を形成することで、この部分のゲート電極のアスペクト比が高くなることを抑え、接続孔の開口が容易になるという利点が得られる。本発明を用いる事によって短チャネル効果によるトランジスタの特性の劣化が抑制され、メモリセルの面積を小さくすることができる。その結果大集積化された半導体装置が得られる。
【００２９】
以上、実施例につき詳述したが、本願はこれらの実施例に限定されるものではなく、種々変更して任意に組み合わせて適用することが可能である。また本発明の概念を超えない範囲で、種々変更して実施することが可能であり、これらが本願に含まれることはいうまでもない。
【図面の簡単な説明】
【００３０】
【図１】本発明におけるＤＲＡＭのメモリセル部の断面図である。
【図２】本発明の各工程における断面図（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）である。
【図３】本発明の各工程における断面図（Ｅ）、（Ｆ）、（Ｇ）、（Ｈ）である。
【図４】本発明の各工程における断面図（Ｉ）、（Ｊ）、（Ｋ）、（Ｌ）である。
【図５】従来例における断面図（Ａ）、（Ｂ）である。
【符号の説明】
【００３１】
１ シリコン基板
２、６、１０、１４ シリコン窒化膜
３ シリコン酸化膜
４、７、１６ 開口
５、１１ ポリシリコン膜
８ サイドウォール
９ エピタキシャル層
１２ 金属層
１３ ハードマスク膜
１５ 層間膜
１０１ 斜面
２０１ ゲート電極
３０１ コンタクトプラグ
４０１ ビット線
５０１ メモリセル容量
【特許請求の範囲】
【請求項１】
半導体装置の製造方法において、シリコン基板に溝を形成する工程と、ゲート絶縁膜と第１のゲート電極膜を成膜する工程と、前記溝の斜面下端近傍側の前記第１のゲート電極膜をパターニングし第１のゲート電極を形成する工程を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
さらに、形成された前記第１のゲート電極間のスペースを拡散層となる充填材で前記シリコン基板の主表面の高さまで充填することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記充填材として、エピタキシャルシリコン、高融点金属、高融点金属の合金、ポリシリコンから選択された１つ、又はこれらを積層することにより形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記充填材により充填した後に、第２のゲート電極膜を成膜し、該第２のゲート電極膜及び前記第１のゲート電極膜の残り部分を同時にパターニングすることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第１のゲート電極膜はポリシリコンにより形成され、前記第２のゲート電極膜はタングステン、窒化タングステン、ポリシリコンから成る積層構造により形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１のゲート電極膜はポリシリコンにより形成され、前記第２のゲート電極膜はタングステンシリサイドとポリシリコンから成る積層構造により形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれかに記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
【請求項８】
半導体装置において、溝の斜面部にゲート電極を構成し、斜面の上端付近の半導体基板の主表面を一方の拡散層とし、斜面の下端付近を充填材により前記半導体基板の主表面の高さまで充填し、該充填材を他方の拡散層とするＭＯＳトランジスタを備えたことを特徴とする半導体装置。
【請求項１】
半導体装置の製造方法において、シリコン基板に溝を形成する工程と、ゲート絶縁膜と第１のゲート電極膜を成膜する工程と、前記溝の斜面下端近傍側の前記第１のゲート電極膜をパターニングし第１のゲート電極を形成する工程を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
さらに、形成された前記第１のゲート電極間のスペースを拡散層となる充填材で前記シリコン基板の主表面の高さまで充填することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記充填材として、エピタキシャルシリコン、高融点金属、高融点金属の合金、ポリシリコンから選択された１つ、又はこれらを積層することにより形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記充填材により充填した後に、第２のゲート電極膜を成膜し、該第２のゲート電極膜及び前記第１のゲート電極膜の残り部分を同時にパターニングすることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第１のゲート電極膜はポリシリコンにより形成され、前記第２のゲート電極膜はタングステン、窒化タングステン、ポリシリコンから成る積層構造により形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１のゲート電極膜はポリシリコンにより形成され、前記第２のゲート電極膜はタングステンシリサイドとポリシリコンから成る積層構造により形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれかに記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
【請求項８】
半導体装置において、溝の斜面部にゲート電極を構成し、斜面の上端付近の半導体基板の主表面を一方の拡散層とし、斜面の下端付近を充填材により前記半導体基板の主表面の高さまで充填し、該充填材を他方の拡散層とするＭＯＳトランジスタを備えたことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００７−２２０７３４（Ｐ２００７−２２０７３４Ａ）
【公開日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願番号】特願２００６−３６７９１（Ｐ２００６−３６７９１）
【出願日】平成１８年２月１４日（２００６．２．１４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願日】平成１８年２月１４日（２００６．２．１４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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