パターニング方法は、相補的なレチクルの組を個別に転写することを可能にする。一実施形態においては、例えば本方法では、位相シフトマスク（ＰＳＭ）（１１２）をエッチングし、次にｃＰＳＭマスク（１１０）に対応するカットマスクをエッチングする。更に、分離相補型マスクパターン転写方法は２つの個別の、かつ分離されたマスクパターニング工程を含み、これらの工程では、像を最終ウェハパターニングの前に、複合パターンを、中間ハードマスク（１１２）に部分的に転写することにより形成する。中間ハードマスク材料（１１２）及び最終ハードマスク材料（１１０）は、像が最終エッチングプロセスの前に下層の基板（１０２）またはウェハに像が転写されることがないように選択される。
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本発明の実施形態は、基板上に配置された誘電層上にキャッピング層を堆積するための方法を提供する。一例では、プロセスは、基板を堆積プロセスに曝して、この上に誘電層を形成するステップと、該基板をシリコン前駆体および酸化ガスの順次パルスに曝して、堆積プロセス中にシリコン含有層を該誘電層上に形成するステップと、該基板を窒化プロセスに曝して、この上にキャッピング層を形成するステップと、所定の時間該基板をアニーリングプロセスに曝すステップとを含む。該キャッピング層は約５Å以下の厚さを有していてもよい。一例では、該酸化ガスが、触媒を含有する水蒸気生成器によって処理された水素源ガスおよび酸素源ガスから生じた水蒸気を含有する。別の例では、該堆積、窒化およびアニーリングプロセスが同じプロセスチャンバで生じる。 （もっと読む）

本発明の実施形態により、高ドーパント濃度を含有するエピタキシャルシリコンゲルマニウム材料を選択的に堆積するなど、シリコン含有材料を堆積するためのプロセスが提供される。一実施例において、１つの層を別の層の上部に堆積するために、少なくとも２つの異なるプロセスガスに基板が曝される。１つのプロセスガスは、ジクロロシラン、ゲルマニウム源、およびエッチャントを含有し、次のプロセスガスは、シランおよびエッチャントを含有する。他の実施例において、プロセスガスが、ジクロロシラン、メチルシラン、および塩化水素、またはシラン、メチルシラン、および塩化水素を含有する。一態様において、堆積された層が、結晶格子内に格子間部位を有し、格子間部位内に約３ａｔ％以下の炭素を含有し、引き続き、結晶格子の置換部位内に炭素を包含するようにアニーリングされる。別の態様において、シリコンゲルマニウム積層体が、約２５ａｔ％以下、約２５ａｔ％以上、および約５ａｔ％以下のゲルマニウム濃度を含有する第１、第２、および第３の層を有する。 （もっと読む）

一実施形態において、本発明は、一般に、基板上に堆積されたドープされた層をアニールするための方法を提供する。この方法は、ゲート酸化物層のような基板の表面に多結晶層を堆積するステップと、この多結晶層にドーパントを注入して、ドープされた多結晶層を形成するステップとを備えている。この方法は、更に、ドープされた多結晶層を急速加熱アニールに露出して、多結晶層全体にわたりドーパントを容易に分配するステップを備えている。その後、この方法は、ドープされた多結晶層をレーザアニールに露出して、多結晶層の上部のドーパントを活性化するステップを備えている。レーザアニールは、ドーパント、即ち原子を多結晶材料の結晶格子へ合体させる。 （もっと読む）

トランジスタおよびその製造方法。ゲート誘電体材料を堆積する前に半導体基材をドープする。別個のアニール工程、または、トランジスタを製造するために使用される後続のアニール工程の間を用いて、ドーパント種を、基材のドープされた領域から、ゲート誘電体内に出力拡散して、ドープされたゲート誘電体を生成する。ドーパント種は、ゲート誘電体の原子構造における各空孔を埋め、その結果、トランジスタの動作速度が上昇し、電力消費が低減され、電圧安定性が改善される。
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シリコン基板１０１とポリシリコンゲート電極１０４とを電気的に絶縁する高誘電率ゲート絶縁膜１０２として、Ｈｆ、Ｚｒ又はＡｌの少なくとも一つの構成元素を含有する金属酸化物薄膜又は金属シリケート薄膜が設けられている。この半導体装置について、ポリシリコンゲート電極１０４を加工した後に、高誘電率ゲート絶縁膜１０２の側面又は表面が露出した状態で、分子中に酸素原子を含む酸化剤雰囲気中で熱処理を施す。この熱処理により、高誘電率ゲート絶縁膜１０２とポリシリコンゲート電極１０４との界面の電気的欠陥１０５が消失する。 （もっと読む）

誘電体層（１４，２２，２４，３２）は、ランタン、ルテチウム、及び酸素により構成され、かつ２つの導体の間、または導体（１４，２０，３４）と基板（１２，２６，３０）との間に形成される。一の実施形態では、誘電体層は基板を覆って形成され、境界層を追加する必要がない。別の実施形態では、誘電体層（２２，４２，４６）に含まれる元素の分布は、ランタン含有量またはルテチウム含有量に関して傾斜する、または誘電体層（２２，４２，４６）は別の構成として、アルミニウムを含むことができる。更に別の実施形態では、絶縁層を導体または基板と誘電体層との間、または導体及び基板の両方と誘電体層との間に形成する。誘電体層は、分子ビームエピタキシー法によって形成することが好ましいが、原子層化学気相成長、物理気相成長、有機金属化学気相成長、またはパルスレーザ堆積によって形成することもできる。
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【課題】電界効果デバイスのゲート材料を提供すること。
【解決手段】電界効果デバイスのゲート材料として用いられるＴａおよびＮの化合物であって、さらに別の元素を含む可能性があり、約２０ｍΩｃｍより小さな比抵抗を有し、約０．９より大きなＮ対Ｔａの元素比を有する化合物が開示される。そのような化合物の代表的な実施態様であるＴａＳｉＮは、誘電体層および高ｋ誘電体層を含むＳｉＯ_２上の一般的なＣＭＯＳプロセス温度で安定であり、ｎ型Ｓｉの仕事関数に近い仕事関数を有する。第３アミルイミドトリス（ジメチルアミド）Ｔａ（ＴＡＩＭＡＴＡ）などのアルキルイミドトリス（ジアルキルアミド）Ｔａ化学種をＴａ前駆体として用いる化学的気相堆積方法によって、金属性Ｔａ−Ｎ化合物を堆積する。この堆積は共形であり、これらのＴａ−Ｎ金属化合物のＣＭＯＳプロセスフローへの融通の利く導入を可能にする。ＴａＮまたはＴａＳｉＮを用いて加工されたデバイスは、ほぼ理想的な特性を示す。 （もっと読む）

ＭＯＳ回路の過電圧保護のための横型高電圧接合デバイスは、基板領域によって第２接合領域から分離された第１接合領域を有する基板を含む。ＭＯＳゲート電極は基板領域の上に重なり、ゲート誘電体層によってそこから分離される。ＭＯＳゲート電極の対向辺に隣接してサイドウォールスペーサが存在し、基板領域の上に重なる。基板領域は、第１および第２接合領域の間の無接合半導体領域によって画定される。入力保護回路は横型高電圧接合デバイスを使用して、電圧過渡を接地ノードに転送する。
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シリコン基板（１０１）上に、ＲＴＯ法によりシリコン酸化物からなる下地層（１０３）を形成する。このとき、下地層（１０３）の膜厚を１．５ｎｍ以上とする。次に、下地層（１０３）上に、ＣＶＤ法によりハフニウム窒化物を０．５乃至１．０ｎｍの厚さに堆積させ、金属化合物層（１０４）とする。次に、水素雰囲気中において熱処理を施し、金属化合物層（１０４）から下地層（１０３）中にハフニウム元素を拡散させてシリケート化させ、ゲート絶縁膜（１０６）を形成する。その後、酸化雰囲気中において熱処理を行う。このとき、シリコン基板（１０１）とゲート絶縁膜（１０６）との界面には、ハフニウム元素が到達しないようにする。
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一実施形態においては、基板上にシリコン膜又はシリコンゲルマニウム膜を堆積させる方法であって、プロセスチャンバ内に基板を配置するステップと、基板表面を約６００℃〜９００℃の範囲の温度に、プロセスチャンバ内の圧力を約１３Ｐａ（０.１トール）〜約２７ｋＰａ（２００トール）の範囲に維持しつつ、加熱するステップと、を含む前記が提供される。堆積ガスは、プロセスチャンバに供給され、ＳｉＨ_４、任意のゲルマニウム源ガス、エッチング剤、キャリヤガス、任意に少なくとも１つのドーパントガスを含んでいる。シリコン膜又はシリコンゲルマニウム膜は、基板上に選択的且つエピタキシャル的に成長する。一実施形態は、シリコン含有膜とキャリヤガスとして不活性ガスを堆積させる方法を含んでいる。方法は、また、選択的シリコンゲルマニウムエピタキシャル膜を用いる電子デバイスの製造を含んでいる。 （もっと読む）

この発明は、基板と半導体本体（１）とを有する半導体装置（１０）に関し、半導体本体（１）がソース（２）及びドレイン（３）を有する第一のＦＥＴ（３）を備え、ソース（２）及びドレイン（３）は、金属シリサイドを含む接続領域（２Ｂ，３Ｂ）が設けられ、そして、ゲート（６）下部のチャネル領域（４）と境界を成し且つソース（２）及びドレイン（３）より厚みが薄く且つドーピング濃度が低いソース及びドレイン領域拡張部（２Ａ，３Ａ）に接続されている。ソース（２）及びドレイン（３）とソース及びドレイン領域拡張部（２Ａ，３Ａ）とは、第一の導電型で且つ厚み及びドーピング濃度がソース（２）及びドレイン（３）とソース及びドレイン領域拡張部（２Ａ，３Ａ）との間の中間領域（２Ｃ，３Ｃ）により互いに接続されている。このようにして、接続領域（２Ｂ，３Ｂ）と基板と間にリーク電流並びに短絡が起きるのが抑制され、一方で、ソース及びドレイン領域拡張部（２Ａ，３Ａ）を用いることの効果が維持される。好ましくは、中間領域（２Ｃ，３Ｃ）がゲート（６）直近のスペーサ（７）下部に位置し、好ましくは、これらは、なるべく傾けられたイオン注入により形成される。
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【課題】半導体基板（１２）に形成され、シリコン酸化物およびそれの異なる程度の窒化（１８Ｄと１８Ｅ）で構成されたＰＦＥＴゲート誘電体層（１６）およびＮＦＥＴゲート誘電体層（１４）でそれぞれ覆われたＰＦＥＴ領域およびＮＦＥＴ領域を有するＣＭＯＳ半導体（１０）材料を形成する方法を提供すること
【解決手段】シリコン基板（１２）にＰＦＥＴ領域（１６）およびＮＦＥＴ領域（１４）を設け、その上にＰＦＥＴおよびＮＦＥＴゲート酸化物層を形成する。ＰＦＥＴ領域の上のＰＦＥＴゲート酸化物層の窒化を行って、ＰＦＥＴ領域の上のＰＦＥＴゲート酸化物層に、第１の濃度レベルの窒素原子を有する、ＰＦＥＴ領域の上のＰＦＥＴゲート誘電体層（４２）を形成する。ＮＦＥＴゲート酸化物層の窒化を行って、第１の濃度レベルと異なる濃度レベルの窒素原子を有する、ＮＦＥＴ領域の上のＮＦＥＴゲート誘電体層（４０）を形成する。ＮＦＥＴゲート誘電体層（４０）およびＰＦＥＴゲート誘電体層（４２）は、同じ厚さを有することができる。 （もっと読む）

ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造に、低欠陥かつ低コストで移動度を向上した半導体装置を提供する。ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造として、空洞を有するシリコン基板上に、格子緩和シリコン・ゲルマニウム膜／濃度傾斜シリコン・ゲルマニウム膜を形成し、さらにその上に歪みシリコン膜を形成する。これにより、空洞近傍の格子の束縛が緩み、自由度が増すことにより、シリコン・ゲルマニウム膜の薄膜化が実現できるため、低欠陥かつ低コストで移動度を向上した半導体装置を提供できる。 （もっと読む）

【課題】 ウェハ内における相対的に均一な厚さ及び窒素濃度を有するＳｉＯ_ｘＮ_ｙ層を製造する方法を提供すること。
【解決手段】 基板を準備するステップと、該基板の上面に二酸化シリコン層を形成するステップと、還元雰囲気内でプラズマ窒化を実行し、該二酸化シリコン層を酸窒化シリコン層に変換するステップとを含む、ゲート誘電体層を製造する方法である。このように形成された誘電体層を、ＭＯＳＦＥＴの製造において用いることができる。 （もっと読む）

【課題】 自己制限的界面酸化による超極薄酸化物層および酸窒化物層の形成の提供。
【解決手段】 超極薄酸化物層および酸窒化物層は、基板の自己制限的酸化を達成するように、および超極薄酸化物並びに酸窒化物を提供するように、低圧プロセスを利用して形成される。被処理基板は、酸化物層、酸窒化物層、窒化物層、およびｈｉｇｈ−ｋ層のような初期の誘電体層を含むことができるか、あるいは、初期の誘電体層をなくすことができる。プロセスは、バッチ型処理チャンバを使用するか、あるいは、単一のウェーハ処理チャンバを使用することによって、実行されることができる。本発明の一実施例は、厚さ約１５ÅのＳｉＯ_２層をもたらす、Ｓｉ基板の自己制限的酸化を提供し、そこにおいて、ＳｉＯ_２層の厚さは、基板にわたって約１Å未満で変化する。 （もっと読む）

Ｓｉ（１００）基板の表面にシリコン酸化膜を形成した後、このシリコン酸化膜をプラズマ窒化して酸窒化シリコン膜にする。その後ＮＯガス雰囲気中で７７０乃至９７０℃の温度条件下で熱処理することにより、ゲート絶縁膜における基板との界面部分の窒素濃度を１乃至１０原子％にすると共に、基板と酸窒化シリコン膜との界面に存在する界面Ｓｉ結合欠陥の結合手の方位角分布が、基板の［１００］方位に対して２５°以上の角度にピークをもつようにする。 （もっと読む）

窒化ゲート誘電体層を形成するための方法及び装置。この方法は、電子温度スパイクを減少するために、滑らかに変化する変調のＲＦ電源により処理チャンバー内に窒素含有プラズマを発生することを含む。電源が滑らかに変化する変調のものであるときには、方形波変調のものに比して、電界効果トランジスタのチャンネル移動度及びゲート漏洩電流の結果が改善される。 （もっと読む）

窒素を含む誘電体膜を形成するための方法。この方法は、プラズマ窒化プロセスを使用して誘電体膜に窒素を組み込んで、酸窒化シリコン膜を形成するステップを含む。該酸窒化シリコン膜はまず、約７００℃〜１１００℃の温度で不活性または還元雰囲気においてアニーリングされる。該酸窒化シリコン膜は、約９００度〜１１００℃の温度で酸化雰囲気において２回目のアニーリングがなされる。 （もっと読む）

【課題】シリコン基板上のＳｉ_１−ｘＧｅ_ｘ層を用いた素子構造において、電流駆動能力の高いＭＩＳＦＥＴを含む半導体装置及びその製造方法を提供することにある。
【解決手段】シリコン基板１０１上に、Ｓｉ_１−ｘＧｅ_ｘ層１０３を形成し、このＳｉ_１−ｘＧｅ_ｘ層１０３にＭＩＳＦＥＴを形成する。ソース層及びドレイン領域１０６，１０７の接合深さを、前記Ｓｉ_１−ｘＧｅ_ｘ層１０３とシリコン層とが接する面を越えないようにする。 （もっと読む）