半導体装置及びその製造方法
Ｓｉ（１００）基板の表面にシリコン酸化膜を形成した後、このシリコン酸化膜をプラズマ窒化して酸窒化シリコン膜にする。その後ＮＯガス雰囲気中で７７０乃至９７０℃の温度条件下で熱処理することにより、ゲート絶縁膜における基板との界面部分の窒素濃度を１乃至１０原子％にすると共に、基板と酸窒化シリコン膜との界面に存在する界面Ｓｉ結合欠陥の結合手の方位角分布が、基板の［１００］方位に対して２５°以上の角度にピークをもつようにする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴを備えた半導体装置及びその製造方法に関し、特に、ＭＯＳＦＥＴのゲート絶縁膜が窒素を含む酸化膜により形成されている半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の代表として知られているＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：大規模集積回路）は、メモリ系デバイスとロジック系デバイスとに大別される。それらのデバイスのほとんどは、集積度の点で優れ且つコストダウンが図れるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属酸化物半導体電界効果トランジスタ）により構成されている。ＭＯＳＦＥＴは、通常、シリコン基板上にシリコン酸化膜等からなるゲート絶縁膜を介してゲート電極が設けられており、このゲート電極に制御電圧を印加することにより、ゲート絶縁膜直下のシリコン基板表面に形成されたチャネル領域の導電度を制御している。このようなＭＯＳＦＥＴにおいては、ゲート絶縁膜の信頼性を高めることが重要な技術課題になっている。
【０００３】
近時、高集積化を目的にＭＯＳＦＥＴの微細化が進められており、これに伴いゲート絶縁膜の薄膜化が進んでいる。しかしながら、例えば、厚さが２．５ｎｍ以下のシリコン酸化膜（ＳｉＯ２膜）によりゲート絶縁膜を形成した半導体装置においては、トンネル電流によるゲートリークが増大したり、ゲート電極であるポリシリコン層からＢが突き抜けて閾値がシフトしたりするため、ＭＯＳＦＥＴの特性が低下する。このようなゲート絶縁膜の薄膜化に伴うＭＯＳＦＥＴの特性の低下を抑制するためには、ゲート絶縁膜を形成するシリコン酸化膜へ窒素を添加することにより、ゲート絶縁膜の誘電率を増加させて、ゲート絶縁膜の換算膜厚を減少させることが極めて有効である。現在、ゲート絶縁膜の厚さを２．５ｎｍ以下にしているＭＯＳＦＥＴのほとんどが、ゲート絶縁膜にシリコン酸化膜を窒化した酸窒化シリコン膜（ＳｉＯＮ膜）を採用している。なお、ゲート絶縁膜中の窒素濃度を高くする程、ゲートリーク電流及び閾値のシフト等を抑制する効果が大きくなり、ＭＯＳＦＥＴの性能が向上する。
【０００４】
シリコン酸化膜を窒化して酸窒化シリコン膜を形成する方法としては、従来、ＮＯガス又はＮ２Ｏガス雰囲気中でシリコン酸化膜をアニールする熱窒化法が利用されている。しかしながら、熱窒化法により酸窒化シリコン膜を形成すると、シリコン基板とシリコン酸化膜との界面近傍が窒化しやすく、この界面窒化によってシリコン酸化膜中に導入された窒素に起因する固定電荷が、チャネル近傍に高密度で発生し、クーロン散乱により電荷移動度が低下するという問題がある。
【０００５】
そこで、酸窒化シリコン膜を形成する方法として、プラズマ窒化法が適用され始めている。このプラズマ窒化法によれば、シリコン基板側の部分を窒化せずに、シリコン酸化膜の表面側の部分のみを選択的に選択的に窒素を分布させることができるため、固定電荷のチャネルへの影響を最小限にすることができる。
【０００６】
一方、酸窒化シリコン膜によりゲート絶縁膜を形成した場合、高温下でゲート電極に基板に対して負の電圧を印加し続けると、トランジスタの駆動能力が低下する特性、即ち、ゲート負バイアス温度不安定性（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ：ＮＢＴＩ）が劣化するという問題点がある。このＮＢＴＩはゲート絶縁膜の信頼性の評価指標であり、「ＮＢＴＩの劣化」はゲート絶縁膜の信頼性の低下を示し、「ＮＢＴＩの改善」はゲート絶縁膜の信頼性の向上を示す。ＮＢＴＩの微視的な現象は、界面準位の増加及び膜中電荷の増加である。界面準位と膜中電荷の増加は、ＭＯＳＦＥＴへのＮＢＴストレスを印加することにより確認でき、例えば、ｐＭＯＳＦＥＴに対して、５ＭＶ／ｃｍ以下の比較的小さな電界下で、基板温度を１００乃至１５０℃に保ちながら負バイアス温度ストレス（以下、ＮＢＴストレスという。）を長時間印加したときの電気特性変化により評価することができる。具体的には、ＮＢＴＩの劣化は、閾値電圧Ｖｔｈのシフト、オン電流Ｉｏｎの減少及びトランスコンダクタンスｇｍの低下として観測される。
【０００７】
ＭＯＳＦＥＴにおける閾値電圧Ｖｔｈは、ＮＢＴストレス印加時間ｔのべき乗に比例してシフトする。この閾値電圧Ｖｔｈのシフトは、酸化シリコン膜及びＳｉＯＮ膜に共通の特徴であり、閾値電圧シフトＤＶｔｈは下記数式１により求められる。なお、下記数式１に示すＡは比例定数である。
【０００８】
【０００９】
図１３は横軸にＮＢＴストレス印加時間ｔをとり、縦軸に閾値電圧シフト量ＤＶｔｈをとって、ゲート絶縁膜としてＳｉＯ２膜又はＳｉＯＮ膜を形成した場合のＮＢＴストレス印加時間ｔと閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。図１３に示すように、ゲート絶縁膜として酸窒化シリコン膜を形成した場合、シリコン酸化膜を形成した場合に比べて、比例係数Ａがわずかに増加している。この比例定数Ａのわずかな増加は、閾値電圧シフト量ＤＶｔｈの許容値（約１０ｍＶ）に至る寿命を大きく短縮するため、ゲート絶縁膜を酸窒化シリコン膜にすると、シリコン酸化膜にした場合に比べてＮＢＴＩが低下する。この比例係数Ａが増加する要因は、活性化エネルギーの低下であることが明らかにされている（非特許文献１参照）。具体的には、窒素を導入していないシリコン酸化膜の活性化エネルギーが約０．２ｅＶであるのに対し、酸窒化シリコン膜では活性化エネルギーが０．１ｅＶまで低下することが報告されている（非特許文献２参照）。
【００１０】
また、従来、ＮＢＴＩを説明するための一般的なモデルが開示されており（非特許文献３参照）、非特許文献３においては、シリコン基板とゲート絶縁膜との界面に存在する界面Ｓｉ結合欠陥（・Ｓｉ≡Ｓｉ３）及びそれを終端する水素原子が重要な役割を果たすことが報告されている。図１４は界面Ｓｉ結合欠陥によるＮＢＴＩの劣化を示すモデル図である。図１４に示すように、非特許文献３に記載のモデル図によれば、シリコン基板１０１とゲート絶縁膜１０２との界面には、１×１０１２ｃｍ−２の密度で潜在的界面欠陥（Ｈ−Ｓｉ≡Ｓｉ３）が存在する。この界面欠陥の水素結合が、ＮＢＴストレスによるゲート負バイアス電界とシリコン基板１０１からのホール供給とで切断され、水素の移動を伴って界面準位（≡Ｓｉ・）及び水素関連の膜中固定電荷を発生すると考えられている。
【００１１】
ゲート絶縁膜を酸窒化シリコン膜により形成したＭＯＳＦＥＴにおいて、シリコン基板側の部分の窒素濃度が高い程、ＮＢＴＩの劣化が顕著である（非特許文献４参照）。非特許文献４には、窒素濃度分布が異なる酸窒化シリコン膜を使用し、ゲート絶縁膜中の窒素濃度とＮＢＴＩとの関係を調べた実験結果が開示されている。
【００１２】
また、酸窒化シリコン膜中の窒素濃度分布は、窒素導入後に熱処理することにより調節することができる（例えば、特許文献１及び２参照。）。特許文献１に記載の熱酸化膜の形成方法においては、表面に酸化膜が形成された半導体基板上に酸化窒化膜を形成した後、この酸化窒化膜の表面をエッチングにより除去し、更に酸素雰囲気中で熱処理することにより、表面側の部分が基板側の部分よりも窒素濃度が高い酸化窒化膜を形成している。具体的には、先ず、半導体基板表面に熱酸化膜を形成した後、この熱酸化膜をＮＯガス雰囲気中で熱処理して、基板との界面近傍に窒素濃度のピークをもつ酸化窒化膜を形成する。次に、この酸化窒化膜における窒素濃度が低い部分をエッチングにより除去する。その後、酸素雰囲気中で熱処理することにより、半導体基板の酸化窒化膜との界面近傍を酸化して、酸化窒化膜と半導体基板との間に酸化膜を形成する。ゲート絶縁膜をこの方法で形成することにより、ＭＯＳＦＥＴにおけるＮＢＴＩの劣化を抑制することができる。
【００１３】
また、特許文献２に記載のゲート絶縁層の形成方法においては、半導体基板表面に熱酸化膜を形成した後、この熱酸化膜を高密度窒素プラズマに暴露して熱酸化膜中に窒素を導入し、更にこの酸化窒化膜をＮ２Ｏ中で熱処理することにより、膜厚方向における窒素濃度が均一な酸化窒化膜を形成している。
【００１４】
なお、デバイス構造に埋め込まれたゲート絶縁膜の界面Ｓｉ結合欠陥は、電子スピン共鳴（Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ：ＥＳＲ）スペクトルによって確認することができる。例えば、界面Ｓｉ結合欠陥の１種であるＰｂ１ｃｅｎｔｅｒは、ｍｏｎｏｃｌｉｎｉｃ−Ｉの対称性を持っており、ＥＳＲスペクトルにおけるｇテンソルの主値は、夫々ｇ１＝２．００５８（ｎ１／／［０１１］）、ｇ２＝２．００７４（ｎ２／／［１１１］）、ｇ３＝２．００２２（ｎ３／／［２１１］）であることが詳しい実験から決定されている（非特許文献５参照）。しかしながら、通常、ＥＳＲスペクトルは、共鳴条件でのマイクロ波吸収を検知する手法で測定されるため、ゲート絶縁膜のように面積が小さい試料を測定することは難しい。このような場合には、デバイスを流れる電流変調によってスピン共鳴を検知するＥＤＭＲ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｄｅｔｅｃｔｅｄ Ｍａｇｎｅｔｉｃ Ｒｅｓｏｎａｎｃｅ）測定が有効である。ＥＤＭＲ測定は、一般的なＥＳＲ測定の１０００倍の感度があり、大きさが０．０１乃至０．１０ｍｍ２のデバイスにおいても、界面Ｓｉ結合欠陥構造を解析できるＥＳＲスペクトルの取得が可能である（非特許文献６参照）。
【００１５】
【特許文献１】特開２０００−３５７６８８号公報
【特許文献２】特開２００２−１９８５３１号公報
【非特許文献１】Ｎ．Ｋｉｍｉｚｕｋａ、外６名，「ＮＢＴＩ ｅｎｈａｎｃｅｍｅｎｔ ｂｙ ｎｉｔｒｏｇｅｎ ｉｎｃｏｒｐｏｒａｔｉｏｎ ｉｎｔｏ ｕｌｔｒａｔｈｉｎ ｇａｔｅ ｏｘｉｄｅ ｆｏｒ ０．１０μｍ ｇａｔｅ ＣＭＯＳ ｇｅｎｅｒａｔｉｏｎ」，２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐ．９２−９３
【非特許文献２】Ｙｕｉｃｈｉ Ｍｉｎａｍｉ、外３名，「ＮＢＴＩ Ｍｅｃｈａｎｉｓｍ ｉｎ Ｕｌｔｒａ−ｔｈｉｎ Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃ−Ｎｉｔｒｏｇｅｎ−ｏｒｉｇｉｎａｔｅｄ Ｍｅｃｈａｎｉｓｍ ｉｎ ＳｉＯＮ−」，２００２ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，ｐ．５０９−５１２
【非特許文献３】Ｓｈｉｇｅｏ Ｏｇａｗａ、外２名，「Ｉｎｔｅｒｆａｃｅ−ｔｒａｐ ｇｅｎｅｒａｔｉｏｎ ａｔ ｕｌｔｒａｔｈｉｎ ＳｉＯ２（４−６ｎｍ）−Ｓｉ ｉｎｔｅｒｆａｃｅｓ ｄｕｒｉｎｇ ｎｅｇａｔｉｖｅ−ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ ａｇｉｎｇ」，１９９５年２月，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，第７７巻，第３号，ｐ．１１３７−１１４８
【非特許文献４】Ｍ．Ｔｅｒａｉ、外６名，「Ｉｍｐａｃｔ ｏｆ Ｎｉｔｒｏｇｅｎ Ｐｒｏｆｉｌｅ ｏｎ Ｎｅｇａｔｉｖｅ−Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ ａｎｄ ＣＭＯＳ Ｐｅｒｆｏｒｍａｎｃｅ」，２００２ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ Ｍａｔｅｒｉａｌｓ，ｐ．７５２−７５３
【非特許文献５】Ａ．Ｓｔｅｓｍａｎｓ、外１名，「Ｅｌｅｃｔｒｏｎ ｓｐｉｎ ｒｅｓｏｎａｎｃｅ ｆｅａｔｕｒｅ ｏｆ ｉｎｔｅｒｆａｃｅ ｄｅｆｅｃｔｓ ｉｎ ｔｈｅｒｍａｌ（１００）Ｓｉ／ＳｉＯ２」，１９９８年，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，第８３巻，第５号，ｐ．２４４９−２４５７
【非特許文献６】Ｊ．Ｈ．Ｓｔａｔｈｉｓ、外１名，「Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｏｆ ｉｎｔｅｒｆａｃｅ ｄｅｆｅｃｔ ｇｅｎｅｒａｔｅｄ ｂｙ ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎ ＳｉＯ２」，１９９２年１２月，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，第６１巻，第２４号，ｐ．２８８７−２８８９
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、前述の従来の技術には以下に示す問題点がある。即ち、特許文献１に記載の熱酸化膜の形成方法では、基板と酸化窒化膜との間に酸化膜を形成する際に窒素の再分布が起こるため、基板との界面近傍の窒素濃度が十分に下がらず、更に界面酸化が進行して全膜厚が増加するため、信頼性向上と特性向上との両立が困難になるという問題点がある。
【００１７】
また、特許文献２に記載のゲート絶縁層の形成方法は、基板との界面近傍の窒素濃度を増加するため、ＮＢＴＩが劣化するという問題点がある。この問題を解決するため、プラズマに暴露する条件を調節して、窒素分布をできるだけ急峻にする方法も検討されているが、この方法で厚さが２ｎｍ以下の極めて薄い膜において窒素濃度分布を制御することは、ゲートリーク電流、トランジスタ特性及び耐熱性等の他の特性とのトレードオフによる制約が厳しく、ＮＢＴＩを改善することは困難である。
【００１８】
本発明はかかる問題点に鑑みてなされたものであって、ゲート絶縁膜の膜厚及び窒素濃度分布を変えずに、ＮＢＴＩを改善した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本願第１発明に係る半導体装置は、Ｓｉ（１００）基板又はＳｉ（１００）微傾斜基板と、前記基板上に形成され窒素を含む酸化膜からなるゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、を有し、前記ゲート絶縁膜と前記基板との界面には界面Ｓｉ結合欠陥が存在し、この界面Ｓｉ結合欠陥結合手の前記基板の［１００］方位に対する方位角分布は、２５°以上にピークをもつことを特徴とする。
【００２０】
本発明においては、基板の界面Ｓｉ結合欠陥のゲート絶縁膜側に突き出た結合手の方位角分布が、その基板の［１００］方位に対して２５°以上にピークをもつため、ＮＢＴＩを低下させる要因となる閾値電圧シフト量を許容値の範囲内に抑えることができ、その結果、ＮＢＴＩの低下を抑制しその改善を図ることができる。
【００２１】
本願第２発明に係る半導体装置は、Ｓｉ（１００）基板又はＳｉ（１００）微傾斜基板と、前記基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、を有し、前記ゲート絶縁膜と前記基板との界面には界面Ｓｉ結合欠陥が存在し、前記基板の［１００］方位と磁場方位とを平行にして測定した前記界面Ｓｉ結合欠陥の電子スピン共鳴スペクトルのｇ値は、２．００３２＜ｇ＜２．００４３にピークをもつことを特徴とする。
【００２２】
本発明においては、基板の界面Ｓｉ結合欠陥の界面欠陥が、基板［１００］方位と磁場方位を平行とする電子スピン共鳴の測定条件で２．００３２＜ｇ＜２．００４３にピークをもつため、ＮＢＴＩを低下させる要因となる閾値電圧シフト量を許容値の範囲内に抑えることができ、その結果、ＮＢＴＩの低下を抑制しその改善を図ることができる。
【００２３】
前述の方位角及びｇ値は、水素原子で終端された界面Ｓｉ結合欠陥から水素結合を脱離させ、前記界面Ｓｉ結合欠陥を活性化させた後で、ＥＤＭＲ測定した電子スピン共鳴スペクトルから求めることができる。これにより、ｇ値及びそのｇ値から一義的に得られるダングリングボンドの方位角を決定することができる。
【００２４】
また、前記ゲート絶縁膜における前記基板との界面部分の窒素濃度は、例えば、１乃至１０原子％である。ここれにより、窒素を含有するゲート絶縁膜中の窒素濃度分布と全膜厚を変えずに、界面の窒素濃度を上記範囲にすることができるので、ＮＢＴＩを改善することができる。
【００２５】
更に、この半導体装置は、前記ゲート絶縁膜を酸窒化シリコン膜上に高誘電率絶縁膜が形成された積層膜としても、同様の効果が得られる。
【００２６】
本願第３発明に係る半導体装置の製造方法は、Ｓｉ（１００）基板上又はＳｉ（１００）微傾斜基板上に、窒素を含むゲート絶縁膜を介してゲート電極が設けられた半導体装置の製造方法であって、プラズマ酸窒化処理により前記基板上に酸窒化膜を形成する工程と、前記酸窒化膜をＮＯガス雰囲気中で７７０乃至９７０℃の温度条件下で熱処理する工程と、を有することを特徴とする。
【００２７】
本願第４発明に係る半導体装置の製造方法は、Ｓｉ（１００）基板上又はＳｉ（１００）微傾斜基板上に、窒素を含むゲート絶縁膜を介してゲート電極が設けられた半導体装置の製造方法であって、プラズマ酸窒化処理により前記基板上に酸窒化膜を形成する工程と、前記酸窒化膜をＮ２Ｏガス雰囲気中で７７０乃至９２０℃の温度条件下で熱処理する工程と、を有することを特徴とする。
【００２８】
本発明においては、ＮＯアニール温度又はＮ２Ｏアニール温度を、対応する飽和界面窒素濃度が初期界面窒素濃度より低くなるようにしているため、基板と酸窒化膜との界面極近傍における窒素結合を酸素結合に置き換え、窒素起因の界面欠陥変形を修復することができる。その結果、ＮＢＴＩの原因となる界面窒素起因の界面Ｓｉ結合欠陥構造を修復でき、ＮＢＴＩを改善することができる。
【００２９】
また、この半導体装置の製造方法は、前記酸窒化膜上に高誘電率絶縁膜を形成してもよい。このように、前記ゲート絶縁膜を酸窒化シリコン膜と高誘電率絶縁膜との積層構造にしても、同様の効果が得られる。
【発明の効果】
【００３０】
本発明によれば、ＮＢＴＩを低下させる要因である閾値電圧シフトを許容値の範囲内に抑え、ＮＢＴＩの低下を抑制してその改善を図ることができるため、窒素を含有するゲート絶縁膜のＮＢＴＩを、窒素濃度分布と全膜厚を変えることなく改善することができ、ＭＯＳＦＥＴの高性能化を達成できる。また、本発明の半導体装置の製造方法によれば、ＮＯアニール温度又はＮ２Ｏアニール温度を、対応する飽和界面窒素濃度が初期界面窒素濃度より低くなるようにしているため、基板と酸窒化膜との界面極近傍における窒素結合を酸素結合に置き換え、窒素起因の界面欠陥変形を修復することができ、ＮＢＴＩの原因となる界面窒素起因の界面Ｓｉ結合欠陥構造を修復でき、ＮＢＴＩを改善することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態に係る半導体装置のＭＯＳＦＥＴを示す断面図である。
【図２】Ｐｂ１ｃｅｎｔｅｒの構造を示す模式図である。
【図３】変形Ｐｂ１ｃｅｎｔｅｒの構造を示す模式図である。
【図４】横軸に界面Ｓｉ結合欠陥のｇ値をとり、縦軸に閾値電圧シフト量ＤＶｔｈをとって、界面Ｓｉ結合欠陥のｇ値と閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。
【図５】横軸に数値計算により求めたダンリングボンド方位角θをとって、縦軸に閾値電圧シフト量ＤＶｔｈをとって、ダンリングボンド方位角θと閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。
【図６】横軸に界面Ｓｉ結合欠陥のｇ値をとり、縦軸にダンリングボンド方位角θをとって、界面Ｓｉ結合欠陥のｇ値とダンリングボンド方位角θとの関係を示すグラフ図である。
【図７】横軸に印加磁場をとり、縦軸にマイクロ波の吸収強度をとって、シリコン基板１上に形成した厚さ２．０ｎｍのシリコン酸化膜のＥＳＲスペクトルを示す図である。
【図８】（ａ）乃至（ｆ）は本実施形態の半導体装置の製造方法をその工程順に示す断面図である。
【図９】（ａ）はこの初期酸窒化シリコン膜７ａの窒素分布を示す模式図であり、（ｂ）は初期酸窒化シリコン膜７ａの窒素濃度分布を示す深さプロファイルである。
【図１０】横軸にストレス印加時間をとり、縦軸に閾値電圧シフト量ＤＶｔｈをとって、ストレス印加時間と閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。
【図１１】横軸にＮＯアニール温度をとり、縦軸に閾値電圧シフト量ＤＶｔｈをとって、ＮＯアニール温度と閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。
【図１２】横軸にＮＯアニール時間をとり、縦軸に閾値電圧シフト量ＤＶｔｈとって、ゲート電極をＨｆＳｉＯ／ＳｉＯＮ積層としたときのＮＯアニール時間と閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。
【図１３】横軸にＮＢＴストレス印加時間ｔをとり、縦軸に閾値電圧シフト量ＤＶｔｈをとって、ゲート絶縁膜としてＳｉＯ２膜又はＳｉＯＮ膜を形成した場合のＮＢＴストレス印加時間ｔと閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。
【図１４】界面Ｓｉ結合欠陥によるＮＢＴＩの劣化を示すモデル図である。
【符号の説明】
【００３２】
１、１０１；シリコン基板
２、１０２；ゲート絶縁膜
３ａ、３ｂ；不純物領域
４ａ、４ｂ；ＬＤＤ領域
５；ゲート電極
６；サイドウォール
７ａ、７ｂ；酸窒化シリコン膜
８；ポリシリコン膜
１０；ＭＯＳＦＥＴ
１１；ダングリングボンド（結合手）
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態に係る半導体装置について、添付の図面を参照して具体的に説明する。図１は本実施形態の半導体装置におけるＭＯＳＦＥＴを示す断面図である。図１に示すように、本実施形態の半導体装置におけるＭＯＳＦＥＴ１０は、シリコン基板１の表面に、ソース・ドレイン領域となる１対の不純物領域３ａ及び３ｂが形成されており、不純物領域３ａと不純物領域３ｂとの間に形成されたチャネル領域上には、ゲート絶縁膜２を介してゲート電極５が形成されている。また、ゲート電極５の両側面にはサイドウォール６が形成されており、不純物領域３ａ及び３ｂにおけるサイドウォール６の下方の部分には、夫々ＬＤＤ領域４ａ及び４ｂが形成されている。このＭＯＳＦＥＴ１０におけるシリコン基板１としては、表面の結晶面が（１００）面であるシリコン基板（以下、Ｓｉ（１００）基板という。）及び表面の結晶面が（１００）面から微傾斜しているシリコン基板（以下、Ｓｉ（１００）微傾斜基板という。）が使用される。また、ゲート絶縁膜２は、酸窒化シリコン膜等の窒素を含有する酸化膜により形成されている。そして、このＭＯＳＦＥＴ１０のシリコン基板１とゲート絶縁膜２との界面には界面Ｓｉ結合欠陥が存在しており、この界面Ｓｉ結合欠陥におけるゲート絶縁膜２側に突き出た結合手（ダングリングボンド：ｄａｎｇｌｉｎｇ ｂｏｎｄ）のシリコン基板基板の［１００］方位に対する方位角の分布が、２５°以上にピークをもっている。
【００３４】
シリコン基板１とゲート絶縁膜２との界面構造は、ＥＳＲスペクトルにより確認することができる。上述のような特徴を有する界面構造は、シリコン基板１の［１００］方位と磁場方位とを平行にしてＥＳＲ測定したときに、界面Ｓｉ結合欠陥のｇ値が２．００３２＜ｇ＜２．００４３の範囲に共鳴ピークをもつ。このことは、言い換えれば、シリコン基板１の［１００］方位と磁場方位とを平行にしてＥＳＲ測定したときに、２．００３２＜ｇ＜２．００４３の範囲に共鳴ピークが得られた場合には、界面Ｓｉ結合欠陥のゲート絶縁膜２側に突き出たダングリングボンドの方位角の分布が、２５°以上にピークをもっていることを一義的に示すものである。
【００３５】
本発明者等は、前述の課題を解決するために、鋭意実験研究を行った結果、前述の界面Ｓｉ結合欠陥に及ぼすＮＢＴストレスの影響を踏まえ、更にシリコン酸化膜にＮＢＴストレスを印加して界面準位を発生させた試料をＥＳＲで測定することにより、界面準位の実体が、２種類の界面Ｓｉ結合欠陥Ｐｂ０ｃｅｎｔｅｒ及びＰｂ１ｃｅｎｔｅｒであることを見出した。この２種類の界面Ｓｉ結合欠陥Ｐｂ０ｃｅｎｔｅｒ及びＰｂ１ｃｅｎｔｅｒは、結晶格子において結合相手がいない結合手であるダングリングボンドの方位が、夫々［１１１］方位及び［２１１］方位を向いた構造をしている。このＰｂ０ｃｅｎｔｅｒ及びＰｂ１ｃｅｎｔｅｒの構造は、例えば、前述の非特許文献５等に記載されている。図２はＰｂ１ｃｅｎｔｅｒの構造を示す模式図である。図２に示すダングリングボンド１１は、化学的に活性であり、水素原子等の他の原子と結合することにより安定化する。なお、図２に示すθはシリコン基板１の［１００］方位に対するダングリングボンド１１の方位角である。
【００３６】
また、本発明者等は、ＳｉＯＮ膜にＮＢＴストレスを印加すると、界面Ｓｉ結合欠陥Ｐｂ１ｃｅｎｔｅｒの発生量が増加し、特に、界面窒化されたゲート絶縁膜においては構造が変形した界面Ｓｉ結合欠陥である変形Ｐｂ１ｃｅｎｔｅｒが発生し易いことを見出した。図３は変形Ｐｂ１ｃｅｎｔｅｒの構造を示す模式図である。図３に示すように、変形Ｐｂ１ｃｅｎｔｅｒは、バックボンドの窒化によりＮが割り込み、ダングリングボンド１２の方位が［２１１］方位から［１００］方位側に約１５°傾くように、最近接Ｓｉ原子の配置が変化した構造をしている。
【００３７】
本発明者等は、このような界面Ｓｉ結合欠陥Ｐｂ０ｃｅｎｔｅｒ、Ｐｂ１ｃｅｎｔｅｒ及び変形Ｐｂ１ｃｅｎｔｅｒについて、ＮＢＴＩの低下に影響する閾値電圧シフト量ＤＶｔｈの低下と、ＥＳＲスペクトル測定から求められるｇ値とが、良い相関を示すことを見出し、本発明に至った。図４は横軸に界面Ｓｉ結合欠陥のｇ値をとり、縦軸に閾値電圧シフト量ＤＶｔｈをとって、界面Ｓｉ結合欠陥のｇ値と閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。なお、図４に示すＥＳＲスペクトルは、ｐ−Ｓｉ（１００）基板上にゲート絶縁膜を形成し、更にこのゲート絶縁膜上にｐ＋／ポリシリコン膜を堆積した後、活性化アニールを行い、ウェハカッターを使用して横３ｍｍ、縦１５ｍｍの短冊形状に切り出した後、ｐ＋／ポリシリコン膜をウェットエッチングによって除去した試料を使用した。また、ＥＳＲ測定は、基板面方位［１００］と磁場方位とを平行にして行い、マイクロ波周波数を９．３８ＧＨｚ、パワーを１ｍＷ、磁場変調を１Ｇａｕｓｓ、１００ｋＨｚ、温度１０Ｋとし、ノイズを低減させるため８０回の積算を行っている。更に、図４に示す値は、シリコン基板１上に形成したプラズマ酸窒化膜を、ＮＯガス中で６．７×１０２Ｐａ（５Ｔｏｒｒ）の圧力で５秒又は６０秒間熱処理した後ＥＳＲ測定した結果と、ＥＳＲ測定に使用した試料と同様の条件で作製したｐＭＯＳＦＥＴに対してＮＢＴストレス時間を３６００秒にしてＮＢＴストレス実験を行った結果とから求めた値である。
【００３８】
図４に示すように、界面Ｓｉ結合欠陥のｇ値が２．００３２よりも小さくなると、閾値電圧シフト量ＤＶｔｈが許容値である約１０ｍＶを超えてしまう。また、従来は界面Ｓｉ結合欠陥のｇ値が２．００３７に近い程、ＮＢＴストレス耐性が弱い変形Ｐｂ１ｃｅｎｔｅｒの比率が小さくなると考えられていたが、実際には、図４に示すように、ＮＢＴＩの改善が見られた界面構造は、ｇ値が２．００３２よりも大きい場合であることがわかった。
【００３９】
また、本発明者等は、界面Ｓｉ結合欠陥のｇ値と一義的に関連づけられる界面Ｓｉ結合欠陥のダングリングボンドの方位角θと、閾値電圧シフト量ＤＶｔｈとの間にも同様に相関があることも見出した。図５は横軸に数値計算により求めたダンリングボンド方位角θをとって、縦軸に閾値電圧シフト量ＤＶｔｈをとって、ダンリングボンド方位角θと閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図であり、図６は横軸に界面Ｓｉ結合欠陥のｇ値をとり、縦軸にダンリングボンド方位角θをとって、界面Ｓｉ結合欠陥のｇ値とダンリングボンド方位角θとの関係を示すグラフ図である。図５に示すように、界面Ｓｉ結合欠陥のダングリングボンドの方位角θが２５°よりも小さいと、閾値電圧シフト量ＤＶｔｈが許容値である１０ｍＶを超えてしまう。図６に示すように、界面Ｓｉ結合欠陥のダングリングボンドの方位角θが２５°とは、ｇ値が２．００３２の場合に相当する。
【００４０】
本実施形態の半導体装置における界面Ｓｉ結合欠陥のｇ値及びダングリングボンド方位角θは、ＥＤＭＲ測定されたＥＳＲスペクトルから求めることができる。前述したように、界面Ｓｉ結合欠陥構造は、そのＥＳＲスペクトルによって確認することができるが、通常使用されている共鳴条件におけるマイクロ波吸収を検知する手法では、ゲート絶縁膜のように面積が小さい試料を測定することは困難である。このため、本実施形態においては、デバイスを流れる電流変調によってスピン共鳴を検知するＥＤＭＲ測定により、ゲート絶縁膜の界面Ｓｉ結合欠陥のＥＳＲスペクトルを測定する。但し、半導体装置の完成品では、プロセスの最終段階で行われる水素熱処理により、界面Ｓｉ結合欠陥Ｐｂ０ｃｅｎｔｅｒ、Ｐｂ１ｃｅｎｔｅｒ及び変形Ｐｂ１ｃｅｎｔｅｒが水素終端されており、上述したようなＥＳＲスペクトルを得ることはできない。そこで、本実施形態においては、水素原子で終端された界面Ｓｉ結合欠陥から水素結合を離脱させることにより、界面Ｓｉ結合欠陥を活性化させた後でＥＤＭＲ測定を行う。具体的には、特定のＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）１個にＮＢＴストレスを印加し、水素原子で終端された界面Ｓｉ結合欠陥から水素結合を脱離させることにより、ＭＩＳＦＥＴに含まれる界面Ｓｉ結合欠陥Ｐｂ０ｃｅｎｔｅｒ、Ｐｂ１ｃｅｎｔｅｒ及び変形Ｐｂ１ｃｅｎｔｅｒを活性化する。これにより、ＥＤＭＲ測定が可能となり、上述したようなｇ値及びそのｇ値から一義的に得られるダングリングボンドの方位θを決定することができる。ＥＤＭＲ測定では、測定時にゲートバイアスを制御することができるため、界面Ｓｉ結合欠陥Ｐｂ０ｃｅｎｔｅｒ及びＰｂ１ｃｅｎｔｅｒが共に観測されるような条件を設定することが重要である。また、磁場方位とシリコン基板１の［１００］方位を正確に合わせること、Ｐｂ０ｃｅｎｔｅｒ及びＰｂ１ｃｅｎｔｅｒが識別できるような十分な分解能を設定すること等、ＥＳＲ測定の場合に準じたスペクトル取得が必要である。
【００４１】
次に、ＥＤＭＲ測定により得たＥＳＲスペクトルからｇ値を決定する方法について説明する。図６は横軸に印加磁場をとり、縦軸にマイクロ波の吸収強度をとって、シリコン基板１上に形成された厚さ２．０ｎｍのシリコン酸化膜のＥＳＲスペクトルを示す図である。なお、図６に示すＥＳＲスペクトルは磁場方位とシリコン基板１の［１００］方位とを平行にして測定したものである。図６に示すＥＳＲスペクトルは、２種類の界面Ｓｉ結合欠陥Ｐｂ０ｃｅｎｔｅｒ及びＰｂ１ｃｅｎｔｅｒのピークが重ね合わされたものであるため、先ず、ＥＳＲスペクトルを２つのＧａｕｓｓｉａｎピークに分解し、夫々のピーク中心に対応する磁場Ｂ（Ｔ）を読み取る。そして、下記数式２に示す共鳴条件の関係式から、Ｐｂ１ｃｅｎｔｅｒの構造を特徴づけるｇ値の平均値を求めることができる。なお、下記数式２におけるｈはプランク定数（＝６．６２６０８×１０−３４Ｊ・ｓ）であり、ｎはマイクロ波周波数（１／秒）であり、ｍはボーア磁子（９．２７４０２×１０−２４Ｊ・Ｔ−１）である。
【００４２】
【００４３】
マイクロ波周波数ｎと磁場強度Ｂとは、共に５桁以上の精度で実験的に決定できるため、ｇ値の精度も５桁となる。但し、得られたｇ値の絶対値は系統的な誤差を有する場合があるので、適宜、ＭｎＯ等の標準サンプルのピーク位置によって較正する必要がある。また、ＥＳＲスペクトルは、Ｓｉ（１００）基板に対する磁場方位によって変化するため、［１００］方位を磁場に対して正確に、具体的には、±３°以内に合わせなければならない。シリコン基板１としてＳｉ（１００）微傾斜基板を使用した場合、ラウエ法などにより予め正確な［１００］面方位を把握することが必要である。このＥＳＲスペクトル測定においては、ＥＳＲスペクトル上でＰｂ０ｃｅｎｔｅｒとＰｂ１ｃｅｎｔｅｒのピークを明瞭に区別するために、ＥＳＲ測定時の磁場変調の大きさを２Ｇ以下にすること、Ｓ／Ｎ比を２０より大きくするために十分な回数の積算を行うこと、信号強度の飽和によるスペクトル形状の変形が起こらないように十分小さなマイクロ波強度、具体的にはマイクロ波強度を０．１ｍＷ以下にすることが重要である。
【００４４】
次に、ＥＳＲスペクトルのｇ値からダングリングボンド方位角θを算出する方法について説明する。ある方位に磁場Ｂを印加してＥＳＲ測定を行ったときに観測されるｇ値は下記数式３により求められる。
【００４５】
【００４６】
なお、上記数式３におけるｊ１、ｊ２及びｊ３は、夫々磁場Ｂとｎ１、ｎ２及びｎ３とがなす角度である。また、本実施形態においては、磁場Ｂがシリコン基板１の［１００］方位に平行（Ｂ／／［１００］）の条件でＥＳＲ測定を行うため、ｃｏｓ２ｊ１＝０となる。
【００４７】
また、図３に示す変形した界面Ｓｉ結合欠陥（変形Ｐｂ１ｃｅｎｔｅｒ）の場合、ダングリングボンド方位がシリコン基板１の［２１１］方位を規準にして、［１００］方向に角度δだけ傾くとし、ａ、ｂを夫々［２１１］方位とｎ２及びｎ３とがなす角とすれば、ｊ２＝ａ＋δ、ｊ３＝ｂ−δ、ｃｏｓ２ａ＝１／３、ｃｏｓ２ｂ＝２／３の関係が成り立つ。従って、観測されるｇ値と角度δとの関係は、下記数式４により表される。
【００４８】
【００４９】
ここで、シリコン基板１の［１００］方位を規準にして測定したダングリングボンド方位角θは、下記数式５から求められる。
【００５０】
【００５１】
また、ゲート絶縁膜２は、酸窒化シリコン膜等の窒素を含む酸化膜と、ＨｆＯ２、ＺｒＯ２及びＡｌ２Ｏ３等の金属酸化物、それらのシリケート（ＨｆＳｉＯ等）又はアルミネート（ＨｆＡｌＯ等）からなる高誘電率絶縁膜（以下、Ｈｉｇｈ−Ｋ絶縁膜という）とが積層されたものでもよい。このように、酸化膜とＨｉｇｈ−Ｋ絶縁膜とを積層することにより、膜中電荷がトランジスタ特性に及ぼす影響を最小限にすることができる。但し、Ｈｉｇｈ−Ｋ絶縁膜は、不純物原子及びＨｉｇｈ−Ｋ絶縁膜を構成する金属原子がシリコン基板に拡散し易いため、Ｈｉｇｈ−Ｋ絶縁膜とシリコン基板１との間には、拡散防止膜として信頼性が高い窒素を含む酸化膜が設けられていることが好ましい。即ち、ゲート絶縁膜２の信頼性を確保するため意には、シリコン基板１上に先ず窒素を含む酸化膜を形成し、この窒素を含む酸化膜上にＨｉｇｈ−Ｋ絶縁膜を形成することが望ましい。
【００５２】
更に、本実施形態の半導体装置におけるゲート絶縁膜２は、シリコン基板１の界面近傍の主たる構成元素がＳｉ、Ｏ及びＮであれば、他の不純物元素を微量に含んでいてもよい。但し、シリコン基板１とゲート絶縁膜２との界面における窒素濃度、即ち、界面窒素濃度は、１原子％以上で且つ１０原子％以下であることが好ましい。本実施形態の半導体装置における界面窒素濃度とは、ゲート絶縁膜２におけるシリコン基板１との界面から０．６ｎｍ以下の極薄い範囲における窒素濃度であり、２次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ ｉｏｎ ｍａｓｓ ｓｐｅｃｔｒｏｓｃｏｐｙ）により、ゲート絶縁膜２の厚さ方向における窒素濃度分析により求めることができる。
【００５３】
次に、ゲート絶縁膜２の界面窒素濃度とＮＢＴＩとの関係について説明する。前述の図４に示す全ての値は、シリコン酸化膜における界面Ｓｉ結合欠陥Ｐｂ１ｃｅｎｔｅｒのｇ値（ｇ＝２．００３７）と、界面窒素濃度が５％以上のＳｉＯＮ膜における変形Ｐｂ１ｃｅｎｔｅｒのｇ値（ｇ＝２．０２７）との間に位置している。ＮＯガス雰囲気中で熱処理（以下、ＮＯアニールという。）前のプラズマ酸窒化膜のｇ値が２．００３０であるのに対し、閾値電圧シフト量ＤＶｔｈが減少するアニール条件の試料では、ｇ値が２．００３２を超える範囲に変化する。このことは、変形Ｐｂ１ｃｅｎｔｅｒの構造が修復されて、シリコン酸化膜の界面Ｓｉ結合欠陥Ｐｂ１ｃｅｎｔｅｒの構造に近づいていることを示すものであり、その結果、ＮＢＴＩが改善したことを示している。しかしながら、本発明者等が検討した結果、ＮＢＴＩの改善が見られた試料でも、ＳＩＭＳによる窒素深さプロファイルに変化はなく、しかも界面における窒素濃度はＮＯアニール前と同じ２％であった。このため、ＮＯアニールは、シリコン基板１とゲート絶縁膜２との界面の窒素濃度を変化させるのではなく、界面Ｓｉ結合欠陥の構造を修復するように作用し、その結果、ＮＢＴＩを改善していると考えられる。
【００５４】
また、前述の図５においても、図４と同様に、全ての値がシリコン酸化膜の界面Ｓｉ結合欠陥Ｐｂ１ｃｅｎｔｅｒの値（θ＝５５°）と、界面窒素濃度５％以上のＳｉＯＮ膜の変形Ｐｂ１ｃｅｎｔｅｒの飽和値（θ＝７０°）との間に位置している。そして、ＮＢＴＩが改善する熱処理温度付近で方位角が急激に変化している。このデータは、方位角θが２５°以上の角度でＮＢＴＩが改善することを示している。なお、図５に示すダングリングボンドの方位角θは、界面Ｓｉ結合欠陥Ｐｂ１ｃｅｎｔｅｒのｇ値の平均値を、上記数式３乃至５に代入して求めた値である。
【００５５】
次に、本実施形態の半導体装置の製造方法について説明する。本発明者等は、プラズマ酸窒化膜形成後の熱処理条件を変えることにより、ＮＢＴＩを顕著に改善できることも見出した。図８（ａ）乃至（ｆ）は本実施形態の半導体装置の製造方法をその工程順に示す断面図である。先ず、図８（ａ）に示すように、Ｓｉ（１００）基板又はＳｉ（１００）微傾斜基板からなるシリコン基板１の表面をプラズマ酸窒化処理して、シリコン基板１上にゲート絶縁膜となる酸窒化シリコン膜７ａを形成する。その方法としては、例えば、プラズマ酸化又はＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ；急速熱酸化）により、シリコン基板１の表面にシリコン酸化膜を形成した後、このシリコン酸化膜をプラズマ窒化することにより、シリコン酸化膜に窒素を導入して酸窒化シリコン膜７ａとする方法がある。
【００５６】
次に、図８（ｂ）に示すように、酸窒化シリコン膜７ａが形成されたシリコン基板１をＮＯガス又はＮ２Ｏガス雰囲気中で熱処理して酸窒化シリコン膜７ｂとする。一般に、シリコン酸化膜等の酸化膜へのＮＯアニールは、シリコン酸化膜中へ窒素導入するために行われるが、その場合、酸化膜とシリコン基板との界面部分が酸窒化されてしまう。これは、ＮＯ分子が酸化膜中をほとんど反応せずにシリコン基板との界面に到達し、その界面で解離して発生するＮラジカルとＯラジカルがシリコン基板側の界面Ｓｉ結合欠陥のダングリングボンドと結合するためである。
【００５７】
また、ＮＯアニールの特徴は、熱処理時間が長くなるに従いシリコン基板側の酸化膜の界面窒素濃度が飽和することと、それらの全膜厚が飽和することである。更に、その飽和状態では、上記のＮラジカル及びＯラジカルと界面原子との反応が平衡に達していることである。なお、ＮＯアニール温度が高い程、飽和窒素濃度は増加する。このことは逆に考えれば、ＮＯアニール温度が低い程、Ｏラジカル反応がＮラジカル反応より相対的に優勢になることを示している。そこで、本実施形態の半導体装置の製造方法においては、対応する飽和界面窒素濃度が初期界面窒素濃度より低くなるような条件でＮＯアニールする。これにより、酸窒化シリコン膜７ａにおけるシリコン基板１との界面近傍の窒素結合が酸素結合に置き換わり、窒素起因の界面欠陥の変形が修復される。
【００５８】
本発明者等が行った実験では、ＮＯアニールにより窒素起因の界面欠陥の変形を修復する効果は、プラズマ酸窒化で得られた酸窒化シリコン膜で特に顕著であった。これは、酸窒化シリコン膜のシリコン基板との界面近傍における窒素結合が比較的弱く、窒素結合から酸素結合への置換が起こり易くなっていることを示している。
【００５９】
その際、ＮＯアニール温度の上限は、Ｏラジカル反応が優勢になる温度条件から決定され、ＮＯアニール温度が９７０℃を超えると、界面窒素濃度が上昇してＮＢＴＩが低下する。一方、ＮＯアニール温度の下限は、界面で発生するＯラジカルと界面Ｎ原子との置換反応速度から決定され、ＮＯアニール温度が９７０℃を超えると、界面窒素濃度が上昇してＮＢＴＩが低下する。よって、ＮＯアニール温度は７７０乃至９７０℃とする。これにより、酸窒化シリコン膜７ｂのシリコン基板１との界面における窒素濃度を１乃至１０原子％とすることができる。なお、ＮＯアニール温度は、８７０乃至９２０℃にすることがより好ましい。これにより、界面窒素濃度を１乃至５原子％以下にすることができる。
【００６０】
また、ＮＯガスの代わりにＮ２Ｏガス雰囲気中で熱処理してもよい。これは、酸窒化シリコン膜７ａ中でＮ２Ｏ分子が分解してＮＯ分子が生成され、同様の効果が得られるためである。しかしながら、Ｎ２Ｏアニールでは副生成物としてＯ２分子も生成するため、アニール温度が高い場合には、界面酸化によって膜厚が極端に増加するという問題が発生する。このため、Ｎ２Ｏアニール温度の上限は、膜厚が増加しない条件から決定され、９２０℃であることが望ましく、８７０℃℃であることがより望ましい。一方、Ｎ２Ｏアニール温度の下限も、界面で発生するＯラジカルと界面Ｎ原子との置換反応速度から決定され、７７０℃であることが望ましく、８２０℃であることがより望ましい。よって、本実施形態におけるＮ２Ｏアニール温度は７７０乃至９２０℃とする。これにより、酸窒化シリコン膜７ｂのシリコン基板１との界面における窒素濃度を１乃至１０原子％以下にすることができる。なお、Ｎ２Ｏアニール温度は、８７０乃至９２０℃にすることがより好ましい。これにより、界面窒素濃度を１乃至５原子％にすることができる。
【００６１】
なお、ＮＯアニール及びＮ２Ｏアニールは、酸窒化シリコン膜７ａを形成した後、試料を大気に曝さずに連続工程で行うことが望ましい。プラズマ酸窒化膜を一旦大気中に曝した後にＮＯアニールを行うと、界面欠陥の変形を修復する効果はほとんど得られない。これは、膜中欠陥の多いプラズマ酸窒化膜中に大気中の水分が吸収されてＳｉ−ＯＨ基及びＳｉ−Ｈ基が生成し、ＮＯアニール時にこの欠陥が活性サイトとなってラジカルが失活し易くなったためと考えられる。
【００６２】
また、ＮＯアニール時のＮＯガス圧は、通常１３乃至１３×１０３Ｐａ（０．１乃至１００ｔｏｒｒ）とし、Ｎ２Ｏアニール雰囲気の圧力は１３乃至１３×１０３Ｐａ（０．１乃至５０ｔｏｒｒ）とすることが好ましい。
【００６３】
次に、図８（ｃ）に示すように、アニール後の酸化窒化シリコン膜７ｂ上に、ゲート電極となるポリシリコン膜８を形成した後、図８（ｄ）に示すように、酸化窒化シリコン膜７ｂ及びポリシリコン膜８をエッチングして、ゲート絶縁膜２及びゲート電極５を形成する。次に、図８（ｅ）に示すように、ゲート電極５をマスクにしてシリコン基板１の表面に不純物を導入して、ＬＤＤ領域４ａ及び４ｂをゲート電極５に対して自己整合的に形成する。その後、図８（ｆ）に示すように、ゲート電極５の両側面に、酸化シリコン等からなるサイドウォール６を形成する。その後、ゲート電極５及びサイドウォール６をマスクにしてＬＤＤ領域４ａ及び４ｂに不純物を導入することにより、不純物領域３ａ及び３ｂをゲート電極５に対して自己整合的に形成してＭＯＳＦＥＴ１０とする。
【００６４】
以上説明したように、本実施形態の半導体装置の製造方法によれば、ＮＯアニール温度又はＮ２Ｏアニール温度を、対応する飽和界面窒素濃度が初期界面窒素濃度より低くなるように設定しているため、シリコン基板１と酸窒化シリコン膜７ｂとの界面における窒素結合を酸素結合に置き換え、窒素起因の界面欠陥変形を修復することができる。その結果、ＮＢＴＩの原因となる界面窒素起因の界面Ｓｉ結合欠陥構造を修復でき、ＮＢＴＩを改善することができる。また、本実施形態の半導体装置の製造方法おいては、前述のような条件で熱処理しているため、酸窒化シリコン膜７ｂを界面Ｓｉ結合欠陥のダングリングボンドの方位角θが２５°以上に分布のピークをもつようにすることができると共に、界面Ｓｉ結合欠陥のｇ値が２．００３２＜ｇ＜２．００４３の範囲に共鳴ピークをもつようにすることができる。
【実施例】
【００６５】
次に、本発明の半導体装置の効果について詳細に説明する。先ず、本発明の実施例１として、ｐ−Ｓｉ（１００）基板表面に形成されたｎ−ウエル上に、ゲート絶縁膜として酸窒化シリコン膜を形成して、ゲート長０．５ｍｍ、ゲート幅１０ｍｍのｐＭＯＳＦＥＴを作製した。先ず、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）構造を有するＳｉ（１００）基板からなるシリコン基板１上に絶縁膜形成用開口部を形成した。そして、ＲＴＯにより、この開口部に厚さが１．８ｎｍのシリコン酸化膜を形成した。その後、真空チャンバー内でＮ２ガスをソースとしたプラズマ窒化を行い、シリコン酸化膜表面を窒化してシリコン基板１表面に厚さが２．０ｎｍの初期酸窒化シリコン膜７ａを形成した。
【００６６】
図９（ａ）はこの初期酸窒化シリコン膜７ａの窒素分布を示す模式図であり、図９（ｂ）は初期酸窒化シリコン膜７ａの窒素濃度分布を示す深さプロファイルである。図９（ａ）及び（ｂ）に示すように、初期酸窒化シリコン膜７ａは、主にその表面が窒化されているが、シリコン基板１側の界面近傍にも２原子％程度の窒素が含まれていた。
【００６７】
次に、条件を変えてＮＯアニールを行った。但し、厚さ２．０ｎｍの初期酸窒化シリコン膜７ａをアニールによって増膜させないため、ＮＯガス分圧は６．７×１０２Ｐａ（５Ｔｏｒｒ）とした。また、プラズマ窒化用のチャンバーは、高真空の連続搬送機構を介してランプアニールが可能なＮＯアニール用真空チャンバーに連結しておき、初期酸窒化シリコン膜７ａを大気に曝すことなくＮＯアニールを実施することができるようにした。更に、アニール中のＮＯガスの分圧は、昇温及び降温過程を通して一定値に保ち、試料は十分に基板温度が下がった時点で大気中に取り出した。そして、ＮＯアニール後の酸窒化シリコン膜７ｂにポリシリコン膜８を成膜した後、エッチングによりゲート絶縁膜２及びゲート電極５を形成してｐＭＯＳＦＥＴとした。
【００６８】
次に、このｐＭＯＳＦＥＴのＮＢＴＩについて評価した。ＮＢＴストレスを印加する際には、ソース・ドレイン及びｎ−ウエルをアースに接続した。ＮＢＴストレスは、ゲートバイアスＶＧを−２Ｖとし、基板温度を１２５℃として行った。ＮＢＴＩの低下は、ＮＢＴストレスを印加する前後での閾値電圧シフト量（ＤＶｔｈ）を指標とし、ゲート絶縁膜のＮＯアニール依存性を比較して評価した。
【００６９】
図１０は横軸にストレス印加時間をとり、縦軸に閾値電圧シフト量ＤＶｔｈをとって、ストレス印加時間と閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。なお、ＮＯアニール条件は、温度を９５０℃、時間を５秒とし、ＮＯガス分圧は６．７×１０２Ｐａ（５Ｔｏｒｒ）とした。また、図１０にはＮＯガスを含まない雰囲気中で熱処理（以下、ｗ／ｏＮＯアニールという。）したｐＭＯＳＦＥＴを、本実施例のｐＭＯＳＦＥＴと同様の条件で評価した結果を併せて示す。図１０に示すように、本実施例のｐＭＯＳＦＥＴは、従来報告されている結果と同様に、１０乃至１００００秒の広いストレス時間範囲で、上記数式１に示す関係が成立しており、ＮＢＴストレス時間の経過と共に典型的なＮＢＴＩの低下現象が見られた。また、ＮＯアニールは、ｗ／ｏＮＯアニールに比べて閾値電圧シフト量ＤＶｔｈが４０％程度減少していた。これは寿命に直すと約８倍の改善に相当する。
【００７０】
次に、ＮＯガス分圧を６．７×１０２Ｐａ（５Ｔｏｒｒ）、アニール時間を５秒又は６０秒とし、アニール温度を変えて作製したｐＭＯＳＦＥＴについて評価を行った。図１１は横軸にＮＯアニール温度をとり、縦軸に閾値電圧シフト量ＤＶｔｈをとって、ＮＯアニール温度と閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。なお、図１１に示す閾値電圧シフト量ＤＶｔｈは、ＮＢＴストレス時間ｔを３６００秒にして測定した値である。図１１に示すように、ＮＯアニール時間が５秒の場合には、ＮＯアニール温度が９７０℃以下では閾値電圧シフト量ＤＶｔｈが急激に減少し、ＮＯアニール温度が９５０℃で最も閾値電圧シフト量ＤＶｔｈが小さく、ＮＯアニール温度が９２０℃以下では少しずつ効果が小さくなっていた。また、ＮＯアニール時間が６０秒の場合には、ＮＯアニール温度が８７０℃以下で改善の効果が見られ、比較的低温側まで効果が現れていた。ＮＯアニール時間によって効果の温度依存性が異なるのは、ＮＯアニール時間が長い程界面反応の平衡状態が現れやすいためである。
【００７１】
本来、長時間のＮＯガスアニールで界面窒素原子を酸素原子に置換する効果を得るためには、Ｏラジカル反応が優勢になる８７０℃以下に設定しなければならない。しかしながら、上述したように、昇温及び降温過程において界面窒素原子を酸素原子に置換される効果を利用すれば、図１１に示すように到達温度が８７０℃以上でも時間や圧力の制御によって界面窒化の悪影響を抑え、熱処理のスループットを向上できる。
【００７２】
次に、本発明の実施例２として、酸窒化シリコン膜上にＨｉｇｈ−Ｋ絶縁膜であるＨｆＳｉＯ膜を積層した構造のゲート絶縁膜２を備えたｐＭＯＳＦＥＴを作製した。先ず、ＬＯＣＯＳ構造を有するｐ−Ｓｉ（１００）基板からなるシリコン基板１上に、絶縁膜形成用開口部を形成した。そして、この開口部に厚さ１．２ｎｍのＲＴＯシリコン酸化膜を形成した後、真空チャンバー内でＮ２ガスをソースとしたプラズマ窒化を行い、ＲＴＯシリコン酸化膜の表面を窒化して厚さ１．４ｎｍの初期酸窒化シリコン７ａを形成した。この初期酸窒化シリコン膜７ａは表面が窒化されているが、シリコン基板１側の界面近傍にも４原子％程度の窒素が含まれていた。なお、プラズマ窒化用のチャンバーには、８００℃までのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ：高速熱処理）及びＮＯガス雰囲気の制御が可能なものを使用した。
【００７３】
引き続き、チャンバー内を高真空に排気してＮＯアニールを行った。その際の条件は、基板温度を７８０℃、ＮＯガス分圧を約２．６ｋＰａ（２０Ｔｏｒｒ）とし、熱処理時間を１乃至１０分の範囲で変化させて、アニールを実施しない水準と比較した。
【００７４】
次に、酸窒化シリコン膜を大気中に取り出した後、別の真空チャンバー内に配置し、スパッタ法により、基板温度を２５０℃にして、酸窒化シリコン膜上に厚さが４ｎｍのＨｆＳｉＯ膜を成膜した。そして、基板が十分に冷えた後、試料をチャンバーから取り出し、窒素雰囲気中で９００℃で１０秒間の熱処理を行った。これにより、ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）が２ｎｍ、シリコン濃度が約４０原子％のＨｆＳｉＯ／ＳｉＯＮ積層膜が得られた。
【００７５】
次に、このＨｆＳｉＯ／ＳｉＯＮ積層膜を用いて、前述の第１実施例と同様の方法で、ゲート長が０．５ｍｍ、ゲート幅が１０ｍｍのｐＭＯＳＦＥＴを作製した。但し、ｐ＋／ポリシリコンゲート電極からのボロン拡散の影響を除くため、ゲート電極にはＴｉＮ電極を用いた。また、ＮＢＴストレス条件は、ゲートバイアスＶＧを−１．５Ｖとし、基板の保持温度を１００℃とした。ＮＢＴＩは、ＮＢＴストレスの印加前後での閾値電圧シフト量ＤＶｔｈの絶対値を指標として評価した。
【００７６】
図１２は横軸にＮＯアニール時間をとり、縦軸に閾値電圧シフト量ＤＶｔｈとって、ゲート電極をＨｆＳｉＯ／ＳｉＯＮ積層としたときのＮＯアニール時間と閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。図１２は、ＨｆＳｉＯ／ＳｉＯＮ／Ｓｉ積層構造において、ＳｉＯＮ膜のＮＯアニール時間に依存して、ＨｆＳｉＯ／ＳｉＯＮ積層膜のＮＢＴＩがどのように変化するかを示している。図１２に示すように、閾値電圧シフト量ＤＶｔｈは、ＮＯアニール時間が長いほど小さくなり、ＮＯアニール時間が１乃至５分の範囲で顕著なＮＢＴＩの改善が見られた。この熱処理により、閾値電圧シフト量ＤＶｔｈは４５％減少した。この減少は寿命に換算すると１１倍の改善に相当する。
【００７７】
また、シリコン基板上に同様の条件でＨｆＳｉＯ／ＳｉＯＮ積層膜を形成し、界面Ｓｉ結合欠陥Ｐｂ１ｃｅｎｔｅｒのｇ値を決定した。その結果、酸窒化シリコン膜をＮＯアニールしなかった試料ではｇ値が２．００２８であったのに対して、５分間のＮＯアニールを行ってＮＢＴＩ改善の見られた試料では、ｇ値が２．００３５になっていた」。この結果は、酸窒化シリコン膜の上にＨｆＳｉＯ膜を積層した場合でも、ＮＢＴＩが界面欠陥の構造によって決定されていることを示している。
【００７８】
なお、ポリシリコンからなるゲート電極ゲートとＨｆＳｉＯ膜との界面反応を抑え、かつポリシリコン膜からＨｆＳｉＯ膜へのドーパント拡散を抑える目的で、ＨｆＳｉＯ膜上に窒化シリコン膜を積層する技術、又はＨｆＳｉＯ膜表面を窒化する技術が検討されているが、このプロセスの条件制御による界面窒素量の制御によって、本発明の酸窒化シリコン膜の高い信頼性を維持することは、本発明の任意の適用の範囲内であるといえる。
【００７９】
なお、以上の結果は、酸窒化シリコン膜上にＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；有機金属気相成長）法によりＨｆＯ２膜を形成した場合にも同様に観測された。更に、酸窒化シリコン膜上に堆積する膜種をＨｆＡｌＯに変えた場合でも、界面に及ぶ影響は大きく変化しないため、同様の結果が得られた。
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴを備えた半導体装置及びその製造方法に関し、特に、ＭＯＳＦＥＴのゲート絶縁膜が窒素を含む酸化膜により形成されている半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の代表として知られているＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：大規模集積回路）は、メモリ系デバイスとロジック系デバイスとに大別される。それらのデバイスのほとんどは、集積度の点で優れ且つコストダウンが図れるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属酸化物半導体電界効果トランジスタ）により構成されている。ＭＯＳＦＥＴは、通常、シリコン基板上にシリコン酸化膜等からなるゲート絶縁膜を介してゲート電極が設けられており、このゲート電極に制御電圧を印加することにより、ゲート絶縁膜直下のシリコン基板表面に形成されたチャネル領域の導電度を制御している。このようなＭＯＳＦＥＴにおいては、ゲート絶縁膜の信頼性を高めることが重要な技術課題になっている。
【０００３】
近時、高集積化を目的にＭＯＳＦＥＴの微細化が進められており、これに伴いゲート絶縁膜の薄膜化が進んでいる。しかしながら、例えば、厚さが２．５ｎｍ以下のシリコン酸化膜（ＳｉＯ２膜）によりゲート絶縁膜を形成した半導体装置においては、トンネル電流によるゲートリークが増大したり、ゲート電極であるポリシリコン層からＢが突き抜けて閾値がシフトしたりするため、ＭＯＳＦＥＴの特性が低下する。このようなゲート絶縁膜の薄膜化に伴うＭＯＳＦＥＴの特性の低下を抑制するためには、ゲート絶縁膜を形成するシリコン酸化膜へ窒素を添加することにより、ゲート絶縁膜の誘電率を増加させて、ゲート絶縁膜の換算膜厚を減少させることが極めて有効である。現在、ゲート絶縁膜の厚さを２．５ｎｍ以下にしているＭＯＳＦＥＴのほとんどが、ゲート絶縁膜にシリコン酸化膜を窒化した酸窒化シリコン膜（ＳｉＯＮ膜）を採用している。なお、ゲート絶縁膜中の窒素濃度を高くする程、ゲートリーク電流及び閾値のシフト等を抑制する効果が大きくなり、ＭＯＳＦＥＴの性能が向上する。
【０００４】
シリコン酸化膜を窒化して酸窒化シリコン膜を形成する方法としては、従来、ＮＯガス又はＮ２Ｏガス雰囲気中でシリコン酸化膜をアニールする熱窒化法が利用されている。しかしながら、熱窒化法により酸窒化シリコン膜を形成すると、シリコン基板とシリコン酸化膜との界面近傍が窒化しやすく、この界面窒化によってシリコン酸化膜中に導入された窒素に起因する固定電荷が、チャネル近傍に高密度で発生し、クーロン散乱により電荷移動度が低下するという問題がある。
【０００５】
そこで、酸窒化シリコン膜を形成する方法として、プラズマ窒化法が適用され始めている。このプラズマ窒化法によれば、シリコン基板側の部分を窒化せずに、シリコン酸化膜の表面側の部分のみを選択的に選択的に窒素を分布させることができるため、固定電荷のチャネルへの影響を最小限にすることができる。
【０００６】
一方、酸窒化シリコン膜によりゲート絶縁膜を形成した場合、高温下でゲート電極に基板に対して負の電圧を印加し続けると、トランジスタの駆動能力が低下する特性、即ち、ゲート負バイアス温度不安定性（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ：ＮＢＴＩ）が劣化するという問題点がある。このＮＢＴＩはゲート絶縁膜の信頼性の評価指標であり、「ＮＢＴＩの劣化」はゲート絶縁膜の信頼性の低下を示し、「ＮＢＴＩの改善」はゲート絶縁膜の信頼性の向上を示す。ＮＢＴＩの微視的な現象は、界面準位の増加及び膜中電荷の増加である。界面準位と膜中電荷の増加は、ＭＯＳＦＥＴへのＮＢＴストレスを印加することにより確認でき、例えば、ｐＭＯＳＦＥＴに対して、５ＭＶ／ｃｍ以下の比較的小さな電界下で、基板温度を１００乃至１５０℃に保ちながら負バイアス温度ストレス（以下、ＮＢＴストレスという。）を長時間印加したときの電気特性変化により評価することができる。具体的には、ＮＢＴＩの劣化は、閾値電圧Ｖｔｈのシフト、オン電流Ｉｏｎの減少及びトランスコンダクタンスｇｍの低下として観測される。
【０００７】
ＭＯＳＦＥＴにおける閾値電圧Ｖｔｈは、ＮＢＴストレス印加時間ｔのべき乗に比例してシフトする。この閾値電圧Ｖｔｈのシフトは、酸化シリコン膜及びＳｉＯＮ膜に共通の特徴であり、閾値電圧シフトＤＶｔｈは下記数式１により求められる。なお、下記数式１に示すＡは比例定数である。
【０００８】
【０００９】
図１３は横軸にＮＢＴストレス印加時間ｔをとり、縦軸に閾値電圧シフト量ＤＶｔｈをとって、ゲート絶縁膜としてＳｉＯ２膜又はＳｉＯＮ膜を形成した場合のＮＢＴストレス印加時間ｔと閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。図１３に示すように、ゲート絶縁膜として酸窒化シリコン膜を形成した場合、シリコン酸化膜を形成した場合に比べて、比例係数Ａがわずかに増加している。この比例定数Ａのわずかな増加は、閾値電圧シフト量ＤＶｔｈの許容値（約１０ｍＶ）に至る寿命を大きく短縮するため、ゲート絶縁膜を酸窒化シリコン膜にすると、シリコン酸化膜にした場合に比べてＮＢＴＩが低下する。この比例係数Ａが増加する要因は、活性化エネルギーの低下であることが明らかにされている（非特許文献１参照）。具体的には、窒素を導入していないシリコン酸化膜の活性化エネルギーが約０．２ｅＶであるのに対し、酸窒化シリコン膜では活性化エネルギーが０．１ｅＶまで低下することが報告されている（非特許文献２参照）。
【００１０】
また、従来、ＮＢＴＩを説明するための一般的なモデルが開示されており（非特許文献３参照）、非特許文献３においては、シリコン基板とゲート絶縁膜との界面に存在する界面Ｓｉ結合欠陥（・Ｓｉ≡Ｓｉ３）及びそれを終端する水素原子が重要な役割を果たすことが報告されている。図１４は界面Ｓｉ結合欠陥によるＮＢＴＩの劣化を示すモデル図である。図１４に示すように、非特許文献３に記載のモデル図によれば、シリコン基板１０１とゲート絶縁膜１０２との界面には、１×１０１２ｃｍ−２の密度で潜在的界面欠陥（Ｈ−Ｓｉ≡Ｓｉ３）が存在する。この界面欠陥の水素結合が、ＮＢＴストレスによるゲート負バイアス電界とシリコン基板１０１からのホール供給とで切断され、水素の移動を伴って界面準位（≡Ｓｉ・）及び水素関連の膜中固定電荷を発生すると考えられている。
【００１１】
ゲート絶縁膜を酸窒化シリコン膜により形成したＭＯＳＦＥＴにおいて、シリコン基板側の部分の窒素濃度が高い程、ＮＢＴＩの劣化が顕著である（非特許文献４参照）。非特許文献４には、窒素濃度分布が異なる酸窒化シリコン膜を使用し、ゲート絶縁膜中の窒素濃度とＮＢＴＩとの関係を調べた実験結果が開示されている。
【００１２】
また、酸窒化シリコン膜中の窒素濃度分布は、窒素導入後に熱処理することにより調節することができる（例えば、特許文献１及び２参照。）。特許文献１に記載の熱酸化膜の形成方法においては、表面に酸化膜が形成された半導体基板上に酸化窒化膜を形成した後、この酸化窒化膜の表面をエッチングにより除去し、更に酸素雰囲気中で熱処理することにより、表面側の部分が基板側の部分よりも窒素濃度が高い酸化窒化膜を形成している。具体的には、先ず、半導体基板表面に熱酸化膜を形成した後、この熱酸化膜をＮＯガス雰囲気中で熱処理して、基板との界面近傍に窒素濃度のピークをもつ酸化窒化膜を形成する。次に、この酸化窒化膜における窒素濃度が低い部分をエッチングにより除去する。その後、酸素雰囲気中で熱処理することにより、半導体基板の酸化窒化膜との界面近傍を酸化して、酸化窒化膜と半導体基板との間に酸化膜を形成する。ゲート絶縁膜をこの方法で形成することにより、ＭＯＳＦＥＴにおけるＮＢＴＩの劣化を抑制することができる。
【００１３】
また、特許文献２に記載のゲート絶縁層の形成方法においては、半導体基板表面に熱酸化膜を形成した後、この熱酸化膜を高密度窒素プラズマに暴露して熱酸化膜中に窒素を導入し、更にこの酸化窒化膜をＮ２Ｏ中で熱処理することにより、膜厚方向における窒素濃度が均一な酸化窒化膜を形成している。
【００１４】
なお、デバイス構造に埋め込まれたゲート絶縁膜の界面Ｓｉ結合欠陥は、電子スピン共鳴（Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ：ＥＳＲ）スペクトルによって確認することができる。例えば、界面Ｓｉ結合欠陥の１種であるＰｂ１ｃｅｎｔｅｒは、ｍｏｎｏｃｌｉｎｉｃ−Ｉの対称性を持っており、ＥＳＲスペクトルにおけるｇテンソルの主値は、夫々ｇ１＝２．００５８（ｎ１／／［０１１］）、ｇ２＝２．００７４（ｎ２／／［１１１］）、ｇ３＝２．００２２（ｎ３／／［２１１］）であることが詳しい実験から決定されている（非特許文献５参照）。しかしながら、通常、ＥＳＲスペクトルは、共鳴条件でのマイクロ波吸収を検知する手法で測定されるため、ゲート絶縁膜のように面積が小さい試料を測定することは難しい。このような場合には、デバイスを流れる電流変調によってスピン共鳴を検知するＥＤＭＲ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｄｅｔｅｃｔｅｄ Ｍａｇｎｅｔｉｃ Ｒｅｓｏｎａｎｃｅ）測定が有効である。ＥＤＭＲ測定は、一般的なＥＳＲ測定の１０００倍の感度があり、大きさが０．０１乃至０．１０ｍｍ２のデバイスにおいても、界面Ｓｉ結合欠陥構造を解析できるＥＳＲスペクトルの取得が可能である（非特許文献６参照）。
【００１５】
【特許文献１】特開２０００−３５７６８８号公報
【特許文献２】特開２００２−１９８５３１号公報
【非特許文献１】Ｎ．Ｋｉｍｉｚｕｋａ、外６名，「ＮＢＴＩ ｅｎｈａｎｃｅｍｅｎｔ ｂｙ ｎｉｔｒｏｇｅｎ ｉｎｃｏｒｐｏｒａｔｉｏｎ ｉｎｔｏ ｕｌｔｒａｔｈｉｎ ｇａｔｅ ｏｘｉｄｅ ｆｏｒ ０．１０μｍ ｇａｔｅ ＣＭＯＳ ｇｅｎｅｒａｔｉｏｎ」，２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐ．９２−９３
【非特許文献２】Ｙｕｉｃｈｉ Ｍｉｎａｍｉ、外３名，「ＮＢＴＩ Ｍｅｃｈａｎｉｓｍ ｉｎ Ｕｌｔｒａ−ｔｈｉｎ Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃ−Ｎｉｔｒｏｇｅｎ−ｏｒｉｇｉｎａｔｅｄ Ｍｅｃｈａｎｉｓｍ ｉｎ ＳｉＯＮ−」，２００２ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，ｐ．５０９−５１２
【非特許文献３】Ｓｈｉｇｅｏ Ｏｇａｗａ、外２名，「Ｉｎｔｅｒｆａｃｅ−ｔｒａｐ ｇｅｎｅｒａｔｉｏｎ ａｔ ｕｌｔｒａｔｈｉｎ ＳｉＯ２（４−６ｎｍ）−Ｓｉ ｉｎｔｅｒｆａｃｅｓ ｄｕｒｉｎｇ ｎｅｇａｔｉｖｅ−ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ ａｇｉｎｇ」，１９９５年２月，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，第７７巻，第３号，ｐ．１１３７−１１４８
【非特許文献４】Ｍ．Ｔｅｒａｉ、外６名，「Ｉｍｐａｃｔ ｏｆ Ｎｉｔｒｏｇｅｎ Ｐｒｏｆｉｌｅ ｏｎ Ｎｅｇａｔｉｖｅ−Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ ａｎｄ ＣＭＯＳ Ｐｅｒｆｏｒｍａｎｃｅ」，２００２ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ Ｍａｔｅｒｉａｌｓ，ｐ．７５２−７５３
【非特許文献５】Ａ．Ｓｔｅｓｍａｎｓ、外１名，「Ｅｌｅｃｔｒｏｎ ｓｐｉｎ ｒｅｓｏｎａｎｃｅ ｆｅａｔｕｒｅ ｏｆ ｉｎｔｅｒｆａｃｅ ｄｅｆｅｃｔｓ ｉｎ ｔｈｅｒｍａｌ（１００）Ｓｉ／ＳｉＯ２」，１９９８年，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，第８３巻，第５号，ｐ．２４４９−２４５７
【非特許文献６】Ｊ．Ｈ．Ｓｔａｔｈｉｓ、外１名，「Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｏｆ ｉｎｔｅｒｆａｃｅ ｄｅｆｅｃｔ ｇｅｎｅｒａｔｅｄ ｂｙ ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎ ＳｉＯ２」，１９９２年１２月，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，第６１巻，第２４号，ｐ．２８８７−２８８９
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、前述の従来の技術には以下に示す問題点がある。即ち、特許文献１に記載の熱酸化膜の形成方法では、基板と酸化窒化膜との間に酸化膜を形成する際に窒素の再分布が起こるため、基板との界面近傍の窒素濃度が十分に下がらず、更に界面酸化が進行して全膜厚が増加するため、信頼性向上と特性向上との両立が困難になるという問題点がある。
【００１７】
また、特許文献２に記載のゲート絶縁層の形成方法は、基板との界面近傍の窒素濃度を増加するため、ＮＢＴＩが劣化するという問題点がある。この問題を解決するため、プラズマに暴露する条件を調節して、窒素分布をできるだけ急峻にする方法も検討されているが、この方法で厚さが２ｎｍ以下の極めて薄い膜において窒素濃度分布を制御することは、ゲートリーク電流、トランジスタ特性及び耐熱性等の他の特性とのトレードオフによる制約が厳しく、ＮＢＴＩを改善することは困難である。
【００１８】
本発明はかかる問題点に鑑みてなされたものであって、ゲート絶縁膜の膜厚及び窒素濃度分布を変えずに、ＮＢＴＩを改善した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本願第１発明に係る半導体装置は、Ｓｉ（１００）基板又はＳｉ（１００）微傾斜基板と、前記基板上に形成され窒素を含む酸化膜からなるゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、を有し、前記ゲート絶縁膜と前記基板との界面には界面Ｓｉ結合欠陥が存在し、この界面Ｓｉ結合欠陥結合手の前記基板の［１００］方位に対する方位角分布は、２５°以上にピークをもつことを特徴とする。
【００２０】
本発明においては、基板の界面Ｓｉ結合欠陥のゲート絶縁膜側に突き出た結合手の方位角分布が、その基板の［１００］方位に対して２５°以上にピークをもつため、ＮＢＴＩを低下させる要因となる閾値電圧シフト量を許容値の範囲内に抑えることができ、その結果、ＮＢＴＩの低下を抑制しその改善を図ることができる。
【００２１】
本願第２発明に係る半導体装置は、Ｓｉ（１００）基板又はＳｉ（１００）微傾斜基板と、前記基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、を有し、前記ゲート絶縁膜と前記基板との界面には界面Ｓｉ結合欠陥が存在し、前記基板の［１００］方位と磁場方位とを平行にして測定した前記界面Ｓｉ結合欠陥の電子スピン共鳴スペクトルのｇ値は、２．００３２＜ｇ＜２．００４３にピークをもつことを特徴とする。
【００２２】
本発明においては、基板の界面Ｓｉ結合欠陥の界面欠陥が、基板［１００］方位と磁場方位を平行とする電子スピン共鳴の測定条件で２．００３２＜ｇ＜２．００４３にピークをもつため、ＮＢＴＩを低下させる要因となる閾値電圧シフト量を許容値の範囲内に抑えることができ、その結果、ＮＢＴＩの低下を抑制しその改善を図ることができる。
【００２３】
前述の方位角及びｇ値は、水素原子で終端された界面Ｓｉ結合欠陥から水素結合を脱離させ、前記界面Ｓｉ結合欠陥を活性化させた後で、ＥＤＭＲ測定した電子スピン共鳴スペクトルから求めることができる。これにより、ｇ値及びそのｇ値から一義的に得られるダングリングボンドの方位角を決定することができる。
【００２４】
また、前記ゲート絶縁膜における前記基板との界面部分の窒素濃度は、例えば、１乃至１０原子％である。ここれにより、窒素を含有するゲート絶縁膜中の窒素濃度分布と全膜厚を変えずに、界面の窒素濃度を上記範囲にすることができるので、ＮＢＴＩを改善することができる。
【００２５】
更に、この半導体装置は、前記ゲート絶縁膜を酸窒化シリコン膜上に高誘電率絶縁膜が形成された積層膜としても、同様の効果が得られる。
【００２６】
本願第３発明に係る半導体装置の製造方法は、Ｓｉ（１００）基板上又はＳｉ（１００）微傾斜基板上に、窒素を含むゲート絶縁膜を介してゲート電極が設けられた半導体装置の製造方法であって、プラズマ酸窒化処理により前記基板上に酸窒化膜を形成する工程と、前記酸窒化膜をＮＯガス雰囲気中で７７０乃至９７０℃の温度条件下で熱処理する工程と、を有することを特徴とする。
【００２７】
本願第４発明に係る半導体装置の製造方法は、Ｓｉ（１００）基板上又はＳｉ（１００）微傾斜基板上に、窒素を含むゲート絶縁膜を介してゲート電極が設けられた半導体装置の製造方法であって、プラズマ酸窒化処理により前記基板上に酸窒化膜を形成する工程と、前記酸窒化膜をＮ２Ｏガス雰囲気中で７７０乃至９２０℃の温度条件下で熱処理する工程と、を有することを特徴とする。
【００２８】
本発明においては、ＮＯアニール温度又はＮ２Ｏアニール温度を、対応する飽和界面窒素濃度が初期界面窒素濃度より低くなるようにしているため、基板と酸窒化膜との界面極近傍における窒素結合を酸素結合に置き換え、窒素起因の界面欠陥変形を修復することができる。その結果、ＮＢＴＩの原因となる界面窒素起因の界面Ｓｉ結合欠陥構造を修復でき、ＮＢＴＩを改善することができる。
【００２９】
また、この半導体装置の製造方法は、前記酸窒化膜上に高誘電率絶縁膜を形成してもよい。このように、前記ゲート絶縁膜を酸窒化シリコン膜と高誘電率絶縁膜との積層構造にしても、同様の効果が得られる。
【発明の効果】
【００３０】
本発明によれば、ＮＢＴＩを低下させる要因である閾値電圧シフトを許容値の範囲内に抑え、ＮＢＴＩの低下を抑制してその改善を図ることができるため、窒素を含有するゲート絶縁膜のＮＢＴＩを、窒素濃度分布と全膜厚を変えることなく改善することができ、ＭＯＳＦＥＴの高性能化を達成できる。また、本発明の半導体装置の製造方法によれば、ＮＯアニール温度又はＮ２Ｏアニール温度を、対応する飽和界面窒素濃度が初期界面窒素濃度より低くなるようにしているため、基板と酸窒化膜との界面極近傍における窒素結合を酸素結合に置き換え、窒素起因の界面欠陥変形を修復することができ、ＮＢＴＩの原因となる界面窒素起因の界面Ｓｉ結合欠陥構造を修復でき、ＮＢＴＩを改善することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態に係る半導体装置のＭＯＳＦＥＴを示す断面図である。
【図２】Ｐｂ１ｃｅｎｔｅｒの構造を示す模式図である。
【図３】変形Ｐｂ１ｃｅｎｔｅｒの構造を示す模式図である。
【図４】横軸に界面Ｓｉ結合欠陥のｇ値をとり、縦軸に閾値電圧シフト量ＤＶｔｈをとって、界面Ｓｉ結合欠陥のｇ値と閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。
【図５】横軸に数値計算により求めたダンリングボンド方位角θをとって、縦軸に閾値電圧シフト量ＤＶｔｈをとって、ダンリングボンド方位角θと閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。
【図６】横軸に界面Ｓｉ結合欠陥のｇ値をとり、縦軸にダンリングボンド方位角θをとって、界面Ｓｉ結合欠陥のｇ値とダンリングボンド方位角θとの関係を示すグラフ図である。
【図７】横軸に印加磁場をとり、縦軸にマイクロ波の吸収強度をとって、シリコン基板１上に形成した厚さ２．０ｎｍのシリコン酸化膜のＥＳＲスペクトルを示す図である。
【図８】（ａ）乃至（ｆ）は本実施形態の半導体装置の製造方法をその工程順に示す断面図である。
【図９】（ａ）はこの初期酸窒化シリコン膜７ａの窒素分布を示す模式図であり、（ｂ）は初期酸窒化シリコン膜７ａの窒素濃度分布を示す深さプロファイルである。
【図１０】横軸にストレス印加時間をとり、縦軸に閾値電圧シフト量ＤＶｔｈをとって、ストレス印加時間と閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。
【図１１】横軸にＮＯアニール温度をとり、縦軸に閾値電圧シフト量ＤＶｔｈをとって、ＮＯアニール温度と閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。
【図１２】横軸にＮＯアニール時間をとり、縦軸に閾値電圧シフト量ＤＶｔｈとって、ゲート電極をＨｆＳｉＯ／ＳｉＯＮ積層としたときのＮＯアニール時間と閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。
【図１３】横軸にＮＢＴストレス印加時間ｔをとり、縦軸に閾値電圧シフト量ＤＶｔｈをとって、ゲート絶縁膜としてＳｉＯ２膜又はＳｉＯＮ膜を形成した場合のＮＢＴストレス印加時間ｔと閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。
【図１４】界面Ｓｉ結合欠陥によるＮＢＴＩの劣化を示すモデル図である。
【符号の説明】
【００３２】
１、１０１；シリコン基板
２、１０２；ゲート絶縁膜
３ａ、３ｂ；不純物領域
４ａ、４ｂ；ＬＤＤ領域
５；ゲート電極
６；サイドウォール
７ａ、７ｂ；酸窒化シリコン膜
８；ポリシリコン膜
１０；ＭＯＳＦＥＴ
１１；ダングリングボンド（結合手）
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態に係る半導体装置について、添付の図面を参照して具体的に説明する。図１は本実施形態の半導体装置におけるＭＯＳＦＥＴを示す断面図である。図１に示すように、本実施形態の半導体装置におけるＭＯＳＦＥＴ１０は、シリコン基板１の表面に、ソース・ドレイン領域となる１対の不純物領域３ａ及び３ｂが形成されており、不純物領域３ａと不純物領域３ｂとの間に形成されたチャネル領域上には、ゲート絶縁膜２を介してゲート電極５が形成されている。また、ゲート電極５の両側面にはサイドウォール６が形成されており、不純物領域３ａ及び３ｂにおけるサイドウォール６の下方の部分には、夫々ＬＤＤ領域４ａ及び４ｂが形成されている。このＭＯＳＦＥＴ１０におけるシリコン基板１としては、表面の結晶面が（１００）面であるシリコン基板（以下、Ｓｉ（１００）基板という。）及び表面の結晶面が（１００）面から微傾斜しているシリコン基板（以下、Ｓｉ（１００）微傾斜基板という。）が使用される。また、ゲート絶縁膜２は、酸窒化シリコン膜等の窒素を含有する酸化膜により形成されている。そして、このＭＯＳＦＥＴ１０のシリコン基板１とゲート絶縁膜２との界面には界面Ｓｉ結合欠陥が存在しており、この界面Ｓｉ結合欠陥におけるゲート絶縁膜２側に突き出た結合手（ダングリングボンド：ｄａｎｇｌｉｎｇ ｂｏｎｄ）のシリコン基板基板の［１００］方位に対する方位角の分布が、２５°以上にピークをもっている。
【００３４】
シリコン基板１とゲート絶縁膜２との界面構造は、ＥＳＲスペクトルにより確認することができる。上述のような特徴を有する界面構造は、シリコン基板１の［１００］方位と磁場方位とを平行にしてＥＳＲ測定したときに、界面Ｓｉ結合欠陥のｇ値が２．００３２＜ｇ＜２．００４３の範囲に共鳴ピークをもつ。このことは、言い換えれば、シリコン基板１の［１００］方位と磁場方位とを平行にしてＥＳＲ測定したときに、２．００３２＜ｇ＜２．００４３の範囲に共鳴ピークが得られた場合には、界面Ｓｉ結合欠陥のゲート絶縁膜２側に突き出たダングリングボンドの方位角の分布が、２５°以上にピークをもっていることを一義的に示すものである。
【００３５】
本発明者等は、前述の課題を解決するために、鋭意実験研究を行った結果、前述の界面Ｓｉ結合欠陥に及ぼすＮＢＴストレスの影響を踏まえ、更にシリコン酸化膜にＮＢＴストレスを印加して界面準位を発生させた試料をＥＳＲで測定することにより、界面準位の実体が、２種類の界面Ｓｉ結合欠陥Ｐｂ０ｃｅｎｔｅｒ及びＰｂ１ｃｅｎｔｅｒであることを見出した。この２種類の界面Ｓｉ結合欠陥Ｐｂ０ｃｅｎｔｅｒ及びＰｂ１ｃｅｎｔｅｒは、結晶格子において結合相手がいない結合手であるダングリングボンドの方位が、夫々［１１１］方位及び［２１１］方位を向いた構造をしている。このＰｂ０ｃｅｎｔｅｒ及びＰｂ１ｃｅｎｔｅｒの構造は、例えば、前述の非特許文献５等に記載されている。図２はＰｂ１ｃｅｎｔｅｒの構造を示す模式図である。図２に示すダングリングボンド１１は、化学的に活性であり、水素原子等の他の原子と結合することにより安定化する。なお、図２に示すθはシリコン基板１の［１００］方位に対するダングリングボンド１１の方位角である。
【００３６】
また、本発明者等は、ＳｉＯＮ膜にＮＢＴストレスを印加すると、界面Ｓｉ結合欠陥Ｐｂ１ｃｅｎｔｅｒの発生量が増加し、特に、界面窒化されたゲート絶縁膜においては構造が変形した界面Ｓｉ結合欠陥である変形Ｐｂ１ｃｅｎｔｅｒが発生し易いことを見出した。図３は変形Ｐｂ１ｃｅｎｔｅｒの構造を示す模式図である。図３に示すように、変形Ｐｂ１ｃｅｎｔｅｒは、バックボンドの窒化によりＮが割り込み、ダングリングボンド１２の方位が［２１１］方位から［１００］方位側に約１５°傾くように、最近接Ｓｉ原子の配置が変化した構造をしている。
【００３７】
本発明者等は、このような界面Ｓｉ結合欠陥Ｐｂ０ｃｅｎｔｅｒ、Ｐｂ１ｃｅｎｔｅｒ及び変形Ｐｂ１ｃｅｎｔｅｒについて、ＮＢＴＩの低下に影響する閾値電圧シフト量ＤＶｔｈの低下と、ＥＳＲスペクトル測定から求められるｇ値とが、良い相関を示すことを見出し、本発明に至った。図４は横軸に界面Ｓｉ結合欠陥のｇ値をとり、縦軸に閾値電圧シフト量ＤＶｔｈをとって、界面Ｓｉ結合欠陥のｇ値と閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。なお、図４に示すＥＳＲスペクトルは、ｐ−Ｓｉ（１００）基板上にゲート絶縁膜を形成し、更にこのゲート絶縁膜上にｐ＋／ポリシリコン膜を堆積した後、活性化アニールを行い、ウェハカッターを使用して横３ｍｍ、縦１５ｍｍの短冊形状に切り出した後、ｐ＋／ポリシリコン膜をウェットエッチングによって除去した試料を使用した。また、ＥＳＲ測定は、基板面方位［１００］と磁場方位とを平行にして行い、マイクロ波周波数を９．３８ＧＨｚ、パワーを１ｍＷ、磁場変調を１Ｇａｕｓｓ、１００ｋＨｚ、温度１０Ｋとし、ノイズを低減させるため８０回の積算を行っている。更に、図４に示す値は、シリコン基板１上に形成したプラズマ酸窒化膜を、ＮＯガス中で６．７×１０２Ｐａ（５Ｔｏｒｒ）の圧力で５秒又は６０秒間熱処理した後ＥＳＲ測定した結果と、ＥＳＲ測定に使用した試料と同様の条件で作製したｐＭＯＳＦＥＴに対してＮＢＴストレス時間を３６００秒にしてＮＢＴストレス実験を行った結果とから求めた値である。
【００３８】
図４に示すように、界面Ｓｉ結合欠陥のｇ値が２．００３２よりも小さくなると、閾値電圧シフト量ＤＶｔｈが許容値である約１０ｍＶを超えてしまう。また、従来は界面Ｓｉ結合欠陥のｇ値が２．００３７に近い程、ＮＢＴストレス耐性が弱い変形Ｐｂ１ｃｅｎｔｅｒの比率が小さくなると考えられていたが、実際には、図４に示すように、ＮＢＴＩの改善が見られた界面構造は、ｇ値が２．００３２よりも大きい場合であることがわかった。
【００３９】
また、本発明者等は、界面Ｓｉ結合欠陥のｇ値と一義的に関連づけられる界面Ｓｉ結合欠陥のダングリングボンドの方位角θと、閾値電圧シフト量ＤＶｔｈとの間にも同様に相関があることも見出した。図５は横軸に数値計算により求めたダンリングボンド方位角θをとって、縦軸に閾値電圧シフト量ＤＶｔｈをとって、ダンリングボンド方位角θと閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図であり、図６は横軸に界面Ｓｉ結合欠陥のｇ値をとり、縦軸にダンリングボンド方位角θをとって、界面Ｓｉ結合欠陥のｇ値とダンリングボンド方位角θとの関係を示すグラフ図である。図５に示すように、界面Ｓｉ結合欠陥のダングリングボンドの方位角θが２５°よりも小さいと、閾値電圧シフト量ＤＶｔｈが許容値である１０ｍＶを超えてしまう。図６に示すように、界面Ｓｉ結合欠陥のダングリングボンドの方位角θが２５°とは、ｇ値が２．００３２の場合に相当する。
【００４０】
本実施形態の半導体装置における界面Ｓｉ結合欠陥のｇ値及びダングリングボンド方位角θは、ＥＤＭＲ測定されたＥＳＲスペクトルから求めることができる。前述したように、界面Ｓｉ結合欠陥構造は、そのＥＳＲスペクトルによって確認することができるが、通常使用されている共鳴条件におけるマイクロ波吸収を検知する手法では、ゲート絶縁膜のように面積が小さい試料を測定することは困難である。このため、本実施形態においては、デバイスを流れる電流変調によってスピン共鳴を検知するＥＤＭＲ測定により、ゲート絶縁膜の界面Ｓｉ結合欠陥のＥＳＲスペクトルを測定する。但し、半導体装置の完成品では、プロセスの最終段階で行われる水素熱処理により、界面Ｓｉ結合欠陥Ｐｂ０ｃｅｎｔｅｒ、Ｐｂ１ｃｅｎｔｅｒ及び変形Ｐｂ１ｃｅｎｔｅｒが水素終端されており、上述したようなＥＳＲスペクトルを得ることはできない。そこで、本実施形態においては、水素原子で終端された界面Ｓｉ結合欠陥から水素結合を離脱させることにより、界面Ｓｉ結合欠陥を活性化させた後でＥＤＭＲ測定を行う。具体的には、特定のＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）１個にＮＢＴストレスを印加し、水素原子で終端された界面Ｓｉ結合欠陥から水素結合を脱離させることにより、ＭＩＳＦＥＴに含まれる界面Ｓｉ結合欠陥Ｐｂ０ｃｅｎｔｅｒ、Ｐｂ１ｃｅｎｔｅｒ及び変形Ｐｂ１ｃｅｎｔｅｒを活性化する。これにより、ＥＤＭＲ測定が可能となり、上述したようなｇ値及びそのｇ値から一義的に得られるダングリングボンドの方位θを決定することができる。ＥＤＭＲ測定では、測定時にゲートバイアスを制御することができるため、界面Ｓｉ結合欠陥Ｐｂ０ｃｅｎｔｅｒ及びＰｂ１ｃｅｎｔｅｒが共に観測されるような条件を設定することが重要である。また、磁場方位とシリコン基板１の［１００］方位を正確に合わせること、Ｐｂ０ｃｅｎｔｅｒ及びＰｂ１ｃｅｎｔｅｒが識別できるような十分な分解能を設定すること等、ＥＳＲ測定の場合に準じたスペクトル取得が必要である。
【００４１】
次に、ＥＤＭＲ測定により得たＥＳＲスペクトルからｇ値を決定する方法について説明する。図６は横軸に印加磁場をとり、縦軸にマイクロ波の吸収強度をとって、シリコン基板１上に形成された厚さ２．０ｎｍのシリコン酸化膜のＥＳＲスペクトルを示す図である。なお、図６に示すＥＳＲスペクトルは磁場方位とシリコン基板１の［１００］方位とを平行にして測定したものである。図６に示すＥＳＲスペクトルは、２種類の界面Ｓｉ結合欠陥Ｐｂ０ｃｅｎｔｅｒ及びＰｂ１ｃｅｎｔｅｒのピークが重ね合わされたものであるため、先ず、ＥＳＲスペクトルを２つのＧａｕｓｓｉａｎピークに分解し、夫々のピーク中心に対応する磁場Ｂ（Ｔ）を読み取る。そして、下記数式２に示す共鳴条件の関係式から、Ｐｂ１ｃｅｎｔｅｒの構造を特徴づけるｇ値の平均値を求めることができる。なお、下記数式２におけるｈはプランク定数（＝６．６２６０８×１０−３４Ｊ・ｓ）であり、ｎはマイクロ波周波数（１／秒）であり、ｍはボーア磁子（９．２７４０２×１０−２４Ｊ・Ｔ−１）である。
【００４２】
【００４３】
マイクロ波周波数ｎと磁場強度Ｂとは、共に５桁以上の精度で実験的に決定できるため、ｇ値の精度も５桁となる。但し、得られたｇ値の絶対値は系統的な誤差を有する場合があるので、適宜、ＭｎＯ等の標準サンプルのピーク位置によって較正する必要がある。また、ＥＳＲスペクトルは、Ｓｉ（１００）基板に対する磁場方位によって変化するため、［１００］方位を磁場に対して正確に、具体的には、±３°以内に合わせなければならない。シリコン基板１としてＳｉ（１００）微傾斜基板を使用した場合、ラウエ法などにより予め正確な［１００］面方位を把握することが必要である。このＥＳＲスペクトル測定においては、ＥＳＲスペクトル上でＰｂ０ｃｅｎｔｅｒとＰｂ１ｃｅｎｔｅｒのピークを明瞭に区別するために、ＥＳＲ測定時の磁場変調の大きさを２Ｇ以下にすること、Ｓ／Ｎ比を２０より大きくするために十分な回数の積算を行うこと、信号強度の飽和によるスペクトル形状の変形が起こらないように十分小さなマイクロ波強度、具体的にはマイクロ波強度を０．１ｍＷ以下にすることが重要である。
【００４４】
次に、ＥＳＲスペクトルのｇ値からダングリングボンド方位角θを算出する方法について説明する。ある方位に磁場Ｂを印加してＥＳＲ測定を行ったときに観測されるｇ値は下記数式３により求められる。
【００４５】
【００４６】
なお、上記数式３におけるｊ１、ｊ２及びｊ３は、夫々磁場Ｂとｎ１、ｎ２及びｎ３とがなす角度である。また、本実施形態においては、磁場Ｂがシリコン基板１の［１００］方位に平行（Ｂ／／［１００］）の条件でＥＳＲ測定を行うため、ｃｏｓ２ｊ１＝０となる。
【００４７】
また、図３に示す変形した界面Ｓｉ結合欠陥（変形Ｐｂ１ｃｅｎｔｅｒ）の場合、ダングリングボンド方位がシリコン基板１の［２１１］方位を規準にして、［１００］方向に角度δだけ傾くとし、ａ、ｂを夫々［２１１］方位とｎ２及びｎ３とがなす角とすれば、ｊ２＝ａ＋δ、ｊ３＝ｂ−δ、ｃｏｓ２ａ＝１／３、ｃｏｓ２ｂ＝２／３の関係が成り立つ。従って、観測されるｇ値と角度δとの関係は、下記数式４により表される。
【００４８】
【００４９】
ここで、シリコン基板１の［１００］方位を規準にして測定したダングリングボンド方位角θは、下記数式５から求められる。
【００５０】
【００５１】
また、ゲート絶縁膜２は、酸窒化シリコン膜等の窒素を含む酸化膜と、ＨｆＯ２、ＺｒＯ２及びＡｌ２Ｏ３等の金属酸化物、それらのシリケート（ＨｆＳｉＯ等）又はアルミネート（ＨｆＡｌＯ等）からなる高誘電率絶縁膜（以下、Ｈｉｇｈ−Ｋ絶縁膜という）とが積層されたものでもよい。このように、酸化膜とＨｉｇｈ−Ｋ絶縁膜とを積層することにより、膜中電荷がトランジスタ特性に及ぼす影響を最小限にすることができる。但し、Ｈｉｇｈ−Ｋ絶縁膜は、不純物原子及びＨｉｇｈ−Ｋ絶縁膜を構成する金属原子がシリコン基板に拡散し易いため、Ｈｉｇｈ−Ｋ絶縁膜とシリコン基板１との間には、拡散防止膜として信頼性が高い窒素を含む酸化膜が設けられていることが好ましい。即ち、ゲート絶縁膜２の信頼性を確保するため意には、シリコン基板１上に先ず窒素を含む酸化膜を形成し、この窒素を含む酸化膜上にＨｉｇｈ−Ｋ絶縁膜を形成することが望ましい。
【００５２】
更に、本実施形態の半導体装置におけるゲート絶縁膜２は、シリコン基板１の界面近傍の主たる構成元素がＳｉ、Ｏ及びＮであれば、他の不純物元素を微量に含んでいてもよい。但し、シリコン基板１とゲート絶縁膜２との界面における窒素濃度、即ち、界面窒素濃度は、１原子％以上で且つ１０原子％以下であることが好ましい。本実施形態の半導体装置における界面窒素濃度とは、ゲート絶縁膜２におけるシリコン基板１との界面から０．６ｎｍ以下の極薄い範囲における窒素濃度であり、２次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ ｉｏｎ ｍａｓｓ ｓｐｅｃｔｒｏｓｃｏｐｙ）により、ゲート絶縁膜２の厚さ方向における窒素濃度分析により求めることができる。
【００５３】
次に、ゲート絶縁膜２の界面窒素濃度とＮＢＴＩとの関係について説明する。前述の図４に示す全ての値は、シリコン酸化膜における界面Ｓｉ結合欠陥Ｐｂ１ｃｅｎｔｅｒのｇ値（ｇ＝２．００３７）と、界面窒素濃度が５％以上のＳｉＯＮ膜における変形Ｐｂ１ｃｅｎｔｅｒのｇ値（ｇ＝２．０２７）との間に位置している。ＮＯガス雰囲気中で熱処理（以下、ＮＯアニールという。）前のプラズマ酸窒化膜のｇ値が２．００３０であるのに対し、閾値電圧シフト量ＤＶｔｈが減少するアニール条件の試料では、ｇ値が２．００３２を超える範囲に変化する。このことは、変形Ｐｂ１ｃｅｎｔｅｒの構造が修復されて、シリコン酸化膜の界面Ｓｉ結合欠陥Ｐｂ１ｃｅｎｔｅｒの構造に近づいていることを示すものであり、その結果、ＮＢＴＩが改善したことを示している。しかしながら、本発明者等が検討した結果、ＮＢＴＩの改善が見られた試料でも、ＳＩＭＳによる窒素深さプロファイルに変化はなく、しかも界面における窒素濃度はＮＯアニール前と同じ２％であった。このため、ＮＯアニールは、シリコン基板１とゲート絶縁膜２との界面の窒素濃度を変化させるのではなく、界面Ｓｉ結合欠陥の構造を修復するように作用し、その結果、ＮＢＴＩを改善していると考えられる。
【００５４】
また、前述の図５においても、図４と同様に、全ての値がシリコン酸化膜の界面Ｓｉ結合欠陥Ｐｂ１ｃｅｎｔｅｒの値（θ＝５５°）と、界面窒素濃度５％以上のＳｉＯＮ膜の変形Ｐｂ１ｃｅｎｔｅｒの飽和値（θ＝７０°）との間に位置している。そして、ＮＢＴＩが改善する熱処理温度付近で方位角が急激に変化している。このデータは、方位角θが２５°以上の角度でＮＢＴＩが改善することを示している。なお、図５に示すダングリングボンドの方位角θは、界面Ｓｉ結合欠陥Ｐｂ１ｃｅｎｔｅｒのｇ値の平均値を、上記数式３乃至５に代入して求めた値である。
【００５５】
次に、本実施形態の半導体装置の製造方法について説明する。本発明者等は、プラズマ酸窒化膜形成後の熱処理条件を変えることにより、ＮＢＴＩを顕著に改善できることも見出した。図８（ａ）乃至（ｆ）は本実施形態の半導体装置の製造方法をその工程順に示す断面図である。先ず、図８（ａ）に示すように、Ｓｉ（１００）基板又はＳｉ（１００）微傾斜基板からなるシリコン基板１の表面をプラズマ酸窒化処理して、シリコン基板１上にゲート絶縁膜となる酸窒化シリコン膜７ａを形成する。その方法としては、例えば、プラズマ酸化又はＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ；急速熱酸化）により、シリコン基板１の表面にシリコン酸化膜を形成した後、このシリコン酸化膜をプラズマ窒化することにより、シリコン酸化膜に窒素を導入して酸窒化シリコン膜７ａとする方法がある。
【００５６】
次に、図８（ｂ）に示すように、酸窒化シリコン膜７ａが形成されたシリコン基板１をＮＯガス又はＮ２Ｏガス雰囲気中で熱処理して酸窒化シリコン膜７ｂとする。一般に、シリコン酸化膜等の酸化膜へのＮＯアニールは、シリコン酸化膜中へ窒素導入するために行われるが、その場合、酸化膜とシリコン基板との界面部分が酸窒化されてしまう。これは、ＮＯ分子が酸化膜中をほとんど反応せずにシリコン基板との界面に到達し、その界面で解離して発生するＮラジカルとＯラジカルがシリコン基板側の界面Ｓｉ結合欠陥のダングリングボンドと結合するためである。
【００５７】
また、ＮＯアニールの特徴は、熱処理時間が長くなるに従いシリコン基板側の酸化膜の界面窒素濃度が飽和することと、それらの全膜厚が飽和することである。更に、その飽和状態では、上記のＮラジカル及びＯラジカルと界面原子との反応が平衡に達していることである。なお、ＮＯアニール温度が高い程、飽和窒素濃度は増加する。このことは逆に考えれば、ＮＯアニール温度が低い程、Ｏラジカル反応がＮラジカル反応より相対的に優勢になることを示している。そこで、本実施形態の半導体装置の製造方法においては、対応する飽和界面窒素濃度が初期界面窒素濃度より低くなるような条件でＮＯアニールする。これにより、酸窒化シリコン膜７ａにおけるシリコン基板１との界面近傍の窒素結合が酸素結合に置き換わり、窒素起因の界面欠陥の変形が修復される。
【００５８】
本発明者等が行った実験では、ＮＯアニールにより窒素起因の界面欠陥の変形を修復する効果は、プラズマ酸窒化で得られた酸窒化シリコン膜で特に顕著であった。これは、酸窒化シリコン膜のシリコン基板との界面近傍における窒素結合が比較的弱く、窒素結合から酸素結合への置換が起こり易くなっていることを示している。
【００５９】
その際、ＮＯアニール温度の上限は、Ｏラジカル反応が優勢になる温度条件から決定され、ＮＯアニール温度が９７０℃を超えると、界面窒素濃度が上昇してＮＢＴＩが低下する。一方、ＮＯアニール温度の下限は、界面で発生するＯラジカルと界面Ｎ原子との置換反応速度から決定され、ＮＯアニール温度が９７０℃を超えると、界面窒素濃度が上昇してＮＢＴＩが低下する。よって、ＮＯアニール温度は７７０乃至９７０℃とする。これにより、酸窒化シリコン膜７ｂのシリコン基板１との界面における窒素濃度を１乃至１０原子％とすることができる。なお、ＮＯアニール温度は、８７０乃至９２０℃にすることがより好ましい。これにより、界面窒素濃度を１乃至５原子％以下にすることができる。
【００６０】
また、ＮＯガスの代わりにＮ２Ｏガス雰囲気中で熱処理してもよい。これは、酸窒化シリコン膜７ａ中でＮ２Ｏ分子が分解してＮＯ分子が生成され、同様の効果が得られるためである。しかしながら、Ｎ２Ｏアニールでは副生成物としてＯ２分子も生成するため、アニール温度が高い場合には、界面酸化によって膜厚が極端に増加するという問題が発生する。このため、Ｎ２Ｏアニール温度の上限は、膜厚が増加しない条件から決定され、９２０℃であることが望ましく、８７０℃℃であることがより望ましい。一方、Ｎ２Ｏアニール温度の下限も、界面で発生するＯラジカルと界面Ｎ原子との置換反応速度から決定され、７７０℃であることが望ましく、８２０℃であることがより望ましい。よって、本実施形態におけるＮ２Ｏアニール温度は７７０乃至９２０℃とする。これにより、酸窒化シリコン膜７ｂのシリコン基板１との界面における窒素濃度を１乃至１０原子％以下にすることができる。なお、Ｎ２Ｏアニール温度は、８７０乃至９２０℃にすることがより好ましい。これにより、界面窒素濃度を１乃至５原子％にすることができる。
【００６１】
なお、ＮＯアニール及びＮ２Ｏアニールは、酸窒化シリコン膜７ａを形成した後、試料を大気に曝さずに連続工程で行うことが望ましい。プラズマ酸窒化膜を一旦大気中に曝した後にＮＯアニールを行うと、界面欠陥の変形を修復する効果はほとんど得られない。これは、膜中欠陥の多いプラズマ酸窒化膜中に大気中の水分が吸収されてＳｉ−ＯＨ基及びＳｉ−Ｈ基が生成し、ＮＯアニール時にこの欠陥が活性サイトとなってラジカルが失活し易くなったためと考えられる。
【００６２】
また、ＮＯアニール時のＮＯガス圧は、通常１３乃至１３×１０３Ｐａ（０．１乃至１００ｔｏｒｒ）とし、Ｎ２Ｏアニール雰囲気の圧力は１３乃至１３×１０３Ｐａ（０．１乃至５０ｔｏｒｒ）とすることが好ましい。
【００６３】
次に、図８（ｃ）に示すように、アニール後の酸化窒化シリコン膜７ｂ上に、ゲート電極となるポリシリコン膜８を形成した後、図８（ｄ）に示すように、酸化窒化シリコン膜７ｂ及びポリシリコン膜８をエッチングして、ゲート絶縁膜２及びゲート電極５を形成する。次に、図８（ｅ）に示すように、ゲート電極５をマスクにしてシリコン基板１の表面に不純物を導入して、ＬＤＤ領域４ａ及び４ｂをゲート電極５に対して自己整合的に形成する。その後、図８（ｆ）に示すように、ゲート電極５の両側面に、酸化シリコン等からなるサイドウォール６を形成する。その後、ゲート電極５及びサイドウォール６をマスクにしてＬＤＤ領域４ａ及び４ｂに不純物を導入することにより、不純物領域３ａ及び３ｂをゲート電極５に対して自己整合的に形成してＭＯＳＦＥＴ１０とする。
【００６４】
以上説明したように、本実施形態の半導体装置の製造方法によれば、ＮＯアニール温度又はＮ２Ｏアニール温度を、対応する飽和界面窒素濃度が初期界面窒素濃度より低くなるように設定しているため、シリコン基板１と酸窒化シリコン膜７ｂとの界面における窒素結合を酸素結合に置き換え、窒素起因の界面欠陥変形を修復することができる。その結果、ＮＢＴＩの原因となる界面窒素起因の界面Ｓｉ結合欠陥構造を修復でき、ＮＢＴＩを改善することができる。また、本実施形態の半導体装置の製造方法おいては、前述のような条件で熱処理しているため、酸窒化シリコン膜７ｂを界面Ｓｉ結合欠陥のダングリングボンドの方位角θが２５°以上に分布のピークをもつようにすることができると共に、界面Ｓｉ結合欠陥のｇ値が２．００３２＜ｇ＜２．００４３の範囲に共鳴ピークをもつようにすることができる。
【実施例】
【００６５】
次に、本発明の半導体装置の効果について詳細に説明する。先ず、本発明の実施例１として、ｐ−Ｓｉ（１００）基板表面に形成されたｎ−ウエル上に、ゲート絶縁膜として酸窒化シリコン膜を形成して、ゲート長０．５ｍｍ、ゲート幅１０ｍｍのｐＭＯＳＦＥＴを作製した。先ず、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）構造を有するＳｉ（１００）基板からなるシリコン基板１上に絶縁膜形成用開口部を形成した。そして、ＲＴＯにより、この開口部に厚さが１．８ｎｍのシリコン酸化膜を形成した。その後、真空チャンバー内でＮ２ガスをソースとしたプラズマ窒化を行い、シリコン酸化膜表面を窒化してシリコン基板１表面に厚さが２．０ｎｍの初期酸窒化シリコン膜７ａを形成した。
【００６６】
図９（ａ）はこの初期酸窒化シリコン膜７ａの窒素分布を示す模式図であり、図９（ｂ）は初期酸窒化シリコン膜７ａの窒素濃度分布を示す深さプロファイルである。図９（ａ）及び（ｂ）に示すように、初期酸窒化シリコン膜７ａは、主にその表面が窒化されているが、シリコン基板１側の界面近傍にも２原子％程度の窒素が含まれていた。
【００６７】
次に、条件を変えてＮＯアニールを行った。但し、厚さ２．０ｎｍの初期酸窒化シリコン膜７ａをアニールによって増膜させないため、ＮＯガス分圧は６．７×１０２Ｐａ（５Ｔｏｒｒ）とした。また、プラズマ窒化用のチャンバーは、高真空の連続搬送機構を介してランプアニールが可能なＮＯアニール用真空チャンバーに連結しておき、初期酸窒化シリコン膜７ａを大気に曝すことなくＮＯアニールを実施することができるようにした。更に、アニール中のＮＯガスの分圧は、昇温及び降温過程を通して一定値に保ち、試料は十分に基板温度が下がった時点で大気中に取り出した。そして、ＮＯアニール後の酸窒化シリコン膜７ｂにポリシリコン膜８を成膜した後、エッチングによりゲート絶縁膜２及びゲート電極５を形成してｐＭＯＳＦＥＴとした。
【００６８】
次に、このｐＭＯＳＦＥＴのＮＢＴＩについて評価した。ＮＢＴストレスを印加する際には、ソース・ドレイン及びｎ−ウエルをアースに接続した。ＮＢＴストレスは、ゲートバイアスＶＧを−２Ｖとし、基板温度を１２５℃として行った。ＮＢＴＩの低下は、ＮＢＴストレスを印加する前後での閾値電圧シフト量（ＤＶｔｈ）を指標とし、ゲート絶縁膜のＮＯアニール依存性を比較して評価した。
【００６９】
図１０は横軸にストレス印加時間をとり、縦軸に閾値電圧シフト量ＤＶｔｈをとって、ストレス印加時間と閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。なお、ＮＯアニール条件は、温度を９５０℃、時間を５秒とし、ＮＯガス分圧は６．７×１０２Ｐａ（５Ｔｏｒｒ）とした。また、図１０にはＮＯガスを含まない雰囲気中で熱処理（以下、ｗ／ｏＮＯアニールという。）したｐＭＯＳＦＥＴを、本実施例のｐＭＯＳＦＥＴと同様の条件で評価した結果を併せて示す。図１０に示すように、本実施例のｐＭＯＳＦＥＴは、従来報告されている結果と同様に、１０乃至１００００秒の広いストレス時間範囲で、上記数式１に示す関係が成立しており、ＮＢＴストレス時間の経過と共に典型的なＮＢＴＩの低下現象が見られた。また、ＮＯアニールは、ｗ／ｏＮＯアニールに比べて閾値電圧シフト量ＤＶｔｈが４０％程度減少していた。これは寿命に直すと約８倍の改善に相当する。
【００７０】
次に、ＮＯガス分圧を６．７×１０２Ｐａ（５Ｔｏｒｒ）、アニール時間を５秒又は６０秒とし、アニール温度を変えて作製したｐＭＯＳＦＥＴについて評価を行った。図１１は横軸にＮＯアニール温度をとり、縦軸に閾値電圧シフト量ＤＶｔｈをとって、ＮＯアニール温度と閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。なお、図１１に示す閾値電圧シフト量ＤＶｔｈは、ＮＢＴストレス時間ｔを３６００秒にして測定した値である。図１１に示すように、ＮＯアニール時間が５秒の場合には、ＮＯアニール温度が９７０℃以下では閾値電圧シフト量ＤＶｔｈが急激に減少し、ＮＯアニール温度が９５０℃で最も閾値電圧シフト量ＤＶｔｈが小さく、ＮＯアニール温度が９２０℃以下では少しずつ効果が小さくなっていた。また、ＮＯアニール時間が６０秒の場合には、ＮＯアニール温度が８７０℃以下で改善の効果が見られ、比較的低温側まで効果が現れていた。ＮＯアニール時間によって効果の温度依存性が異なるのは、ＮＯアニール時間が長い程界面反応の平衡状態が現れやすいためである。
【００７１】
本来、長時間のＮＯガスアニールで界面窒素原子を酸素原子に置換する効果を得るためには、Ｏラジカル反応が優勢になる８７０℃以下に設定しなければならない。しかしながら、上述したように、昇温及び降温過程において界面窒素原子を酸素原子に置換される効果を利用すれば、図１１に示すように到達温度が８７０℃以上でも時間や圧力の制御によって界面窒化の悪影響を抑え、熱処理のスループットを向上できる。
【００７２】
次に、本発明の実施例２として、酸窒化シリコン膜上にＨｉｇｈ−Ｋ絶縁膜であるＨｆＳｉＯ膜を積層した構造のゲート絶縁膜２を備えたｐＭＯＳＦＥＴを作製した。先ず、ＬＯＣＯＳ構造を有するｐ−Ｓｉ（１００）基板からなるシリコン基板１上に、絶縁膜形成用開口部を形成した。そして、この開口部に厚さ１．２ｎｍのＲＴＯシリコン酸化膜を形成した後、真空チャンバー内でＮ２ガスをソースとしたプラズマ窒化を行い、ＲＴＯシリコン酸化膜の表面を窒化して厚さ１．４ｎｍの初期酸窒化シリコン７ａを形成した。この初期酸窒化シリコン膜７ａは表面が窒化されているが、シリコン基板１側の界面近傍にも４原子％程度の窒素が含まれていた。なお、プラズマ窒化用のチャンバーには、８００℃までのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ：高速熱処理）及びＮＯガス雰囲気の制御が可能なものを使用した。
【００７３】
引き続き、チャンバー内を高真空に排気してＮＯアニールを行った。その際の条件は、基板温度を７８０℃、ＮＯガス分圧を約２．６ｋＰａ（２０Ｔｏｒｒ）とし、熱処理時間を１乃至１０分の範囲で変化させて、アニールを実施しない水準と比較した。
【００７４】
次に、酸窒化シリコン膜を大気中に取り出した後、別の真空チャンバー内に配置し、スパッタ法により、基板温度を２５０℃にして、酸窒化シリコン膜上に厚さが４ｎｍのＨｆＳｉＯ膜を成膜した。そして、基板が十分に冷えた後、試料をチャンバーから取り出し、窒素雰囲気中で９００℃で１０秒間の熱処理を行った。これにより、ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）が２ｎｍ、シリコン濃度が約４０原子％のＨｆＳｉＯ／ＳｉＯＮ積層膜が得られた。
【００７５】
次に、このＨｆＳｉＯ／ＳｉＯＮ積層膜を用いて、前述の第１実施例と同様の方法で、ゲート長が０．５ｍｍ、ゲート幅が１０ｍｍのｐＭＯＳＦＥＴを作製した。但し、ｐ＋／ポリシリコンゲート電極からのボロン拡散の影響を除くため、ゲート電極にはＴｉＮ電極を用いた。また、ＮＢＴストレス条件は、ゲートバイアスＶＧを−１．５Ｖとし、基板の保持温度を１００℃とした。ＮＢＴＩは、ＮＢＴストレスの印加前後での閾値電圧シフト量ＤＶｔｈの絶対値を指標として評価した。
【００７６】
図１２は横軸にＮＯアニール時間をとり、縦軸に閾値電圧シフト量ＤＶｔｈとって、ゲート電極をＨｆＳｉＯ／ＳｉＯＮ積層としたときのＮＯアニール時間と閾値電圧シフト量ＤＶｔｈとの関係を示すグラフ図である。図１２は、ＨｆＳｉＯ／ＳｉＯＮ／Ｓｉ積層構造において、ＳｉＯＮ膜のＮＯアニール時間に依存して、ＨｆＳｉＯ／ＳｉＯＮ積層膜のＮＢＴＩがどのように変化するかを示している。図１２に示すように、閾値電圧シフト量ＤＶｔｈは、ＮＯアニール時間が長いほど小さくなり、ＮＯアニール時間が１乃至５分の範囲で顕著なＮＢＴＩの改善が見られた。この熱処理により、閾値電圧シフト量ＤＶｔｈは４５％減少した。この減少は寿命に換算すると１１倍の改善に相当する。
【００７７】
また、シリコン基板上に同様の条件でＨｆＳｉＯ／ＳｉＯＮ積層膜を形成し、界面Ｓｉ結合欠陥Ｐｂ１ｃｅｎｔｅｒのｇ値を決定した。その結果、酸窒化シリコン膜をＮＯアニールしなかった試料ではｇ値が２．００２８であったのに対して、５分間のＮＯアニールを行ってＮＢＴＩ改善の見られた試料では、ｇ値が２．００３５になっていた」。この結果は、酸窒化シリコン膜の上にＨｆＳｉＯ膜を積層した場合でも、ＮＢＴＩが界面欠陥の構造によって決定されていることを示している。
【００７８】
なお、ポリシリコンからなるゲート電極ゲートとＨｆＳｉＯ膜との界面反応を抑え、かつポリシリコン膜からＨｆＳｉＯ膜へのドーパント拡散を抑える目的で、ＨｆＳｉＯ膜上に窒化シリコン膜を積層する技術、又はＨｆＳｉＯ膜表面を窒化する技術が検討されているが、このプロセスの条件制御による界面窒素量の制御によって、本発明の酸窒化シリコン膜の高い信頼性を維持することは、本発明の任意の適用の範囲内であるといえる。
【００７９】
なお、以上の結果は、酸窒化シリコン膜上にＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；有機金属気相成長）法によりＨｆＯ２膜を形成した場合にも同様に観測された。更に、酸窒化シリコン膜上に堆積する膜種をＨｆＡｌＯに変えた場合でも、界面に及ぶ影響は大きく変化しないため、同様の結果が得られた。
【特許請求の範囲】
【請求項１】
Ｓｉ（１００）基板又はＳｉ（１００）微傾斜基板と、前記基板上に形成され窒素を含む酸化膜からなるゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、を有し、前記ゲート絶縁膜と前記基板との界面には界面Ｓｉ結合欠陥が存在し、この界面Ｓｉ結合欠陥結合手の前記基板の［１００］方位に対する方位角の分布は、２５°以上にピークをもつことを特徴とする半導体装置。
【請求項２】
前記方位角は、水素原子で終端された界面Ｓｉ結合欠陥から水素結合を脱離させ、前記界面Ｓｉ結合欠陥を活性化させた後で、ＥＤＭＲ測定した電子スピン共鳴スペクトルから求めた値であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
Ｓｉ（１００）基板又はＳｉ（１００）微傾斜基板と、前記基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、を有し、前記ゲート絶縁膜と前記基板との界面には界面Ｓｉ結合欠陥が存在し、前記基板の［１００］方位と磁場方位とを平行にして測定した前記界面Ｓｉ結合欠陥の電子スピン共鳴スペクトルのｇ値は、２．００３２＜ｇ＜２．００４３にピークをもつことを特徴とする半導体装置。
【請求項４】
前記ｇ値は、水素原子で終端された界面Ｓｉ結合欠陥から水素結合を脱離させ、前記界面Ｓｉ結合欠陥を活性化させた後で、ＥＤＭＲ測定した電子スピン共鳴スペクトルから求めた値であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜における前記基板との界面部分の窒素濃度は、１乃至１０原子％であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート絶縁膜は、酸窒化シリコン膜上に高誘電率絶縁膜が形成された積層膜であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
Ｓｉ（１００）基板上又はＳｉ（１００）微傾斜基板上に、窒素を含むゲート絶縁膜を介してゲート電極が設けられた半導体装置の製造方法であって、プラズマ酸窒化処理により前記基板上に酸窒化膜を形成する工程と、前記酸窒化膜をＮＯガス雰囲気中で７７０乃至９７０℃の温度条件下で熱処理する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項８】
Ｓｉ（１００）基板上又はＳｉ（１００）微傾斜基板上に、窒素を含むゲート絶縁膜を介してゲート電極が設けられた半導体装置の製造方法であって、プラズマ酸窒化処理により前記基板上に酸窒化膜を形成する工程と、前記酸窒化膜をＮ２Ｏガス雰囲気中で７７０乃至９２０℃の温度条件下で熱処理する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記酸窒化膜上に高誘電率絶縁膜を形成する工程を有することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１】
Ｓｉ（１００）基板又はＳｉ（１００）微傾斜基板と、前記基板上に形成され窒素を含む酸化膜からなるゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、を有し、前記ゲート絶縁膜と前記基板との界面には界面Ｓｉ結合欠陥が存在し、この界面Ｓｉ結合欠陥結合手の前記基板の［１００］方位に対する方位角の分布は、２５°以上にピークをもつことを特徴とする半導体装置。
【請求項２】
前記方位角は、水素原子で終端された界面Ｓｉ結合欠陥から水素結合を脱離させ、前記界面Ｓｉ結合欠陥を活性化させた後で、ＥＤＭＲ測定した電子スピン共鳴スペクトルから求めた値であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
Ｓｉ（１００）基板又はＳｉ（１００）微傾斜基板と、前記基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、を有し、前記ゲート絶縁膜と前記基板との界面には界面Ｓｉ結合欠陥が存在し、前記基板の［１００］方位と磁場方位とを平行にして測定した前記界面Ｓｉ結合欠陥の電子スピン共鳴スペクトルのｇ値は、２．００３２＜ｇ＜２．００４３にピークをもつことを特徴とする半導体装置。
【請求項４】
前記ｇ値は、水素原子で終端された界面Ｓｉ結合欠陥から水素結合を脱離させ、前記界面Ｓｉ結合欠陥を活性化させた後で、ＥＤＭＲ測定した電子スピン共鳴スペクトルから求めた値であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜における前記基板との界面部分の窒素濃度は、１乃至１０原子％であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート絶縁膜は、酸窒化シリコン膜上に高誘電率絶縁膜が形成された積層膜であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
Ｓｉ（１００）基板上又はＳｉ（１００）微傾斜基板上に、窒素を含むゲート絶縁膜を介してゲート電極が設けられた半導体装置の製造方法であって、プラズマ酸窒化処理により前記基板上に酸窒化膜を形成する工程と、前記酸窒化膜をＮＯガス雰囲気中で７７０乃至９７０℃の温度条件下で熱処理する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項８】
Ｓｉ（１００）基板上又はＳｉ（１００）微傾斜基板上に、窒素を含むゲート絶縁膜を介してゲート電極が設けられた半導体装置の製造方法であって、プラズマ酸窒化処理により前記基板上に酸窒化膜を形成する工程と、前記酸窒化膜をＮ２Ｏガス雰囲気中で７７０乃至９２０℃の温度条件下で熱処理する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記酸窒化膜上に高誘電率絶縁膜を形成する工程を有することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【国際公開番号】ＷＯ２００５／００４２２４
【国際公開日】平成１７年１月１３日（２００５．１．１３）
【発行日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願番号】特願２００５−５１１３４１（Ｐ２００５−５１１３４１）
【国際出願番号】ＰＣＴ／ＪＰ２００４／００９１９８
【国際出願日】平成１６年６月３０日（２００４．６．３０）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【国際公開日】平成１７年１月１３日（２００５．１．１３）
【発行日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【国際出願番号】ＰＣＴ／ＪＰ２００４／００９１９８
【国際出願日】平成１６年６月３０日（２００４．６．３０）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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