ドープされたゲート誘電体を有するトランジスタ
トランジスタおよびその製造方法。ゲート誘電体材料を堆積する前に半導体基材をドープする。別個のアニール工程、または、トランジスタを製造するために使用される後続のアニール工程の間を用いて、ドーパント種を、基材のドープされた領域から、ゲート誘電体内に出力拡散して、ドープされたゲート誘電体を生成する。ドーパント種は、ゲート誘電体の原子構造における各空孔を埋め、その結果、トランジスタの動作速度が上昇し、電力消費が低減され、電圧安定性が改善される。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔技術分野〕本発明は、概して、半導体デバイスに関するものであり、より具体的には、トランジスタの製造方法、および、その構造に関するものである。
【０００２】
〔背景〕半導体デバイスは、様々な電子アプリケーション（例えば、パーソナルコンピュータ、セル方式の電話機、デジタルカメラ、および、その他の電子装置など）において使用されている。
【０００３】
トランジスタは、半導体デバイスにおいて広く利用されている素子である。例えば、単一の集積回路（ＩＣ）上には、何百万ものトランジスタが存在する場合がある。半導体デバイスの製造において使用されるトランジスタの一般的な種類は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。
【０００４】
ＭＯＳＦＥＴデバイス用のゲート誘電体は、従来、一般的に二酸化シリコンを含んでいた。しかしながら、デバイスのサイズが小型化されるにつれて、二酸化シリコンは、ゲート漏れ電流の増加の点にて問題となる。なぜなら、ゲート漏れ電流の増加は、デバイスの性能を劣化させる可能性があるからである。
【０００５】
したがって、半導体産業における開発のトレンド（風潮）は、誘電定数（ｋ）の高い（例えば、誘電定数が３．９以上の）材料を、ＭＯＳＦＥＴデバイスにおけるゲート誘電体として使用することである。
【０００６】
高ｋゲート誘電体の開発は、主要な挑戦の１つとして、２００３年版の世界半導体技術ロードマップ（ＩＴＲＳ）において示されている。上記ロードマップの内容は、本願明細書に含まれる。ＩＴＲＳは、次ぎの１５年間に渡る技術的な挑戦および半導体産業が直面しているニーズを特定している。
【０００７】
低電力の論理回路にとって（例えば、携帯用電子アプリケーションにとって）、主な課題は、漏れ電流を低くすることである。このことは、バッテリーの寿命を延ばすために必要なことである。したがって、漏れ電流の所要量が低くなることにより、デバイス性能を大きくできる。低電力アプリケーションでは、サブスレッショルドリーケージ、ジャンクションリーケージ、および、バンド間トンネリングと同じく、ゲート漏れ電流を制御する必要がある。
【０００８】
トランジスタのスケーリング（小型化）の恩恵に充分に浴すには、ゲート酸化物の厚みを、２ｎｍ未満に縮小する必要がある。しかしながら、そのような縮小化の結果として、ゲート漏れ電流が生じるので、このような薄い酸化物を、待機電力消費を低くする必要のある多くのデバイスアプリケーションにおいて使用することは非実用的なものになっている。
【０００９】
この理由により、ゲート酸化物誘電体材料は、より高い誘電定数を有する代替の誘電体材料によって次第に置き換えられるであろう。
【００１０】
しかしながら、高ｋ誘電体材料を使用するデバイス性能は、誘電体層内にて捕獲された電荷によって移動度を低下させるというダメージを受ける。これにより、高ｋ誘電体材料を使用するデバイスでは、その駆動電流は、二酸化シリコンのゲート酸化物を有するトランジスタにおける駆動電流よりも低くなる。それゆえ、高ｋゲート誘電体材料を有するトランジスタにおいては、その動作速度および動作性能は劣化する。
【００１１】
トランジスタを製造するための提案された１つの方法は、ゲート誘電体材料を堆積した後にゲート誘電体の最上面にドーパントを導入することである。Inumiya, S., 他, "Fabrication of HfSiON Gate Dielectrics by Plasma Oxidation and Nitridation, Optimized for 65nm node Low Power CMOS Applications" 技術論文のＶＬＳＩ技術要約についての２００３年シンポジウム，１８〜１９頁，文献番号４−８９１１４−０３５−６／０３を参照。この技術論文の内容は本願明細書に含まれる。
【００１２】
この方法では、ゲート誘電体材料を直接窒化するために、プラズマを用いて、高ｋゲート誘電体の最上部に、窒素が導入される。この方法により、ホール（正孔）の移動度が改善されるが、その一方で、この方法は、プラズマプロセスを必要としている。プラズマプロセスは、扱いが困難な可能性があり、プラズマプロセスのための道具をさらに必要とするだけではなく、製造されたデバイスの損傷を引き起こす可能性がある。
【００１３】
したがって、従来技術において必要とされているのは、半導体デバイス製造プロセスと互換性があり、高ｋのゲート誘電体材料を備え、かつ向上された動作速度と、改善された電気性能とを有するトランジスタ設計（構造）およびその製造方法である。
【００１４】
〔発明の概要〕
本発明の好ましい実施形態は、上記各問題や他の問題を解決、または回避して、上記従来技術での必要を達成するために、ドープされたゲート誘電体を有するトランジスタを含んでいる。上記トランジスタは、漏れ電流の各経路を低減し、かつ動作速度をより速くできる。
【００１５】
半導体用の基材は、ゲート誘電体材料が堆積される前に、ドーピングされる。トランジスタを製造するための、別のアニール工程（プロセス）または続いて用いられるアニール工程の間を用いて、上記基材のドープされた領域からドーパント種が、上記ゲート誘電体内に拡散して、ドープされたゲート誘電体を生成する。上記ドーパント種は、上記ゲート誘電体の電子構造内の各空孔を埋めて、その結果、トランジスタの動作速度が上昇し、電力消費が低減され、電圧安定性が改善される。
【００１６】
本発明の好ましい実施形態によれば、トランジスタは、基材と、上記基材中に配置され、ドーパント種によりドープされた領域と、上記ドープされた領域上に配置され、上記ドーパント種によりドープされたゲート誘電体とを含む、ゲートが、上記ドープされたゲート誘電体上に配置され、ソース領域およびドレイン領域が、上記基材の上記ドープされた領域内に少なくとも形成されている。上記ソース領域、ドレイン領域、ゲートおよびドープされたゲート誘電体は、トランジスタを構成する。
【００１７】
本発明の好ましい実施形態によれば、トランジスタの製造方法は、基材を準備し、上記基材中にドーパント種によりドープされた領域を形成するために、上記領域内に上記ドーパント種を導入し、上記ドープされた領域上にゲート誘電体材料を堆積する、各工程を含む。
【００１８】
続いて、上記製造方法は、上記ゲート誘電体材料上にゲート材料を堆積した後、上記ゲート材料およびゲート誘電体材料をパターン化することにより、上記基材中の上記ドープされた領域上にゲートおよびゲート誘電体を形成し、かつ、上記ドーパント種が、上記基材中の上記ドープされた領域から上記ゲート誘電体材料に移動して、ドープされたゲート誘電体材料を形成する。
【００１９】
次に、上記製造方法では、ソース領域およびドレイン領域が、上記基材の上記ドープされた領域内に少なくとも形成されている。上記ソース領域、ドレイン領域、ゲートおよびドープされたゲート誘電体は、トランジスタを構成する。
【００２０】
本発明の好ましい実施形態の利点は、電気的性能が向上したトランジスタの構成およびその製造方法を提供することを含む。上記トランジスタは、トランジスタの動作速度が上昇し、電圧安定性が改善され、電子およびホールの移動度を増加させることができる。
【００２１】
上記ドーパント種は、上記ゲート誘電体の各空孔を埋めて、上記ゲート誘電体の欠陥を除去し、漏れ電流の各経路を低減し、上記トランジスタの性能を改善できる。
【００２２】
上記ゲート誘電体は、半導体装置の製造方法の各工程と適合する各工程を用いてドープされるので、上記ドーピングのために上記各工程は、従来からの製造工程の各フロー内に容易に導入することができる。
【００２３】
上述の発明に関する説明は、本発明の各実施形態の各特徴や各技術的利点についてかなり大まかに慨述したものであるが、以下に示す本発明の詳細な説明により、よりよく理解されるであろう。本発明の各実施形態における、さらに他の各特徴や各利点については、以下の本明細書にて記述されるであろう。それら他の各特徴や各利点は、本発明の各請求項の主題を説明するものである。
【００２４】
本発明の各実施形態の記載や概念が、本発明の同一の目的を遂行するために他の構成や他の工程に変更したり、設計したりするための基礎として容易に利用できることが、当業者であれば明らかであろう。
【００２５】
そのような等価物が、前述の各請求項に記載の発明の精神と範囲から離れたものでは無いことについては、当業者であれば容易に理解されるものである。
【００２６】
本発明、および、その利点をより完全に理解するため、添付の図に関連する以下の説明が参照される。図１は、従来技術のトランジスタの断面図である。図２は、図１に示すトランジスタのゲート誘電体材料をより詳しく示す図である。
【００２７】
図３〜図７は、ゲート誘電体材料を堆積する前に、基材をドーパント種によってドープした、本発明の好ましい実施形態の製造の様々な段階におけるトランジスタの断面図である。図８は、図７に示すドープされたゲート誘電体材料をより詳しく示すための概略平面図である。図９は、本発明の他の好ましい実施形態に基づいて製造されたトランジスタの断面図である。
【００２８】
互いに異なる各図面における一致する各部材番号および各部材符合は、別記しない限り、それぞれ、共通する部材を指している。図面は、好ましい実施形態の当該観点を明確に示すように記載されており、必ずしも縮尺通りではない。
【００２９】
〔例示的な実施形態の詳細な説明〕
本発明に係る、示される好ましい各実施形態の作製および使用を以下で詳しく説明する。しかしながら、本発明は、様々な具体的状況において実施することのできる、応用可能な複数の発明的構想を提供するものである。説明される具体的な実施形態は、単に、本発明を作製し、使用するための具体的な方法を説明するものであり、本発明の権利範囲を制限するものではない。
【００３０】
以下に、本発明の具体的状況における、つまり、半導体デバイスに形成されたトランジスタにおける好ましい実施形態について説明する。しかしながら、本発明は、ＭＯＳＦＥＴまたは他のトランジスタデバイスに応用されてもよく、例えばＰＭＯＳ、ＮＭＯＳまたはＣＭＯＳデバイスを含んでいてもよい。各図には、トランジスタが１つだけ示されているが、図示した半導体デバイス上に形成された複数の各トランジスタが存在する場合であってもよい。
【００３１】
図１に、基材１０２上に形成された従来技術のトランジスタ１００の断面図を示す。基材１０２内に、各トレンチ分離（ＳＴＩ）領域１０４を形成した後、基材１０２およびＳＴＩ領域１０４上に、ゲート誘電体材料１０８を堆積する。ゲート誘電体材料１０８上に、ゲート材料１１０を堆積する。ゲート材料１１０とゲート誘電体材料１０８とを、従来のリソグラフィー技術でパターン化することにより、図１に示すようなゲート１１０とゲート誘電体１０８とを形成する。
【００３２】
典型的には、ゲート１１０とゲート誘電体１０８とをパターン化した後に、ソース領域Ｓとドレイン領域Ｄとを形成する。ゲート１１０とゲート誘電体１０８との下側に、図１に示すように、チャネル領域１０５が存在する。
【００３３】
図２に、図１に示すゲート誘電体１０８をより詳しく示す。ゲート誘電体１０８が、半導体産業での前述のトレンドのように、高ｋ誘電材料を含む場合は、ゲート誘電体材料１０８を堆積する間に、各空孔１０７が形成される可能性がある。
【００３４】
特に二酸化ハフニウム（ＨｆＯ2）は、上記堆積により、多くの各空孔を形成する傾向があり、事実上、例えば約ＨｆＯ1.95の化学式を有することになる。酸素の各空孔１０７は、ゲート誘電体材料１０８の原子１０６間に、ゲート誘電体１０８の原子構造の全体にわたって拡散されている。
【００３５】
各空孔１０７は、各電荷捕獲場所を生成する。各電荷捕獲場所は、ゲート誘電体１０８における各欠陥である。これらの各欠陥は、トランジスタ１００のゲート１１０からチャネル領域１０５への漏れ電流のための各経路を提供する。漏れ電流は、移動度を下げ、デバイスエラーを引き起こすことにより、トランジスタ１００の応答速度を遅くする。
【００３６】
したがって、従来技術では、トランジスタ１００の製造プロセスにおいてゲート誘電体材料１０８に形成される各空孔１０７を低減する、または、解消する方法および構造が必要とされている。
【００３７】
本発明の実施形態は、後にゲート誘電体材料へ出力（外方）拡散するドーパント種を基材へ導入することにより、これらの各空孔１０７を低減または解消して、技術的利点を達成するものである。図３〜図７は、製造の様々な段階における本発明の好ましい実施形態の各断面図を示す。
【００３８】
最初に、図３を参照すると、半導体デバイス２００は、基材２０２を備えている。基材２０２は、例えば、絶縁層によって被覆されたシリコンまたはほかの半導体材料を含む半導体基板を備えていてもよい。基材２０２は、他の能動部品または回路（図示せず）も含んでいてもよい。基材２０２は、例えば、単結晶シリコン上に酸化シリコンを備えていてもよい。基材２０２は、他の伝導性の層または他の半導体素子（例えば、トランジスタ、ダイオードなど）を含んでいてもよい。シリコンの代わりに、化合物半導体（例えば、ＧａＡｓ、ＩｎＰ、Ｓｉ／ＧｅまたはＳｉＣ）を使用してもよい。基材２０２は、例えばシリコン・オン・インシュレータ（ＳＯＩ）基板を含んでいてもよい。
【００３９】
各分離領域２０４を、図３に示すように、基材２０２の様々な場所に形成してもよい。各分離領域２０４は、例えばトランジスタデバイス２００のチャネル領域２０５（図７参照）の両側にそれぞれ配置された各ＳＴＩ領域を含んでいてもよい。各分離領域２０４を、基材２０２上にフォトレジスト（図示せず）を堆積することにより形成してもよい。フォトレジストを、リソグラフィー技術によってパターン化してもよい。
【００４０】
基材２０２をエッチングして基材２０２の最上面に各分離領域２０４用のホールまたはパターンを形成する間において、上記フォトレジストをエッチングマスクとして使用してもよい。絶縁体（例えば、酸化物）を、基材２０２上に堆積し、上記パターンに応じて、各分離領域２０４を形成してもよい。もしくは、各分離領域２０４を、例えば他の方法によって形成してもよい。本発明の実施形態では、例えば、基材２０２の最上面をドープする前または後のどちらかに、各分離領域２０４を形成してもよい。
【００４１】
本発明の好ましい実施形態では、ドーパント種２１４は、基材２０２の最上面へ、ドープされた領域２１６から、図４に示すように導入される。ドーパント種２１４は、好ましい実施形態において、元素の周期表（短周期型）のＶ族、ＶＩ族またはＶＩＩ族の少なくとも１つの元素を含んでいる。
【００４２】
他の実施形態では、ドーパント種２１４は、窒素および／またはフッ素を含んでいることが好ましい。イオン打ち込み法によって、基材２０２へ、ドーパント種２１４を導入することが好ましい。
【００４３】
ドーパント種２１４を導入することは、例えば、ドーパント種２１４のイオンを、約５ＫｅＶまたは約５ＫｅＶ未満のエネルギーレベルで、約１×１０14〜１×１０15個のイオン／ｃｍ2の打ち込み量で、打ち込むことを含んでいることが好ましい。
【００４４】
ドーパント種２１４の打ち込みの深さは、打ち込み工程のエネルギーレベルに応じている。基材２０２の最上面へのドーパント種２１４の打ち込みの深さは、最小の深さであることが好ましい。その結果、ドーパント種２１４は、続いて堆積されるゲート誘電体（以下でさらに説明される）へ簡単に出力拡散するであろう。
【００４５】
ドーパント種２１４は、図６に示すようにゲート誘電体材料を堆積した後、アニール工程をさらに行うことによって移動されてもよいし、または、トランジスタ２００または他のデバイスまたは素子を基材２０２上に製造するために行う後続のアニール工程、例えば、ドーパントを打ち込むことによりソースおよびドレイン（以下でさらに説明される。図７参照。）を形成する打ち込み工程により移動されてもよい。
【００４６】
基材２０２のドープされた領域２１６の厚みは、例えば約１００Åまたはその約１００Å未満であることが好ましい。もしくは、ドープされた領域２１６は、他の厚みを有していてもよい。なお、各分離領域２０４の最上部分は、ドーパント種２１４を基材２０２へ導入する間にドーパント種２１４によってドープされることもある（図示せず）。
【００４７】
もう一度図３を参照すると、ドーパント種２１４を基材２０２の最上面へ導入する前に、図に示すように、絶縁性薄層２１２を、基材２０２および各分離領域２０４の最上面に形成してもよい。絶縁性薄層２１２は、任意であり、本発明の実施形態において必須なものではない。任意の絶縁性薄層２１２は、酸化物（例えば、二酸化シリコンまたは酸化窒化シリコン）を含んでいることが好ましい。もしくは、絶縁性薄層は、例えば窒化物などの他の絶縁体を含んでいてもよい。任意の絶縁性薄層２１２を、例えば約１００Åまたはその約１００Å未満の厚みに堆積することが好ましい。
【００４８】
任意の絶縁性薄層２１２は、ドーパント種２１４を打ち込む間に基材２０２の最上面を保護するので有利である。例えば、ドーパント種２１４を導入するときに、基材２０２の最上面は、物理的に損傷（例えば、孔食または剥離）される可能性がある。チャネル領域２０５（図７を参照）がこのように物理的に損傷されると、トランジスタ２００の性能が劣化する可能性がある。
【００４９】
例えば、５ＫｅＶ以上の打ち込みエネルギーレベルでは、絶縁性薄層２１２を使用することが好ましく、その場合は、チャネル領域２０５における基材２０２の最上面ではなく、犠牲的な絶縁性薄層２１２の最上面が損傷を受ける。したがって、任意の絶縁性薄層２１２は、犠牲的な絶縁層の機能（以下でさらに説明される）を果たす。この犠牲的な絶縁層は、後に部分的にまたは完全に除去されてもよい。
【００５０】
したがって、本発明の一実施形態では、ドーパント種２１４は、任意の絶縁性薄層２１２を通過することにより、ドープされた領域２１６を、基材２０２の最上面に、図４に示すように形成する。図５に示すように、ドーパント種２１４を基材２０２の最上面に打ち込んだ後、任意の絶縁性薄層２１２の少なくとも一部を、剥離または除去することが好ましい。
【００５１】
一実施形態では、基材２０２および各分離領域２０４上に残留している残りの任意の絶縁性薄層２１２は、約１ナノメートルの酸化物層または約１０Åまたはその約１０Å未満の厚みの酸化物層を有していることが好ましい。
【００５２】
他の好ましい実施形態では、任意の絶縁性薄層２１２の全てを除去しても、または、図９に示すように、絶縁性薄層２１２を全く使用しなくてもよい。絶縁性薄層２１２は、例えば、フッ化水素酸（ＨＦ）ディップ、または、他の化学薬剤および除去プロセスを使用することによって剥離されてもよい。
【００５３】
任意の絶縁性薄層２１２（が使用されている場合）の全てまたは一部を剥離した後、基材２０２を洗浄する（多くの場合、技術的に「前ゲート処理」と呼ばれる）。例えば、前ゲート処理は、ＨＦディップしてからアンモニアアニールすること、ＨＦディップしてからオゾン洗浄すること、または、ＨＦディップしてからオゾン洗浄をし、その後、アンモニアアニールをすることを含んでいてもよい。もしくは、基材２０２に、例えば、他の種類の前ゲート処理を行ってもよい。
【００５４】
ゲート誘電体材料２０８は、図６に示すように、絶縁性薄層２１２の上に堆積されている。または、絶縁性薄層２１２が使用されていない場合は、ゲート誘電体材料２０８は、基材２０２のドープされた領域２１６と、各分離領域２０４との最上面の上に堆積されている。ゲート誘電体材料２０８は、約５０Åまたはその約５０Å未満の厚みを有していることが好ましく、絶縁材料（例えば、高ｋ誘電材料）を有していることが好ましい。もしくは、ゲート誘電体材料は、他の絶縁材料（例えば、酸化物など）を有していてもよい。
【００５５】
一実施形態では、ゲート誘電体材料２０８は、例えばＳｉ3Ｎ4、Ａ１2０3、Ｔａ2Ｏ5、ＨｆＯ2、ＴｉＯ2、ＨｆＳｉＯx、ＺｒＯ2またはＺｒＳｉＯxを含んでいることが好ましい。ゲート誘電体材料２０８は、例えば原子層堆積（ＡＬＤ）、化学蒸着（ＣＶＤ）、または、金属酸化物ＣＶＤ（ＭＯＣＶＤ）によって堆積されてもよい。しかしながら、代替として他の堆積方法を使用してもよい。
【００５６】
特に、ゲート誘電体材料２０８が高ｋ誘電材料を含んでいる場合は、次に、基材２０２に、例えば、堆積後アニールを任意に行ってもよい。堆積後アニールは、約７００℃でのアニールを含んでいてもよい。堆積後アニールは、ドーパント種２１４がゲート誘電体材料２０８内に拡散される充分に高い温度であってもよいし、そうでなくてもよい。堆積後アニールは、例えば、トランジスタ２００を製造するために必要な熱サイクルの数を少なくするように調整されていてもよい。
【００５７】
次に、ゲート材料２１０を、図６に示すように、パターン化されていないゲート誘電体材料２０８の上に堆積する。一実施形態では、ゲート材料２１０は、導体（例えば、半導体材料、または、金属）を含んでいることが好ましい。例えば、ゲート材料２１０は、例えばＴｉＮ，ＨｆＮ，ＴａＮ、完全にシリコン化されたゲート材料（ＦＵＳＩ）または他の金属を含んでいてもよい。もしくは、他の実施形態では、ゲート材料２１０は、ポリシリコンまたは他の半導体材料を含んでいてもよい。
【００５８】
上記ゲート材料２１０およびゲート誘電体材料２０８をパターン化することにより、図７に示すようなゲート２１０とゲート誘電体２０８とを形成する。ゲート材料２１０およびゲート誘電体材料２０８とを、例えば、フォトレジストを堆積し、フォトレジストをパターン化し、フォトレジストを、ゲート材料２１０とゲート誘電体材料２０８とをパターン化するためのマスク（図示せず）として使用することによる従来のリソグラフィー技術によってパターン化してもよい。もしくは、ゲート材料２１０およびゲート誘電体材料２０８を、例えば、直接エッチングしてもよく、または、他の方法を用いてパターン化してもよい。
【００５９】
次に、ソース領域Ｓおよびドレイン領域Ｄを、チャネル領域２０５の近縁に形成する。より具体的には、ソース領域Ｓおよびドレイン領域Ｄを、図７に示すように、基材２０２の少なくともドープされた領域２１６に形成することが好ましい。本実施形態では、ソース領域Ｓとドレイン領域Ｄとの各部分を、ドープされていない基材２０２の最上部分にも形成する。
【００６０】
ソース領域Ｓおよびドレイン領域Ｄを、拡張打ち込みによって形成してもよい。拡張打ち込みは、例えば、ドーパントを低エネルギー打ち込みによって、約２００ｅＶから１ＫｅＶで打ち込むことを含んでいてもよい。次に、基材をアニールすることにより、ドーパントを、ソースＳおよびドレインＤへ移動させてもよい。例えば、基材２０２を、約１０００℃に約１０秒の間加熱することにより、ソースおよびドレインへの打ち込みを活性化してもよい。
【００６１】
一実施形態では、ソース領域Ｓと、ドレイン領域Ｄとを形成するためのアニール工程は基材２０２のドープされた領域２１６におけるドーパント種を、任意の絶縁性薄層２１２を介して、ゲート誘電体２０８へ出力拡散させ、このことにより、ドープされたゲート誘電体２１８が形成される。本発明のこの実施形態は、有利である。なぜなら、アニール工程をさらに行う必要がなく、製造のコストおよび時間が節約されるからである。
【００６２】
もしくは、他の実施形態では、ゲート誘電体材料２０８を堆積した後はどの時点で基材２０２をアニールしてもよい。例えば、基材２０２を、ゲート誘電体材料２０８を堆積した直後、ゲート材料２１０を堆積した直後、または、ゲート材料２１０および／またはゲート誘電体材料２０８をパターン化した直後にアニールしてもよい。
【００６３】
図６および図７では、ゲート誘電体は、部材番号２０８／２１８によって表されている。２０８は、ドープされていない状態の（例えばアニーリング前の）ゲート誘電体を表しており、２１８は、ドープされた状態の（例えばアニール工程後の）ゲート誘電体を表している。
【００６４】
ドーパント種２１４の部分を、基材２０２のドープされた領域２１６から、ゲート誘電体２０８へ移動または出力拡散し、ドープされたゲート誘電体２１８を形成するためのアニール工程は、例えば、約９００℃〜１０５０℃の温度工程を含んでいることが好ましい。ドーパント種をドープされた領域２１６からゲート誘電体２０８へ移動するアニール工程は、例えば、迅速な加熱を含むラピッド熱アニール（ＲＴＡ）またはスパイクアニールを含んでいてもよい。
【００６５】
図８に、図７のドープされたゲート誘電体２１８をより詳しく示す。ドーパント種２１４の元素は、図に示すように、（例えば、図６および図７の）ゲート誘電体材料２０８の原子構造の原子２０６間の各空孔を埋める。このことは、有利である。なぜなら、ゲート誘電体材料２０８の欠陥が解消されるからである。例えば、ドーパント種２１４の元素は、ゲート２１０からトランジスタ２００のチャネル領域２０５への漏れ電流のための各経路を解消する。
【００６６】
次に、スペーサー材料（例えば、窒化シリコンまたは他の絶縁体）を、基材２０２全体に堆積してもよい。そして、スペーサー材料を、エッチングプロセス（例えば、異方性エッチング）によって、ゲート２１０の側壁と、ドープされたゲート誘電体２１８と、任意の絶縁性薄層２１２（図示せず）とに隣接するスペーサーは残したまま、エッチングしてもよい。もしくは、例えばフォトレジストをマスク（図示せず）として使用することにより、スペーサーをパターン化してもよい。
【００６７】
ソース領域Ｓとドレイン領域Ｄとの拡張打ち込みを完了するために、次に、第２ドーパント打ち込み工程を、好ましくは高エネルギー打ち込み工程を用いて行ってもよい。例えば、第２打ち込み工程は、約５ＫｅＶ〜２０ＫｅＶで行われてもよい。次に、高温アニールを行うことにより、ソース領域Ｓおよびドレイン領域Ｄにドーパントを打ち込み、これらの領域を活性化してもよい。
【００６８】
同じく、製造プロセスのフローシーケンスでアニール工程をさらに行うよりはむしろ、ドープされたゲート誘電体２１８を形成するための、上記のような後続のアニール工程のときに、ドーパント種２１４をドープされた領域２１６から拡散することによって、上記ゲート誘電体２０８はドープされてもよい。
【００６９】
ここで説明したような本発明の実施形態に基づいて、基材２０２の最上面をドーピングすること、および、ドーパント種をドープされたゲート誘電体２１８からゲート誘電体２０８へ移動することも、有利であり、トランジスタを製造するために使用される「ゲートラスト」手順に応用できる。
【００７０】
「ゲートラスト」手順では、ダミーゲート材料（図示せず）を、基材２０２または絶縁性薄層２１２（図７を参照）上に堆積し、ダミーゲート材料を、ゲート材料から後に形成されるであろうゲートの形状にパターン化する。ダミーゲート材料は、例えば約１０００Åまたはその約１０００Å未満の酸化物または窒化物を含んでいてもよい。同じリソグラフィーマスクを使用して、例えばダミーゲート材料および実際のゲート材料２１０をパターン化してもよい。
【００７１】
次に、ソースおよびドレイン打ち込みと、アニール手順とを行うことにより、基材２０２にソース領域Ｓおよびドレイン領域Ｄを形成する。ダミーゲート材料は、打ち込み工程の間に、ダミーゲート材料の下側にある基材２０２を保護する。
【００７２】
次に、ダミーゲート材料を剥離または除去する。次に、ゲート誘電体材料２１８を、基材２０２上に堆積し、ゲート材料２１０を、ゲート誘電体２０８上に堆積する。ゲート材料２１０とゲート誘電体材料２０８とをパターン化することにより、ゲート２１０とゲート誘電体２０８とを形成する。
【００７３】
この実施形態では、ドープされた領域２１６を、ソースＳおよびドレインＤの領域を形成した後にまたは前に、基材２０２の最上面に形成してもよい。例えば、ドープされた領域は、ダミーゲート材料を除去した後、基材２０２の最上面に形成されてもよい。
【００７４】
同じく、既にここで説明したように、ドープされた領域２１６のドーパント種２１４をゲート誘電体２０８へ移動することにより、別個のアニール工程をさらに行うことにより、または、トランジスタ２００を製造するために行われる他のアニール工程の間に、ドープされたゲート誘電体２１８を形成してもよい。
【００７５】
図９に、本発明の一実施形態の断面図を示す。この実施形態では、（図４の層２１２のような）絶縁性薄層は使用されていない、または、絶縁性薄層２１２は、ゲート誘電体材料３０８／３１８を堆積する前に完全に除去されている。同様の部材番号や部材符号は、図３〜図７において使用されたのと同じ様々な素子を表している。繰り返しを避けるために、図に示す各部材番号についてはここで詳しく説明はしない。
【００７６】
むしろ、同様の材料ｘ０２・ｘ０４・ｘ０５などは、図３〜図７で説明したのと同じ材料層のために使用されていることが好ましい（なお、図３〜図７においてｘ＝２であり、図９においてｘ＝３である）。例えば、図３〜図７の説明でゲート誘電体材料２０８のために挙げられた好ましいおよび代替の材料は、図３のゲート誘電体材料のためにも使用されることが好ましい。
【００７７】
本発明の好ましい実施形態の利点は、電気的な性能の改善されたトランジスタ２００・３００の設計、および、その製造方法を提供することを含んでいる。トランジスタ２００・３００の動作速度は上昇し、電圧安定性は改善されており、電子およびホール移動度は上昇している。
【００７８】
ドーパント種２１４（例えば、Ｎ、Ｆ、または、ＮとＦとの双方）は、ゲート誘電体２１８／３１８における各空孔を埋めて、ゲート誘電体材料２０８／３０８における欠陥を取り除き、電荷捕獲および漏れ電流の各経路を除去し、トランジスタ２００・３００の性能を改善している。
【００７９】
ゲート誘電体２０８／３０８は、半導体デバイス製造のプロセスフローと互換性があり、既存の製造のプロセスフローに簡単に組み込むことのできるプロセスを使用してドープされる。例えば、一実施形態では、アニール工程をさらに行う必要はなく、ドーパント種２１４は、基材２０２の他のデバイスまたは素子のためのアニール工程中に、基材２０２からゲート誘電体２１８へ出力拡散される。
【００８０】
本発明の実施形態は、道具をさらに必要としない。本発明の実施形態は、「ゲートファースト」または「ゲートラスト」の製造プロセスにおいて使用されてもよく、高ｋ誘電体および／または酸化物誘電体を有する双方のトランジスタの製造において使用されてもよい。
【００８１】
本発明の実施形態およびその利点について詳しく説明してきたが、ここでは、様々な変更、置換、変更を、添付の請求項によって定義される発明の精神と範囲とに反することなく行える。例えば、当業者には、ここに記載した特徴、性能、工程および材料を、本発明の範囲内で変更してもよい、ということが簡単に分かる。
【００８２】
さらに、本願の範囲は、明細書に記載の工程、機械、製造物、合成物、手段、方法および工程の特定の実施形態に制限することを意図するものではない。当業者には、本発明の開示から、ここに記載の対応する実施形態と本質的に同じ機能を実施する、または、本質的に同じ結果を達成する、既存の、または、後に開発されるであろう工程、機械、製造物、合成物、手段、方法または工程は、本発明に基づいて利用されてもよい、ということが容易に理解される。
【００８３】
したがって、添付の請求項は、その範囲に、このような工程、機械、製造物、合成物、手段、方法または工程を含むことを意図している。
【図面の簡単な説明】
【００８４】
【図１】図１は、従来技術のトランジスタの断面図である。
【図２】図１に示すトランジスタのゲート誘電体材料の各空孔について、より詳しく示す概略平面図である。
【図３】本発明の好ましい実施形態に係るトランジスタの製造方法における一工程を示す、ゲート誘電体材料を堆積する前に、各トレンチ分離部および絶縁層が形成された基材の断面図である。
【図４】本発明の好ましい実施形態に係るトランジスタの製造方法における他の工程を示す、ゲート誘電体材料を堆積する前に、ドーパント種によってドープされた上記基材の断面図である。
【図５】本発明の好ましい実施形態に係るトランジスタの製造方法における、さらに他の工程を示す、ゲート誘電体材料を堆積する前に、上記絶縁層の厚さを低減した上記基材のの断面図である。
【図６】本発明の好ましい実施形態に係るトランジスタの製造方法における、さらに他の工程を示す、上記厚さを低減した絶縁層上に、ゲート誘電体材料およびゲート材料を堆積した上記基材の断面図である。
【図７】本発明の好ましい実施形態に係るトランジスタの製造方法における、さらに他の工程を示す、上記ゲート誘電体材料およびゲート材料をパターン化した上記基材の断面図である。
【図８】上記図７に示すドープされたゲート誘電体材料をより詳しく示す概略平面図である。
【図９】本発明の他の好ましい実施形態に基づいて製造されたトランジスタの断面図である。
【発明の詳細な説明】
【０００１】
〔技術分野〕本発明は、概して、半導体デバイスに関するものであり、より具体的には、トランジスタの製造方法、および、その構造に関するものである。
【０００２】
〔背景〕半導体デバイスは、様々な電子アプリケーション（例えば、パーソナルコンピュータ、セル方式の電話機、デジタルカメラ、および、その他の電子装置など）において使用されている。
【０００３】
トランジスタは、半導体デバイスにおいて広く利用されている素子である。例えば、単一の集積回路（ＩＣ）上には、何百万ものトランジスタが存在する場合がある。半導体デバイスの製造において使用されるトランジスタの一般的な種類は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。
【０００４】
ＭＯＳＦＥＴデバイス用のゲート誘電体は、従来、一般的に二酸化シリコンを含んでいた。しかしながら、デバイスのサイズが小型化されるにつれて、二酸化シリコンは、ゲート漏れ電流の増加の点にて問題となる。なぜなら、ゲート漏れ電流の増加は、デバイスの性能を劣化させる可能性があるからである。
【０００５】
したがって、半導体産業における開発のトレンド（風潮）は、誘電定数（ｋ）の高い（例えば、誘電定数が３．９以上の）材料を、ＭＯＳＦＥＴデバイスにおけるゲート誘電体として使用することである。
【０００６】
高ｋゲート誘電体の開発は、主要な挑戦の１つとして、２００３年版の世界半導体技術ロードマップ（ＩＴＲＳ）において示されている。上記ロードマップの内容は、本願明細書に含まれる。ＩＴＲＳは、次ぎの１５年間に渡る技術的な挑戦および半導体産業が直面しているニーズを特定している。
【０００７】
低電力の論理回路にとって（例えば、携帯用電子アプリケーションにとって）、主な課題は、漏れ電流を低くすることである。このことは、バッテリーの寿命を延ばすために必要なことである。したがって、漏れ電流の所要量が低くなることにより、デバイス性能を大きくできる。低電力アプリケーションでは、サブスレッショルドリーケージ、ジャンクションリーケージ、および、バンド間トンネリングと同じく、ゲート漏れ電流を制御する必要がある。
【０００８】
トランジスタのスケーリング（小型化）の恩恵に充分に浴すには、ゲート酸化物の厚みを、２ｎｍ未満に縮小する必要がある。しかしながら、そのような縮小化の結果として、ゲート漏れ電流が生じるので、このような薄い酸化物を、待機電力消費を低くする必要のある多くのデバイスアプリケーションにおいて使用することは非実用的なものになっている。
【０００９】
この理由により、ゲート酸化物誘電体材料は、より高い誘電定数を有する代替の誘電体材料によって次第に置き換えられるであろう。
【００１０】
しかしながら、高ｋ誘電体材料を使用するデバイス性能は、誘電体層内にて捕獲された電荷によって移動度を低下させるというダメージを受ける。これにより、高ｋ誘電体材料を使用するデバイスでは、その駆動電流は、二酸化シリコンのゲート酸化物を有するトランジスタにおける駆動電流よりも低くなる。それゆえ、高ｋゲート誘電体材料を有するトランジスタにおいては、その動作速度および動作性能は劣化する。
【００１１】
トランジスタを製造するための提案された１つの方法は、ゲート誘電体材料を堆積した後にゲート誘電体の最上面にドーパントを導入することである。Inumiya, S., 他, "Fabrication of HfSiON Gate Dielectrics by Plasma Oxidation and Nitridation, Optimized for 65nm node Low Power CMOS Applications" 技術論文のＶＬＳＩ技術要約についての２００３年シンポジウム，１８〜１９頁，文献番号４−８９１１４−０３５−６／０３を参照。この技術論文の内容は本願明細書に含まれる。
【００１２】
この方法では、ゲート誘電体材料を直接窒化するために、プラズマを用いて、高ｋゲート誘電体の最上部に、窒素が導入される。この方法により、ホール（正孔）の移動度が改善されるが、その一方で、この方法は、プラズマプロセスを必要としている。プラズマプロセスは、扱いが困難な可能性があり、プラズマプロセスのための道具をさらに必要とするだけではなく、製造されたデバイスの損傷を引き起こす可能性がある。
【００１３】
したがって、従来技術において必要とされているのは、半導体デバイス製造プロセスと互換性があり、高ｋのゲート誘電体材料を備え、かつ向上された動作速度と、改善された電気性能とを有するトランジスタ設計（構造）およびその製造方法である。
【００１４】
〔発明の概要〕
本発明の好ましい実施形態は、上記各問題や他の問題を解決、または回避して、上記従来技術での必要を達成するために、ドープされたゲート誘電体を有するトランジスタを含んでいる。上記トランジスタは、漏れ電流の各経路を低減し、かつ動作速度をより速くできる。
【００１５】
半導体用の基材は、ゲート誘電体材料が堆積される前に、ドーピングされる。トランジスタを製造するための、別のアニール工程（プロセス）または続いて用いられるアニール工程の間を用いて、上記基材のドープされた領域からドーパント種が、上記ゲート誘電体内に拡散して、ドープされたゲート誘電体を生成する。上記ドーパント種は、上記ゲート誘電体の電子構造内の各空孔を埋めて、その結果、トランジスタの動作速度が上昇し、電力消費が低減され、電圧安定性が改善される。
【００１６】
本発明の好ましい実施形態によれば、トランジスタは、基材と、上記基材中に配置され、ドーパント種によりドープされた領域と、上記ドープされた領域上に配置され、上記ドーパント種によりドープされたゲート誘電体とを含む、ゲートが、上記ドープされたゲート誘電体上に配置され、ソース領域およびドレイン領域が、上記基材の上記ドープされた領域内に少なくとも形成されている。上記ソース領域、ドレイン領域、ゲートおよびドープされたゲート誘電体は、トランジスタを構成する。
【００１７】
本発明の好ましい実施形態によれば、トランジスタの製造方法は、基材を準備し、上記基材中にドーパント種によりドープされた領域を形成するために、上記領域内に上記ドーパント種を導入し、上記ドープされた領域上にゲート誘電体材料を堆積する、各工程を含む。
【００１８】
続いて、上記製造方法は、上記ゲート誘電体材料上にゲート材料を堆積した後、上記ゲート材料およびゲート誘電体材料をパターン化することにより、上記基材中の上記ドープされた領域上にゲートおよびゲート誘電体を形成し、かつ、上記ドーパント種が、上記基材中の上記ドープされた領域から上記ゲート誘電体材料に移動して、ドープされたゲート誘電体材料を形成する。
【００１９】
次に、上記製造方法では、ソース領域およびドレイン領域が、上記基材の上記ドープされた領域内に少なくとも形成されている。上記ソース領域、ドレイン領域、ゲートおよびドープされたゲート誘電体は、トランジスタを構成する。
【００２０】
本発明の好ましい実施形態の利点は、電気的性能が向上したトランジスタの構成およびその製造方法を提供することを含む。上記トランジスタは、トランジスタの動作速度が上昇し、電圧安定性が改善され、電子およびホールの移動度を増加させることができる。
【００２１】
上記ドーパント種は、上記ゲート誘電体の各空孔を埋めて、上記ゲート誘電体の欠陥を除去し、漏れ電流の各経路を低減し、上記トランジスタの性能を改善できる。
【００２２】
上記ゲート誘電体は、半導体装置の製造方法の各工程と適合する各工程を用いてドープされるので、上記ドーピングのために上記各工程は、従来からの製造工程の各フロー内に容易に導入することができる。
【００２３】
上述の発明に関する説明は、本発明の各実施形態の各特徴や各技術的利点についてかなり大まかに慨述したものであるが、以下に示す本発明の詳細な説明により、よりよく理解されるであろう。本発明の各実施形態における、さらに他の各特徴や各利点については、以下の本明細書にて記述されるであろう。それら他の各特徴や各利点は、本発明の各請求項の主題を説明するものである。
【００２４】
本発明の各実施形態の記載や概念が、本発明の同一の目的を遂行するために他の構成や他の工程に変更したり、設計したりするための基礎として容易に利用できることが、当業者であれば明らかであろう。
【００２５】
そのような等価物が、前述の各請求項に記載の発明の精神と範囲から離れたものでは無いことについては、当業者であれば容易に理解されるものである。
【００２６】
本発明、および、その利点をより完全に理解するため、添付の図に関連する以下の説明が参照される。図１は、従来技術のトランジスタの断面図である。図２は、図１に示すトランジスタのゲート誘電体材料をより詳しく示す図である。
【００２７】
図３〜図７は、ゲート誘電体材料を堆積する前に、基材をドーパント種によってドープした、本発明の好ましい実施形態の製造の様々な段階におけるトランジスタの断面図である。図８は、図７に示すドープされたゲート誘電体材料をより詳しく示すための概略平面図である。図９は、本発明の他の好ましい実施形態に基づいて製造されたトランジスタの断面図である。
【００２８】
互いに異なる各図面における一致する各部材番号および各部材符合は、別記しない限り、それぞれ、共通する部材を指している。図面は、好ましい実施形態の当該観点を明確に示すように記載されており、必ずしも縮尺通りではない。
【００２９】
〔例示的な実施形態の詳細な説明〕
本発明に係る、示される好ましい各実施形態の作製および使用を以下で詳しく説明する。しかしながら、本発明は、様々な具体的状況において実施することのできる、応用可能な複数の発明的構想を提供するものである。説明される具体的な実施形態は、単に、本発明を作製し、使用するための具体的な方法を説明するものであり、本発明の権利範囲を制限するものではない。
【００３０】
以下に、本発明の具体的状況における、つまり、半導体デバイスに形成されたトランジスタにおける好ましい実施形態について説明する。しかしながら、本発明は、ＭＯＳＦＥＴまたは他のトランジスタデバイスに応用されてもよく、例えばＰＭＯＳ、ＮＭＯＳまたはＣＭＯＳデバイスを含んでいてもよい。各図には、トランジスタが１つだけ示されているが、図示した半導体デバイス上に形成された複数の各トランジスタが存在する場合であってもよい。
【００３１】
図１に、基材１０２上に形成された従来技術のトランジスタ１００の断面図を示す。基材１０２内に、各トレンチ分離（ＳＴＩ）領域１０４を形成した後、基材１０２およびＳＴＩ領域１０４上に、ゲート誘電体材料１０８を堆積する。ゲート誘電体材料１０８上に、ゲート材料１１０を堆積する。ゲート材料１１０とゲート誘電体材料１０８とを、従来のリソグラフィー技術でパターン化することにより、図１に示すようなゲート１１０とゲート誘電体１０８とを形成する。
【００３２】
典型的には、ゲート１１０とゲート誘電体１０８とをパターン化した後に、ソース領域Ｓとドレイン領域Ｄとを形成する。ゲート１１０とゲート誘電体１０８との下側に、図１に示すように、チャネル領域１０５が存在する。
【００３３】
図２に、図１に示すゲート誘電体１０８をより詳しく示す。ゲート誘電体１０８が、半導体産業での前述のトレンドのように、高ｋ誘電材料を含む場合は、ゲート誘電体材料１０８を堆積する間に、各空孔１０７が形成される可能性がある。
【００３４】
特に二酸化ハフニウム（ＨｆＯ2）は、上記堆積により、多くの各空孔を形成する傾向があり、事実上、例えば約ＨｆＯ1.95の化学式を有することになる。酸素の各空孔１０７は、ゲート誘電体材料１０８の原子１０６間に、ゲート誘電体１０８の原子構造の全体にわたって拡散されている。
【００３５】
各空孔１０７は、各電荷捕獲場所を生成する。各電荷捕獲場所は、ゲート誘電体１０８における各欠陥である。これらの各欠陥は、トランジスタ１００のゲート１１０からチャネル領域１０５への漏れ電流のための各経路を提供する。漏れ電流は、移動度を下げ、デバイスエラーを引き起こすことにより、トランジスタ１００の応答速度を遅くする。
【００３６】
したがって、従来技術では、トランジスタ１００の製造プロセスにおいてゲート誘電体材料１０８に形成される各空孔１０７を低減する、または、解消する方法および構造が必要とされている。
【００３７】
本発明の実施形態は、後にゲート誘電体材料へ出力（外方）拡散するドーパント種を基材へ導入することにより、これらの各空孔１０７を低減または解消して、技術的利点を達成するものである。図３〜図７は、製造の様々な段階における本発明の好ましい実施形態の各断面図を示す。
【００３８】
最初に、図３を参照すると、半導体デバイス２００は、基材２０２を備えている。基材２０２は、例えば、絶縁層によって被覆されたシリコンまたはほかの半導体材料を含む半導体基板を備えていてもよい。基材２０２は、他の能動部品または回路（図示せず）も含んでいてもよい。基材２０２は、例えば、単結晶シリコン上に酸化シリコンを備えていてもよい。基材２０２は、他の伝導性の層または他の半導体素子（例えば、トランジスタ、ダイオードなど）を含んでいてもよい。シリコンの代わりに、化合物半導体（例えば、ＧａＡｓ、ＩｎＰ、Ｓｉ／ＧｅまたはＳｉＣ）を使用してもよい。基材２０２は、例えばシリコン・オン・インシュレータ（ＳＯＩ）基板を含んでいてもよい。
【００３９】
各分離領域２０４を、図３に示すように、基材２０２の様々な場所に形成してもよい。各分離領域２０４は、例えばトランジスタデバイス２００のチャネル領域２０５（図７参照）の両側にそれぞれ配置された各ＳＴＩ領域を含んでいてもよい。各分離領域２０４を、基材２０２上にフォトレジスト（図示せず）を堆積することにより形成してもよい。フォトレジストを、リソグラフィー技術によってパターン化してもよい。
【００４０】
基材２０２をエッチングして基材２０２の最上面に各分離領域２０４用のホールまたはパターンを形成する間において、上記フォトレジストをエッチングマスクとして使用してもよい。絶縁体（例えば、酸化物）を、基材２０２上に堆積し、上記パターンに応じて、各分離領域２０４を形成してもよい。もしくは、各分離領域２０４を、例えば他の方法によって形成してもよい。本発明の実施形態では、例えば、基材２０２の最上面をドープする前または後のどちらかに、各分離領域２０４を形成してもよい。
【００４１】
本発明の好ましい実施形態では、ドーパント種２１４は、基材２０２の最上面へ、ドープされた領域２１６から、図４に示すように導入される。ドーパント種２１４は、好ましい実施形態において、元素の周期表（短周期型）のＶ族、ＶＩ族またはＶＩＩ族の少なくとも１つの元素を含んでいる。
【００４２】
他の実施形態では、ドーパント種２１４は、窒素および／またはフッ素を含んでいることが好ましい。イオン打ち込み法によって、基材２０２へ、ドーパント種２１４を導入することが好ましい。
【００４３】
ドーパント種２１４を導入することは、例えば、ドーパント種２１４のイオンを、約５ＫｅＶまたは約５ＫｅＶ未満のエネルギーレベルで、約１×１０14〜１×１０15個のイオン／ｃｍ2の打ち込み量で、打ち込むことを含んでいることが好ましい。
【００４４】
ドーパント種２１４の打ち込みの深さは、打ち込み工程のエネルギーレベルに応じている。基材２０２の最上面へのドーパント種２１４の打ち込みの深さは、最小の深さであることが好ましい。その結果、ドーパント種２１４は、続いて堆積されるゲート誘電体（以下でさらに説明される）へ簡単に出力拡散するであろう。
【００４５】
ドーパント種２１４は、図６に示すようにゲート誘電体材料を堆積した後、アニール工程をさらに行うことによって移動されてもよいし、または、トランジスタ２００または他のデバイスまたは素子を基材２０２上に製造するために行う後続のアニール工程、例えば、ドーパントを打ち込むことによりソースおよびドレイン（以下でさらに説明される。図７参照。）を形成する打ち込み工程により移動されてもよい。
【００４６】
基材２０２のドープされた領域２１６の厚みは、例えば約１００Åまたはその約１００Å未満であることが好ましい。もしくは、ドープされた領域２１６は、他の厚みを有していてもよい。なお、各分離領域２０４の最上部分は、ドーパント種２１４を基材２０２へ導入する間にドーパント種２１４によってドープされることもある（図示せず）。
【００４７】
もう一度図３を参照すると、ドーパント種２１４を基材２０２の最上面へ導入する前に、図に示すように、絶縁性薄層２１２を、基材２０２および各分離領域２０４の最上面に形成してもよい。絶縁性薄層２１２は、任意であり、本発明の実施形態において必須なものではない。任意の絶縁性薄層２１２は、酸化物（例えば、二酸化シリコンまたは酸化窒化シリコン）を含んでいることが好ましい。もしくは、絶縁性薄層は、例えば窒化物などの他の絶縁体を含んでいてもよい。任意の絶縁性薄層２１２を、例えば約１００Åまたはその約１００Å未満の厚みに堆積することが好ましい。
【００４８】
任意の絶縁性薄層２１２は、ドーパント種２１４を打ち込む間に基材２０２の最上面を保護するので有利である。例えば、ドーパント種２１４を導入するときに、基材２０２の最上面は、物理的に損傷（例えば、孔食または剥離）される可能性がある。チャネル領域２０５（図７を参照）がこのように物理的に損傷されると、トランジスタ２００の性能が劣化する可能性がある。
【００４９】
例えば、５ＫｅＶ以上の打ち込みエネルギーレベルでは、絶縁性薄層２１２を使用することが好ましく、その場合は、チャネル領域２０５における基材２０２の最上面ではなく、犠牲的な絶縁性薄層２１２の最上面が損傷を受ける。したがって、任意の絶縁性薄層２１２は、犠牲的な絶縁層の機能（以下でさらに説明される）を果たす。この犠牲的な絶縁層は、後に部分的にまたは完全に除去されてもよい。
【００５０】
したがって、本発明の一実施形態では、ドーパント種２１４は、任意の絶縁性薄層２１２を通過することにより、ドープされた領域２１６を、基材２０２の最上面に、図４に示すように形成する。図５に示すように、ドーパント種２１４を基材２０２の最上面に打ち込んだ後、任意の絶縁性薄層２１２の少なくとも一部を、剥離または除去することが好ましい。
【００５１】
一実施形態では、基材２０２および各分離領域２０４上に残留している残りの任意の絶縁性薄層２１２は、約１ナノメートルの酸化物層または約１０Åまたはその約１０Å未満の厚みの酸化物層を有していることが好ましい。
【００５２】
他の好ましい実施形態では、任意の絶縁性薄層２１２の全てを除去しても、または、図９に示すように、絶縁性薄層２１２を全く使用しなくてもよい。絶縁性薄層２１２は、例えば、フッ化水素酸（ＨＦ）ディップ、または、他の化学薬剤および除去プロセスを使用することによって剥離されてもよい。
【００５３】
任意の絶縁性薄層２１２（が使用されている場合）の全てまたは一部を剥離した後、基材２０２を洗浄する（多くの場合、技術的に「前ゲート処理」と呼ばれる）。例えば、前ゲート処理は、ＨＦディップしてからアンモニアアニールすること、ＨＦディップしてからオゾン洗浄すること、または、ＨＦディップしてからオゾン洗浄をし、その後、アンモニアアニールをすることを含んでいてもよい。もしくは、基材２０２に、例えば、他の種類の前ゲート処理を行ってもよい。
【００５４】
ゲート誘電体材料２０８は、図６に示すように、絶縁性薄層２１２の上に堆積されている。または、絶縁性薄層２１２が使用されていない場合は、ゲート誘電体材料２０８は、基材２０２のドープされた領域２１６と、各分離領域２０４との最上面の上に堆積されている。ゲート誘電体材料２０８は、約５０Åまたはその約５０Å未満の厚みを有していることが好ましく、絶縁材料（例えば、高ｋ誘電材料）を有していることが好ましい。もしくは、ゲート誘電体材料は、他の絶縁材料（例えば、酸化物など）を有していてもよい。
【００５５】
一実施形態では、ゲート誘電体材料２０８は、例えばＳｉ3Ｎ4、Ａ１2０3、Ｔａ2Ｏ5、ＨｆＯ2、ＴｉＯ2、ＨｆＳｉＯx、ＺｒＯ2またはＺｒＳｉＯxを含んでいることが好ましい。ゲート誘電体材料２０８は、例えば原子層堆積（ＡＬＤ）、化学蒸着（ＣＶＤ）、または、金属酸化物ＣＶＤ（ＭＯＣＶＤ）によって堆積されてもよい。しかしながら、代替として他の堆積方法を使用してもよい。
【００５６】
特に、ゲート誘電体材料２０８が高ｋ誘電材料を含んでいる場合は、次に、基材２０２に、例えば、堆積後アニールを任意に行ってもよい。堆積後アニールは、約７００℃でのアニールを含んでいてもよい。堆積後アニールは、ドーパント種２１４がゲート誘電体材料２０８内に拡散される充分に高い温度であってもよいし、そうでなくてもよい。堆積後アニールは、例えば、トランジスタ２００を製造するために必要な熱サイクルの数を少なくするように調整されていてもよい。
【００５７】
次に、ゲート材料２１０を、図６に示すように、パターン化されていないゲート誘電体材料２０８の上に堆積する。一実施形態では、ゲート材料２１０は、導体（例えば、半導体材料、または、金属）を含んでいることが好ましい。例えば、ゲート材料２１０は、例えばＴｉＮ，ＨｆＮ，ＴａＮ、完全にシリコン化されたゲート材料（ＦＵＳＩ）または他の金属を含んでいてもよい。もしくは、他の実施形態では、ゲート材料２１０は、ポリシリコンまたは他の半導体材料を含んでいてもよい。
【００５８】
上記ゲート材料２１０およびゲート誘電体材料２０８をパターン化することにより、図７に示すようなゲート２１０とゲート誘電体２０８とを形成する。ゲート材料２１０およびゲート誘電体材料２０８とを、例えば、フォトレジストを堆積し、フォトレジストをパターン化し、フォトレジストを、ゲート材料２１０とゲート誘電体材料２０８とをパターン化するためのマスク（図示せず）として使用することによる従来のリソグラフィー技術によってパターン化してもよい。もしくは、ゲート材料２１０およびゲート誘電体材料２０８を、例えば、直接エッチングしてもよく、または、他の方法を用いてパターン化してもよい。
【００５９】
次に、ソース領域Ｓおよびドレイン領域Ｄを、チャネル領域２０５の近縁に形成する。より具体的には、ソース領域Ｓおよびドレイン領域Ｄを、図７に示すように、基材２０２の少なくともドープされた領域２１６に形成することが好ましい。本実施形態では、ソース領域Ｓとドレイン領域Ｄとの各部分を、ドープされていない基材２０２の最上部分にも形成する。
【００６０】
ソース領域Ｓおよびドレイン領域Ｄを、拡張打ち込みによって形成してもよい。拡張打ち込みは、例えば、ドーパントを低エネルギー打ち込みによって、約２００ｅＶから１ＫｅＶで打ち込むことを含んでいてもよい。次に、基材をアニールすることにより、ドーパントを、ソースＳおよびドレインＤへ移動させてもよい。例えば、基材２０２を、約１０００℃に約１０秒の間加熱することにより、ソースおよびドレインへの打ち込みを活性化してもよい。
【００６１】
一実施形態では、ソース領域Ｓと、ドレイン領域Ｄとを形成するためのアニール工程は基材２０２のドープされた領域２１６におけるドーパント種を、任意の絶縁性薄層２１２を介して、ゲート誘電体２０８へ出力拡散させ、このことにより、ドープされたゲート誘電体２１８が形成される。本発明のこの実施形態は、有利である。なぜなら、アニール工程をさらに行う必要がなく、製造のコストおよび時間が節約されるからである。
【００６２】
もしくは、他の実施形態では、ゲート誘電体材料２０８を堆積した後はどの時点で基材２０２をアニールしてもよい。例えば、基材２０２を、ゲート誘電体材料２０８を堆積した直後、ゲート材料２１０を堆積した直後、または、ゲート材料２１０および／またはゲート誘電体材料２０８をパターン化した直後にアニールしてもよい。
【００６３】
図６および図７では、ゲート誘電体は、部材番号２０８／２１８によって表されている。２０８は、ドープされていない状態の（例えばアニーリング前の）ゲート誘電体を表しており、２１８は、ドープされた状態の（例えばアニール工程後の）ゲート誘電体を表している。
【００６４】
ドーパント種２１４の部分を、基材２０２のドープされた領域２１６から、ゲート誘電体２０８へ移動または出力拡散し、ドープされたゲート誘電体２１８を形成するためのアニール工程は、例えば、約９００℃〜１０５０℃の温度工程を含んでいることが好ましい。ドーパント種をドープされた領域２１６からゲート誘電体２０８へ移動するアニール工程は、例えば、迅速な加熱を含むラピッド熱アニール（ＲＴＡ）またはスパイクアニールを含んでいてもよい。
【００６５】
図８に、図７のドープされたゲート誘電体２１８をより詳しく示す。ドーパント種２１４の元素は、図に示すように、（例えば、図６および図７の）ゲート誘電体材料２０８の原子構造の原子２０６間の各空孔を埋める。このことは、有利である。なぜなら、ゲート誘電体材料２０８の欠陥が解消されるからである。例えば、ドーパント種２１４の元素は、ゲート２１０からトランジスタ２００のチャネル領域２０５への漏れ電流のための各経路を解消する。
【００６６】
次に、スペーサー材料（例えば、窒化シリコンまたは他の絶縁体）を、基材２０２全体に堆積してもよい。そして、スペーサー材料を、エッチングプロセス（例えば、異方性エッチング）によって、ゲート２１０の側壁と、ドープされたゲート誘電体２１８と、任意の絶縁性薄層２１２（図示せず）とに隣接するスペーサーは残したまま、エッチングしてもよい。もしくは、例えばフォトレジストをマスク（図示せず）として使用することにより、スペーサーをパターン化してもよい。
【００６７】
ソース領域Ｓとドレイン領域Ｄとの拡張打ち込みを完了するために、次に、第２ドーパント打ち込み工程を、好ましくは高エネルギー打ち込み工程を用いて行ってもよい。例えば、第２打ち込み工程は、約５ＫｅＶ〜２０ＫｅＶで行われてもよい。次に、高温アニールを行うことにより、ソース領域Ｓおよびドレイン領域Ｄにドーパントを打ち込み、これらの領域を活性化してもよい。
【００６８】
同じく、製造プロセスのフローシーケンスでアニール工程をさらに行うよりはむしろ、ドープされたゲート誘電体２１８を形成するための、上記のような後続のアニール工程のときに、ドーパント種２１４をドープされた領域２１６から拡散することによって、上記ゲート誘電体２０８はドープされてもよい。
【００６９】
ここで説明したような本発明の実施形態に基づいて、基材２０２の最上面をドーピングすること、および、ドーパント種をドープされたゲート誘電体２１８からゲート誘電体２０８へ移動することも、有利であり、トランジスタを製造するために使用される「ゲートラスト」手順に応用できる。
【００７０】
「ゲートラスト」手順では、ダミーゲート材料（図示せず）を、基材２０２または絶縁性薄層２１２（図７を参照）上に堆積し、ダミーゲート材料を、ゲート材料から後に形成されるであろうゲートの形状にパターン化する。ダミーゲート材料は、例えば約１０００Åまたはその約１０００Å未満の酸化物または窒化物を含んでいてもよい。同じリソグラフィーマスクを使用して、例えばダミーゲート材料および実際のゲート材料２１０をパターン化してもよい。
【００７１】
次に、ソースおよびドレイン打ち込みと、アニール手順とを行うことにより、基材２０２にソース領域Ｓおよびドレイン領域Ｄを形成する。ダミーゲート材料は、打ち込み工程の間に、ダミーゲート材料の下側にある基材２０２を保護する。
【００７２】
次に、ダミーゲート材料を剥離または除去する。次に、ゲート誘電体材料２１８を、基材２０２上に堆積し、ゲート材料２１０を、ゲート誘電体２０８上に堆積する。ゲート材料２１０とゲート誘電体材料２０８とをパターン化することにより、ゲート２１０とゲート誘電体２０８とを形成する。
【００７３】
この実施形態では、ドープされた領域２１６を、ソースＳおよびドレインＤの領域を形成した後にまたは前に、基材２０２の最上面に形成してもよい。例えば、ドープされた領域は、ダミーゲート材料を除去した後、基材２０２の最上面に形成されてもよい。
【００７４】
同じく、既にここで説明したように、ドープされた領域２１６のドーパント種２１４をゲート誘電体２０８へ移動することにより、別個のアニール工程をさらに行うことにより、または、トランジスタ２００を製造するために行われる他のアニール工程の間に、ドープされたゲート誘電体２１８を形成してもよい。
【００７５】
図９に、本発明の一実施形態の断面図を示す。この実施形態では、（図４の層２１２のような）絶縁性薄層は使用されていない、または、絶縁性薄層２１２は、ゲート誘電体材料３０８／３１８を堆積する前に完全に除去されている。同様の部材番号や部材符号は、図３〜図７において使用されたのと同じ様々な素子を表している。繰り返しを避けるために、図に示す各部材番号についてはここで詳しく説明はしない。
【００７６】
むしろ、同様の材料ｘ０２・ｘ０４・ｘ０５などは、図３〜図７で説明したのと同じ材料層のために使用されていることが好ましい（なお、図３〜図７においてｘ＝２であり、図９においてｘ＝３である）。例えば、図３〜図７の説明でゲート誘電体材料２０８のために挙げられた好ましいおよび代替の材料は、図３のゲート誘電体材料のためにも使用されることが好ましい。
【００７７】
本発明の好ましい実施形態の利点は、電気的な性能の改善されたトランジスタ２００・３００の設計、および、その製造方法を提供することを含んでいる。トランジスタ２００・３００の動作速度は上昇し、電圧安定性は改善されており、電子およびホール移動度は上昇している。
【００７８】
ドーパント種２１４（例えば、Ｎ、Ｆ、または、ＮとＦとの双方）は、ゲート誘電体２１８／３１８における各空孔を埋めて、ゲート誘電体材料２０８／３０８における欠陥を取り除き、電荷捕獲および漏れ電流の各経路を除去し、トランジスタ２００・３００の性能を改善している。
【００７９】
ゲート誘電体２０８／３０８は、半導体デバイス製造のプロセスフローと互換性があり、既存の製造のプロセスフローに簡単に組み込むことのできるプロセスを使用してドープされる。例えば、一実施形態では、アニール工程をさらに行う必要はなく、ドーパント種２１４は、基材２０２の他のデバイスまたは素子のためのアニール工程中に、基材２０２からゲート誘電体２１８へ出力拡散される。
【００８０】
本発明の実施形態は、道具をさらに必要としない。本発明の実施形態は、「ゲートファースト」または「ゲートラスト」の製造プロセスにおいて使用されてもよく、高ｋ誘電体および／または酸化物誘電体を有する双方のトランジスタの製造において使用されてもよい。
【００８１】
本発明の実施形態およびその利点について詳しく説明してきたが、ここでは、様々な変更、置換、変更を、添付の請求項によって定義される発明の精神と範囲とに反することなく行える。例えば、当業者には、ここに記載した特徴、性能、工程および材料を、本発明の範囲内で変更してもよい、ということが簡単に分かる。
【００８２】
さらに、本願の範囲は、明細書に記載の工程、機械、製造物、合成物、手段、方法および工程の特定の実施形態に制限することを意図するものではない。当業者には、本発明の開示から、ここに記載の対応する実施形態と本質的に同じ機能を実施する、または、本質的に同じ結果を達成する、既存の、または、後に開発されるであろう工程、機械、製造物、合成物、手段、方法または工程は、本発明に基づいて利用されてもよい、ということが容易に理解される。
【００８３】
したがって、添付の請求項は、その範囲に、このような工程、機械、製造物、合成物、手段、方法または工程を含むことを意図している。
【図面の簡単な説明】
【００８４】
【図１】図１は、従来技術のトランジスタの断面図である。
【図２】図１に示すトランジスタのゲート誘電体材料の各空孔について、より詳しく示す概略平面図である。
【図３】本発明の好ましい実施形態に係るトランジスタの製造方法における一工程を示す、ゲート誘電体材料を堆積する前に、各トレンチ分離部および絶縁層が形成された基材の断面図である。
【図４】本発明の好ましい実施形態に係るトランジスタの製造方法における他の工程を示す、ゲート誘電体材料を堆積する前に、ドーパント種によってドープされた上記基材の断面図である。
【図５】本発明の好ましい実施形態に係るトランジスタの製造方法における、さらに他の工程を示す、ゲート誘電体材料を堆積する前に、上記絶縁層の厚さを低減した上記基材のの断面図である。
【図６】本発明の好ましい実施形態に係るトランジスタの製造方法における、さらに他の工程を示す、上記厚さを低減した絶縁層上に、ゲート誘電体材料およびゲート材料を堆積した上記基材の断面図である。
【図７】本発明の好ましい実施形態に係るトランジスタの製造方法における、さらに他の工程を示す、上記ゲート誘電体材料およびゲート材料をパターン化した上記基材の断面図である。
【図８】上記図７に示すドープされたゲート誘電体材料をより詳しく示す概略平面図である。
【図９】本発明の他の好ましい実施形態に基づいて製造されたトランジスタの断面図である。
【特許請求の範囲】
【請求項１】
基材と、
上記基材中に配置され、ドーパント種によりドープされた領域と、
上記ドープされた領域上に配置され、上記ドーパント種によりドープされたゲート誘電体と、
上記ドープされたゲート誘電体上に配置されたゲートと、
上記基材の上記ドープされた領域内に少なくとも形成されているソース領域およびドレイン領域とを含み、
上記ソース領域、ドレイン領域、ゲートおよびドープされたゲート誘電体により構成される、トランジスタ。
【請求項２】
上記ドーパント種は、Ｖ族、ＶＩ族、ＶＩＩ族の元素の少なくとも一つを含む請求項１に記載のトランジスタ。
【請求項３】
上記ドーパント種は、窒素またはフッ素を含む請求項２に記載のトランジスタ。
【請求項４】
上記ドープされた領域は、厚さが約１００Åまたはその約１００Å未満である請求項１に記載のトランジスタ。
【請求項５】
上記ドーパント種は、上記ゲート誘電体の原子構造の各空孔を埋めている請求項１に記載のトランジスタ。
【請求項６】
上記ドープされたゲート誘電体は、高ｋ誘電体材料または酸化物を含み、
上記ゲートは、半導体材料または金属を含む請求項１に記載のトランジスタ。
【請求項７】
上記ドープされたゲート誘電体は、厚さが約５０Åまたはその約５０Å未満の、Ｓｉ3Ｎ4、Ａ１2０3、Ｔａ2Ｏ5、ＨｆＯ2、ＴｉＯ2、ＨｆＳｉＯx、ＺｒＯ2またはＺｒＳｉＯxを含む請求項１に記載のトランジスタ。
【請求項８】
さらに、上記ゲート誘電体と上記基材の上記ドープされた領域との間に配置された、絶縁性薄層を含む請求項１に記載のトランジスタ。
【請求項９】
上記絶縁性薄層は、厚さが約１０Åまたはその約１０Å未満である請求項８に記載のトランジスタ。
【請求項１０】
上記絶縁性薄層は、二酸化シリコンまたは酸化窒化シリコンを含む請求項９に記載のトランジスタ。
【請求項１１】
上記基材は、シリコン・オン・インシュレータ（ＳＯＩ）ウエハを含む請求項１に記載のトランジスタ。
【請求項１２】
基材を準備し、
上記基材中にドーパント種によりドープされた領域を形成するために上記領域内に上記ドーパント種を導入し、
上記ドープされた領域上にゲート誘電体材料を堆積し、
上記ゲート誘電体材料上に、ゲート材料を堆積し、
上記ゲート誘電体材料およびゲート材料をパターン化して、上記基材の上記ドープされた領域上にゲート誘電体およびゲートを形成し、
上記ドーパント種を、上記基材中の上記ドープされた領域から上記ゲート誘電体材料に移動して、ドープされたゲート誘電体材料を形成し、
ソース領域およびドレイン領域を、上記基材の上記ドープされた領域内に少なくとも形成する、各工程を含み、
上記ソース領域、ドレイン領域、ゲートおよびドープされたゲート誘電体により構成された、トランジスタの製造方法。
【請求項１３】
上記ドーパント種の導入は、Ｖ族、ＶＩ族、ＶＩＩ族の元素の少なくとも一つを上記基材中に導入することを含む請求項１２に記載のトランジスタの製造方法。
【請求項１４】
上記ドープされた領域を形成するために上記ドーパント種を上記基材内に導入することは、窒素またはフッ素を上記基材中に導入することを含む請求項１３に記載のトランジスタの製造方法。
【請求項１５】
上記ドープされた領域を形成するために上記ドーパント種を上記基材内に導入することは、上記基材中への上記ドーパント種のイオン打ち込みにより導入することを含む請求項１２に記載のトランジスタの製造方法。
【請求項１６】
上記ドーパント種のイオンの打ち込みは、約５ＫｅＶまたはその約５ＫｅＶ未満のエネルギレベルである請求項１５に記載のトランジスタの製造方法。
【請求項１７】
上記ドーパント種のイオンの打ち込みは、約１×１０14イオン／ｃｍ2から１×１０15イオン／ｃｍ2までの打ち込み量である請求項１５に記載のトランジスタの製造方法。
【請求項１８】
上記基材から上記ゲート誘電体材料への上記ドーパント種の移動は、アニール工程を含む請求項１２に記載のトランジスタの製造方法。
【請求項１９】
上記アニール工程は、約９００℃から１０５０℃までの温度工程を含む請求項１８に記載のトランジスタの製造方法。
【請求項２０】
上記アニール工程は、スパイクアニール工程または急峻な温度上昇を伴うラピッド熱アニール（ＲＴＡ）工程を含む請求項１８に記載のトランジスタの製造方法。
【請求項２１】
上記アニール工程は、上記ソース領域およびドレイン領域を形成するためのアニール工程、または別のアニール工程である請求項１８に記載のトランジスタの製造方法。
【請求項２２】
上記別のアニール工程は、上記ゲート誘電体材料を堆積した後、または、上記ゲート材料を堆積した後、または、上記ゲート誘電体材料および上記ゲート材料をパターニングした後に実行されるものである請求項２１に記載のトランジスタの製造方法。
【請求項２３】
上記ドープされた領域を形成するために上記ドーパント種を上記基材内に導入することは、厚さが約１００Åまたはその約１００Å未満のドープされた領域を形成することを含む請求項１２に記載のトランジスタの製造方法。
【請求項２４】
上記ゲート誘電体材料を堆積する工程は、上記ゲート誘電体材料の原子構造内に各空孔を形成し、
上記基材から上記ゲート誘電体材料に上記ドーパント種を移動する工程は、上記ゲート誘電体材料の各空孔に上記ドーパント種を埋め込むことを含む請求項１２に記載のトランジスタの製造方法。
【請求項２５】
上記ゲート誘電体材料を堆積する工程は、高ｋ誘電体材料または酸化物を堆積することを含み、
上記ゲート材料を堆積する工程は、半導体材料または金属を堆積することを含む請求項１２に記載のトランジスタの製造方法。
【請求項２６】
上記ゲート誘電体を堆積する工程は、Ｓｉ3Ｎ4、Ａ１2０3、Ｔａ2Ｏ5、ＨｆＯ2、ＴｉＯ2、ＨｆＳｉＯx、ＺｒＯ2またはＺｒＳｉＯxを約５０Åまたはその約５０Å未満にて堆積することを含む請求項１２に記載のトランジスタの製造方法。
【請求項２７】
上記ゲート誘電体を堆積する工程は、原子層堆積（ＡＬＤ）、化学蒸着（ＣＶＤ）、または、金属酸化物ＣＶＤ（ＭＯＣＶＤ）によって堆積することを含む請求項１２に記載のトランジスタの製造方法。
【請求項２８】
上記ドープされた領域を形成するために上記基材中にドーパント種を導入する前に、上記基材のドープされる領域上に、絶縁性薄層を形成する工程をさらに含む請求項１２に記載のトランジスタの製造方法。
【請求項２９】
上記絶縁性薄層を形成する工程は、厚さが約１００Åまたはその約１００Å未満の絶縁層を堆積することを含む請求項２８に記載のトランジスタの製造方法。
【請求項３０】
上記絶縁性薄層を形成する工程は、二酸化シリコンまたは酸化窒化シリコンを形成することを含む請求項２８に記載のトランジスタの製造方法。
【請求項３１】
上記ドープされた領域を形成するために上記基材中にドーパント種を導入した後に、上記絶縁性薄層を少なくとも部分的に除去する工程をさらに含む請求項２８に記載のトランジスタの製造方法。
【請求項３２】
上記絶縁性薄層を少なくとも部分的に除去した後、上記基材のドープされた領域上に残存する上記絶縁性薄層は、約１０Åまたはその約１０Å未満である請求項３１に記載のトランジスタの製造方法。
【請求項３３】
上記絶縁性薄層を少なくとも部分的に除去する工程は、上記絶縁性薄層の全てを除去することを含む請求項３１に記載のトランジスタの製造方法。
【請求項３４】
上記基材を準備する工程は、シリコン・オン・インシュレータ（ＳＯＩ）ウエハを準備することを含む請求項１２に記載のトランジスタの製造方法。
【請求項３５】
上記ゲート誘電体材料を堆積する工程の前に、
さらに、上記基材上にダミーゲート材料を堆積する工程と、
上記ゲートのパターンにて上記ダミーゲート材料をパターニングする工程と、
上記ソース領域および上記ドレイン領域を形成する工程と、
上記ダミーゲート材料を除去する工程と、を含む請求項１２に記載のトランジスタの製造方法。
【請求項３６】
上記ドープされた領域を形成するために上記基材中にドーパント種を導入する工程は、上記ソース領域および上記ドレイン領域を形成する工程の前または後の何れかのときに実行されることを含む請求項３５に記載のトランジスタの製造方法。
【請求項１】
基材と、
上記基材中に配置され、ドーパント種によりドープされた領域と、
上記ドープされた領域上に配置され、上記ドーパント種によりドープされたゲート誘電体と、
上記ドープされたゲート誘電体上に配置されたゲートと、
上記基材の上記ドープされた領域内に少なくとも形成されているソース領域およびドレイン領域とを含み、
上記ソース領域、ドレイン領域、ゲートおよびドープされたゲート誘電体により構成される、トランジスタ。
【請求項２】
上記ドーパント種は、Ｖ族、ＶＩ族、ＶＩＩ族の元素の少なくとも一つを含む請求項１に記載のトランジスタ。
【請求項３】
上記ドーパント種は、窒素またはフッ素を含む請求項２に記載のトランジスタ。
【請求項４】
上記ドープされた領域は、厚さが約１００Åまたはその約１００Å未満である請求項１に記載のトランジスタ。
【請求項５】
上記ドーパント種は、上記ゲート誘電体の原子構造の各空孔を埋めている請求項１に記載のトランジスタ。
【請求項６】
上記ドープされたゲート誘電体は、高ｋ誘電体材料または酸化物を含み、
上記ゲートは、半導体材料または金属を含む請求項１に記載のトランジスタ。
【請求項７】
上記ドープされたゲート誘電体は、厚さが約５０Åまたはその約５０Å未満の、Ｓｉ3Ｎ4、Ａ１2０3、Ｔａ2Ｏ5、ＨｆＯ2、ＴｉＯ2、ＨｆＳｉＯx、ＺｒＯ2またはＺｒＳｉＯxを含む請求項１に記載のトランジスタ。
【請求項８】
さらに、上記ゲート誘電体と上記基材の上記ドープされた領域との間に配置された、絶縁性薄層を含む請求項１に記載のトランジスタ。
【請求項９】
上記絶縁性薄層は、厚さが約１０Åまたはその約１０Å未満である請求項８に記載のトランジスタ。
【請求項１０】
上記絶縁性薄層は、二酸化シリコンまたは酸化窒化シリコンを含む請求項９に記載のトランジスタ。
【請求項１１】
上記基材は、シリコン・オン・インシュレータ（ＳＯＩ）ウエハを含む請求項１に記載のトランジスタ。
【請求項１２】
基材を準備し、
上記基材中にドーパント種によりドープされた領域を形成するために上記領域内に上記ドーパント種を導入し、
上記ドープされた領域上にゲート誘電体材料を堆積し、
上記ゲート誘電体材料上に、ゲート材料を堆積し、
上記ゲート誘電体材料およびゲート材料をパターン化して、上記基材の上記ドープされた領域上にゲート誘電体およびゲートを形成し、
上記ドーパント種を、上記基材中の上記ドープされた領域から上記ゲート誘電体材料に移動して、ドープされたゲート誘電体材料を形成し、
ソース領域およびドレイン領域を、上記基材の上記ドープされた領域内に少なくとも形成する、各工程を含み、
上記ソース領域、ドレイン領域、ゲートおよびドープされたゲート誘電体により構成された、トランジスタの製造方法。
【請求項１３】
上記ドーパント種の導入は、Ｖ族、ＶＩ族、ＶＩＩ族の元素の少なくとも一つを上記基材中に導入することを含む請求項１２に記載のトランジスタの製造方法。
【請求項１４】
上記ドープされた領域を形成するために上記ドーパント種を上記基材内に導入することは、窒素またはフッ素を上記基材中に導入することを含む請求項１３に記載のトランジスタの製造方法。
【請求項１５】
上記ドープされた領域を形成するために上記ドーパント種を上記基材内に導入することは、上記基材中への上記ドーパント種のイオン打ち込みにより導入することを含む請求項１２に記載のトランジスタの製造方法。
【請求項１６】
上記ドーパント種のイオンの打ち込みは、約５ＫｅＶまたはその約５ＫｅＶ未満のエネルギレベルである請求項１５に記載のトランジスタの製造方法。
【請求項１７】
上記ドーパント種のイオンの打ち込みは、約１×１０14イオン／ｃｍ2から１×１０15イオン／ｃｍ2までの打ち込み量である請求項１５に記載のトランジスタの製造方法。
【請求項１８】
上記基材から上記ゲート誘電体材料への上記ドーパント種の移動は、アニール工程を含む請求項１２に記載のトランジスタの製造方法。
【請求項１９】
上記アニール工程は、約９００℃から１０５０℃までの温度工程を含む請求項１８に記載のトランジスタの製造方法。
【請求項２０】
上記アニール工程は、スパイクアニール工程または急峻な温度上昇を伴うラピッド熱アニール（ＲＴＡ）工程を含む請求項１８に記載のトランジスタの製造方法。
【請求項２１】
上記アニール工程は、上記ソース領域およびドレイン領域を形成するためのアニール工程、または別のアニール工程である請求項１８に記載のトランジスタの製造方法。
【請求項２２】
上記別のアニール工程は、上記ゲート誘電体材料を堆積した後、または、上記ゲート材料を堆積した後、または、上記ゲート誘電体材料および上記ゲート材料をパターニングした後に実行されるものである請求項２１に記載のトランジスタの製造方法。
【請求項２３】
上記ドープされた領域を形成するために上記ドーパント種を上記基材内に導入することは、厚さが約１００Åまたはその約１００Å未満のドープされた領域を形成することを含む請求項１２に記載のトランジスタの製造方法。
【請求項２４】
上記ゲート誘電体材料を堆積する工程は、上記ゲート誘電体材料の原子構造内に各空孔を形成し、
上記基材から上記ゲート誘電体材料に上記ドーパント種を移動する工程は、上記ゲート誘電体材料の各空孔に上記ドーパント種を埋め込むことを含む請求項１２に記載のトランジスタの製造方法。
【請求項２５】
上記ゲート誘電体材料を堆積する工程は、高ｋ誘電体材料または酸化物を堆積することを含み、
上記ゲート材料を堆積する工程は、半導体材料または金属を堆積することを含む請求項１２に記載のトランジスタの製造方法。
【請求項２６】
上記ゲート誘電体を堆積する工程は、Ｓｉ3Ｎ4、Ａ１2０3、Ｔａ2Ｏ5、ＨｆＯ2、ＴｉＯ2、ＨｆＳｉＯx、ＺｒＯ2またはＺｒＳｉＯxを約５０Åまたはその約５０Å未満にて堆積することを含む請求項１２に記載のトランジスタの製造方法。
【請求項２７】
上記ゲート誘電体を堆積する工程は、原子層堆積（ＡＬＤ）、化学蒸着（ＣＶＤ）、または、金属酸化物ＣＶＤ（ＭＯＣＶＤ）によって堆積することを含む請求項１２に記載のトランジスタの製造方法。
【請求項２８】
上記ドープされた領域を形成するために上記基材中にドーパント種を導入する前に、上記基材のドープされる領域上に、絶縁性薄層を形成する工程をさらに含む請求項１２に記載のトランジスタの製造方法。
【請求項２９】
上記絶縁性薄層を形成する工程は、厚さが約１００Åまたはその約１００Å未満の絶縁層を堆積することを含む請求項２８に記載のトランジスタの製造方法。
【請求項３０】
上記絶縁性薄層を形成する工程は、二酸化シリコンまたは酸化窒化シリコンを形成することを含む請求項２８に記載のトランジスタの製造方法。
【請求項３１】
上記ドープされた領域を形成するために上記基材中にドーパント種を導入した後に、上記絶縁性薄層を少なくとも部分的に除去する工程をさらに含む請求項２８に記載のトランジスタの製造方法。
【請求項３２】
上記絶縁性薄層を少なくとも部分的に除去した後、上記基材のドープされた領域上に残存する上記絶縁性薄層は、約１０Åまたはその約１０Å未満である請求項３１に記載のトランジスタの製造方法。
【請求項３３】
上記絶縁性薄層を少なくとも部分的に除去する工程は、上記絶縁性薄層の全てを除去することを含む請求項３１に記載のトランジスタの製造方法。
【請求項３４】
上記基材を準備する工程は、シリコン・オン・インシュレータ（ＳＯＩ）ウエハを準備することを含む請求項１２に記載のトランジスタの製造方法。
【請求項３５】
上記ゲート誘電体材料を堆積する工程の前に、
さらに、上記基材上にダミーゲート材料を堆積する工程と、
上記ゲートのパターンにて上記ダミーゲート材料をパターニングする工程と、
上記ソース領域および上記ドレイン領域を形成する工程と、
上記ダミーゲート材料を除去する工程と、を含む請求項１２に記載のトランジスタの製造方法。
【請求項３６】
上記ドープされた領域を形成するために上記基材中にドーパント種を導入する工程は、上記ソース領域および上記ドレイン領域を形成する工程の前または後の何れかのときに実行されることを含む請求項３５に記載のトランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公表番号】特表２００７−５２００９１（Ｐ２００７−５２００９１Ａ）
【公表日】平成１９年７月１９日（２００７．７．１９）
【国際特許分類】
【出願番号】特願２００６−５５１８４２（Ｐ２００６−５５１８４２）
【出願日】平成１７年１月３１日（２００５．１．３１）
【国際出願番号】ＰＣＴ／ＥＰ２００５／０５０３９６
【国際公開番号】ＷＯ２００５／０７６３３０
【国際公開日】平成１７年８月１８日（２００５．８．１８）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
【公表日】平成１９年７月１９日（２００７．７．１９）
【国際特許分類】
【出願日】平成１７年１月３１日（２００５．１．３１）
【国際出願番号】ＰＣＴ／ＥＰ２００５／０５０３９６
【国際公開番号】ＷＯ２００５／０７６３３０
【国際公開日】平成１７年８月１８日（２００５．８．１８）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
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