【課題】素子特性のばらつきが抑制されたＭＯＳ型素子を含む半導体装置を提供すること。
【解決手段】基板の半導体領域に埋め込まれた素子分離絶縁膜と、前記素子分離絶縁膜によって素子分離され、上部が前記素子分離絶縁膜の表面よりも上に突出し、前記半導体領域の半導体層と、この半導体層にソース・ドレイン領域、ゲート絶縁膜およびゲート電極が形成され、かつ、前記ゲート電極がチャネル幅方向に平行な面の断面において前記素子分離絶縁膜上に形成されてなるＭＯＳ型素子とを具備してなり、前記ゲート電極下の前記半導体層の上面位置が、前記ゲート電極下の前記素子分離絶縁膜の上面位置よりも、２０ｎｍ以上高いことを特徴とする。 （もっと読む）

【課題】本発明は、ＳｉＣ材料を用いて表面に露出する結晶欠陥の影響を受けることの少ない高耐圧で低いオン抵抗の半導体素子及びその製造方法を提供することを目的とするものである。
【解決手段】ショットキーダイオードは、ＳｉＣ薄層体１のカーボン面１ａ側にショットキー電極２が形成されており、シリコン面１ｂ側にはオーミック電極３が形成されている。ＳｉＣ薄層体１は、ｎ型ＳｉＣ結晶からなるインゴットを基底面内転位に平行に切断し所定の厚さまで研磨して形成されており、窒素又はリンをドーピングしたものを用い低キャリア濃度に設定するとよい。また、ＳｉＣ薄層体１の厚さは、ショットキーダイオードの耐圧に応じて設定すればよく、５０μｍ以上の厚さにすることでより高耐圧の特性を持たせることができる。 （もっと読む）

【課題】高耐圧性を確保するとともに、低いゲート閾値電圧を実現することができる窒化物半導体素子およびその製造方法を提供すること。
【解決手段】この電界効果トランジスタは、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４が、順に積層された窒化物半導体積層構造部１を備えている。窒化物半導体積層構造部１には、断面台形（メサ形状）となるようにエッチングされることにより、壁面７が形成されている。この壁面７の形成によって露出したｐ型ＧａＮ層３の半導体表面部には、ｐ型ＧａＮ層３とは異なる伝導特性を有する領域１０が形成され、領域１０に接するようにゲート絶縁膜８が形成されている。さらにこのゲート絶縁膜８を挟んで領域１０に対向するようにゲート電極９が形成されている。 （もっと読む）

【課題】チャネル領域に導電型不純物を導入して閾値制御を行いつつ、ゲート絶縁膜中に導電型不純物が取り込まれるのを抑制することができる半導体装置の製造方法を提供する。
【解決手段】チャネル領域となる半導体基板１１の表層に導電型不純物１９を導入する工程と、チャネル領域となる半導体基板１１の表層の上にノンドープシリコン膜２０を形成する工程と、酸素含有ガス又は窒素含有ガスのうち少なくとも何れか一とノンドープシリコン膜２０とを熱を加えて反応させ、シリコン酸化膜、シリコン窒化膜又はシリコン酸化窒化膜からなるゲート絶縁膜２０ａを形成する工程と、ゲート絶縁膜２０ａ上にゲート電極を形成する工程とを有する。 （もっと読む）

【課題】 電流駆動力が大きく、誘電率の大きなシリコン酸化膜とシリコン窒化膜の積層膜を作る。
【解決手段】 半導体装置の製造方法は、シリコン酸化膜の上にアモルファスシリコン膜を形成する工程と、前記アモルファスシリコン膜をアニールして単結晶シリコン膜を形成する工程とを有する。 （もっと読む）

【課題】混晶層中のＧｅ濃度およびＣ濃度の許容範囲内で、チャネル領域に十分に応力を印加することが可能な半導体装置の製造方法および半導体装置を提供する。
【解決手段】Ｓｉ基板１上にダミーゲート電極３を形成する。次に、ダミーゲート電極３をマスクにしたリセスエッチングにより、リセス領域７を形成する。次いで、リセス領域７の表面に、ＳｉＧｅ層からなる混晶層８をエピタキシャル成長させる。続いて、ダミーゲート電極３を覆う状態で、混晶層８上に、層間絶縁膜１２を形成し、ダミーゲート電極３の表面が露出するまで、層間絶縁膜１２を除去する。ダミーゲート電極３を除去することで、層間絶縁膜１２にＳｉ基板１を露出する凹部１３を形成する。その後、凹部１３内にゲート絶縁膜１４を介してゲート電極１５を形成することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】セルコンタクトのショート等の問題がなく、またゲートトレンチ内にシリコン基板材料によるバリが残らず、良好な特性を有するトレンチゲートの形成方法を提供する。
【解決手段】まずシリコン基板１０上にゲートトレンチ１０ａを形成し、次いでゲートトレンチ１０ａが形成されたシリコン基板１０上に素子分離領域１６ａを形成する。そのため、ゲートトレンチ１０ａ内にシリコン基板材料のバリが発生することがなく、理想的なトレンチ形状を得ることができる。 （もっと読む）

【課題】優れたデバイス特性（例えば、優れたホウ素バリア性）を有する酸窒化膜を含む電子デバイス用材料及びその製造方法を提供する。
【解決手段】本発明の電子デバイス用材料は、電子デバイス用基材と、該基材上に配置されたシリコン酸窒化膜とを少なくとも含み、シリコン酸窒化膜は、アンテナを用いてシリコン酸化膜表面をＡｒガスと窒素ガスとを用いたプラズマにより圧力が７〜２６０Ｐａの範囲で窒化して形成され、プラズマによるダメージが少なく、シリコン酸窒化膜は、該シリコン酸窒化膜の厚さ方向に、酸窒化膜表面付近に窒素原子を多く含み、シリコン酸窒化膜は、シリコン酸窒化膜表面側から０〜１．５ｎｍの範囲における窒素原子含有量の最大値Ｎ_sが１８〜３０ａｔｍ％の窒素含有領域と、シリコン酸窒化膜の、基材との対向面から０〜０．５ｎｍの範囲における窒素原子含有量の最大値Ｎ_bが０〜１０ａｔｍ％の窒素含有領域と、を有する。 （もっと読む）

【課題】信頼性を向上させることが可能な窒化物系半導体素子を提供する。
【解決手段】この窒化物系半導体素子（半導体レーザ素子）は、少なくとも窒化物系半導体各層１２〜１８を含む半導体レーザ素子部１と、その半導体レーザ素子部１の共振器端面１ａ（１ｂ）上に形成され、結晶化されたアルミニウムの酸窒化物からなるコーティング膜２（４）とを備えている。そして、コーティング膜２（４）には、シリコンが添加されている。 （もっと読む）

【課題】 非対称マルチゲート型トランジスタ及びその形成方法を提供する。
【解決手段】 １つの実施形態において、不均一なドーピング・プロファイルをもつ半導体フィンを有する非対称マルチゲート型トランジスタが示される。フィンの第１の部分がより高いドーピング濃度を有し、一方、該フィンの第２の部分はより低いドーピング濃度を有する。別の実施形態において、半導体フィン上に形成され、厚さが異なるゲート誘電体を有する非対称マルチゲート型トランジスタが示される。この非対称マルチゲート型トランジスタは半導体フィンの第１の側面部分の上に形成される薄いゲート誘電体と、該フィンの第２の側面部分の上に形成される厚いゲート誘電体とを有する。 （もっと読む）

【課題】安定した原子レベルの平坦面（テラス）を有する半導体ウェーハおよびその製造方法を提供する。
【解決手段】半導体の表面に絶縁膜が形成された半導体ウェーハであって、半導体と絶縁膜の界面が、平坦面（テラス）が結晶面に平行な面で構成される段差（ステップ）構造を有し、界面の任意の３μｍ×３μｍの領域を、原子間力顕微鏡（ＡＦＭ）の測定領域とした場合に、この測定領域において、段差に概ね垂直方向の、概ね０．３μｍ間隔の１０本の測線に沿って測定された平坦面の幅（テラス幅）の測定値の９０％以上が５０ｎｍ以上であり、測定領域において、段差に概ね垂直方向の１０本の測線に沿って測定された前記段差の高さ（ステップ高さ）の測定値の９０％以上が１原子層分の高さであることを特徴とする半導体ウェーハおよびその製造方法。 （もっと読む）

【課題】ゲート絶縁膜の信頼性が高く、かつ、チャネル長が充分に確保された半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１に設けられてなる溝２１と、ゲート絶縁膜２２を介して溝２１に形成されたゲート電極２５と、溝２１の近傍に形成された拡散層２６とが少なくとも備えられ、溝２１が、半導体基板１の一面上に位置する開口部２１ａと、断面輪郭線が略円弧状である凹曲面部２１ｃと、凹曲面部２１ｃと開口部２１ａとを連結する連結曲面部２１ｄとから構成され、連結曲面部２１ｄと凹曲面部２１ｃとの間に稜線部が介在することなく両曲面部２１ｃ、２１ｄが連続した曲面で一体化されてなるトレンチゲートトランジスタＴｒを採用する。 （もっと読む）

【課題】 素子分離領域に囲まれたアクティブ領域にトレンチを形成する場合に、トレンチに隣接する素子分離領域の側壁にシリコンのエッチ残りが発生しないようにする。
【解決手段】 ゲート用トレンチを形成する前に、素子分離領域を構成する埋め込み酸化膜を選択的にエッチングし、ラウンド形状となっているアクティブ領域の側壁肩部を露出させる。これにより、ゲート用トレンチを形成する際に、埋め込み酸化膜の端部がマスクとして作用する範囲を縮小する。この後、ゲート用トレンチを形成する。 （もっと読む）

半導体デバイスの形成方法は、真空処理装置内に基板を供する手順であって、前記基板は該基板上に設けられた歪みGe含有層と、該歪みGe含有層上に設けられたSi含有層を有する手順、前記基板を700℃未満の温度に維持する手順、及びUV支援酸化プロセスにおいて、下地である前記歪みGe含有層の酸化と歪み緩和を最小限に抑制しながら前記Si含有層を酸化を起こすラジカルに曝露してSi含有誘電層を生成する手順を有する。基板、該基板上に設けられた歪みGe含有層、及び該歪みGe含有層上に形成されたSi含有誘電層を有する半導体デバイスが供される。当該半導体デバイスは、前記Si含有誘電層上に設けられたゲート電極層すなわちhigh-k層、及び該high-k層上に設けられたゲート電極層をさらに有して良い。
（もっと読む）

【課題】 シリコンカーバイド（ＳｉＣ）等を用いた半導体デバイスに適用しうる絶縁膜形成において、低温での化学的な酸化膜形成を効果的に行なうための、前処理としての表面処理方法を提供する。
【解決手段】 水素を含む雰囲気中で基板１０の表面を加熱した後、その表面を酸化性溶液２２中に浸漬し、または酸化性溶液を噴霧し、あるいは酸化性溶液の蒸気に曝す工程を有する。これにより、酸化性溶液２２と接触する基板１０の表面における反応性の向上が期待でき、その基板１０の表面に極薄膜であっても高性能な絶縁膜が形成される。 （もっと読む）

ＳｉＣ基板（１２）に基づいて半導体デバイスを製造する方法であって、５×１０^１１ｃｍ^−２未満の界面近傍トラップ密度を達成するのに十分に高い酸化速度でＳｉＣ基板（１２）のＳｉ終端面上に酸化物層（１４）を形成するステップ（２０１）と、酸化物形成のステップで形成された深いトラップを不活性化し、それによって、改善された反転層移動度と低減された閾値電圧とを有するＳｉＣベースＭＯＳＦＥＴ（１０）の製造を可能にするために、酸化されたＳｉＣ基板を水素含有環境でアニールするステップ（２０２）とを備える方法。ＳｉＣ基板のＳｉ面が迅速な酸化を受けると、ＤＴの密度は増加するが、ＮＩＴの密度は減少することが本発明者等によって見いだされた。本発明によれば、迅速な酸化中に形成された深いトラップは水素アニーリングによって不活性化され、それにより、酸化物上に形成された半導体デバイスの閾値電圧は著しく低減され得る。
（もっと読む）

【課題】溝型ＭＯＳＦＥＴを備える半導体装置において、しきい値電圧の増大を抑えつつ寄生容量を低減する。
【解決手段】半導体装置１０は、シリコン基板１１上に形成されたトレンチ１２の表面に接するゲート絶縁膜１３と、ゲート絶縁膜１３を介してトレンチ１２に対向するゲート電極１４とを有する。ゲート絶縁膜１３は、トレンチ１２の側壁表面に接する第１部分が、トレンチ１２の底部表面に接する第２部分よりも大きな酸化膜換算膜厚を有する。 （もっと読む）

【課題】ゲート絶縁膜のシリコン基板との界面付近の窒素濃度の増加を抑制しつつ、逆側のゲート電極との界面付近の窒素濃度を高めた窒素含有ゲート絶縁膜を形成する。
【解決手段】ゲート絶縁膜１２を形成するステップが、シリコン基板１１上に島状のＳｉＮ層２２ａを形成する窒化膜形成ステップと、ウェット酸化法を用いて、少なくともシリコン基板１１と島状のＳｉＮ層２２ａとの界面にＳｉＯ_２層２１を形成する酸化膜形成ステップと、島状のＳｉＮ層２２ａを種としてＳｉＮを成長させ、少なくともＳｉＯ_２層２１の表面を覆う層状のＳｉＮ層２２を形成する窒化膜成長ステップとを有する。 （もっと読む）

【課題】従来と比較して歩留まりを向上させることができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、素子分離膜２を形成するために、素子領域に位置する半導体基板上にマスク膜２１，２２を形成する工程と、マスク膜２１，２２の寸法を測定する工程と、マスク膜２１，２２の設計寸法に対する測定寸法の差に基づいて、素子分離膜２を形成するための熱酸化量を算出する工程と、算出した熱酸化量に従って、マスク膜２１，２２をマスクとして半導体基板１を熱酸化することにより、素子分離膜２を形成する工程とを具備する。 （もっと読む）

【課題】ゲート電極を埋め込み形成する製造方法において、膜厚の異なるゲート絶縁膜を形成する際に、半導体基板への掘り込みを防止する半導体装置の製造方法と半導体装置を提供する。
【解決手段】まず、半導体基板１１上に、半導体基板１１に達する凹部１９が設けられた層間絶縁膜１８を形成する工程を行う。次に、凹部１９の底部に露出された半導体基板１１上に、第１の半導体層３１をエピタキシャル成長させる工程を行う。次いで、第１の半導体層３１の少なくとも表面側を酸化することで、第１のゲート絶縁膜２０を形成する工程を行う。その後、第１のゲート絶縁膜２０が設けられた凹部１９にゲート電極２３’を埋め込み形成する工程を行うことを特徴とする半導体装置の製造方法およびこれにより得られる半導体装置である。 （もっと読む）