【課題】最大ドレイン電流密度が高く、長時間の電力動作にも耐える信頼性の高い、実用的なダイヤモンド電界効果トランジスタを提供すること。
【解決手段】ｐ型またはｎ型の伝導性を有するダイヤモンド結晶層１をＣＶＤ装置などで成長させる。次に、金を蒸着させ、ソース電極２、ドレイン電極３を形成する。次に、７６Ｔｏｒｒに減圧したＣＶＤチャンバ内で、上記ダイヤモンド結晶層１に、酸素ガス、水素ガス、トリメチルアルミニウムを供給し、ソース電極２とドレイン電極３との間のゲート部に厚さ８ｎｍのＡｌ（ＯＨ）₃またはＡｌ_1-x-yＯ_xＨ_y化合物からなる絶縁層４を形成する。最後に、絶縁層４上にＡｌ金属膜６を蒸着させてゲート部を形成する。 （もっと読む）

【課題】異なる基材領域又はいくつかのトレンチの底部及び各側壁部を覆う異なる酸化被膜の形成に異なる酸化処理を備える、集積回路を製造する方法を提供する。
【解決手段】表面を有する半導体基板１０を準備するステップと、少なくとも一つの注入種が、前記表面の第二の部分区域１４と比較すると前記表面の第一の部分区域１２に近接して特に注入されるようなイオン注入処理を実行するステップと、前記表面の前記第一の部分区域を覆う第一の膜厚を有する第一の酸化被膜３２と前記表面の前記第二の部分区域を覆う第二の膜厚を有する第二の酸化被膜３６とを形成するように、単一の酸化処理を実行するステップであって、前記第一の膜厚が前記第二の膜厚と異なるステップと、を備える。 （もっと読む）

【課題】トレンチゲート型トランジスタのサブスレショルド特性の向上を図りつつ、ゲートトレンチの幅が縮小された高性能な半導体装置を提供する。
【解決手段】ゲートトレンチ１６の底部１６ｂは、ＳＴＩ１４から相対的に遠い第１の底部１６ｂ_１と、ＳＴＩ１４から相対的に近い第２の底部１６ｂ_２を有している。そして、活性領域１０ａのうち、ゲートトレンチの第２の底部１６ｂ_２を構成する部分は、側壁チャネル領域１０ｄを構成し、ゲート電極１８とＳＴＩ１４との間に挟まれた薄膜ＳＯＩ構造を有している。一方、ゲートトレンチの第１の底部１６ｂ_１を構成する部分は、副チャネル領域１０ｅとして機能する。第２の底部１６ｂ_２の曲率半径は第１の底部１６ｂ_１の曲率半径よりも大きい。ゲートトレンチ１６の幅方向の略中央部分においては、トレンチの底面が略平坦であるのに対し、幅方向の端部においては、トレンチの底面がほぼ全体的に湾曲している。 （もっと読む）

【課題】本発明は、ＦＩＮ状の半導体部やゲート電極を精度良く形成すること、又は素子間の特性バラツキを改善することで、特性の優れたＦＩＮ型トランジスタを備える半導体装置を提供することを目的とする。
【解決手段】本発明は、一方にソース領域、他方にドレイン領域が形成されたＦＩＮ状の半導体部１０と、ソース領域とドレイン領域との間で、ＦＩＮ状の半導体部１０をゲート絶縁膜を介して囲むように形成されたゲート電極１７とを備える半導体装置である。そして、本発明に係る１つ解決手段は、ゲート電極１７が、ウェットエッチング可能なメタル材料又はシリサイド材料を用いている。 （もっと読む）

【課題】駆動能力に優れたＰＭＯＳトランジスタを実現する。
【解決手段】半導体装置は、半導体基板１０１における素子分離領域１０２によって分離された活性領域１０４上に形成されたＰＭＯＳトランジスタであって、このＰＭＯＳトランジスタは、活性領域１０４上に形成されたゲート絶縁膜１０５ｂと、ゲート絶縁膜上に形成されたゲート電極１０６ｂと、サイドウォール１０８ｂと、ソース・ドレイン拡散層領域１０７ｂとを備える。ソース・ドレイン拡散層領域１０７ｂは、半導体基板１０１の主面に対して傾斜面１０１Ｂを有している。 （もっと読む）

【課題】 半導体基板表面上で原子レベルのステップ／テラスの方向と幅を制御し、その表面上に表面凹凸起因のキャリア移動度劣化を抑制できる半導体基板および半導体装置を提供する。
【解決手段】 半導体基板表面に原子ステップで段状とされた複数のテラスを実質的に同一方向に形成する。さらにこの半導体基板を使用し、キャリア走行方向（ソース−ドレイン方向）にステップが存在しないようにＭＯＳトランジスタを形成する。 （もっと読む）

【課題】トレンチゲート型トランジスタにおいて、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減する。
【解決手段】トレンチ１７内には、ゲート酸化膜１３Ｂが形成され、トレンチ１７の端部にゲート酸化膜１３Ｂと接してトレンチ酸化膜１６が形成されている。トレンチ酸化膜１６は、ゲート酸化膜１３Ｂより厚い膜厚を有している。トレンチ１７内には、ゲート酸化膜１３Ｂを覆って、ゲート電極１８が形成されている。また、Ｎ−型半導体層１２の表面には、トレンチ１７の側壁のゲート酸化膜１３Ｂに接してボディ層１９が形成されている。このように、ゲート電極１８のトレンチ１７の引き出し部１８Ｓに、厚いトレンチ酸化膜１６を形成したので、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減することができる。 （もっと読む）

【課題】
ＳＴＩによる新たな課題を抑制できる半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法は、（ａ）Ｓｉ基板上方に素子分離領域を包含する平面形状の開口を有するマスク層を形成する工程と、（ｂ）マスク層の開口側壁上に、マスク層に対して選択的に除去可能な材料のサイドウォールスペーサを形成する工程と、（ｃ）マスク層、サイドウォールスペーサをエッチングマスクとして、Ｓｉ基板をエッチングしてトレンチを形成する工程と、（ｄ）トレンチを埋める絶縁素子分離領域を形成する工程と、（ｅ）サイドウォールスペーサを選択的に除去する工程と、（ｆ）Ｓｉ基板上方から、窒素をイオン注入する工程と、（ｇ）マスク層を除去する工程と、（ｈ）絶縁素子分離領域によって画定された活性領域に半導体素子を形成する工程と、を含む。 （もっと読む）

【課題】高速高周波動作に適した信頼性の高い半導体装置を得ること。
【解決手段】シリコン基板１１の表面層に拡張ドレイン領域１２とウェル領域１３を形成し、拡張ドレイン領域１２上に絶縁層２０を形成する。その絶縁層２０の側壁に犠牲スペーサー領域を形成し、犠牲スペーサー領域をマスクとしてウェル領域１３の表面層に自己整合的に窒素を注入し熱処理を行う。犠牲スペーサー領域を除去した後に熱酸化を行ってゲート酸化膜２１，２２を形成する。窒素が注入された部分のシリコンの酸化速度は、窒素が注入されていない部分のシリコンの酸化速度と同じか、それよりも低下する。窒素は、絶縁層２０の側壁の犠牲スペーサー領域の下には注入されないので、厚い絶縁層２０に接続する部分のゲート酸化膜２１の厚さが、それ以外の部分のゲート酸化膜２２の厚さと同じか、それよりも厚くなる。 （もっと読む）

【課題】 本発明は、金属元素を有する絶縁膜の界面特性を向上させる半導体装置の製造方法を提供することを目的とする。
【解決手段】 本発明の半導体装置の製造方法は、下層、Ge層、Ge酸化物層、上層の順に積層された構造を形成する工程と、熱処理を用いてGe酸化物層及びGe層を除去して、上層と下層とを直接接合させる工程とを有し、上層及び下層の何れかは金属元素を有する絶縁物で形成されることを特徴とする。 （もっと読む）

【課題】互いに隣接するシリコンエピタキシャル層同士のショートを防止する。
【解決手段】活性領域１３の露出面をドライエッチング又はウェットエッチングで掘り下げることにより、活性領域１３の露出面には凹部１３ａが形成される。これにより、素子分離領域１２を構成するフィールド酸化膜１２の側面部分１２ａが露出し、凹部１３ａの周囲がフィールド酸化膜の側面部分１２ａで囲まれた状態となる。その後、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、活性領域の露出面は掘り下げられており、活性領域１３の幅方向の両端はフィールド酸化膜による壁で囲われていることから、シリコンエピタキシャル層１９の横方向への成長を抑制することができ、互いに隣接するシリコンエピタキシャル層１９、１９間のショートを防止することができる。 （もっと読む）

【課題】Ｃ−Ｖ特性におけるヒステリシスの小さなＧｅチャネル素子を得る。
【解決手段】Ｇｅチャネル層（２）と、このＧｅチャネル層（２）上に形成されたＳｉを含む界面層（４）と、この界面層（４）上に形成されたＬａ₂Ｏ₃層（６）と、このＬａ₂Ｏ₃層（６）上に形成される導電層（８）とによって、Ｇｅチャネル素子を構成し、Ｓｉを含む界面層（４）によってＧｅ原子がＬａ₂Ｏ₃層（６）中へ拡散するのを抑制し、かつＬａ₂Ｏ₃層（６）中でＧｅ酸化物が生成されるのを防止する。 （もっと読む）

【課題】窒化シリコン膜を成膜する半導体装置を提供する。
【解決手段】シリコン基板表面に窒化シリコン膜を形成する半導体製造装置であって、四塩化シリコンガスを加熱容器内に吐出する原料ガス導入部と、希釈用窒素ガスが添加されたアンモニアガスを加熱容器内に吐出する希釈ガス導入部とを備え、アンモニアガスに希釈用窒素ガスを添加してアンモニアガスを所定濃度とし、四塩化シリコンガスと希釈用窒素ガスが添加されたアンモニアガスとを同時に吐出し、かつ、四塩化シリコンガスの分圧をアンモニアガスの分圧に対して０．５以上とする四塩化シリコンガス、希釈用窒素ガス及びアンモニアガスの制御を行なう流量制御部とを備えたとこと特徴とする半導体製造装置を提供することにより上記課題を解決する。 （もっと読む）

【課題】表面リーク電流を低減することができる、III族窒化物半導体を用いた窒化物半導体素子およびその製造方法を提供すること。
【解決手段】この電界効果トランジスタは、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５が、順に積層された窒化物半導体積層構造部２を備えている。ゲート絶縁膜９が形成されている。このゲート絶縁膜９は、窒化物半導体積層構造部２の表面全域に接して形成された窒化シリコン膜２０と、この窒化シリコン膜２０の上に形成された酸化シリコン１０膜とを備えている。ゲート絶縁膜９の上には、ゲート絶縁膜９を挟んで領域１２に対向するようにゲート電極１１が形成されている。また、窒化物半導体積層構造部２の引き出し部６の表面には、ドレイン電極７が接触形成されている。一方、窒化物半導体積層構造部２のｎ型ＧａＮ層５の頂面には、ソース電極１３が接触形成されている。 （もっと読む）

【課題】 ｐ型チャネルを有する半導体装置において、前記ｐ型チャネル領域に一軸性圧縮応力をＳｉＧｅ混晶層より印加して、前記チャネル領域におけるホール移動度を向上させる。
【解決手段】 シリコン基板中、ソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層によりエピタキシャルに充填する際に、前記トレンチの側壁面を複数のファセットにより画成し、さらにＳｉＧｅ混晶層中のＧｅ原子濃度を２０％を超えて増大させる。 （もっと読む）

【課題】 ｐ型チャネルを有する半導体装置において、前記ｐ型チャネル領域に一軸性圧縮応力をＳｉＧｅ混晶層より印加して、前記チャネル領域におけるホール移動度を向上させる。
【解決手段】 シリコン基板中、ソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層によりエピタキシャルに充填する際に、前記トレンチの側壁面を複数のファセットにより画成し、さらにＳｉＧｅ混晶層中のＧｅ原子濃度を２０％を超えて増大させる。 （もっと読む）

【課題】半導体素子形成領域の端部における電界集中を緩和し、半導体素子形成領域に形成した半導体素子のロールオフ特性の劣化を防止することができ、薄型化できて、しかも、悪戯に製造工程数を増加させない半導体装置及びその製造方法を提供する。
【解決手段】トレンチ型素子分離領域のトレンチ５１５内に充填されたシリコン酸化膜５０３上にはシリコン窒化膜５０４が形成されている。シリコン窒化膜５０４は半導体素子形成領域５１６上には形成されていない。シリコン窒化膜５０４のフッ酸含有薬液でのウェットエッチングレートは、シリコン酸化膜のフッ酸含有薬液でのウェットエッチングレートよりも小さい。シリコン窒化膜５０４の上面は、半導体素子形成領域の表面に対して５０ｎｍ低い位置から５０ｎｍ高い位置までの間にある。 （もっと読む）

【課題】素子特性の優れた半導体装置を簡便に製造する。
【解決手段】第１の溝内の素子分離膜と活性領域を有する半導体基板を用意する工程と、この半導体基板上にマスク形成用膜を形成する工程と、活性領域を横切る開口を有する第１のマスクを形成する工程と、第１のマスクを用いて異方性エッチングを行って、前記マスク形成用膜からなる第２のマスクと、活性領域内に、対向する素子分離膜露出面を有し且つ第１の溝より浅い第２の溝を形成する工程と、第２の溝内の半導体基板表面と素子分離膜露出面との境界を含む領域に酸素イオンが照射されるように、第２のマスクを用いて酸素イオンを斜めに注入する工程と、第２の溝内の酸素イオンが注入された領域を酸化して酸化領域を形成する工程と、この酸化領域を除去する工程を有する半導体装置の製造方法。 （もっと読む）

【課題】短チャネル特性を劣化させること無しに、トランジスタの閾値電圧を低下させることができる半導体装置の製造方法を提供する。
【解決手段】ＮＭＯＳ領域（またはＰＭＯＳ領域）の半導体基板１０１に対して、窒素（またはハロゲン元素）を導入する。その後、熱処理を施すことにより、ＮＭＯＳ領域（またはＰＭＯＳ領域）の半導体基板１０１上にゲート絶縁膜１０７Ｎ，１０７Ｐを形成する。 （もっと読む）

【課題】ダマシンゲートプロセスを用いて抵抗素子を形成する場合、精度のよい抵抗素子を形成すされた半導体装置意およびその製造方法を提供する。
【解決手段】基板１０に絶縁膜１５が形成され、絶縁膜１５に抵抗素子用溝１５ｂが形成され、抵抗素子用溝１５ｂ内において抵抗素子用溝１５ｂの全ての側壁面から少なくとも所定の距離Ａ離間して抵抗素子１７ｂが形成されている構成とする。 （もっと読む）