トレンチゲート型トランジスタ及びその製造方法
【課題】トレンチゲート型トランジスタにおいて、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減する。
【解決手段】トレンチ１７内には、ゲート酸化膜１３Ｂが形成され、トレンチ１７の端部にゲート酸化膜１３Ｂと接してトレンチ酸化膜１６が形成されている。トレンチ酸化膜１６は、ゲート酸化膜１３Ｂより厚い膜厚を有している。トレンチ１７内には、ゲート酸化膜１３Ｂを覆って、ゲート電極１８が形成されている。また、Ｎ−型半導体層１２の表面には、トレンチ１７の側壁のゲート酸化膜１３Ｂに接してボディ層１９が形成されている。このように、ゲート電極１８のトレンチ１７の引き出し部１８Ｓに、厚いトレンチ酸化膜１６を形成したので、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減することができる。
【解決手段】トレンチ１７内には、ゲート酸化膜１３Ｂが形成され、トレンチ１７の端部にゲート酸化膜１３Ｂと接してトレンチ酸化膜１６が形成されている。トレンチ酸化膜１６は、ゲート酸化膜１３Ｂより厚い膜厚を有している。トレンチ１７内には、ゲート酸化膜１３Ｂを覆って、ゲート電極１８が形成されている。また、Ｎ−型半導体層１２の表面には、トレンチ１７の側壁のゲート酸化膜１３Ｂに接してボディ層１９が形成されている。このように、ゲート電極１８のトレンチ１７の引き出し部１８Ｓに、厚いトレンチ酸化膜１６を形成したので、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
ＤＭＯＳトランジスタは、二重拡散されたＭＯＳ電界効果型トランジスタであり、電源回路やドライバー回路等の電力用半導体素子として用いられている。ＤＭＯＳトランジスタの一種として、トレンチゲート型トランジスタが知られている。
【０００３】
このトレンチゲート型トランジスタは、図３５に示すように、半導体層１１２に形成したトレンチ１１４内にゲート酸化膜１１５を形成し、トレンチ１１４内のゲート酸化膜１１５を覆ってゲート電極１１６を形成したものである。また、トレンチ１１４の側壁の半導体層１１２の表面に、垂直方向の二重拡散により、不図示のボディ層とソース層とが形成される。
【０００４】
なお、トレンチゲート型トランジスタについては、特許文献１に記載されている。
【特許文献１】特開２００５−３２２９４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図３５に示すように、ゲート電極１１６をトレンチ１１４内から外に引き出す部分（以下、引き出し部という）１１６Ｓにおいて、ゲート電極１１６と半導体層１１２の間にリーク電流（以下、ゲートリーク電流という）が発生するという問題があった。その理由は、本発明者の検討によれば、第１にゲート酸化膜１１５の厚さが薄いこと、第２に引き出し部１１６Ｓにおいて、半導体層１１２の角部１１２Ｃが薄いゲート酸化膜１１５を挟んでゲート電極１１６と対向するので、この部分で電界集中が生じるためである。
【課題を解決するための手段】
【０００６】
本発明のトレンチゲート型トランジスタは、半導体層と、前記半導体層に形成されたトレンチ内に形成されたゲート絶縁膜と、前記トレンチの端部に前記ゲート絶縁膜と接して形成され、前記ゲート絶縁膜より厚い膜厚を有する厚い絶縁膜と、前記トレンチ内の前記ゲート絶縁膜を覆って前記厚い絶縁膜上に延びたゲート電極と、前記半導体層の表面近傍に形成され、前記トレンチの側壁の前記ゲート絶縁膜に接したボディ層と、を備えることを特徴とする。
【０００７】
係る構成によれば、前記厚い絶縁膜を形成したことにより、ゲート電極の引き出し部においてゲート電極と半導体層の角部との距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量（ゲート電極、絶縁膜、半導体層からなる）を低減することができる。
【０００８】
また、本発明のトレンチゲート型トランジスタの製造方法は、半導体層の表面に短辺と長辺を有するトレンチを形成する工程と、前記トレンチの長辺に沿った方向から、不純物を斜めイオン注入することにより、前記トレンチの側壁及び底面の前記半導体層、及び前記トレンチに隣接する半導体基板の表面に、不純物を導入する第１のイオン注入工程と、前記トレンチの短辺に沿った方向から、不純物を斜めイオン注入することにより、前記トレンチの側壁上方の前記半導体層及び前記トレンチに隣接する半導体基板の表面に、不純物を導入する第２のイオン注入工程と、前記第１及び第２のイオン注入工程により不純物が導入された部分に増速酸化により厚い膜厚を有するゲート絶縁膜を形成する工程と、前記トレンチ内から、前記増速酸化により形成された厚い膜厚を有するゲート絶縁膜を介して前記トレンチの外の半導体層上に延びたゲート電極を形成する工程と、を特徴とする。
【０００９】
係る構成によれば、不純物導入による増速酸化を利用して、厚いゲート絶縁膜を形成したことにより、ゲート電極の引き出し部においてゲート電極と半導体層の角部との距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量（ゲート電極、絶縁膜、半導体層からなる）を低減することができる。
【発明の効果】
【００１０】
本発明のトレンチゲート型トランジスタによれば、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減することができる。
【発明を実施するための最良の形態】
【００１１】
［第１の実施形態］
本発明の第１の実施形態について図面を参照して説明する。図１は本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。また、図２（Ａ）乃至図１３（Ａ）は、図１のＡ−Ａ線に沿った断面図であり、図２（Ｂ）乃至図１３（Ｂ）は、図１のＢ−Ｂ線に沿った断面図である。以下の説明では、トレンチゲート型トランジスタを、単に、トランジスタと呼ぶことにする。
【００１２】
図１及び図１３に示すように、Ｐ型の半導体基板１０上にＮ＋型半導体層１１、Ｎ−型半導体層１２がこの順番に積層して形成されており、Ｎ−型半導体層１２の表面には、複数のトレンチ１７が形成されている。以下において、半導体基板１０はシリコン単結晶基板であるとして説明するが、これに限られるものではない。
【００１３】
トレンチ１７内には、ゲート酸化膜１３Ｂが形成され、トレンチ１７の端部にゲート酸化膜１３Ｂと接してトレンチ酸化膜１６（本発明の厚い絶縁膜の一例）が形成されている。トレンチ酸化膜１６は、ゲート酸化膜１３Ｂより厚い膜厚を有している。トレンチ１７内には、ゲート酸化膜１３Ｂを覆って、ゲート電極１８が形成されている。ゲート電極１８はトレンチ１７のゲート酸化膜１３Ｂからトレンチ酸化膜１６上に延びている。トレンチ１７の外に延びたゲート電極１８は、層間絶縁膜２４に設けられたコンタクトホールＨ１を通して、配線層２５と接続されている。また、Ｎ−型半導体層１２の表面には、トレンチ１７の側壁のゲート酸化膜１３Ｂに接してボディ層１９及びソース層２１が形成されている。ソース層２１は、ゲート酸化膜１３Ｂ及び層間絶縁膜２４に設けられたコンタクトホールＨ２を通して、ソース電極２３と接続されている。
【００１４】
このように、ゲート電極１８のトレンチ１７の引き出し部に、厚いトレンチ酸化膜１６を形成したので、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減することができる。
【００１５】
以下に、本実施形態によるトランジスタ及びその製造方法について、図面を参照して説明する。
【００１６】
図２に示すように、Ｐ型の半導体基板１０の表面にＮ型不純物をドーピングした後、半導体層をエピタキシャル成長させることにより、Ｎ＋型半導体層１１、及びＮ−型半導体層１２を形成する。以下において、半導体基板１０はシリコン単結晶基板であり、Ｎ＋型半導体層１１及びＮ−型半導体層１２はシリコン単結晶半導体層であるとして説明するが、これに限られるものではない。次に、Ｎ−型半導体層１２上に、シリコン酸化膜１３Ａ及びシリコン窒化膜１４を、この順で形成する。
【００１７】
次に、図３に示すように、シリコン窒化膜１４上に、開口部Ｍ１を有したレジスト層Ｒ１を形成する。このレジスト層Ｒ１をマスクとして、シリコン酸化膜１３Ａ及びシリコン窒化膜１４、Ｎ−型半導体層１２をエッチングすることにより、Ｎ−型半導体層１２にトレンチ状の凹部１５を形成する。その後、レジスト層Ｒ１は除去される。この時のエッチングは、Ｃｌ２ガスを用いたプラズマエッチングであることが好ましい。
【００１８】
次に、図４に示すように、凹部１５内を含むシリコン窒化膜１４上に、ＣＶＤ法によりシリコン酸化膜１６Ａを形成する。その後、図５に示すように、シリコン窒化膜１４をエッチングストッパーとして、シリコン酸化膜１６Ａに対して、ＣＭＰ（Chemical Mechanical Etching）処理を行う。これにより、シリコン酸化膜１６Ａは、シリコン窒化膜１４と同じ表面に至るまで除去され、凹部１５内のみ残存して、トレンチ酸化膜１６になる。
【００１９】
次に、図６に示すように、凹部１５内のトレンチ酸化膜１６に対してウェットエッチングを行い、その表面をシリコン酸化膜１３Ａの表面と同じに至るまで除去しておくことが平坦化の上で好ましい。その後、開口部Ｍ２を有したレジスト層Ｒ２を形成する。開口部Ｍ２は、平面的には短辺と長辺を有する複数の長方形である。開口部Ｍ２の一方の端は、トレンチ酸化膜１６上に位置している。
【００２０】
次に、図７に示すように、レジスト層Ｒ２をマスクとして、開口部Ｍ２内のシリコン酸化膜１３Ａ、シリコン窒化膜１４をエッチングして除去する。これにより、開口部Ｍ２内ではＮ−型半導体層１２が露出される。
【００２１】
次に、図８に示すように、レジスト層Ｒ２をマスクとして、Ｎ−型半導体層１２をエッチングし、開口部Ｍ２に対応して、トレンチ１７を形成する。トレンチ１７の深さは、凹部１５の深さよりも浅いことが好ましい。
【００２２】
好ましくは、トレンチ１７の深さは約１μｍであり、その長辺は約５０μｍ、その短辺は約０．５μｍである。また、好ましくは、トレンチ酸化膜１６における垂直方向の膜厚（即ち凹部１５の深さ）は約１．２μｍであり、トレンチ酸化膜１６におけるトレンチ１７の長辺方向に沿った膜厚は約２μｍである。なお、トレンチ１７を形成するためのエッチングは、ＳＦ６またはＣｌ２ガスを用いたプラズマエッチングであることが好ましい。
【００２３】
次に、レジスト層Ｒ２、シリコン窒化膜１４、及びシリコン酸化膜１３Ａの除去後、図９に示すように、熱酸化処理を行い、トレンチ１７内を含むＮ−型半導体層１２の表面上にゲート酸化膜１３Ｂを形成する。シリコン酸化膜１３Ｂの膜厚は、トレンチ酸化膜１６の膜厚よりも薄い。好ましくは、シリコン酸化膜１３Ｂの膜厚は、約２０ｎｍである。
【００２４】
次に、図１０に示すように、ゲート酸化膜１３Ｂ及びトレンチ酸化膜１６を覆うポリシリコン層１８Ｐを形成し、ポリシリコン層１８Ｐに不純物のドーピングを行う。この不純物は、Ｎ型の不純物であることが好ましい。
【００２５】
その後、図１１に示すように、ポリシリコン層１８Ｐ上であってトレンチ酸化膜１６と一部重畳する領域に、レジスト層Ｒ３を形成する。次に、レジスト層Ｒ３をマスクとして、ポリシリコン層１８Ｐに対してエッチングを行うことにより、各トレンチ１７からトレンチ酸化膜１６上に延びるゲート電極１８を形成する。ゲート電極１８は、トレンチ１７の外のトレンチ酸化膜１６上で互いに接続されている。このエッチングは、Ｃｌ２ガスを用いたプラズマエッチングであることが好ましい。その後、レジスト層Ｒ３は除去される。
【００２６】
次に、図１２に示すように、Ｎ−型半導体層１２において、各トレンチ１７の周囲に、垂直方向にＰ型の不純物をイオン注入することで、Ｐ型のボディ層１９を形成する。さらに、ボディ層１９の表面に、各トレンチ１７の長辺方向に沿ってＮ型の不純物をイオン注入することにより、Ｎ型のソース層２１を形成する。なお、ボディ層１９とソース層２１の活性化や不純物分布を調整するために、熱処理を行うことが好ましい。
【００２７】
次に、図１３に示すように、ゲート酸化膜１３Ｂ及びゲート電極１８を覆う層間絶縁膜２４を形成する。層間絶縁膜２４上には、層間絶縁膜２４に設けられたコンタクトホールＨ１を通してゲート電極１８と接続される配線層２５が形成される。また、層間絶縁膜２４上には、ゲート酸化膜１３Ｂ及び層間絶縁膜２４に設けられたコンタクトホールＨ２を通してソース層２１と接続されるソース電極２３が形成される。
【００２８】
こうして完成したトランジスタでは、配線層２５からゲート電極１８に閾値以上の電位が印加されると、トレンチ１７の側壁のボディ層１９の表面がＮ型に反転してチャネルが形成される。これにより、ソース電極２３と、ドレインＤとなるＮ−型半導体層１２及びＮ＋型半導体層１１の間に電流を流すことができる。
【００２９】
そして、トレンチ酸化膜１６を形成したことにより、ゲート電極１８の引き出し部１８Ｓにおいてゲート電極１８とＮ−型半導体層１２の角部１２Ｃとの距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量（ゲート電極１８を上部電極とし、ゲート酸化膜１３Ｂ及びトレンチ酸化膜１６を容量絶縁膜とし、Ｎ−型半導体層１２を下部電極とする）を低減することができる。
【００３０】
なお、本実施形態の変形例として、図１４に示すように、ドレイン引き出し部２６及びドレイン電極２７を形成してもよい。この場合、層間絶縁膜２４を形成する前に、Ｎ−型半導体層１２に開口部１２Ｈを形成して、その開口部１２Ｈ内に絶縁膜２８を形成し、ドレイン引き出し部２６を埋め込む。その後、層間絶縁膜２４を形成し、層間絶縁膜２４を貫通する貫通孔Ｈ３を形成し、その貫通孔Ｈ３内にドレイン引き出し部２６と接続されたドレイン電極２７を形成する。
【００３１】
また、本実施形態の他の変形例として、ゲート電極１８は、図１のようにトレンチ酸化膜１６上で互いに接続されずに、図１５の平面図に示すように、トレンチ１７毎に分離されて孤立するように形成されてもよい。その他の構成は図１と同様である。これにより、ポリシリコン層１８Ｐに対するエッチングがプラズマエッチングである場合において、そのポリシリコン層１８Ｐからなるゲート電極１８の面積が小さくなるため、ゲート電極１８に対するプラズマダメージを抑えることができる。従って、トランジスタの信頼性を向上させることができる。
【００３２】
さらにトランジスタの信頼性を向上させるため、図１５の構成に加えて、図１６の平面図に示すように、トレンチ酸化膜１６についてもトレンチ１７毎（即ち分離されたゲート電極１８毎）に分離されて孤立するように形成されてもよい。これにより、熱処理時のトレンチ酸化膜１６の熱膨張によるＮ−型半導体層１２の結晶欠陥の発生を抑えることができる。
【００３３】
［第２の実施形態］
本発明の第２の実施形態について図面を参照して説明する。図１７は本発明の第２の実施形態によるトランジスタ及びその製造方法を説明する平面図である。また、図１８（Ａ）乃至図２７（Ａ）は、図１７のＣ−Ｃ線に沿った断面図であり、図１８（Ｂ）乃至図２７（Ｂ）は、図１７のＤ−Ｄ線に沿った断面図である。図１７乃至図２７において、図１乃至図１６と同じ構成要素については同一の符号を付している。このトランジスタでは、図２７に示すように、トレンチ酸化膜１６の代わりに、ＬＯＣＯＳ酸化膜３３Ｌを用いた構造になっている。その他の構成は基本的には第１の実施形態と同じである。
【００３４】
以下に、本実施形態によるトランジスタ及びその製造方法について、図面を参照して説明する。
【００３５】
図１８に示すように、第１の実施形態と同様にして、半導体基板１０上にＮ＋型半導体層１１及びＮ−型半導体層１２を形成する。次に、Ｎ−型半導体層１２上に、シリコン酸化膜３３Ａを形成する。その後、シリコン酸化膜３３Ａ上に、開口部Ｍ４を有したレジスト層Ｒ４を形成する。
【００３６】
次に、図１９に示すように、レジスト層Ｒ４をマスクとして、開口部Ｍ４内のシリコン酸化膜３３Ａに対してエッチングを行い、それを除去する。これにより、開口部Ｍ２内ではＮ−型半導体層１２が露出される。
【００３７】
次に、図２０に示すように、レジスト層Ｒ４をマスクとして、Ｎ−型半導体層１２に対してエッチングを行い、トレンチ３４を形成する。
【００３８】
次に、レジスト層Ｒ４及びシリコン酸化膜３３Ａの除去後、図２１に示すように、熱酸化処理により、トレンチ３４内にゲート酸化膜３３Ｂを形成する。好ましくは、ゲート酸化膜３３Ｂの膜厚は、約２０ｎｍである。
【００３９】
次に、図２２に示すように、ＣＶＤ法により、シリコン酸化膜３３Ｂを覆ってシリコン窒化膜３５を形成し、そのシリコン窒化膜３５をエッチバックする。これにより、トレンチ３４の側壁のゲート酸化膜３３Ｂ上にシリコン窒化膜３５を残存させる。
【００４０】
次に、図２３に示すように、シリコン窒化膜３５をマスクとした熱酸化処理により、
トレンチ３４の底部、トレンチ３４の外側の端部を覆うＬＯＣＯＳ酸化膜３３Ｌを形成する。ＬＯＣＯＳ酸化膜３３Ｌの膜厚は、元のゲート酸化膜３３Ｂの膜厚よりも厚くなる。
【００４１】
次に、図２４に示すように、ゲート酸化膜３３Ｂ及びＬＯＣＯＳ酸化膜３３Ｌを覆うポリシリコン層３６Ｐを形成し、それに対して不純物のドーピングを行う。この不純物は、Ｎ型の不純物であることが好ましい。
【００４２】
その後、図２５に示すように、ポリシリコン層３６Ｐ上であってＬＯＣＯＳ酸化膜３３Ｌと一部重畳する領域に、レジスト層Ｒ５を形成する。次に、レジスト層Ｒ５をマスクとして、ポリシリコン層３６Ｐに対してエッチングを行うことにより、各トレンチ３４から、その外のＬＯＣＯＳ酸化膜３３Ｌ上に延びるゲート電極３６を形成する。ゲート電極３６は、トレンチ３４の外のＬＯＣＯＳ酸化膜３３Ｌ上で互いに接続されている。その後、レジスト層Ｒ５は除去される。
【００４３】
次に、図２６に示すように、Ｎ−型半導体層１２の表面に、第１の実施形態と同様に、ボディ層１９及びソース層２１を形成する。
【００４４】
次に、図２７に示すように、ＬＯＣＯＳ酸化膜３３Ｌ及びゲート電極３６を覆う層間絶縁膜２４を形成する。層間絶縁膜２４上には、層間絶縁膜２４に設けられたコンタクトホールＨ１を通してゲート電極３６と接続される配線層２５が形成される。また、層間絶縁膜２４上には、層間絶縁膜２４及びＬＯＣＯＳ酸化膜３３Ｌに設けられたコンタクトホールＨ２を通してソース層２１と接続されるソース電極２３が形成される。
【００４５】
こうして完成したトランジスタでは、第１の実施形態と同様に、配線層２５からゲート電極３６に閾値以上の電位が印加されると、トレンチ３４の側壁のボディ層１９の表面がＮ型に反転してチャネルが形成される。これにより、ソース電極２３と、ドレインＤとなるＮ−型半導体層１２及びＮ＋型半導体層１１の間に電流を流すことができる。なお、トレンチ３４の側壁にシリコン窒化膜３５を残すことで、ゲート酸化膜３３Ｂの厚さを補って、信頼性向上を図ることができるが、低閾値化を図りたい場合にはシリコン窒化膜３５を除去してもよい。
【００４６】
そして、ＬＯＣＯＳ酸化膜３３Ｌを形成したことにより、ゲート電極３６の引き出し部３６Ｓにおいてゲート電極３６とＮ−型半導体層１２の角部１２Ｃとの距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量（ゲート電極３６を上部電極とし、ゲート酸化膜３３Ｂ及びＬＯＣＯＳ酸化膜３３Ｌを容量絶縁膜とし、Ｎ−型半導体層１２を下部電極とする）を低減することができる。
【００４７】
なお、本実施形態の変形例として、第１の実施形態の図１４に示したものと同様に、ドレイン引き出し部２６及びドレイン電極２７を形成してもよい。この場合、層間絶縁膜２４を形成する前に、Ｎ−型半導体層１２に開口部１２Ｈを形成して、その開口部１２Ｈ内に絶縁膜２８を形成し、ドレイン引き出し部２６を埋め込む。その後、層間絶縁膜２４を形成し、層間絶縁膜２４を貫通する貫通孔Ｈ３を形成し、その貫通孔Ｈ３内にドレイン引き出し部２６と接続されたドレイン電極２７を形成する。
【００４８】
また、本実施形態の他の変形例として、ゲート電極３６は、第１の実施形態の図１５に示したものと同様に、トレンチ３４毎に分離されて孤立するように形成されてもよい。この場合においても第１の実施形態と同等の効果を得ることができる。
【００４９】
［第３の実施形態］
本発明の第３の実施形態について図面を参照して説明する。このトランジスタの概略の平面構成については、図１７と同様である。
【００５０】
以下に、本実施形態によるトランジスタ及びその製造方法について、図面を参照して説明する。
【００５１】
図２８（Ａ）乃至図３４（Ａ）は、図１７のＣ−Ｃ線に沿った断面図であり、図２８（Ｂ）乃至図３４（Ｂ）は、図１７のＤ−Ｄ線に沿った断面図である。図１７、図２８乃至図３４において、図１７乃至図２７と同様の構成要素については同一の符号を付す。
【００５２】
図２８に示すように、第１の実施形態と同様にして、半導体基板１０上にＮ＋型半導体層１１及びＮ−型半導体層１２を形成する。Ｎ−型半導体層１２上には、ハードマスクとして開口部４１Ｍを有したシリコン酸化膜４１を形成する。好ましくは、シリコン酸化膜４１の厚さは、約１００ｎｍである。
【００５３】
次に、シリコン酸化膜４１をハードマスクとして、Ｎ−型半導体層１２に対してエッチングを行い、開口部４１Ｍに対応して、短辺と長辺を有したトレンチ４４を形成する。その後、シリコン酸化膜４１を除去する。
【００５４】
次に、図２９に示すように、トレンチ４４内のＮ−型半導体層１２の表面に対して熱酸化処理を行い、ゲート酸化膜４５を形成する。好ましくは、この時点におけるゲート酸化膜４５の厚さは、約２０ｎｍである。その後、ゲート酸化膜４５を貫通してＮ−型半導体層１２の中にアルゴン等の不純物を斜めイオン注入する。この斜めイオン注入では、トレンチ４４の長辺に沿った方向と短辺に沿った方向から、半導体基板１０の水平面に対して約１０度〜４５度の入射角を以ってイオン注入が行われることが好ましい。この入射角は、更に好ましくは、半導体基板１０の水平面に対して約３０度である。また、不純物がアルゴンである場合、イオン注入のドーズ量は、１×１０１６／ｃｍ２であり、加速ネルギーは約４０ＫｅＶであることが好ましい。
【００５５】
このようなイオン注入は、例えば、トレンチ４４の長辺方向に沿って、第１の斜めイオン注入が行われた後、それとは逆向きに第２の斜めイオン注入が行われる。次に、トレンチ４４の短辺方向に沿って、第３の斜めイオン注入が行われた後、それとは逆向きに第４の斜めイオン注入が行われる。なお、上記以外の手順として、第１乃至第４の斜めイオン注入のうちいずれか又は全ては同時に行われてもよい。
【００５６】
第１及び第２の斜めイオン注入により、トレンチ４４の側面及び底面のＮ−型半導体層１２、トレンチ４４に隣接したＮ−型半導体層１２の表面に不純物注入層が形成される。一方、第３及び第４の斜めイオン注入によれば、トレンチ４４の側面上方のＮ−型半導体層１２とトレンチ４４に隣接したＮ−型半導体層１２の表面に不純物注入層が形成される。即ち、第３及び第４の斜めイオン注入では、トレンチ４４の側面の下方、及び底面には不純物は導入されないことになる。
【００５７】
次に、熱酸化処理を行うことにより、ゲート酸化膜４５を形成する。ここで、前の工程で不純物がイオン注入された領域のみが増速酸化されることになる。これにより、図３０（Ａ）に示すように、ゲート酸化膜４５のうち、Ｎ−型半導体層１２の表面上の領域、トレンチ４４内の長辺方向に沿った底部、トレンチ４４内の短辺方向に沿った側壁では、イオンが十分に注入されているため、厚い酸化膜となる。
【００５８】
一方、図３０（Ｂ）に示すように、ゲート酸化膜４５のうち、トレンチ４４の長辺方向に沿った側壁の上部（即ちトレンチ４４の開口部近傍）では、イオンが十分に注入されているため厚い酸化膜となるが、それより下部の側壁では厚い酸化膜とはならない。ゲート酸化膜４５のうち、厚い酸化膜となる領域の厚さは、他の領域の厚さの約１０％〜１５０％大きくなり、好ましくは約３０％以上大きくなる。
【００５９】
次に、図３１に示すように、ゲート酸化膜４５を覆うようにして、ポリシリコン層４６Ｐを形成し、それに対して不純物のドーピングを行う。この不純物は、Ｎ型の不純物であることが好ましい。
【００６０】
その後、図３２に示すように、ポリシリコン層４６Ｐ上であって厚いゲート酸化膜４５と一部重畳する領域に、レジスト層Ｒ６を形成する。次に、レジスト層Ｒ６をマスクとして、ポリシリコン層４６Ｐに対してエッチングを行うことにより、各トレンチ４４から、その外のゲート酸化膜４５上に延びるゲート電極４６を形成する。ゲート電極４６は、第２の実施形態におけるゲート電極３６と同様に、トレンチ４４の外のゲート酸化膜４５上で互いに接続されている。その後、レジスト層Ｒ６は除去される。
【００６１】
次に、図３３に示すように、第１の実施形態と同様に、Ｎ−型半導体層１２において、各トレンチ４４の周囲にボディ層１９及びソース層２１を形成する。さらに、図３４に示すように、ゲート酸化膜４５及びゲート電極４６を覆う層間絶縁膜２４を形成する。層間絶縁膜２４上には、層間絶縁膜２４に設けられたコンタクトホールＨ１を通してゲート電極４６と接続される配線層２５が形成される。また、層間絶縁膜２４上には、ゲート酸化膜４５及び層間絶縁膜２４に設けられたコンタクトホールＨ２を通してソース層２１と接続されるソース電極２３が形成される。
【００６２】
こうして完成したトランジスタでは、第１の実施形態と同様に、配線層２５からゲート電極４６に閾値以上の電位が印加されると、トレンチ４４の側壁のボディ層１９の表面がＮ型に反転してチャネルが形成される。これにより、ソース電極２３とドレインＤとなるＮ−型半導体層１２及びＮ＋型半導体層１１の間に電流を流すことができる。
【００６３】
そして、トレンチ４４内の短辺方向に沿った側壁におけるゲート酸化膜４５は厚い酸化膜となるため、ゲート電極４６の引き出し部４６Ｓにおいてゲート電極４６とＮ−型半導体層１２の角部１２Ｃとの距離が長く確保され、ゲートリーク電流の発生が防止されると共に、ゲート容量（ゲート電極４６、ゲート酸化膜４５、及びＮ−型半導体層１２からなる）を低減することができる。同様に、トレンチ４４の長辺方向に沿った側壁の上部（即ちトレンチ４４の開口部近傍）におけるゲート酸化膜も厚い酸化膜となるため、より確実に、ゲートリーク電流の発生が防止されると共に、ゲート容量を低減することができる。
【００６４】
一方、トレンチ４４の長辺方向に沿った側壁の下部のゲート酸化膜４５は、比較的薄いため、トランジスタの閾値を小さくすることができる。
【００６５】
なお、本実施形態の変形例として、第１の実施形態の図１４に示したものと同様に、ドレイン引き出し部２６及びドレイン電極２７を形成してもよい。この場合、層間絶縁膜２４を形成する前に、Ｎ−型半導体層１２に開口部１２Ｈを形成して、その開口部１２Ｈ内に絶縁膜２８を形成し、ドレイン引き出し部２６を埋め込む。その後、層間絶縁膜２４を形成し、層間絶縁膜２４を貫通する貫通孔Ｈ３を形成し、その貫通孔Ｈ３内にドレイン引き出し部２６と接続されたドレイン電極２７を形成する。
【００６６】
また、本実施形態の他の変形例として、ゲート電極４６は、第１の実施形態の図１５に示したものと同様に、トレンチ４４毎に分離されて孤立するように形成されてもよい。この場合においても第１の実施形態と同等の効果を得ることができる。
【００６７】
なお、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、Ｎチャネル型のトランジスタについて説明したが、本発明は、Ｐチャネル型のトランジスタについても、ソース層、ボディ層等の導電型を逆導電型に変更することにより、適用することができる。
【００６８】
また、本発明は、トレンチゲート型のＩＧＢＴなどの埋め込みゲート電極を有するデバイスにも適用することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。
【図２】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図３】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図４】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図５】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図６】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図７】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図８】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図９】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１０】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１１】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１２】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１３】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１４】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１５】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。
【図１６】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。
【図１７】本発明の第２及び第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。
【図１８】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１９】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２０】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２１】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２２】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２３】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２４】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２５】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２６】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２７】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２８】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。
【図２９】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図３０】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図３１】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図３２】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図３３】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図３４】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図３５】従来例のトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【符号の説明】
【００７０】
１０ 半導体基板 １１ Ｎ＋型半導体層
１２ Ｎ−型半導体層 １２Ｃ 角部
１３Ｂ，３３Ｂ，４５，１１５ ゲート酸化膜
１３Ａ，１６Ａ，３３Ａ，４１ シリコン酸化膜
１４，３５ シリコン窒化膜 １５ 凹部
１６ トレンチ酸化膜 １７，３４，４４ トレンチ
１８，３６，４６，１１６ ゲート電極
１８Ｐ，３６Ｐ，４６Ｐ ポリシリコン層
１８Ｓ，３６Ｓ，１１６Ｓ 引き出し部
１９ ボディ層 ２１ ソース層
２３ ソース電極 ２４ 層間絶縁膜
２５ 配線層 ２６ ドレイン引き出し部
２７ ドレイン電極 ２８ 絶縁膜
３３Ｌ ＬＯＣＯＳ酸化膜
Ｈ１，Ｈ２ コンタクトホール Ｈ３ 貫通孔
Ｒ１〜Ｒ６ レジスト層 Ｍ１〜Ｍ４，４１Ｍ 開口部
【技術分野】
【０００１】
本発明は、トレンチゲート型トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
ＤＭＯＳトランジスタは、二重拡散されたＭＯＳ電界効果型トランジスタであり、電源回路やドライバー回路等の電力用半導体素子として用いられている。ＤＭＯＳトランジスタの一種として、トレンチゲート型トランジスタが知られている。
【０００３】
このトレンチゲート型トランジスタは、図３５に示すように、半導体層１１２に形成したトレンチ１１４内にゲート酸化膜１１５を形成し、トレンチ１１４内のゲート酸化膜１１５を覆ってゲート電極１１６を形成したものである。また、トレンチ１１４の側壁の半導体層１１２の表面に、垂直方向の二重拡散により、不図示のボディ層とソース層とが形成される。
【０００４】
なお、トレンチゲート型トランジスタについては、特許文献１に記載されている。
【特許文献１】特開２００５−３２２９４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図３５に示すように、ゲート電極１１６をトレンチ１１４内から外に引き出す部分（以下、引き出し部という）１１６Ｓにおいて、ゲート電極１１６と半導体層１１２の間にリーク電流（以下、ゲートリーク電流という）が発生するという問題があった。その理由は、本発明者の検討によれば、第１にゲート酸化膜１１５の厚さが薄いこと、第２に引き出し部１１６Ｓにおいて、半導体層１１２の角部１１２Ｃが薄いゲート酸化膜１１５を挟んでゲート電極１１６と対向するので、この部分で電界集中が生じるためである。
【課題を解決するための手段】
【０００６】
本発明のトレンチゲート型トランジスタは、半導体層と、前記半導体層に形成されたトレンチ内に形成されたゲート絶縁膜と、前記トレンチの端部に前記ゲート絶縁膜と接して形成され、前記ゲート絶縁膜より厚い膜厚を有する厚い絶縁膜と、前記トレンチ内の前記ゲート絶縁膜を覆って前記厚い絶縁膜上に延びたゲート電極と、前記半導体層の表面近傍に形成され、前記トレンチの側壁の前記ゲート絶縁膜に接したボディ層と、を備えることを特徴とする。
【０００７】
係る構成によれば、前記厚い絶縁膜を形成したことにより、ゲート電極の引き出し部においてゲート電極と半導体層の角部との距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量（ゲート電極、絶縁膜、半導体層からなる）を低減することができる。
【０００８】
また、本発明のトレンチゲート型トランジスタの製造方法は、半導体層の表面に短辺と長辺を有するトレンチを形成する工程と、前記トレンチの長辺に沿った方向から、不純物を斜めイオン注入することにより、前記トレンチの側壁及び底面の前記半導体層、及び前記トレンチに隣接する半導体基板の表面に、不純物を導入する第１のイオン注入工程と、前記トレンチの短辺に沿った方向から、不純物を斜めイオン注入することにより、前記トレンチの側壁上方の前記半導体層及び前記トレンチに隣接する半導体基板の表面に、不純物を導入する第２のイオン注入工程と、前記第１及び第２のイオン注入工程により不純物が導入された部分に増速酸化により厚い膜厚を有するゲート絶縁膜を形成する工程と、前記トレンチ内から、前記増速酸化により形成された厚い膜厚を有するゲート絶縁膜を介して前記トレンチの外の半導体層上に延びたゲート電極を形成する工程と、を特徴とする。
【０００９】
係る構成によれば、不純物導入による増速酸化を利用して、厚いゲート絶縁膜を形成したことにより、ゲート電極の引き出し部においてゲート電極と半導体層の角部との距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量（ゲート電極、絶縁膜、半導体層からなる）を低減することができる。
【発明の効果】
【００１０】
本発明のトレンチゲート型トランジスタによれば、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減することができる。
【発明を実施するための最良の形態】
【００１１】
［第１の実施形態］
本発明の第１の実施形態について図面を参照して説明する。図１は本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。また、図２（Ａ）乃至図１３（Ａ）は、図１のＡ−Ａ線に沿った断面図であり、図２（Ｂ）乃至図１３（Ｂ）は、図１のＢ−Ｂ線に沿った断面図である。以下の説明では、トレンチゲート型トランジスタを、単に、トランジスタと呼ぶことにする。
【００１２】
図１及び図１３に示すように、Ｐ型の半導体基板１０上にＮ＋型半導体層１１、Ｎ−型半導体層１２がこの順番に積層して形成されており、Ｎ−型半導体層１２の表面には、複数のトレンチ１７が形成されている。以下において、半導体基板１０はシリコン単結晶基板であるとして説明するが、これに限られるものではない。
【００１３】
トレンチ１７内には、ゲート酸化膜１３Ｂが形成され、トレンチ１７の端部にゲート酸化膜１３Ｂと接してトレンチ酸化膜１６（本発明の厚い絶縁膜の一例）が形成されている。トレンチ酸化膜１６は、ゲート酸化膜１３Ｂより厚い膜厚を有している。トレンチ１７内には、ゲート酸化膜１３Ｂを覆って、ゲート電極１８が形成されている。ゲート電極１８はトレンチ１７のゲート酸化膜１３Ｂからトレンチ酸化膜１６上に延びている。トレンチ１７の外に延びたゲート電極１８は、層間絶縁膜２４に設けられたコンタクトホールＨ１を通して、配線層２５と接続されている。また、Ｎ−型半導体層１２の表面には、トレンチ１７の側壁のゲート酸化膜１３Ｂに接してボディ層１９及びソース層２１が形成されている。ソース層２１は、ゲート酸化膜１３Ｂ及び層間絶縁膜２４に設けられたコンタクトホールＨ２を通して、ソース電極２３と接続されている。
【００１４】
このように、ゲート電極１８のトレンチ１７の引き出し部に、厚いトレンチ酸化膜１６を形成したので、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減することができる。
【００１５】
以下に、本実施形態によるトランジスタ及びその製造方法について、図面を参照して説明する。
【００１６】
図２に示すように、Ｐ型の半導体基板１０の表面にＮ型不純物をドーピングした後、半導体層をエピタキシャル成長させることにより、Ｎ＋型半導体層１１、及びＮ−型半導体層１２を形成する。以下において、半導体基板１０はシリコン単結晶基板であり、Ｎ＋型半導体層１１及びＮ−型半導体層１２はシリコン単結晶半導体層であるとして説明するが、これに限られるものではない。次に、Ｎ−型半導体層１２上に、シリコン酸化膜１３Ａ及びシリコン窒化膜１４を、この順で形成する。
【００１７】
次に、図３に示すように、シリコン窒化膜１４上に、開口部Ｍ１を有したレジスト層Ｒ１を形成する。このレジスト層Ｒ１をマスクとして、シリコン酸化膜１３Ａ及びシリコン窒化膜１４、Ｎ−型半導体層１２をエッチングすることにより、Ｎ−型半導体層１２にトレンチ状の凹部１５を形成する。その後、レジスト層Ｒ１は除去される。この時のエッチングは、Ｃｌ２ガスを用いたプラズマエッチングであることが好ましい。
【００１８】
次に、図４に示すように、凹部１５内を含むシリコン窒化膜１４上に、ＣＶＤ法によりシリコン酸化膜１６Ａを形成する。その後、図５に示すように、シリコン窒化膜１４をエッチングストッパーとして、シリコン酸化膜１６Ａに対して、ＣＭＰ（Chemical Mechanical Etching）処理を行う。これにより、シリコン酸化膜１６Ａは、シリコン窒化膜１４と同じ表面に至るまで除去され、凹部１５内のみ残存して、トレンチ酸化膜１６になる。
【００１９】
次に、図６に示すように、凹部１５内のトレンチ酸化膜１６に対してウェットエッチングを行い、その表面をシリコン酸化膜１３Ａの表面と同じに至るまで除去しておくことが平坦化の上で好ましい。その後、開口部Ｍ２を有したレジスト層Ｒ２を形成する。開口部Ｍ２は、平面的には短辺と長辺を有する複数の長方形である。開口部Ｍ２の一方の端は、トレンチ酸化膜１６上に位置している。
【００２０】
次に、図７に示すように、レジスト層Ｒ２をマスクとして、開口部Ｍ２内のシリコン酸化膜１３Ａ、シリコン窒化膜１４をエッチングして除去する。これにより、開口部Ｍ２内ではＮ−型半導体層１２が露出される。
【００２１】
次に、図８に示すように、レジスト層Ｒ２をマスクとして、Ｎ−型半導体層１２をエッチングし、開口部Ｍ２に対応して、トレンチ１７を形成する。トレンチ１７の深さは、凹部１５の深さよりも浅いことが好ましい。
【００２２】
好ましくは、トレンチ１７の深さは約１μｍであり、その長辺は約５０μｍ、その短辺は約０．５μｍである。また、好ましくは、トレンチ酸化膜１６における垂直方向の膜厚（即ち凹部１５の深さ）は約１．２μｍであり、トレンチ酸化膜１６におけるトレンチ１７の長辺方向に沿った膜厚は約２μｍである。なお、トレンチ１７を形成するためのエッチングは、ＳＦ６またはＣｌ２ガスを用いたプラズマエッチングであることが好ましい。
【００２３】
次に、レジスト層Ｒ２、シリコン窒化膜１４、及びシリコン酸化膜１３Ａの除去後、図９に示すように、熱酸化処理を行い、トレンチ１７内を含むＮ−型半導体層１２の表面上にゲート酸化膜１３Ｂを形成する。シリコン酸化膜１３Ｂの膜厚は、トレンチ酸化膜１６の膜厚よりも薄い。好ましくは、シリコン酸化膜１３Ｂの膜厚は、約２０ｎｍである。
【００２４】
次に、図１０に示すように、ゲート酸化膜１３Ｂ及びトレンチ酸化膜１６を覆うポリシリコン層１８Ｐを形成し、ポリシリコン層１８Ｐに不純物のドーピングを行う。この不純物は、Ｎ型の不純物であることが好ましい。
【００２５】
その後、図１１に示すように、ポリシリコン層１８Ｐ上であってトレンチ酸化膜１６と一部重畳する領域に、レジスト層Ｒ３を形成する。次に、レジスト層Ｒ３をマスクとして、ポリシリコン層１８Ｐに対してエッチングを行うことにより、各トレンチ１７からトレンチ酸化膜１６上に延びるゲート電極１８を形成する。ゲート電極１８は、トレンチ１７の外のトレンチ酸化膜１６上で互いに接続されている。このエッチングは、Ｃｌ２ガスを用いたプラズマエッチングであることが好ましい。その後、レジスト層Ｒ３は除去される。
【００２６】
次に、図１２に示すように、Ｎ−型半導体層１２において、各トレンチ１７の周囲に、垂直方向にＰ型の不純物をイオン注入することで、Ｐ型のボディ層１９を形成する。さらに、ボディ層１９の表面に、各トレンチ１７の長辺方向に沿ってＮ型の不純物をイオン注入することにより、Ｎ型のソース層２１を形成する。なお、ボディ層１９とソース層２１の活性化や不純物分布を調整するために、熱処理を行うことが好ましい。
【００２７】
次に、図１３に示すように、ゲート酸化膜１３Ｂ及びゲート電極１８を覆う層間絶縁膜２４を形成する。層間絶縁膜２４上には、層間絶縁膜２４に設けられたコンタクトホールＨ１を通してゲート電極１８と接続される配線層２５が形成される。また、層間絶縁膜２４上には、ゲート酸化膜１３Ｂ及び層間絶縁膜２４に設けられたコンタクトホールＨ２を通してソース層２１と接続されるソース電極２３が形成される。
【００２８】
こうして完成したトランジスタでは、配線層２５からゲート電極１８に閾値以上の電位が印加されると、トレンチ１７の側壁のボディ層１９の表面がＮ型に反転してチャネルが形成される。これにより、ソース電極２３と、ドレインＤとなるＮ−型半導体層１２及びＮ＋型半導体層１１の間に電流を流すことができる。
【００２９】
そして、トレンチ酸化膜１６を形成したことにより、ゲート電極１８の引き出し部１８Ｓにおいてゲート電極１８とＮ−型半導体層１２の角部１２Ｃとの距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量（ゲート電極１８を上部電極とし、ゲート酸化膜１３Ｂ及びトレンチ酸化膜１６を容量絶縁膜とし、Ｎ−型半導体層１２を下部電極とする）を低減することができる。
【００３０】
なお、本実施形態の変形例として、図１４に示すように、ドレイン引き出し部２６及びドレイン電極２７を形成してもよい。この場合、層間絶縁膜２４を形成する前に、Ｎ−型半導体層１２に開口部１２Ｈを形成して、その開口部１２Ｈ内に絶縁膜２８を形成し、ドレイン引き出し部２６を埋め込む。その後、層間絶縁膜２４を形成し、層間絶縁膜２４を貫通する貫通孔Ｈ３を形成し、その貫通孔Ｈ３内にドレイン引き出し部２６と接続されたドレイン電極２７を形成する。
【００３１】
また、本実施形態の他の変形例として、ゲート電極１８は、図１のようにトレンチ酸化膜１６上で互いに接続されずに、図１５の平面図に示すように、トレンチ１７毎に分離されて孤立するように形成されてもよい。その他の構成は図１と同様である。これにより、ポリシリコン層１８Ｐに対するエッチングがプラズマエッチングである場合において、そのポリシリコン層１８Ｐからなるゲート電極１８の面積が小さくなるため、ゲート電極１８に対するプラズマダメージを抑えることができる。従って、トランジスタの信頼性を向上させることができる。
【００３２】
さらにトランジスタの信頼性を向上させるため、図１５の構成に加えて、図１６の平面図に示すように、トレンチ酸化膜１６についてもトレンチ１７毎（即ち分離されたゲート電極１８毎）に分離されて孤立するように形成されてもよい。これにより、熱処理時のトレンチ酸化膜１６の熱膨張によるＮ−型半導体層１２の結晶欠陥の発生を抑えることができる。
【００３３】
［第２の実施形態］
本発明の第２の実施形態について図面を参照して説明する。図１７は本発明の第２の実施形態によるトランジスタ及びその製造方法を説明する平面図である。また、図１８（Ａ）乃至図２７（Ａ）は、図１７のＣ−Ｃ線に沿った断面図であり、図１８（Ｂ）乃至図２７（Ｂ）は、図１７のＤ−Ｄ線に沿った断面図である。図１７乃至図２７において、図１乃至図１６と同じ構成要素については同一の符号を付している。このトランジスタでは、図２７に示すように、トレンチ酸化膜１６の代わりに、ＬＯＣＯＳ酸化膜３３Ｌを用いた構造になっている。その他の構成は基本的には第１の実施形態と同じである。
【００３４】
以下に、本実施形態によるトランジスタ及びその製造方法について、図面を参照して説明する。
【００３５】
図１８に示すように、第１の実施形態と同様にして、半導体基板１０上にＮ＋型半導体層１１及びＮ−型半導体層１２を形成する。次に、Ｎ−型半導体層１２上に、シリコン酸化膜３３Ａを形成する。その後、シリコン酸化膜３３Ａ上に、開口部Ｍ４を有したレジスト層Ｒ４を形成する。
【００３６】
次に、図１９に示すように、レジスト層Ｒ４をマスクとして、開口部Ｍ４内のシリコン酸化膜３３Ａに対してエッチングを行い、それを除去する。これにより、開口部Ｍ２内ではＮ−型半導体層１２が露出される。
【００３７】
次に、図２０に示すように、レジスト層Ｒ４をマスクとして、Ｎ−型半導体層１２に対してエッチングを行い、トレンチ３４を形成する。
【００３８】
次に、レジスト層Ｒ４及びシリコン酸化膜３３Ａの除去後、図２１に示すように、熱酸化処理により、トレンチ３４内にゲート酸化膜３３Ｂを形成する。好ましくは、ゲート酸化膜３３Ｂの膜厚は、約２０ｎｍである。
【００３９】
次に、図２２に示すように、ＣＶＤ法により、シリコン酸化膜３３Ｂを覆ってシリコン窒化膜３５を形成し、そのシリコン窒化膜３５をエッチバックする。これにより、トレンチ３４の側壁のゲート酸化膜３３Ｂ上にシリコン窒化膜３５を残存させる。
【００４０】
次に、図２３に示すように、シリコン窒化膜３５をマスクとした熱酸化処理により、
トレンチ３４の底部、トレンチ３４の外側の端部を覆うＬＯＣＯＳ酸化膜３３Ｌを形成する。ＬＯＣＯＳ酸化膜３３Ｌの膜厚は、元のゲート酸化膜３３Ｂの膜厚よりも厚くなる。
【００４１】
次に、図２４に示すように、ゲート酸化膜３３Ｂ及びＬＯＣＯＳ酸化膜３３Ｌを覆うポリシリコン層３６Ｐを形成し、それに対して不純物のドーピングを行う。この不純物は、Ｎ型の不純物であることが好ましい。
【００４２】
その後、図２５に示すように、ポリシリコン層３６Ｐ上であってＬＯＣＯＳ酸化膜３３Ｌと一部重畳する領域に、レジスト層Ｒ５を形成する。次に、レジスト層Ｒ５をマスクとして、ポリシリコン層３６Ｐに対してエッチングを行うことにより、各トレンチ３４から、その外のＬＯＣＯＳ酸化膜３３Ｌ上に延びるゲート電極３６を形成する。ゲート電極３６は、トレンチ３４の外のＬＯＣＯＳ酸化膜３３Ｌ上で互いに接続されている。その後、レジスト層Ｒ５は除去される。
【００４３】
次に、図２６に示すように、Ｎ−型半導体層１２の表面に、第１の実施形態と同様に、ボディ層１９及びソース層２１を形成する。
【００４４】
次に、図２７に示すように、ＬＯＣＯＳ酸化膜３３Ｌ及びゲート電極３６を覆う層間絶縁膜２４を形成する。層間絶縁膜２４上には、層間絶縁膜２４に設けられたコンタクトホールＨ１を通してゲート電極３６と接続される配線層２５が形成される。また、層間絶縁膜２４上には、層間絶縁膜２４及びＬＯＣＯＳ酸化膜３３Ｌに設けられたコンタクトホールＨ２を通してソース層２１と接続されるソース電極２３が形成される。
【００４５】
こうして完成したトランジスタでは、第１の実施形態と同様に、配線層２５からゲート電極３６に閾値以上の電位が印加されると、トレンチ３４の側壁のボディ層１９の表面がＮ型に反転してチャネルが形成される。これにより、ソース電極２３と、ドレインＤとなるＮ−型半導体層１２及びＮ＋型半導体層１１の間に電流を流すことができる。なお、トレンチ３４の側壁にシリコン窒化膜３５を残すことで、ゲート酸化膜３３Ｂの厚さを補って、信頼性向上を図ることができるが、低閾値化を図りたい場合にはシリコン窒化膜３５を除去してもよい。
【００４６】
そして、ＬＯＣＯＳ酸化膜３３Ｌを形成したことにより、ゲート電極３６の引き出し部３６Ｓにおいてゲート電極３６とＮ−型半導体層１２の角部１２Ｃとの距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量（ゲート電極３６を上部電極とし、ゲート酸化膜３３Ｂ及びＬＯＣＯＳ酸化膜３３Ｌを容量絶縁膜とし、Ｎ−型半導体層１２を下部電極とする）を低減することができる。
【００４７】
なお、本実施形態の変形例として、第１の実施形態の図１４に示したものと同様に、ドレイン引き出し部２６及びドレイン電極２７を形成してもよい。この場合、層間絶縁膜２４を形成する前に、Ｎ−型半導体層１２に開口部１２Ｈを形成して、その開口部１２Ｈ内に絶縁膜２８を形成し、ドレイン引き出し部２６を埋め込む。その後、層間絶縁膜２４を形成し、層間絶縁膜２４を貫通する貫通孔Ｈ３を形成し、その貫通孔Ｈ３内にドレイン引き出し部２６と接続されたドレイン電極２７を形成する。
【００４８】
また、本実施形態の他の変形例として、ゲート電極３６は、第１の実施形態の図１５に示したものと同様に、トレンチ３４毎に分離されて孤立するように形成されてもよい。この場合においても第１の実施形態と同等の効果を得ることができる。
【００４９】
［第３の実施形態］
本発明の第３の実施形態について図面を参照して説明する。このトランジスタの概略の平面構成については、図１７と同様である。
【００５０】
以下に、本実施形態によるトランジスタ及びその製造方法について、図面を参照して説明する。
【００５１】
図２８（Ａ）乃至図３４（Ａ）は、図１７のＣ−Ｃ線に沿った断面図であり、図２８（Ｂ）乃至図３４（Ｂ）は、図１７のＤ−Ｄ線に沿った断面図である。図１７、図２８乃至図３４において、図１７乃至図２７と同様の構成要素については同一の符号を付す。
【００５２】
図２８に示すように、第１の実施形態と同様にして、半導体基板１０上にＮ＋型半導体層１１及びＮ−型半導体層１２を形成する。Ｎ−型半導体層１２上には、ハードマスクとして開口部４１Ｍを有したシリコン酸化膜４１を形成する。好ましくは、シリコン酸化膜４１の厚さは、約１００ｎｍである。
【００５３】
次に、シリコン酸化膜４１をハードマスクとして、Ｎ−型半導体層１２に対してエッチングを行い、開口部４１Ｍに対応して、短辺と長辺を有したトレンチ４４を形成する。その後、シリコン酸化膜４１を除去する。
【００５４】
次に、図２９に示すように、トレンチ４４内のＮ−型半導体層１２の表面に対して熱酸化処理を行い、ゲート酸化膜４５を形成する。好ましくは、この時点におけるゲート酸化膜４５の厚さは、約２０ｎｍである。その後、ゲート酸化膜４５を貫通してＮ−型半導体層１２の中にアルゴン等の不純物を斜めイオン注入する。この斜めイオン注入では、トレンチ４４の長辺に沿った方向と短辺に沿った方向から、半導体基板１０の水平面に対して約１０度〜４５度の入射角を以ってイオン注入が行われることが好ましい。この入射角は、更に好ましくは、半導体基板１０の水平面に対して約３０度である。また、不純物がアルゴンである場合、イオン注入のドーズ量は、１×１０１６／ｃｍ２であり、加速ネルギーは約４０ＫｅＶであることが好ましい。
【００５５】
このようなイオン注入は、例えば、トレンチ４４の長辺方向に沿って、第１の斜めイオン注入が行われた後、それとは逆向きに第２の斜めイオン注入が行われる。次に、トレンチ４４の短辺方向に沿って、第３の斜めイオン注入が行われた後、それとは逆向きに第４の斜めイオン注入が行われる。なお、上記以外の手順として、第１乃至第４の斜めイオン注入のうちいずれか又は全ては同時に行われてもよい。
【００５６】
第１及び第２の斜めイオン注入により、トレンチ４４の側面及び底面のＮ−型半導体層１２、トレンチ４４に隣接したＮ−型半導体層１２の表面に不純物注入層が形成される。一方、第３及び第４の斜めイオン注入によれば、トレンチ４４の側面上方のＮ−型半導体層１２とトレンチ４４に隣接したＮ−型半導体層１２の表面に不純物注入層が形成される。即ち、第３及び第４の斜めイオン注入では、トレンチ４４の側面の下方、及び底面には不純物は導入されないことになる。
【００５７】
次に、熱酸化処理を行うことにより、ゲート酸化膜４５を形成する。ここで、前の工程で不純物がイオン注入された領域のみが増速酸化されることになる。これにより、図３０（Ａ）に示すように、ゲート酸化膜４５のうち、Ｎ−型半導体層１２の表面上の領域、トレンチ４４内の長辺方向に沿った底部、トレンチ４４内の短辺方向に沿った側壁では、イオンが十分に注入されているため、厚い酸化膜となる。
【００５８】
一方、図３０（Ｂ）に示すように、ゲート酸化膜４５のうち、トレンチ４４の長辺方向に沿った側壁の上部（即ちトレンチ４４の開口部近傍）では、イオンが十分に注入されているため厚い酸化膜となるが、それより下部の側壁では厚い酸化膜とはならない。ゲート酸化膜４５のうち、厚い酸化膜となる領域の厚さは、他の領域の厚さの約１０％〜１５０％大きくなり、好ましくは約３０％以上大きくなる。
【００５９】
次に、図３１に示すように、ゲート酸化膜４５を覆うようにして、ポリシリコン層４６Ｐを形成し、それに対して不純物のドーピングを行う。この不純物は、Ｎ型の不純物であることが好ましい。
【００６０】
その後、図３２に示すように、ポリシリコン層４６Ｐ上であって厚いゲート酸化膜４５と一部重畳する領域に、レジスト層Ｒ６を形成する。次に、レジスト層Ｒ６をマスクとして、ポリシリコン層４６Ｐに対してエッチングを行うことにより、各トレンチ４４から、その外のゲート酸化膜４５上に延びるゲート電極４６を形成する。ゲート電極４６は、第２の実施形態におけるゲート電極３６と同様に、トレンチ４４の外のゲート酸化膜４５上で互いに接続されている。その後、レジスト層Ｒ６は除去される。
【００６１】
次に、図３３に示すように、第１の実施形態と同様に、Ｎ−型半導体層１２において、各トレンチ４４の周囲にボディ層１９及びソース層２１を形成する。さらに、図３４に示すように、ゲート酸化膜４５及びゲート電極４６を覆う層間絶縁膜２４を形成する。層間絶縁膜２４上には、層間絶縁膜２４に設けられたコンタクトホールＨ１を通してゲート電極４６と接続される配線層２５が形成される。また、層間絶縁膜２４上には、ゲート酸化膜４５及び層間絶縁膜２４に設けられたコンタクトホールＨ２を通してソース層２１と接続されるソース電極２３が形成される。
【００６２】
こうして完成したトランジスタでは、第１の実施形態と同様に、配線層２５からゲート電極４６に閾値以上の電位が印加されると、トレンチ４４の側壁のボディ層１９の表面がＮ型に反転してチャネルが形成される。これにより、ソース電極２３とドレインＤとなるＮ−型半導体層１２及びＮ＋型半導体層１１の間に電流を流すことができる。
【００６３】
そして、トレンチ４４内の短辺方向に沿った側壁におけるゲート酸化膜４５は厚い酸化膜となるため、ゲート電極４６の引き出し部４６Ｓにおいてゲート電極４６とＮ−型半導体層１２の角部１２Ｃとの距離が長く確保され、ゲートリーク電流の発生が防止されると共に、ゲート容量（ゲート電極４６、ゲート酸化膜４５、及びＮ−型半導体層１２からなる）を低減することができる。同様に、トレンチ４４の長辺方向に沿った側壁の上部（即ちトレンチ４４の開口部近傍）におけるゲート酸化膜も厚い酸化膜となるため、より確実に、ゲートリーク電流の発生が防止されると共に、ゲート容量を低減することができる。
【００６４】
一方、トレンチ４４の長辺方向に沿った側壁の下部のゲート酸化膜４５は、比較的薄いため、トランジスタの閾値を小さくすることができる。
【００６５】
なお、本実施形態の変形例として、第１の実施形態の図１４に示したものと同様に、ドレイン引き出し部２６及びドレイン電極２７を形成してもよい。この場合、層間絶縁膜２４を形成する前に、Ｎ−型半導体層１２に開口部１２Ｈを形成して、その開口部１２Ｈ内に絶縁膜２８を形成し、ドレイン引き出し部２６を埋め込む。その後、層間絶縁膜２４を形成し、層間絶縁膜２４を貫通する貫通孔Ｈ３を形成し、その貫通孔Ｈ３内にドレイン引き出し部２６と接続されたドレイン電極２７を形成する。
【００６６】
また、本実施形態の他の変形例として、ゲート電極４６は、第１の実施形態の図１５に示したものと同様に、トレンチ４４毎に分離されて孤立するように形成されてもよい。この場合においても第１の実施形態と同等の効果を得ることができる。
【００６７】
なお、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、Ｎチャネル型のトランジスタについて説明したが、本発明は、Ｐチャネル型のトランジスタについても、ソース層、ボディ層等の導電型を逆導電型に変更することにより、適用することができる。
【００６８】
また、本発明は、トレンチゲート型のＩＧＢＴなどの埋め込みゲート電極を有するデバイスにも適用することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。
【図２】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図３】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図４】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図５】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図６】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図７】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図８】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図９】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１０】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１１】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１２】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１３】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１４】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１５】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。
【図１６】本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。
【図１７】本発明の第２及び第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。
【図１８】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図１９】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２０】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２１】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２２】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２３】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２４】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２５】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２６】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２７】本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図２８】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。
【図２９】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図３０】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図３１】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図３２】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図３３】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図３４】本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【図３５】従来例のトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。
【符号の説明】
【００７０】
１０ 半導体基板 １１ Ｎ＋型半導体層
１２ Ｎ−型半導体層 １２Ｃ 角部
１３Ｂ，３３Ｂ，４５，１１５ ゲート酸化膜
１３Ａ，１６Ａ，３３Ａ，４１ シリコン酸化膜
１４，３５ シリコン窒化膜 １５ 凹部
１６ トレンチ酸化膜 １７，３４，４４ トレンチ
１８，３６，４６，１１６ ゲート電極
１８Ｐ，３６Ｐ，４６Ｐ ポリシリコン層
１８Ｓ，３６Ｓ，１１６Ｓ 引き出し部
１９ ボディ層 ２１ ソース層
２３ ソース電極 ２４ 層間絶縁膜
２５ 配線層 ２６ ドレイン引き出し部
２７ ドレイン電極 ２８ 絶縁膜
３３Ｌ ＬＯＣＯＳ酸化膜
Ｈ１，Ｈ２ コンタクトホール Ｈ３ 貫通孔
Ｒ１〜Ｒ６ レジスト層 Ｍ１〜Ｍ４，４１Ｍ 開口部
【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層に形成されたトレンチ内に形成されたゲート絶縁膜と、前記トレンチの端部に前記ゲート絶縁膜と接して形成され、前記ゲート絶縁膜より厚い膜厚を有する厚い絶縁膜と、前記トレンチ内の前記ゲート絶縁膜を覆って前記厚い絶縁膜上に延びたゲート電極と、前記半導体層の表面近傍に形成され、前記トレンチの側壁の前記ゲート絶縁膜に接したボディ層と、を備えることを特徴とするトレンチゲート型トランジスタ。
【請求項２】
前記厚い絶縁膜は、素子分離用のトレンチ絶縁膜であることを特徴とする請求項１に記載のトレンチゲート型トランジスタ。
【請求項３】
前記トレンチ絶縁膜は、前記トレンチよりも深く形成されていることを特徴とする請求項２に記載のトレンチゲート型トランジスタ。
【請求項４】
前記厚い絶縁膜は、ＬＯＣＯＳ酸化膜であることを特徴とする請求項１に記載のトレンチゲート型トランジスタ。
【請求項５】
半導体層と、前記半導体層に形成された複数のトレンチ内に形成されたゲート絶縁膜と、前記複数のトレンチの端部に前記ゲート絶縁膜と接して形成され、前記ゲート絶縁膜より厚い膜厚を有する厚い絶縁膜と、各トレンチ内の前記ゲート絶縁膜を覆って前記厚い絶縁膜上に延びた複数のゲート電極と、前記半導体層の表面近傍に形成され、前記複数のトレンチの側壁の前記ゲート絶縁膜に接したボディ層と、を備え、前記複数のゲート電極は互いに孤立していることを特徴とするトレンチゲート型トランジスタ。
【請求項６】
前記厚い絶縁膜は、前記複数のゲート電極に対応して分割されていることを特徴とする請求項５に記載のトレンチゲート型トランジスタ。
【請求項７】
半導体層の表面に短辺と長辺を有するトレンチを形成する工程と、
前記トレンチの長辺に沿った方向から、不純物を斜めイオン注入することにより、前記トレンチの側壁及び底面の前記半導体層、及び前記トレンチに隣接する半導体基板の表面に、不純物を導入する第１のイオン注入工程と、
前記トレンチの短辺に沿った方向から、不純物を斜めイオン注入することにより、前記トレンチの側壁上方の前記半導体層及び前記トレンチに隣接する半導体基板の表面に、
不純物を導入する第２のイオン注入工程と、
前記第１及び第２のイオン注入工程により不純物が導入された部分に増速酸化により厚い膜厚を有するゲート絶縁膜を形成する工程と、
前記トレンチ内から、前記増速酸化により形成された厚い膜厚を有するゲート絶縁膜を介して前記トレンチの外の半導体層上に延びたゲート電極を形成する工程と、を特徴とするトレンチゲート型トランジスタの製造方法。
【請求項８】
前記不純物はアルゴンであることを特徴とする請求項７に記載のトレンチゲート型トランジスタの製造方法。
【請求項１】
半導体層と、前記半導体層に形成されたトレンチ内に形成されたゲート絶縁膜と、前記トレンチの端部に前記ゲート絶縁膜と接して形成され、前記ゲート絶縁膜より厚い膜厚を有する厚い絶縁膜と、前記トレンチ内の前記ゲート絶縁膜を覆って前記厚い絶縁膜上に延びたゲート電極と、前記半導体層の表面近傍に形成され、前記トレンチの側壁の前記ゲート絶縁膜に接したボディ層と、を備えることを特徴とするトレンチゲート型トランジスタ。
【請求項２】
前記厚い絶縁膜は、素子分離用のトレンチ絶縁膜であることを特徴とする請求項１に記載のトレンチゲート型トランジスタ。
【請求項３】
前記トレンチ絶縁膜は、前記トレンチよりも深く形成されていることを特徴とする請求項２に記載のトレンチゲート型トランジスタ。
【請求項４】
前記厚い絶縁膜は、ＬＯＣＯＳ酸化膜であることを特徴とする請求項１に記載のトレンチゲート型トランジスタ。
【請求項５】
半導体層と、前記半導体層に形成された複数のトレンチ内に形成されたゲート絶縁膜と、前記複数のトレンチの端部に前記ゲート絶縁膜と接して形成され、前記ゲート絶縁膜より厚い膜厚を有する厚い絶縁膜と、各トレンチ内の前記ゲート絶縁膜を覆って前記厚い絶縁膜上に延びた複数のゲート電極と、前記半導体層の表面近傍に形成され、前記複数のトレンチの側壁の前記ゲート絶縁膜に接したボディ層と、を備え、前記複数のゲート電極は互いに孤立していることを特徴とするトレンチゲート型トランジスタ。
【請求項６】
前記厚い絶縁膜は、前記複数のゲート電極に対応して分割されていることを特徴とする請求項５に記載のトレンチゲート型トランジスタ。
【請求項７】
半導体層の表面に短辺と長辺を有するトレンチを形成する工程と、
前記トレンチの長辺に沿った方向から、不純物を斜めイオン注入することにより、前記トレンチの側壁及び底面の前記半導体層、及び前記トレンチに隣接する半導体基板の表面に、不純物を導入する第１のイオン注入工程と、
前記トレンチの短辺に沿った方向から、不純物を斜めイオン注入することにより、前記トレンチの側壁上方の前記半導体層及び前記トレンチに隣接する半導体基板の表面に、
不純物を導入する第２のイオン注入工程と、
前記第１及び第２のイオン注入工程により不純物が導入された部分に増速酸化により厚い膜厚を有するゲート絶縁膜を形成する工程と、
前記トレンチ内から、前記増速酸化により形成された厚い膜厚を有するゲート絶縁膜を介して前記トレンチの外の半導体層上に延びたゲート電極を形成する工程と、を特徴とするトレンチゲート型トランジスタの製造方法。
【請求項８】
前記不純物はアルゴンであることを特徴とする請求項７に記載のトレンチゲート型トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２００９−８８１８６（Ｐ２００９−８８１８６Ａ）
【公開日】平成２１年４月２３日（２００９．４．２３）
【国際特許分類】
【出願番号】特願２００７−２５５０８９（Ｐ２００７−２５５０８９）
【出願日】平成１９年９月２８日（２００７．９．２８）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成２１年４月２３日（２００９．４．２３）
【国際特許分類】
【出願日】平成１９年９月２８日（２００７．９．２８）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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