半導体装置及びその製造方法並びにデータ処理システム
【課題】トレンチゲート型トランジスタのサブスレショルド特性の向上を図りつつ、ゲートトレンチの幅が縮小された高性能な半導体装置を提供する。
【解決手段】ゲートトレンチ１６の底部１６ｂは、ＳＴＩ１４から相対的に遠い第１の底部１６ｂ１と、ＳＴＩ１４から相対的に近い第２の底部１６ｂ２を有している。そして、活性領域１０ａのうち、ゲートトレンチの第２の底部１６ｂ２を構成する部分は、側壁チャネル領域１０ｄを構成し、ゲート電極１８とＳＴＩ１４との間に挟まれた薄膜ＳＯＩ構造を有している。一方、ゲートトレンチの第１の底部１６ｂ１を構成する部分は、副チャネル領域１０ｅとして機能する。第２の底部１６ｂ２の曲率半径は第１の底部１６ｂ１の曲率半径よりも大きい。ゲートトレンチ１６の幅方向の略中央部分においては、トレンチの底面が略平坦であるのに対し、幅方向の端部においては、トレンチの底面がほぼ全体的に湾曲している。
【解決手段】ゲートトレンチ１６の底部１６ｂは、ＳＴＩ１４から相対的に遠い第１の底部１６ｂ１と、ＳＴＩ１４から相対的に近い第２の底部１６ｂ２を有している。そして、活性領域１０ａのうち、ゲートトレンチの第２の底部１６ｂ２を構成する部分は、側壁チャネル領域１０ｄを構成し、ゲート電極１８とＳＴＩ１４との間に挟まれた薄膜ＳＯＩ構造を有している。一方、ゲートトレンチの第１の底部１６ｂ１を構成する部分は、副チャネル領域１０ｅとして機能する。第２の底部１６ｂ２の曲率半径は第１の底部１６ｂ１の曲率半径よりも大きい。ゲートトレンチ１６の幅方向の略中央部分においては、トレンチの底面が略平坦であるのに対し、幅方向の端部においては、トレンチの底面がほぼ全体的に湾曲している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、トレンチゲート型トランジスタを含む半導体装置及びその製造方法に関するものである。また、本発明はそのような半導体装置を用いて構成されたデータ処理システムに関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルの微細化に伴い、セルトランジスタのゲート長も短くせざるを得なくなってきている。しかし、ゲート長が短くなるほどトランジスタの短チャネル効果が顕著になり、サブスレショルド電流が増大するという問題がある。また、サブスレショルド電流を抑制するため基板の不純物濃度を高めた場合にはリーク電流が増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
【０００３】
この問題を回避するため、半導体基板に形成した溝（トレンチ）にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（リセスチャネルトランジスタともいう）が注目されている。トレンチゲート型トランジスタによれば、実効チャネル長を十分に確保することができ、最小加工寸法が９０ｎｍ以下の微細なＤＲＡＭも実現可能である。さらに最近は、リセス内に立体的なＳＯＩ（Silicon On Insulator）構造を形成し、そのシリコン層をチャネル領域として用いる方法も提案されている（特許文献１参照）。
【特許文献１】特開平８−２７４２７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
セルトランジスタの微細化を進めていくと、ゲートトレンチの幅を狭くする必要が生じる。このため、図１５に示すようにゲートトレンチ１６の底部の角部における曲率半径が小さくなり、サブスレショルド係数が増加するという問題がある。これは、曲率半径が小さい個所で、ゲート酸化膜容量に対するチャネル空乏層容量の比率が大きくなってしまうからと考えられる。よって、同じしきい値電圧の場合であれば、トレンチの角部の曲率半径が小さいほど待機時のリーク電流が増加する。このため、ゲートトレンチの幅を狭くすると、リフレッシュ特性が悪化するという問題があった。
【０００５】
本発明は上記課題を解決するものであり、本発明の目的は、トレンチゲート型トランジスタのサブスレショルド特性の向上を図りつつ、ゲートトレンチの幅が縮小された高性能な半導体装置を提供することにある。
【０００６】
また、本発明の他の目的は、そのような半導体装置の製造方法を提供することにある。
【０００７】
本発明のさらに他の目的は、そのような半導体装置を用いた高性能なデータ処理システムを提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の半導体装置は、ソース領域及びドレイン領域を有し、ソース領域とドレイン領域との間にゲートトレンチが形成された活性領域と、活性領域を取り囲む素子分離領域と、少なくとも一部がゲートトレンチ内に埋め込まれたゲート電極とを備え、ゲートトレンチの底部は、素子分離領域から相対的に遠い第１の底部と、素子分離領域から相対的に近い第２の底部を有し、第２の底部の曲率半径は第１の底部の曲率半径よりも大きいことを特徴とする。
【０００９】
本発明において、活性領域のうちゲートトレンチの第２の底部を構成する部分は、主チャネル領域として機能し、主チャネル領域はゲート電極と素子分離領域との間に挟まれた薄膜構造を有していることが好ましい。一方、活性領域のうちゲートトレンチの第１の底部を構成する部分は、副チャネル領域として機能することが好ましい。この場合において、主チャネル領域のしきい値は、副チャネル領域のしきい値よりも低いことが好ましい。さらに、ゲートトレンチの第２の底部は、逆アーチ型を有していることが好ましい。これによれば、側壁チャネル領域が極薄ＳＯＩ構造となり、ゲート−ソース間電圧ＶＧＳが低いときは側壁チャネル領域にのみ電流が流れ、ＶＧＳが高いときはトレンチ底部と側壁チャネル領域の両方に電流が流れるため、カットオフ特性を良好にすることができ、サブスレショルド特性を向上させることができる。
【００１０】
本発明において、素子分離領域の側壁面は、半導体基板に対して略垂直な上部側壁面及びテーパー形状を有する下部側壁面を有することが好ましい。この場合において、主チャネル領域は、ゲート電極と素子分離領域の下部側壁面との間に設けられていることが好ましい。素子分離領域の側壁面がこのような形状であれば、薄膜ＳＯＩ構造の逆アーチ型のチャネル領域を確実に形成することができ、側壁チャネル領域の高さを低く抑えることができる。
【００１１】
本発明においては、活性領域内におけるゲートトレンチの長さが４０〜７０ｎｍであり、ゲートトレンチの幅がゲートトレンチの長さの８０〜９０％であることが好ましい。ゲートトレンチの長さと幅が以上のような関係を有する場合には、逆アーチ型のチャネル構造を確実に形成することができる。
【００１２】
本発明の上記目的はまた、半導体基板上に素子分離領域を形成し、当該素子分離領域によって互いに分離された複数の活性領域を形成する工程と、活性領域と交差するゲートトレンチを形成する工程と、ゲートトレンチの内壁面にゲート酸化膜を形成する工程と、ゲート酸化膜が形成されたゲートトレンチ内にゲート電極を埋設する工程とを備え、ゲートトレンチを形成する工程は、ゲートトレンチの底部が、素子分離領域から相対的に遠い第１の底部と、素子分離領域から相対的に近い第２の底部を有し、第２の底部の曲率半径が第１の底部の曲率半径よりも大きくなるように、活性領域内の所定の領域をエッチングすることを特徴とする半導体装置の製造方法によっても達成される。
【００１３】
本発明において、ゲートトレンチを形成する工程は、活性領域のうち、ゲートトレンチの第２の底部を構成する主チャネル領域が、ゲート電極と素子分離領域との間に挟まれた薄膜構造を有するように、活性領域内の所定の領域をエッチングすることが好ましい。
【００１４】
本発明の上記目的はまた、上述した本発明による半導体装置を含むメモリデバイスと、データプロセッサと、ストレージデバイスと、Ｉ／Ｏデバイスとを備え、これらがシステムバスにより相互に接続されていることを特徴とするデータ処理システムによっても達成される。
【発明の効果】
【００１５】
本発明によれば、例えばゲート幅が９０ｎｍ以下の微細なトランジスタにおいてもチャネル領域の曲率半径を大きくすることができる。この場合、トランジスタの実効チャネル長が溝ゲートよりも短くなるが、チャネル領域が極薄ＳＯＩ構造となり、カットオフ特性が良好となるため、スレショルド特性を向上させることができる。その結果、リーク電流を抑制することができ、本構造をＤＲＡＭのメモリセルトランジスタに適用した場合には、リフレッシュ特性を改善することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図１は、本発明の好ましい実施形態による半導体装置の主要部のレイアウトを示す略平面図である。
【００１８】
本実施形態による半導体装置１００はＤＲＡＭのメモリセルであり、図１に示すように、セルトランジスタが形成される複数の活性領域１０ａと、活性領域１０ａを横切るように一方向に形成された複数のゲート電極１８とを備えている。図１には示さないが、ＤＲＡＭのメモリセルは１つのセルトランジスタと１つのセルキャパシタからなり、活性領域１０ａ内に形成されたセルトランジスタの上方にセルキャパシタが縦積みされた構造を有している。活性領域１０ａは、周囲をＳＴＩ（Shallow Trench Isolation）１４に囲まれた細長い平面形状を有しており、その長手方向はゲート電極１８の配設方向に対して所定の角度をなしている。各活性領域１０ａはいずれも２本のゲート電極１８と交差するようにレイアウトされている。
【００１９】
図２は、セルトランジスタの構造を示す模式図であって、（ａ）は図１のＡ−Ａ線に沿った断面を示し、（ｂ）はＢ−Ｂ線に沿った断面を示し、（ｃ）はＣ−Ｃ線に沿った断面を示している。
【００２０】
図２に示すように、セルトランジスタ２００は、活性領域１０ａ内に形成されたゲートトレンチ１６と、ゲートトレンチ１６の内壁面に形成されたゲート酸化膜１７と、ゲートトレンチ１６の内部に一部が埋め込まれたゲート電極１８と、ゲート電極１８の上面を保護するキャップ絶縁膜１９と、ゲート電極１８の側面を保護するサイドウォール絶縁膜２２と、活性領域１０ａの長手方向中央部及び両端部に設けられたＬＤＤ（Lightly Doped Drain）２０及びソース／ドレイン領域２１と、各ソース／ドレイン領域２１の上方に設けられたセルコンタクト２４とを備えている。
【００２１】
特に限定されるものではないが、本実施形態のゲート電極１８は、ＤＯＰＯＳ（Doped Poly-silicon）膜１８ａと、ＤＯＰＯＳ膜１８ａ上に形成された導電性多層膜１８ｂからなる。導電性多層膜１８ｂは、タングステンシリサイド膜（ＷＳｉｘ）と、ＷＳｉｘ膜上に形成された窒化タングステン（ＷＮ）膜と、ＷＮ膜上に形成されたタングステン（Ｗ）膜が順に積層された構造を有していることが好ましい。ＤＯＰＯＳ膜１８ａの下部はゲートトレンチ１６内に埋め込まれており、上部は基板面よりも上方に突出している。ＤＯＰＯＳ膜１８ａは約１００ｎｍ、ＷＳｉｘ膜は約１０ｎｍ、ＷＮ膜は約５ｎｍ、Ｗ膜は約７０ｎｍの厚さをそれぞれ有することが好ましい。
【００２２】
図３は、活性領域１０ａの構造を説明するための模式的な斜視図である。また図４は、ゲートトレンチ１６の構造を示す略断面図であり、（ａ）は図１のＤ１−Ｄ１線に沿った断面を示し、（ｂ）はＤ２−Ｄ２線に沿った断面を示し、（ｃ）はＢ１−Ｂ１線に沿った断面を示し、（ｄ）はＢ２−Ｂ２線に沿った断面を示している。
【００２３】
図３に示すように、一つの活性領域１０ａには２つのゲートトレンチ１６、１６が形成されている。活性領域１０ａ内におけるゲートトレンチ１６の長さＬ１は、ゲートトレンチ１６の幅Ｗ１よりも長いほうが好ましい。詳細には、ゲートトレンチ１６の長さＬ１は４０〜７０ｎｍであることが好ましく、ゲートトレンチ１６の幅Ｗ１はゲートトレンチ１６の長さＬ１の８０〜９０％であることが好ましい。ゲートトレンチ１６の幅Ｗ１が前記範囲内にある場合には、上述した本発明が解決しようとする課題が顕著に発生するからであり、ゲートトレンチ１６の長さＬ１と幅Ｗ１が以上のような関係を有する場合には、後述する逆アーチ型の側壁チャネル領域を形成しやすいからである。尚、ゲートトレンチ１６の長さＬ１とは、活性領域１０ａを横切る方向における距離を指す。したがって、ゲートトレンチ１６の長さＬ１は、活性領域１０ａの幅と実質的に一致する。
【００２４】
活性領域１０ａのうち、ゲートトレンチ１６の底部１６ｂを構成する部分は、チャネル領域として機能する。このような立体的なチャネル構造によれば、ゲートトレンチ１６の幅Ｗ１が狭い場合であっても十分な実効チャネル長を得ることができる。これにより、平面的な占有面積を縮小しつつ、サブスレショルド電流を抑制することが可能となる。
【００２５】
ゲートトレンチ１６の底部１６ｂは、ゲートトレンチ１６の長さ方向における略中央部、すなわち、素子分離領域１４から相対的に遠い第１の底部１６ｂ１と、ゲートトレンチ１６の長さ方向における略端部、すなわち、素子分離領域１４から相対的に近い第２の底部１６ｂ２を有している。そして、活性領域１０ａのうち、ゲートトレンチ１６の第２の底部１６ｂ２を構成する部分は、側壁チャネル領域１０ｄ（主チャネル領域）を構成し、ゲート電極１８と素子分離領域１４との間に挟まれた薄膜ＳＯＩ構造を有している。一方、活性領域１０ａのうち、ゲートトレンチ１６の第１の底部１６ｂ１を構成する部分は、副チャネル領域１０ｅとして機能する。
【００２６】
図３に示すように、第２の底部１６ｂ２の曲率半径は第１の底部１６ｂ１の曲率半径よりも大きい。本実施形態では、ゲートトレンチ１６の第１の底部１６ｂ１については、半導体基板と略平行な平坦面を有している一方（図４（ｂ）参照）、ゲートトレンチ１６の第２の底部１６ｂ２については逆アーチ型であり、平坦面をほとんど有していない（図４（ａ）参照）。
【００２７】
このような逆アーチ形状により、ゲートトレンチ１６の深さ（リセス量）は、図４（ａ）及び（ｂ）に示すように、ゲートトレンチ１６の幅方向（Ｗ１方向）の中央部において最も深く、両端部に近づくほど浅くなる。こうした断面形状は、ゲートトレンチ１６の長手方向（Ｌ１方向）の位置によって変化する。上述の通り、ゲートトレンチ１６の長手方向の略中央付近において切断した場合には、図４（ｂ）に示すように、トレンチの底面が略平坦であり、このため角部１６ａの曲率半径が小さい。つまり、角部１６ａのみが僅かに湾曲した逆アーチ型を有している。これに対し、ゲートトレンチ１６の長手方向の端部において切断した場合には、図4（ａ）に示すように、トレンチの底面がほぼ全体的に湾曲しており、このため角部１６ａの曲率半径が大きくなっている。
【００２８】
その結果、図４（ｃ）及び（ｄ）に示すように、活性領域１０ａ内におけるゲートトレンチ１６の長手方向の両側にシリコン薄膜１０ｄが逆アーチ型に残された構造となる。薄膜ＳＯＩ構造の側壁チャネル領域は、非常に薄く形成することが可能であり、これにより完全空乏化することができる。
【００２９】
上述の薄膜ＳＯＩ構造を確実に形成するためには、図４（ｃ）及び（ｄ）に示すように、ＳＴＩ１４の側壁面が逆テーパー形状（つまり、活性領域１０ａの側壁面が順テーパー形状）であることが好ましい。ＳＴＩ１４の側壁面の角度は９０度未満であればよいが、８８度以下であることがより好ましい。ただし、８０度以下では、ＳＯＩ構造が厚くなりすぎるため好ましくない。活性領域１０ａの側壁面がこのような傾斜を有する場合には、活性領域１０ａを掘り下げてゲートトレンチ１６を形成する際に、ＳＴＩ１４の側壁面に接するシリコン側壁１０ｄを確実に残存させることができる。
【００３０】
こうして形成されたシリコン薄膜からなるＳＯＩ構造は、ゲートトレンチ１６の底部１６ｂと共にチャネル領域（主チャネル領域）として機能する。したがって、セルトランジスタ２００のゲート−ソース間電圧ＶＧＳがしきい値電圧を超えたとき、側壁チャネル領域１０ｄに電流が流れる構造となる。特に、ＶＧＳが低いときは側壁チャネル領域１０ｄにのみ電流が流れ、ＶＧＳが高いときはトレンチ底部１６ｂと側壁チャネル領域１０ｄの両方に電流が流れる。リセスチャネルトランジスタがこのようなチャネル構造を有する場合には、従来の単純なリセスチャネルトランジスタよりもトランジスタの実効チャネル長が短くなるが、側壁チャネル領域１０ｄが極薄ＳＯＩ構造となり、カットオフ特性が良好となるため、サブスレショルド特性を向上させることができる。
【００３１】
また、側壁チャネル領域１０ｄの上部（ゲートトレンチ１６の第２の底部１６ｂ２）が逆アーチ形状を有することから、しきい値電圧Ｖｔｈの制御が容易である。一般に、空乏化トランジスタのＶｔｈを制御するためにはゲート電極の仕事関数を変える（例えばＮ＋ゲートからＰ＋ゲートに変更する）必要があるため、Ｖｔｈの微調整が難しい。しかし、本構造によれば、ゲート電極をＮ＋ゲートのままとしながら、ソース／ドレイン領域のイオン注入だけでＶｔｈを制御することができる。
【００３２】
このように、本実施形態の半導体装置は、側壁チャネル領域１０ｄの上部、すなわち、ゲートトレンチ１６の第２の底部１６ｂ２の曲率半径がゲートトレンチ１６の中央部における曲率半径よりも大きいことから、逆アーチ型の側壁チャネル領域１０ｄからなる薄膜ＳＯＩ構造を得ることが可能となる。逆アーチ型の側壁チャネル領域１０ｄが存在する場合、このような側壁チャネル領域１０ｄが存在しない場合と比べてトランジスタの実効チャネル長がやや短くなるが、逆アーチ型の側壁チャネル領域１０ｄは極薄ＳＯＩ構造となり、カットオフ特性が良好となるため、スレショルド特性を向上させることができる。その結果、リーク電流を抑制することができ、ＤＲＡＭのメモリセルトランジスタのリフレッシュ特性を改善することができる。
【００３３】
図５は、ＳＴＩ１４の形状の他の例を示す略断面図である。
【００３４】
図５に示すように、本実施形態のＳＴＩ１４は、側壁面全体がテーパー面で構成されているのではなく、基板面に対して垂直な上部側壁面１４ｔａと、逆テーパー形状を有する下部側壁面１４ｔｂとで構成されている。特に限定されるものではないが、ＳＴＩ１４の深さが２００ｎｍの場合、上部側壁面１４ｔａの高さは７０ｎｍ、下部側壁面１４ｔｂの高さは１３０ｎｍであることが好ましい。テーパーの角度は９０度未満であればよく、８８度以下であることが好ましい。ＳＴＩ１４がこのような形状であれば、上部側壁面に接する活性領域１０ａ内のシリコンはゲートトレンチ形成時のエッチングにより除去され、下部側壁面１４ｔｂに接するシリコンのみ残存がすることになるため、側壁チャネル領域の高さを低く抑えることができる。側壁チャネル領域がこのような形状であれば、チャネルの完全空乏化がさらに容易となり、カットオフ特性をさらに向上させることができる。
【００３５】
次に、図６乃至図１３を参照しながら、本発明の好ましい実施の形態による半導体装置の製造方法について詳細に説明する。
【００３６】
図６乃至図１３は、半導体装置１００の製造工程を示す略断面図であり、各図中の（ａ）は図１のＡ−Ａ断面、（ｂ）はＢ−Ｂ断面、（ｃ）はＣ−Ｃ断面にそれぞれ対応している。
【００３７】
本実施形態による半導体装置の製造工程では、まず図６に示すように、シリコン基板１０上にＳＴＩ用のマスクパターンを形成する。マスクパターンの形成では、シリコン基板１０の表面にパッド酸化膜１１及びシリコン窒化膜１２を順次形成する。特に限定されるものではないが、パッド酸化膜１１は約９ｎｍ、シリコン窒化膜１２は約１２０ｎｍの膜厚を有することが好ましい。パッド酸化膜１１は熱酸化により形成することができ、シリコン窒化膜１２はＨＤＰ−ＣＶＤ（High Density Plasma - Chemical Vapor Deposition）法により形成することができる。続いて、周知のフォトリソグラフィー及びエッチング技術を用いて、図１に示した活性領域１０ａを形成すべき領域にパッド酸化膜１１及びシリコン窒化膜１２を残存させる。このときパッド酸化膜１１がオーバーエッチングされるため、図示のようにシリコン基板１０の表面も少しエッチングされる。
【００３８】
次に、図７に示すように、シリコン窒化膜１２をマスクとしてシリコン基板１０をドライエッチングすることにより、シリコン基板１０に深さ約２００ｎｍのＳＴＩ用トレンチ１３を形成する。ＳＴＩ用トレンチ１３の側壁面全体が一定のテーパーを有する場合には、エッチング条件を一定とすればよい。また、図５に示したように、ＳＴＩ用トレンチ１３の側壁面１３ｔが垂直面を含む場合には、トレンチ形成時のエッチング条件を途中で切り替えればよい。垂直面を形成する際の条件としては、ＨＢｒ、Ｏ２、ＳＦ６等を含む混合ガスを用い、１０ｍＴｏｒｒの圧力、２００Ｗのパワーでエッチングすることができる。また、テーパー面を形成する際の条件としては、Ｃｌ２、Ｏ２、Ｎ２等を含む混合ガスを用い、１０ｍＴｏｒｒの圧力、１００Ｗのパワーでエッチングすることができる。
【００３９】
続いて、図８に示すように、ＳＴＩ用トレンチ１３の内部にシリコン酸化膜１４を埋設してＳＴＩを形成する。ＳＴＩの形成では、まずトレンチ１３の内壁面に下地膜としての薄いシリコン酸化膜（図示せず）を約１０００℃の熱酸化により形成する。その後、トレンチ１３の内部を含む基板全面に厚さ約４００〜５００ｎｍのシリコン酸化膜（素子分離膜）１４をＣＶＤ法によって堆積させる。
【００４０】
その後、シリコン窒化膜１２をストッパとして、シリコン酸化膜１４をＣＭＰ（Chemical Mechanical Polishing）法により研磨する。さらに、シリコン酸化膜１４の上部をフッ酸によるウェットエッチングにより除去し、続いて、シリコン窒化膜１２を１６０℃の熱リン酸によるウェットエッチングにより除去する。このとき、図８（ａ）に示すように、シリコン酸化膜１４の上面がシリコン基板１０の上面よりも上方に位置し、且つ、シリコン基板１０に対して略垂直な肩状部分１４ｓを持つように、上記シリコン酸化膜１４のエッチング量を制御する。肩状部分１４ｓの段差は、約３０ｎｍとするのが好ましい。
【００４１】
以上により、シリコン酸化膜１４からなるＳＴＩ及び複数の活性領域１０ａが完成する。
【００４２】
次に、図９に示すように、ゲートトレンチ用のマスクパターンを形成する。マスクパターンの形成では、ゲートトレンチ１６形成時のハードマスクとなる厚さ約１００〜１２０ｎｍのシリコン窒化膜１５を基板全面に形成する。続いて、フォトレジスト（図示せず）を用いて、ゲートトレンチ１６を形成すべき領域上に開口が形成されるように、シリコン窒化膜１５をドライエッチングによりパターニングする。これにより、シリコン窒化膜１５は、活性領域１０ａ上にゲートトレンチの幅に対応する開口１５ａを備えたマスク層となる。シリコン窒化膜１５のドライエッチングには、ＣＦ４、ＣＨＦ３等を含む混合ガスによる異方性ドライエッチングを用い、シリコン酸化膜１１、１４に対するエッチング速度比が８より大きい条件で行なうことが好ましい。
【００４３】
次に、図１０に示すように、シリコン窒化膜１５をマスクとして深さ約１２０〜１４０ｎｍのゲートトレンチ１６を形成する。ゲートトレンチ１６の形成では、まずパッド酸化膜１１をドライエッチングにより除去する。このドライエッチングはブレークスルーエッチングと呼ばれ、エッチングガスとしては、例えば、ＣＦ４，ＣＨＦ２及びＡｒを含む混合ガスを用いることができる。続いて、シリコン窒化膜１５及びシリコン酸化膜１４に対して高い選択比を持つドライエッチングに切り換え、シリコン窒化膜１７をマスクとしてシリコン基板１０をエッチングする。ゲートトレンチ形成のためのエッチングには、例えば、Ｃｌ２、ＨＢｒ、Ｏ２を含む混合ガスによる異方性ドライエッチングを用い、シリコン酸化膜１４に対するエッチング速度比が１５より大きい条件で行なうことが好ましい。
【００４４】
ゲートトレンチ１６を形成するためのドライエッチングは、シリコン窒化膜１５だけでなく、ＳＴＩの材料であるシリコン酸化膜１４に対しても高い選択比を持つため、図１０（ｂ）に示すように、上述のシリコン酸化膜１４の肩状部分１４ｓがマスクとして機能し、ゲートトレンチ１６の両側にシリコン基板１０の一部がエッチングされずに薄く残存する。この薄く残ったシリコン薄膜１０ｄの高さは約２５〜５５ｎｍとなる。
【００４５】
次に、図１１に示すように、ゲートトレンチ１６の内壁面にゲート酸化膜１７を形成する。ゲート酸化膜１７の形成では、まずゲートトレンチ１６の内壁面に厚さは約１０ｎｍの犠牲酸化膜（図示せず）を形成する。次いで、熱リン酸を用いたウェットエッチングにより、シリコン窒化膜１５を除去し、さらにフッ酸を用いたウェットエッチングにより、犠牲酸化膜を除去する。こうして、ゲートトレンチ形成後の工程においてその内壁面が受けたダメージを犠牲酸化膜と共に除去するので、ダメージのない清浄な内壁面が再生される。その後、ゲートトレンチ１６の内壁面に厚さ約８ｎｍのゲート酸化膜１７を熱酸化により形成する。以上により、ゲート酸化膜１７が完成する。
【００４６】
次に、図１２に示すように、ゲート電極１８及びキャップ絶縁膜１９を形成する。詳細には、まずゲートトレンチ１６内を含む基板全面に厚さ約１００ｎｍのＤＯＰＯＳ膜１８ａを堆積させ、さらにその上に導電性多層膜１８ｂとして厚さ約１０ｎｍのタングステンシリサイド膜（ＷＳｉｘ）膜、厚さ約５ｎｍの窒化タングステン膜（ＷＮ）、厚さ約７０ｎｍのタングステン膜（Ｗ）、及び厚さ約１４０ｎｍのシリコン窒化膜１９をこの順で形成する。次に、この多層膜をゲートトレンチ１６に沿って直線状にパターニングする。これにより、ゲートトレンチ１６内に埋め込まれた部分とシリコン基板１０の表面よりも突出した部分を有するメモリセルトランジスタのトレンチゲートが完成する。
【００４７】
続いて、図１３に示すように、ゲート電極１８及びキャップ絶縁膜１９をマスクとしてイオン注入を行い、活性領域１０ａの長手方向中央部及び両端部に、ＬＤＤ（Lightly Doped Drain）２０及びソース／ドレイン領域２１を形成する。ＮチャネルＭＯＳトランジスタの場合には、Ｐ、Ａｓ等のＮ型不純物を、またＰチャネルＭＯＳトランジスタの場合には、Ｂ、ＢＦ２、Ｉｎ等のＰ型不純物を、それぞれ所定の条件でイオン注入すればよい。
【００４８】
次に、ゲート電極１８の側面に厚さ約２５ｎｍのサイドウォール絶縁膜２２を形成し、その後、シリコン酸化膜からなる層間絶縁膜２３を形成し、ソース／ドレイン領域２１の上方にセルコンタクト２４を形成する。以上により、図２に示したリセスチャネルセルトランジスタ２００が完成する。
【００４９】
その後は図示を省略するが、セルキャパシタや配線等を通常の方法により形成し、ＤＲＡＭのメモリセルが完成する。
【００５０】
以上説明したように、本実施形態の製造方法によれば、ゲートトレンチ内に極薄ＳＯＩ構造のチャネル領域を形成することができるので、リセスチャネルトランジスタのスレショルド特性を向上させることができる。
【００５１】
図１４は、本発明の好ましい実施形態による半導体装置を用いたデータ処理システム３００の構成を示すブロック図であり、本実施形態による半導体装置がＤＲＡＭである場合を示している。
【００５２】
図１４に示すデータ処理システム３００は、データプロセッサ３２０と、本実施形態による半導体装置（ＤＲＡＭ）３３０が、システムバス３１０を介して相互に接続された構成を有している。データプロセッサ３２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１４においては簡単のため、システムバス３１０を介してデータプロセッサ３２０とＤＲＡＭ３３０とが接続されているが、システムバス３１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【００５３】
また、図１４には、簡単のためシステムバス３１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１４に示すメモリシステムデータ処理システムでは、ストレージデバイス３４０、Ｉ／Ｏデバイス３５０、ＲＯＭ３６０がシステムバス３１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【００５４】
ストレージデバイス３４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス３５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス３５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図１４に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【００５５】
本発明は、以上の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、これらも本発明の範囲に包含されるものであることは言うまでもない。
【００５６】
例えば、上記実施形態においては、本発明をＤＲＡＭのセルトランジスタに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、他のトランジスタに適用することも可能である。さらに、上記実施形態では、半導体基板としてシリコン基板を用いているが、本発明はシリコン基板に限定されるものではなく、他の半導体材料を用いてもかまわない。
【図面の簡単な説明】
【００５７】
【図１】図１は、本発明の好ましい実施形態による半導体装置の一例であるＤＲＡＭのメモリセルのレイアウトを示す略平面図である。
【図２】図２は、セルトランジスタの構造を示す模式図であって、（ａ）は図１のＡ−Ａ断面、（ｂ）はＢ−Ｂ断面、（ｃ）はＣ−Ｃ断面に対応するものである。
【図３】図３、活性領域１０ａの構造を示す略斜視図である。
【図４】図４は、ゲートトレンチ１６の構造を示す略断面図であり、（ａ）は図１のＡ１−Ａ１断面、（ｂ）はＡ２−Ａ２断面、（ｃ）はＤ１−Ｄ１断面、（ｄ）はＤ２−Ｄ２断面に対応するものである。
【図５】図５は、ＳＴＩの形状の他の例を示す略断面図である。
【図６】図６は、半導体装置１００の製造工程（ＳＴＩ用マスクの形成）を示す略断面図である。
【図７】図７は、半導体装置１００の製造工程（ＳＴＩ用トレンチの形成）を示す略断面図である。
【図８】図８は、半導体装置１００の製造工程（ＳＴＩの形成）を示す略断面図である。
【図９】図９は、半導体装置１００の製造工程（ゲートトレンチ用マスクの形成）を示す略断面図である。
【図１０】図１０は、半導体装置１００の製造工程（ゲートトレンチの形成）を示す略断面図である。
【図１１】図１１は、半導体装置１００の製造工程（ゲート酸化膜の形成）を示す略断面図である。
【図１２】図１２は、半導体装置１００の製造工程（ゲート電極及びキャップ絶縁膜の形成）を示す略断面図である。
【図１３】図１３は、半導体装置１００の製造工程（ＬＤＤ及びソース／ドレイン領域の形成）を示す略断面図である。
【図１４】図１４は、本発明の好ましい実施形態による半導体装置を用いたデータ処理システム３００の構成を示すブロック図であり、本実施形態による半導体装置がＤＲＡＭである場合を示している。
【図１５】図１５は、従来のゲートトレンチの形状を示す略断面図である。
【符号の説明】
【００５８】
１０ シリコン基板
１０ａ 活性領域
１０ｄ シリコン薄膜（側壁チャネル領域／主チャネル領域）
１０ｅ 副チャネル領域
１１ シリコン酸化膜（パッド酸化膜）
１２ シリコン窒化膜
１３ ＳＴＩ用トレンチ
１３ｔ ＳＴＩの側壁面
１３ｔａ 上部側壁面
１３ｔｂ 下部側壁面
１４ シリコン酸化膜（ＳＴＩ）
１４ｓ ＳＴＩの肩状部分
１４ｔ ＳＴＩの側壁面
１４ｔａ 上部側壁面
１４ｔｂ 下部側壁面
１５ シリコン窒化膜（ハードマスク）
１５ａ 開口
１６ ゲートトレンチ
１６ａ ゲートトレンチの角部
１６ｂ ゲートトレンチの底部
１６ｂ１ ゲートトレンチの第１の底部
１６ｂ２ ゲートトレンチの第２の底部
１７ ゲート酸化膜
１８ ゲート電極
１８ａ ＤＯＰＯＳ膜
１８ｂ 導電性多層膜
１９ シリコン窒化膜（キャップ絶縁膜）
２１ ソース／ドレイン領域
２２ サイドウォール絶縁膜
２３ 層間絶縁膜
２４ セルコンタクト
１００ 半導体装置
２００ セルトランジスタ
３００ データ処理システム
３１０ システムバス
３２０ データプロセッサ
３４０ ストレージデバイス
３５０ デバイス
Ｗ１ ゲートトレンチの幅
Ｌ１ ゲートトレンチの長さ
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、トレンチゲート型トランジスタを含む半導体装置及びその製造方法に関するものである。また、本発明はそのような半導体装置を用いて構成されたデータ処理システムに関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルの微細化に伴い、セルトランジスタのゲート長も短くせざるを得なくなってきている。しかし、ゲート長が短くなるほどトランジスタの短チャネル効果が顕著になり、サブスレショルド電流が増大するという問題がある。また、サブスレショルド電流を抑制するため基板の不純物濃度を高めた場合にはリーク電流が増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
【０００３】
この問題を回避するため、半導体基板に形成した溝（トレンチ）にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（リセスチャネルトランジスタともいう）が注目されている。トレンチゲート型トランジスタによれば、実効チャネル長を十分に確保することができ、最小加工寸法が９０ｎｍ以下の微細なＤＲＡＭも実現可能である。さらに最近は、リセス内に立体的なＳＯＩ（Silicon On Insulator）構造を形成し、そのシリコン層をチャネル領域として用いる方法も提案されている（特許文献１参照）。
【特許文献１】特開平８−２７４２７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
セルトランジスタの微細化を進めていくと、ゲートトレンチの幅を狭くする必要が生じる。このため、図１５に示すようにゲートトレンチ１６の底部の角部における曲率半径が小さくなり、サブスレショルド係数が増加するという問題がある。これは、曲率半径が小さい個所で、ゲート酸化膜容量に対するチャネル空乏層容量の比率が大きくなってしまうからと考えられる。よって、同じしきい値電圧の場合であれば、トレンチの角部の曲率半径が小さいほど待機時のリーク電流が増加する。このため、ゲートトレンチの幅を狭くすると、リフレッシュ特性が悪化するという問題があった。
【０００５】
本発明は上記課題を解決するものであり、本発明の目的は、トレンチゲート型トランジスタのサブスレショルド特性の向上を図りつつ、ゲートトレンチの幅が縮小された高性能な半導体装置を提供することにある。
【０００６】
また、本発明の他の目的は、そのような半導体装置の製造方法を提供することにある。
【０００７】
本発明のさらに他の目的は、そのような半導体装置を用いた高性能なデータ処理システムを提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の半導体装置は、ソース領域及びドレイン領域を有し、ソース領域とドレイン領域との間にゲートトレンチが形成された活性領域と、活性領域を取り囲む素子分離領域と、少なくとも一部がゲートトレンチ内に埋め込まれたゲート電極とを備え、ゲートトレンチの底部は、素子分離領域から相対的に遠い第１の底部と、素子分離領域から相対的に近い第２の底部を有し、第２の底部の曲率半径は第１の底部の曲率半径よりも大きいことを特徴とする。
【０００９】
本発明において、活性領域のうちゲートトレンチの第２の底部を構成する部分は、主チャネル領域として機能し、主チャネル領域はゲート電極と素子分離領域との間に挟まれた薄膜構造を有していることが好ましい。一方、活性領域のうちゲートトレンチの第１の底部を構成する部分は、副チャネル領域として機能することが好ましい。この場合において、主チャネル領域のしきい値は、副チャネル領域のしきい値よりも低いことが好ましい。さらに、ゲートトレンチの第２の底部は、逆アーチ型を有していることが好ましい。これによれば、側壁チャネル領域が極薄ＳＯＩ構造となり、ゲート−ソース間電圧ＶＧＳが低いときは側壁チャネル領域にのみ電流が流れ、ＶＧＳが高いときはトレンチ底部と側壁チャネル領域の両方に電流が流れるため、カットオフ特性を良好にすることができ、サブスレショルド特性を向上させることができる。
【００１０】
本発明において、素子分離領域の側壁面は、半導体基板に対して略垂直な上部側壁面及びテーパー形状を有する下部側壁面を有することが好ましい。この場合において、主チャネル領域は、ゲート電極と素子分離領域の下部側壁面との間に設けられていることが好ましい。素子分離領域の側壁面がこのような形状であれば、薄膜ＳＯＩ構造の逆アーチ型のチャネル領域を確実に形成することができ、側壁チャネル領域の高さを低く抑えることができる。
【００１１】
本発明においては、活性領域内におけるゲートトレンチの長さが４０〜７０ｎｍであり、ゲートトレンチの幅がゲートトレンチの長さの８０〜９０％であることが好ましい。ゲートトレンチの長さと幅が以上のような関係を有する場合には、逆アーチ型のチャネル構造を確実に形成することができる。
【００１２】
本発明の上記目的はまた、半導体基板上に素子分離領域を形成し、当該素子分離領域によって互いに分離された複数の活性領域を形成する工程と、活性領域と交差するゲートトレンチを形成する工程と、ゲートトレンチの内壁面にゲート酸化膜を形成する工程と、ゲート酸化膜が形成されたゲートトレンチ内にゲート電極を埋設する工程とを備え、ゲートトレンチを形成する工程は、ゲートトレンチの底部が、素子分離領域から相対的に遠い第１の底部と、素子分離領域から相対的に近い第２の底部を有し、第２の底部の曲率半径が第１の底部の曲率半径よりも大きくなるように、活性領域内の所定の領域をエッチングすることを特徴とする半導体装置の製造方法によっても達成される。
【００１３】
本発明において、ゲートトレンチを形成する工程は、活性領域のうち、ゲートトレンチの第２の底部を構成する主チャネル領域が、ゲート電極と素子分離領域との間に挟まれた薄膜構造を有するように、活性領域内の所定の領域をエッチングすることが好ましい。
【００１４】
本発明の上記目的はまた、上述した本発明による半導体装置を含むメモリデバイスと、データプロセッサと、ストレージデバイスと、Ｉ／Ｏデバイスとを備え、これらがシステムバスにより相互に接続されていることを特徴とするデータ処理システムによっても達成される。
【発明の効果】
【００１５】
本発明によれば、例えばゲート幅が９０ｎｍ以下の微細なトランジスタにおいてもチャネル領域の曲率半径を大きくすることができる。この場合、トランジスタの実効チャネル長が溝ゲートよりも短くなるが、チャネル領域が極薄ＳＯＩ構造となり、カットオフ特性が良好となるため、スレショルド特性を向上させることができる。その結果、リーク電流を抑制することができ、本構造をＤＲＡＭのメモリセルトランジスタに適用した場合には、リフレッシュ特性を改善することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図１は、本発明の好ましい実施形態による半導体装置の主要部のレイアウトを示す略平面図である。
【００１８】
本実施形態による半導体装置１００はＤＲＡＭのメモリセルであり、図１に示すように、セルトランジスタが形成される複数の活性領域１０ａと、活性領域１０ａを横切るように一方向に形成された複数のゲート電極１８とを備えている。図１には示さないが、ＤＲＡＭのメモリセルは１つのセルトランジスタと１つのセルキャパシタからなり、活性領域１０ａ内に形成されたセルトランジスタの上方にセルキャパシタが縦積みされた構造を有している。活性領域１０ａは、周囲をＳＴＩ（Shallow Trench Isolation）１４に囲まれた細長い平面形状を有しており、その長手方向はゲート電極１８の配設方向に対して所定の角度をなしている。各活性領域１０ａはいずれも２本のゲート電極１８と交差するようにレイアウトされている。
【００１９】
図２は、セルトランジスタの構造を示す模式図であって、（ａ）は図１のＡ−Ａ線に沿った断面を示し、（ｂ）はＢ−Ｂ線に沿った断面を示し、（ｃ）はＣ−Ｃ線に沿った断面を示している。
【００２０】
図２に示すように、セルトランジスタ２００は、活性領域１０ａ内に形成されたゲートトレンチ１６と、ゲートトレンチ１６の内壁面に形成されたゲート酸化膜１７と、ゲートトレンチ１６の内部に一部が埋め込まれたゲート電極１８と、ゲート電極１８の上面を保護するキャップ絶縁膜１９と、ゲート電極１８の側面を保護するサイドウォール絶縁膜２２と、活性領域１０ａの長手方向中央部及び両端部に設けられたＬＤＤ（Lightly Doped Drain）２０及びソース／ドレイン領域２１と、各ソース／ドレイン領域２１の上方に設けられたセルコンタクト２４とを備えている。
【００２１】
特に限定されるものではないが、本実施形態のゲート電極１８は、ＤＯＰＯＳ（Doped Poly-silicon）膜１８ａと、ＤＯＰＯＳ膜１８ａ上に形成された導電性多層膜１８ｂからなる。導電性多層膜１８ｂは、タングステンシリサイド膜（ＷＳｉｘ）と、ＷＳｉｘ膜上に形成された窒化タングステン（ＷＮ）膜と、ＷＮ膜上に形成されたタングステン（Ｗ）膜が順に積層された構造を有していることが好ましい。ＤＯＰＯＳ膜１８ａの下部はゲートトレンチ１６内に埋め込まれており、上部は基板面よりも上方に突出している。ＤＯＰＯＳ膜１８ａは約１００ｎｍ、ＷＳｉｘ膜は約１０ｎｍ、ＷＮ膜は約５ｎｍ、Ｗ膜は約７０ｎｍの厚さをそれぞれ有することが好ましい。
【００２２】
図３は、活性領域１０ａの構造を説明するための模式的な斜視図である。また図４は、ゲートトレンチ１６の構造を示す略断面図であり、（ａ）は図１のＤ１−Ｄ１線に沿った断面を示し、（ｂ）はＤ２−Ｄ２線に沿った断面を示し、（ｃ）はＢ１−Ｂ１線に沿った断面を示し、（ｄ）はＢ２−Ｂ２線に沿った断面を示している。
【００２３】
図３に示すように、一つの活性領域１０ａには２つのゲートトレンチ１６、１６が形成されている。活性領域１０ａ内におけるゲートトレンチ１６の長さＬ１は、ゲートトレンチ１６の幅Ｗ１よりも長いほうが好ましい。詳細には、ゲートトレンチ１６の長さＬ１は４０〜７０ｎｍであることが好ましく、ゲートトレンチ１６の幅Ｗ１はゲートトレンチ１６の長さＬ１の８０〜９０％であることが好ましい。ゲートトレンチ１６の幅Ｗ１が前記範囲内にある場合には、上述した本発明が解決しようとする課題が顕著に発生するからであり、ゲートトレンチ１６の長さＬ１と幅Ｗ１が以上のような関係を有する場合には、後述する逆アーチ型の側壁チャネル領域を形成しやすいからである。尚、ゲートトレンチ１６の長さＬ１とは、活性領域１０ａを横切る方向における距離を指す。したがって、ゲートトレンチ１６の長さＬ１は、活性領域１０ａの幅と実質的に一致する。
【００２４】
活性領域１０ａのうち、ゲートトレンチ１６の底部１６ｂを構成する部分は、チャネル領域として機能する。このような立体的なチャネル構造によれば、ゲートトレンチ１６の幅Ｗ１が狭い場合であっても十分な実効チャネル長を得ることができる。これにより、平面的な占有面積を縮小しつつ、サブスレショルド電流を抑制することが可能となる。
【００２５】
ゲートトレンチ１６の底部１６ｂは、ゲートトレンチ１６の長さ方向における略中央部、すなわち、素子分離領域１４から相対的に遠い第１の底部１６ｂ１と、ゲートトレンチ１６の長さ方向における略端部、すなわち、素子分離領域１４から相対的に近い第２の底部１６ｂ２を有している。そして、活性領域１０ａのうち、ゲートトレンチ１６の第２の底部１６ｂ２を構成する部分は、側壁チャネル領域１０ｄ（主チャネル領域）を構成し、ゲート電極１８と素子分離領域１４との間に挟まれた薄膜ＳＯＩ構造を有している。一方、活性領域１０ａのうち、ゲートトレンチ１６の第１の底部１６ｂ１を構成する部分は、副チャネル領域１０ｅとして機能する。
【００２６】
図３に示すように、第２の底部１６ｂ２の曲率半径は第１の底部１６ｂ１の曲率半径よりも大きい。本実施形態では、ゲートトレンチ１６の第１の底部１６ｂ１については、半導体基板と略平行な平坦面を有している一方（図４（ｂ）参照）、ゲートトレンチ１６の第２の底部１６ｂ２については逆アーチ型であり、平坦面をほとんど有していない（図４（ａ）参照）。
【００２７】
このような逆アーチ形状により、ゲートトレンチ１６の深さ（リセス量）は、図４（ａ）及び（ｂ）に示すように、ゲートトレンチ１６の幅方向（Ｗ１方向）の中央部において最も深く、両端部に近づくほど浅くなる。こうした断面形状は、ゲートトレンチ１６の長手方向（Ｌ１方向）の位置によって変化する。上述の通り、ゲートトレンチ１６の長手方向の略中央付近において切断した場合には、図４（ｂ）に示すように、トレンチの底面が略平坦であり、このため角部１６ａの曲率半径が小さい。つまり、角部１６ａのみが僅かに湾曲した逆アーチ型を有している。これに対し、ゲートトレンチ１６の長手方向の端部において切断した場合には、図4（ａ）に示すように、トレンチの底面がほぼ全体的に湾曲しており、このため角部１６ａの曲率半径が大きくなっている。
【００２８】
その結果、図４（ｃ）及び（ｄ）に示すように、活性領域１０ａ内におけるゲートトレンチ１６の長手方向の両側にシリコン薄膜１０ｄが逆アーチ型に残された構造となる。薄膜ＳＯＩ構造の側壁チャネル領域は、非常に薄く形成することが可能であり、これにより完全空乏化することができる。
【００２９】
上述の薄膜ＳＯＩ構造を確実に形成するためには、図４（ｃ）及び（ｄ）に示すように、ＳＴＩ１４の側壁面が逆テーパー形状（つまり、活性領域１０ａの側壁面が順テーパー形状）であることが好ましい。ＳＴＩ１４の側壁面の角度は９０度未満であればよいが、８８度以下であることがより好ましい。ただし、８０度以下では、ＳＯＩ構造が厚くなりすぎるため好ましくない。活性領域１０ａの側壁面がこのような傾斜を有する場合には、活性領域１０ａを掘り下げてゲートトレンチ１６を形成する際に、ＳＴＩ１４の側壁面に接するシリコン側壁１０ｄを確実に残存させることができる。
【００３０】
こうして形成されたシリコン薄膜からなるＳＯＩ構造は、ゲートトレンチ１６の底部１６ｂと共にチャネル領域（主チャネル領域）として機能する。したがって、セルトランジスタ２００のゲート−ソース間電圧ＶＧＳがしきい値電圧を超えたとき、側壁チャネル領域１０ｄに電流が流れる構造となる。特に、ＶＧＳが低いときは側壁チャネル領域１０ｄにのみ電流が流れ、ＶＧＳが高いときはトレンチ底部１６ｂと側壁チャネル領域１０ｄの両方に電流が流れる。リセスチャネルトランジスタがこのようなチャネル構造を有する場合には、従来の単純なリセスチャネルトランジスタよりもトランジスタの実効チャネル長が短くなるが、側壁チャネル領域１０ｄが極薄ＳＯＩ構造となり、カットオフ特性が良好となるため、サブスレショルド特性を向上させることができる。
【００３１】
また、側壁チャネル領域１０ｄの上部（ゲートトレンチ１６の第２の底部１６ｂ２）が逆アーチ形状を有することから、しきい値電圧Ｖｔｈの制御が容易である。一般に、空乏化トランジスタのＶｔｈを制御するためにはゲート電極の仕事関数を変える（例えばＮ＋ゲートからＰ＋ゲートに変更する）必要があるため、Ｖｔｈの微調整が難しい。しかし、本構造によれば、ゲート電極をＮ＋ゲートのままとしながら、ソース／ドレイン領域のイオン注入だけでＶｔｈを制御することができる。
【００３２】
このように、本実施形態の半導体装置は、側壁チャネル領域１０ｄの上部、すなわち、ゲートトレンチ１６の第２の底部１６ｂ２の曲率半径がゲートトレンチ１６の中央部における曲率半径よりも大きいことから、逆アーチ型の側壁チャネル領域１０ｄからなる薄膜ＳＯＩ構造を得ることが可能となる。逆アーチ型の側壁チャネル領域１０ｄが存在する場合、このような側壁チャネル領域１０ｄが存在しない場合と比べてトランジスタの実効チャネル長がやや短くなるが、逆アーチ型の側壁チャネル領域１０ｄは極薄ＳＯＩ構造となり、カットオフ特性が良好となるため、スレショルド特性を向上させることができる。その結果、リーク電流を抑制することができ、ＤＲＡＭのメモリセルトランジスタのリフレッシュ特性を改善することができる。
【００３３】
図５は、ＳＴＩ１４の形状の他の例を示す略断面図である。
【００３４】
図５に示すように、本実施形態のＳＴＩ１４は、側壁面全体がテーパー面で構成されているのではなく、基板面に対して垂直な上部側壁面１４ｔａと、逆テーパー形状を有する下部側壁面１４ｔｂとで構成されている。特に限定されるものではないが、ＳＴＩ１４の深さが２００ｎｍの場合、上部側壁面１４ｔａの高さは７０ｎｍ、下部側壁面１４ｔｂの高さは１３０ｎｍであることが好ましい。テーパーの角度は９０度未満であればよく、８８度以下であることが好ましい。ＳＴＩ１４がこのような形状であれば、上部側壁面に接する活性領域１０ａ内のシリコンはゲートトレンチ形成時のエッチングにより除去され、下部側壁面１４ｔｂに接するシリコンのみ残存がすることになるため、側壁チャネル領域の高さを低く抑えることができる。側壁チャネル領域がこのような形状であれば、チャネルの完全空乏化がさらに容易となり、カットオフ特性をさらに向上させることができる。
【００３５】
次に、図６乃至図１３を参照しながら、本発明の好ましい実施の形態による半導体装置の製造方法について詳細に説明する。
【００３６】
図６乃至図１３は、半導体装置１００の製造工程を示す略断面図であり、各図中の（ａ）は図１のＡ−Ａ断面、（ｂ）はＢ−Ｂ断面、（ｃ）はＣ−Ｃ断面にそれぞれ対応している。
【００３７】
本実施形態による半導体装置の製造工程では、まず図６に示すように、シリコン基板１０上にＳＴＩ用のマスクパターンを形成する。マスクパターンの形成では、シリコン基板１０の表面にパッド酸化膜１１及びシリコン窒化膜１２を順次形成する。特に限定されるものではないが、パッド酸化膜１１は約９ｎｍ、シリコン窒化膜１２は約１２０ｎｍの膜厚を有することが好ましい。パッド酸化膜１１は熱酸化により形成することができ、シリコン窒化膜１２はＨＤＰ−ＣＶＤ（High Density Plasma - Chemical Vapor Deposition）法により形成することができる。続いて、周知のフォトリソグラフィー及びエッチング技術を用いて、図１に示した活性領域１０ａを形成すべき領域にパッド酸化膜１１及びシリコン窒化膜１２を残存させる。このときパッド酸化膜１１がオーバーエッチングされるため、図示のようにシリコン基板１０の表面も少しエッチングされる。
【００３８】
次に、図７に示すように、シリコン窒化膜１２をマスクとしてシリコン基板１０をドライエッチングすることにより、シリコン基板１０に深さ約２００ｎｍのＳＴＩ用トレンチ１３を形成する。ＳＴＩ用トレンチ１３の側壁面全体が一定のテーパーを有する場合には、エッチング条件を一定とすればよい。また、図５に示したように、ＳＴＩ用トレンチ１３の側壁面１３ｔが垂直面を含む場合には、トレンチ形成時のエッチング条件を途中で切り替えればよい。垂直面を形成する際の条件としては、ＨＢｒ、Ｏ２、ＳＦ６等を含む混合ガスを用い、１０ｍＴｏｒｒの圧力、２００Ｗのパワーでエッチングすることができる。また、テーパー面を形成する際の条件としては、Ｃｌ２、Ｏ２、Ｎ２等を含む混合ガスを用い、１０ｍＴｏｒｒの圧力、１００Ｗのパワーでエッチングすることができる。
【００３９】
続いて、図８に示すように、ＳＴＩ用トレンチ１３の内部にシリコン酸化膜１４を埋設してＳＴＩを形成する。ＳＴＩの形成では、まずトレンチ１３の内壁面に下地膜としての薄いシリコン酸化膜（図示せず）を約１０００℃の熱酸化により形成する。その後、トレンチ１３の内部を含む基板全面に厚さ約４００〜５００ｎｍのシリコン酸化膜（素子分離膜）１４をＣＶＤ法によって堆積させる。
【００４０】
その後、シリコン窒化膜１２をストッパとして、シリコン酸化膜１４をＣＭＰ（Chemical Mechanical Polishing）法により研磨する。さらに、シリコン酸化膜１４の上部をフッ酸によるウェットエッチングにより除去し、続いて、シリコン窒化膜１２を１６０℃の熱リン酸によるウェットエッチングにより除去する。このとき、図８（ａ）に示すように、シリコン酸化膜１４の上面がシリコン基板１０の上面よりも上方に位置し、且つ、シリコン基板１０に対して略垂直な肩状部分１４ｓを持つように、上記シリコン酸化膜１４のエッチング量を制御する。肩状部分１４ｓの段差は、約３０ｎｍとするのが好ましい。
【００４１】
以上により、シリコン酸化膜１４からなるＳＴＩ及び複数の活性領域１０ａが完成する。
【００４２】
次に、図９に示すように、ゲートトレンチ用のマスクパターンを形成する。マスクパターンの形成では、ゲートトレンチ１６形成時のハードマスクとなる厚さ約１００〜１２０ｎｍのシリコン窒化膜１５を基板全面に形成する。続いて、フォトレジスト（図示せず）を用いて、ゲートトレンチ１６を形成すべき領域上に開口が形成されるように、シリコン窒化膜１５をドライエッチングによりパターニングする。これにより、シリコン窒化膜１５は、活性領域１０ａ上にゲートトレンチの幅に対応する開口１５ａを備えたマスク層となる。シリコン窒化膜１５のドライエッチングには、ＣＦ４、ＣＨＦ３等を含む混合ガスによる異方性ドライエッチングを用い、シリコン酸化膜１１、１４に対するエッチング速度比が８より大きい条件で行なうことが好ましい。
【００４３】
次に、図１０に示すように、シリコン窒化膜１５をマスクとして深さ約１２０〜１４０ｎｍのゲートトレンチ１６を形成する。ゲートトレンチ１６の形成では、まずパッド酸化膜１１をドライエッチングにより除去する。このドライエッチングはブレークスルーエッチングと呼ばれ、エッチングガスとしては、例えば、ＣＦ４，ＣＨＦ２及びＡｒを含む混合ガスを用いることができる。続いて、シリコン窒化膜１５及びシリコン酸化膜１４に対して高い選択比を持つドライエッチングに切り換え、シリコン窒化膜１７をマスクとしてシリコン基板１０をエッチングする。ゲートトレンチ形成のためのエッチングには、例えば、Ｃｌ２、ＨＢｒ、Ｏ２を含む混合ガスによる異方性ドライエッチングを用い、シリコン酸化膜１４に対するエッチング速度比が１５より大きい条件で行なうことが好ましい。
【００４４】
ゲートトレンチ１６を形成するためのドライエッチングは、シリコン窒化膜１５だけでなく、ＳＴＩの材料であるシリコン酸化膜１４に対しても高い選択比を持つため、図１０（ｂ）に示すように、上述のシリコン酸化膜１４の肩状部分１４ｓがマスクとして機能し、ゲートトレンチ１６の両側にシリコン基板１０の一部がエッチングされずに薄く残存する。この薄く残ったシリコン薄膜１０ｄの高さは約２５〜５５ｎｍとなる。
【００４５】
次に、図１１に示すように、ゲートトレンチ１６の内壁面にゲート酸化膜１７を形成する。ゲート酸化膜１７の形成では、まずゲートトレンチ１６の内壁面に厚さは約１０ｎｍの犠牲酸化膜（図示せず）を形成する。次いで、熱リン酸を用いたウェットエッチングにより、シリコン窒化膜１５を除去し、さらにフッ酸を用いたウェットエッチングにより、犠牲酸化膜を除去する。こうして、ゲートトレンチ形成後の工程においてその内壁面が受けたダメージを犠牲酸化膜と共に除去するので、ダメージのない清浄な内壁面が再生される。その後、ゲートトレンチ１６の内壁面に厚さ約８ｎｍのゲート酸化膜１７を熱酸化により形成する。以上により、ゲート酸化膜１７が完成する。
【００４６】
次に、図１２に示すように、ゲート電極１８及びキャップ絶縁膜１９を形成する。詳細には、まずゲートトレンチ１６内を含む基板全面に厚さ約１００ｎｍのＤＯＰＯＳ膜１８ａを堆積させ、さらにその上に導電性多層膜１８ｂとして厚さ約１０ｎｍのタングステンシリサイド膜（ＷＳｉｘ）膜、厚さ約５ｎｍの窒化タングステン膜（ＷＮ）、厚さ約７０ｎｍのタングステン膜（Ｗ）、及び厚さ約１４０ｎｍのシリコン窒化膜１９をこの順で形成する。次に、この多層膜をゲートトレンチ１６に沿って直線状にパターニングする。これにより、ゲートトレンチ１６内に埋め込まれた部分とシリコン基板１０の表面よりも突出した部分を有するメモリセルトランジスタのトレンチゲートが完成する。
【００４７】
続いて、図１３に示すように、ゲート電極１８及びキャップ絶縁膜１９をマスクとしてイオン注入を行い、活性領域１０ａの長手方向中央部及び両端部に、ＬＤＤ（Lightly Doped Drain）２０及びソース／ドレイン領域２１を形成する。ＮチャネルＭＯＳトランジスタの場合には、Ｐ、Ａｓ等のＮ型不純物を、またＰチャネルＭＯＳトランジスタの場合には、Ｂ、ＢＦ２、Ｉｎ等のＰ型不純物を、それぞれ所定の条件でイオン注入すればよい。
【００４８】
次に、ゲート電極１８の側面に厚さ約２５ｎｍのサイドウォール絶縁膜２２を形成し、その後、シリコン酸化膜からなる層間絶縁膜２３を形成し、ソース／ドレイン領域２１の上方にセルコンタクト２４を形成する。以上により、図２に示したリセスチャネルセルトランジスタ２００が完成する。
【００４９】
その後は図示を省略するが、セルキャパシタや配線等を通常の方法により形成し、ＤＲＡＭのメモリセルが完成する。
【００５０】
以上説明したように、本実施形態の製造方法によれば、ゲートトレンチ内に極薄ＳＯＩ構造のチャネル領域を形成することができるので、リセスチャネルトランジスタのスレショルド特性を向上させることができる。
【００５１】
図１４は、本発明の好ましい実施形態による半導体装置を用いたデータ処理システム３００の構成を示すブロック図であり、本実施形態による半導体装置がＤＲＡＭである場合を示している。
【００５２】
図１４に示すデータ処理システム３００は、データプロセッサ３２０と、本実施形態による半導体装置（ＤＲＡＭ）３３０が、システムバス３１０を介して相互に接続された構成を有している。データプロセッサ３２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１４においては簡単のため、システムバス３１０を介してデータプロセッサ３２０とＤＲＡＭ３３０とが接続されているが、システムバス３１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【００５３】
また、図１４には、簡単のためシステムバス３１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１４に示すメモリシステムデータ処理システムでは、ストレージデバイス３４０、Ｉ／Ｏデバイス３５０、ＲＯＭ３６０がシステムバス３１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【００５４】
ストレージデバイス３４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス３５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス３５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図１４に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【００５５】
本発明は、以上の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、これらも本発明の範囲に包含されるものであることは言うまでもない。
【００５６】
例えば、上記実施形態においては、本発明をＤＲＡＭのセルトランジスタに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、他のトランジスタに適用することも可能である。さらに、上記実施形態では、半導体基板としてシリコン基板を用いているが、本発明はシリコン基板に限定されるものではなく、他の半導体材料を用いてもかまわない。
【図面の簡単な説明】
【００５７】
【図１】図１は、本発明の好ましい実施形態による半導体装置の一例であるＤＲＡＭのメモリセルのレイアウトを示す略平面図である。
【図２】図２は、セルトランジスタの構造を示す模式図であって、（ａ）は図１のＡ−Ａ断面、（ｂ）はＢ−Ｂ断面、（ｃ）はＣ−Ｃ断面に対応するものである。
【図３】図３、活性領域１０ａの構造を示す略斜視図である。
【図４】図４は、ゲートトレンチ１６の構造を示す略断面図であり、（ａ）は図１のＡ１−Ａ１断面、（ｂ）はＡ２−Ａ２断面、（ｃ）はＤ１−Ｄ１断面、（ｄ）はＤ２−Ｄ２断面に対応するものである。
【図５】図５は、ＳＴＩの形状の他の例を示す略断面図である。
【図６】図６は、半導体装置１００の製造工程（ＳＴＩ用マスクの形成）を示す略断面図である。
【図７】図７は、半導体装置１００の製造工程（ＳＴＩ用トレンチの形成）を示す略断面図である。
【図８】図８は、半導体装置１００の製造工程（ＳＴＩの形成）を示す略断面図である。
【図９】図９は、半導体装置１００の製造工程（ゲートトレンチ用マスクの形成）を示す略断面図である。
【図１０】図１０は、半導体装置１００の製造工程（ゲートトレンチの形成）を示す略断面図である。
【図１１】図１１は、半導体装置１００の製造工程（ゲート酸化膜の形成）を示す略断面図である。
【図１２】図１２は、半導体装置１００の製造工程（ゲート電極及びキャップ絶縁膜の形成）を示す略断面図である。
【図１３】図１３は、半導体装置１００の製造工程（ＬＤＤ及びソース／ドレイン領域の形成）を示す略断面図である。
【図１４】図１４は、本発明の好ましい実施形態による半導体装置を用いたデータ処理システム３００の構成を示すブロック図であり、本実施形態による半導体装置がＤＲＡＭである場合を示している。
【図１５】図１５は、従来のゲートトレンチの形状を示す略断面図である。
【符号の説明】
【００５８】
１０ シリコン基板
１０ａ 活性領域
１０ｄ シリコン薄膜（側壁チャネル領域／主チャネル領域）
１０ｅ 副チャネル領域
１１ シリコン酸化膜（パッド酸化膜）
１２ シリコン窒化膜
１３ ＳＴＩ用トレンチ
１３ｔ ＳＴＩの側壁面
１３ｔａ 上部側壁面
１３ｔｂ 下部側壁面
１４ シリコン酸化膜（ＳＴＩ）
１４ｓ ＳＴＩの肩状部分
１４ｔ ＳＴＩの側壁面
１４ｔａ 上部側壁面
１４ｔｂ 下部側壁面
１５ シリコン窒化膜（ハードマスク）
１５ａ 開口
１６ ゲートトレンチ
１６ａ ゲートトレンチの角部
１６ｂ ゲートトレンチの底部
１６ｂ１ ゲートトレンチの第１の底部
１６ｂ２ ゲートトレンチの第２の底部
１７ ゲート酸化膜
１８ ゲート電極
１８ａ ＤＯＰＯＳ膜
１８ｂ 導電性多層膜
１９ シリコン窒化膜（キャップ絶縁膜）
２１ ソース／ドレイン領域
２２ サイドウォール絶縁膜
２３ 層間絶縁膜
２４ セルコンタクト
１００ 半導体装置
２００ セルトランジスタ
３００ データ処理システム
３１０ システムバス
３２０ データプロセッサ
３４０ ストレージデバイス
３５０ デバイス
Ｗ１ ゲートトレンチの幅
Ｌ１ ゲートトレンチの長さ
【特許請求の範囲】
【請求項１】
ソース領域及びドレイン領域を有し、前記ソース領域と前記ドレイン領域との間にゲートトレンチが形成された活性領域と、前記活性領域を取り囲む素子分離領域と、少なくとも一部が前記ゲートトレンチ内に埋め込まれたゲート電極とを備え、
前記ゲートトレンチの底部は、前記素子分離領域から相対的に遠い第１の底部と、前記素子分離領域から相対的に近い第２の底部を有し、
前記第２の底部の曲率半径は前記第１の底部の曲率半径よりも大きいことを特徴とする半導体装置。
【請求項２】
前記活性領域のうち、前記ゲートトレンチの前記第２の底部を構成する部分は主チャネル領域として機能し、前記主チャネル領域は前記ゲート電極と前記素子分離領域との間に挟まれた薄膜構造を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記活性領域のうち、前記ゲートトレンチの前記第１の底部を構成する部分は副チャネル領域として機能することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記主チャネル領域のしきい値は、前記副チャネル領域のしきい値よりも低いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲートトレンチの前記第２の底部は、逆アーチ型を有していることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記素子分離領域の側壁面が、半導体基板に対して略垂直な上部側壁面及びテーパー形状を有する下部側壁面を有すること特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記主チャネル領域は、前記ゲート電極と前記素子分離領域の前記下部側壁面との間に設けられていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記活性領域内における前記ゲートトレンチの長さが４０〜７０ｎｍであり、
前記ゲートトレンチの幅が前記ゲートトレンチの長さの８０〜９０％であることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
半導体基板上に素子分離領域を形成し、当該素子分離領域によって互いに分離された複数の活性領域を形成する工程と、
前記活性領域と交差するゲートトレンチを形成する工程と、
前記ゲートトレンチの内壁面にゲート酸化膜を形成する工程と、
前記ゲート酸化膜が形成されたゲートトレンチ内にゲート電極を埋設する工程とを備え、
前記ゲートトレンチを形成する工程は、前記ゲートトレンチの底部が、前記素子分離領域から相対的に遠い第１の底部と、前記素子分離領域から相対的に近い第２の底部を有し、前記第２の底部の曲率半径が前記第１の底部の曲率半径よりも大きくなるように、前記活性領域内の所定の領域をエッチングすることを特徴とする半導体装置の製造方法。
【請求項１０】
前記ゲートトレンチを形成する工程は、前記活性領域のうち、前記ゲートトレンチの前記第２の底部を構成する主チャネル領域が、前記ゲート電極と前記素子分離領域との間に挟まれた薄膜構造を有するように、前記活性領域内の前記所定の領域をエッチングすることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
請求項１乃至８のいずれか一項に記載の半導体装置を含むメモリデバイスと、データプロセッサと、ストレージデバイスと、Ｉ／Ｏデバイスとを備え、これらがシステムバスにより相互に接続されていることを特徴とするデータ処理システム。
【請求項１】
ソース領域及びドレイン領域を有し、前記ソース領域と前記ドレイン領域との間にゲートトレンチが形成された活性領域と、前記活性領域を取り囲む素子分離領域と、少なくとも一部が前記ゲートトレンチ内に埋め込まれたゲート電極とを備え、
前記ゲートトレンチの底部は、前記素子分離領域から相対的に遠い第１の底部と、前記素子分離領域から相対的に近い第２の底部を有し、
前記第２の底部の曲率半径は前記第１の底部の曲率半径よりも大きいことを特徴とする半導体装置。
【請求項２】
前記活性領域のうち、前記ゲートトレンチの前記第２の底部を構成する部分は主チャネル領域として機能し、前記主チャネル領域は前記ゲート電極と前記素子分離領域との間に挟まれた薄膜構造を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記活性領域のうち、前記ゲートトレンチの前記第１の底部を構成する部分は副チャネル領域として機能することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記主チャネル領域のしきい値は、前記副チャネル領域のしきい値よりも低いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲートトレンチの前記第２の底部は、逆アーチ型を有していることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記素子分離領域の側壁面が、半導体基板に対して略垂直な上部側壁面及びテーパー形状を有する下部側壁面を有すること特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記主チャネル領域は、前記ゲート電極と前記素子分離領域の前記下部側壁面との間に設けられていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記活性領域内における前記ゲートトレンチの長さが４０〜７０ｎｍであり、
前記ゲートトレンチの幅が前記ゲートトレンチの長さの８０〜９０％であることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
半導体基板上に素子分離領域を形成し、当該素子分離領域によって互いに分離された複数の活性領域を形成する工程と、
前記活性領域と交差するゲートトレンチを形成する工程と、
前記ゲートトレンチの内壁面にゲート酸化膜を形成する工程と、
前記ゲート酸化膜が形成されたゲートトレンチ内にゲート電極を埋設する工程とを備え、
前記ゲートトレンチを形成する工程は、前記ゲートトレンチの底部が、前記素子分離領域から相対的に遠い第１の底部と、前記素子分離領域から相対的に近い第２の底部を有し、前記第２の底部の曲率半径が前記第１の底部の曲率半径よりも大きくなるように、前記活性領域内の所定の領域をエッチングすることを特徴とする半導体装置の製造方法。
【請求項１０】
前記ゲートトレンチを形成する工程は、前記活性領域のうち、前記ゲートトレンチの前記第２の底部を構成する主チャネル領域が、前記ゲート電極と前記素子分離領域との間に挟まれた薄膜構造を有するように、前記活性領域内の前記所定の領域をエッチングすることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
請求項１乃至８のいずれか一項に記載の半導体装置を含むメモリデバイスと、データプロセッサと、ストレージデバイスと、Ｉ／Ｏデバイスとを備え、これらがシステムバスにより相互に接続されていることを特徴とするデータ処理システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００９−１０５２２７（Ｐ２００９−１０５２２７Ａ）
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願番号】特願２００７−２７５６９１（Ｐ２００７−２７５６９１）
【出願日】平成１９年１０月２３日（２００７．１０．２３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願日】平成１９年１０月２３日（２００７．１０．２３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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